JP5819737B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、特に、コイルアンテナを備えた半導体装置およびその製造方法に適用して有効な技術に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a technology effective when applied to a semiconductor device including a coil antenna and a manufacturing method thereof.
電子デバイスの駆動用トランジスタとして、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）装置を有する表示装置の様々な研究開発が行われている。このＴＦＴは、省スペースであるため、携帯電話、ノートパソコン、ＰＤＡ（Personal Digital Assistant）などの携帯装置の表示装置駆動用トランジスタとして使用されている。このようなＴＦＴは、これまで結晶質シリコンや非晶質シリコンを代表とするシリコン系半導体材料により大部分が作製されている。これは、従来の半導体装置の製造工程・製造技術を用いてＴＦＴを作製できるメリットがあるためである。 Various research and development have been conducted on display devices having thin film transistor (TFT) devices as transistors for driving electronic devices. Since this TFT saves space, it is used as a transistor for driving a display device of a portable device such as a mobile phone, a notebook personal computer, or a PDA (Personal Digital Assistant). Until now, most of such TFTs are made of silicon-based semiconductor materials typified by crystalline silicon and amorphous silicon. This is because there is a merit that a TFT can be manufactured using a manufacturing process and manufacturing technology of a conventional semiconductor device.
しかしながら、半導体製造工程を用いる場合、処理温度が３５０℃以上になるため、ＴＦＴを形成できる基板に制約がある。特に、ガラスやフレキシブルな基板は、耐熱温度が３５０℃以下のものが多く、従来の半導体製造工程を用いたＴＦＴ作製は困難である。そのため、最近では、低温で作製可能な、酸化物半導体材料を用いたＴＦＴ装置（酸化物ＴＦＴ）の研究開発が進められている。酸化物ＴＦＴは、低温形成が可能であるため、ガラス基板やプラスチックなどのフレキシブルに曲がる基板上への形成も可能となる。そのため、安価に従来に無い新デバイスの作製が可能となる。また、フレキシブル基板上へのＴＦＴ形成の更なる低コスト化技術として期待されるロール・ツー・ロール工程を用いた取り組みも報告されるようになっている。 However, when a semiconductor manufacturing process is used, the processing temperature is 350 ° C. or higher, so that there are restrictions on the substrate on which the TFT can be formed. In particular, glass and flexible substrates often have a heat-resistant temperature of 350 ° C. or less, and it is difficult to produce TFTs using conventional semiconductor manufacturing processes. Therefore, recently, research and development of a TFT device (oxide TFT) using an oxide semiconductor material that can be manufactured at a low temperature has been advanced. Since the oxide TFT can be formed at a low temperature, it can be formed on a flexible substrate such as a glass substrate or plastic. Therefore, it is possible to manufacture a new device that is not available at low cost. In addition, an approach using a roll-to-roll process, which is expected as a further cost reduction technique for forming a TFT on a flexible substrate, has been reported.
近年では、酸化物ＴＦＴを用いた応用として、表示装置以外にもＲＦＩＤ（Radio Frequency IDentification）などの報告がなされている。従来のシリコンを基盤としたＭＯＳＦＥＴでは達成困難なＩＣタグやＩＣタグの新規機能を実現する、半導体材料やトランジスタ構造が提案されている。例えば、薄膜トランジスタを用いることで、従来、実現不可能であった、薄型のＩＣタグが実現できる。 In recent years, reports such as RFID (Radio Frequency IDentification) other than display devices have been made as applications using oxide TFTs. There have been proposed semiconductor materials and transistor structures that realize IC tags and new functions of IC tags that are difficult to achieve with conventional silicon-based MOSFETs. For example, by using a thin film transistor, it is possible to realize a thin IC tag that has been impossible in the past.
ところで、アンテナおよび半導体集積回路装置を搭載した非接触電子装置、所謂、ＩＣタグは、無線通信による個体識別を可能とし、識別対象物の生産・管理などに利用されている。ＩＣタグは、リーダ・ライタ装置との間で情報・電力の授受を行い、ＩＣタグが保持しているデータをリーダ・ライタ装置に送信したり、リーダ・ライタ装置からに送信されたデータをＩＣタグが保持するなど、様々な機能を実現する。 By the way, a non-contact electronic device equipped with an antenna and a semiconductor integrated circuit device, a so-called IC tag, enables individual identification by wireless communication, and is used for production and management of identification objects. The IC tag exchanges information and power with the reader / writer device, transmits the data held by the IC tag to the reader / writer device, and transmits the data transmitted from the reader / writer device to the IC Implement various functions such as holding tags.
国際公開第２００９／０４１１１９号には、アンテナ、および、アンテナと受信部とを接続する電気配線がアクティブマトリクス基板上に薄膜プロセスによってモノリシックに形成されたアンテナ装置に関する技術が記載されている。 International Publication No. 2009/041119 describes a technique related to an antenna device in which an antenna and electric wiring for connecting the antenna and the receiving unit are monolithically formed on an active matrix substrate by a thin film process.
本発明者の検討によれば、次のことが分かった。 According to the study of the present inventor, the following has been found.
従来のＩＣタグにおいては、アンテナとＩＣチップとを別のプロセスで形成し、後工程で実装していた。このため、例えば人間の指先での凹凸の検知が困難な、数μｍ程度の厚さのＩＣタグの実現が難しかった。また、実装歩留まりが悪いと、コストの増大を招いてしまう。また、例えば、ＩＣタグを紙などに貼付する場合、ＩＣタグを貼付した紙を多数重ねると、ＩＣチップ部のみで厚みが大幅に増大する場合があった。また、シール等の裏面にＩＣタグを作成した場合、シールの表面部分にＩＣチップやアンテナの形状が段差として表出する場合があった。 In a conventional IC tag, an antenna and an IC chip are formed by different processes and mounted in a later process. For this reason, for example, it has been difficult to realize an IC tag with a thickness of about several μm, which is difficult to detect unevenness with a human fingertip. Further, when the mounting yield is poor, the cost is increased. In addition, for example, when an IC tag is attached to paper or the like, if a large number of papers to which IC tags are attached are stacked, the thickness may increase significantly only by the IC chip portion. In addition, when an IC tag is created on the back surface of a seal or the like, the shape of the IC chip or antenna may appear as a step on the surface portion of the seal.
そこで、例えばＴＦＴを用いたＩＣ部とアンテナとを同一基板上に、薄膜プロセスで構成することが考えられる。このようにした場合、実装工程を省くことができるため、歩留まりが向上し、製造コストを低減することができる。また、ＩＣタグ全体を薄くすることができる。このため、ＩＣタグを紙などに貼付する場合やシール等の裏面にＩＣタグを作成した場合でも、出っ張りを感じないようにすることが可能になる。 Therefore, for example, it is conceivable to form an IC part using a TFT and an antenna on the same substrate by a thin film process. In this case, since the mounting process can be omitted, the yield can be improved and the manufacturing cost can be reduced. In addition, the entire IC tag can be thinned. For this reason, even when the IC tag is affixed to paper or the like, or even when the IC tag is created on the back surface of a sticker or the like, it is possible to prevent the protrusion from being felt.
ＩＣ部とアンテナとを同一基板上に形成する場合、アンテナをコイルアンテナとして形成し、基板上において、このコイルアンテナをＩＣ部に接続する必要がある。コイルアンテナをＩＣ部に接続するには、コイルアンテナを互いに層が異なる２つのアンテナ層で形成し、２つのアンテナ層が交差する箇所を設ける必要がある。コイルアンテナの交差部（２つのアンテナ層が交差する箇所）では、２つのアンテナ層が層間の絶縁膜を介して重なる重なり部が発生し、この重なり部で容量成分が発生する。この容量成分はコイルアンテナに寄生した容量として動作する。 In the case where the IC portion and the antenna are formed on the same substrate, it is necessary to form the antenna as a coil antenna and connect the coil antenna to the IC portion on the substrate. In order to connect the coil antenna to the IC portion, it is necessary to form the coil antenna with two antenna layers having different layers, and to provide a location where the two antenna layers intersect. At the intersection of the coil antennas (where the two antenna layers intersect), an overlapping portion where the two antenna layers overlap through an insulating film between layers is generated, and a capacitive component is generated at the overlapping portion. This capacitance component operates as a capacitance parasitic on the coil antenna.
ＩＣ部とコイルアンテナとを同一基板上に形成した場合は、コイルアンテナの形成プロセスはＩＣ部の形成プロセス（例えばＴＦＴ形成プロセス）と整合して行われるため、コイルアンテナの層間絶縁膜（２つのアンテナ層の間の絶縁膜）の膜厚が薄くなる。このため、容量は電極間の容量絶縁膜が薄くなるほど大きくなるので、上記重なり部で発生する容量成分が大きくなり、コイルアンテナで信号を送受信する性能（アンテナ特性）に悪影響を与える虞がある。これは、ＩＣタグのような、コイルアンテナを備えた半導体装置の性能を低下させてしまう。 When the IC part and the coil antenna are formed on the same substrate, the coil antenna formation process is performed in alignment with the IC part formation process (for example, TFT formation process). The film thickness of the insulating film between the antenna layers is reduced. For this reason, since the capacity increases as the capacity insulating film between the electrodes becomes thinner, the capacity component generated in the overlapping portion increases, which may adversely affect the performance (antenna characteristics) of transmitting and receiving signals with the coil antenna. This deteriorates the performance of a semiconductor device including a coil antenna such as an IC tag.
また、上記特許文献１には、ＩＣタグではないが、ＩＣ部とコイルアンテナとを同一基板上に形成する技術が開示されている。また、層間膜によって、重なり部の容量成分を低減する技術が開示されている。しかしながら、薄型化を実現するためには、各層の膜厚に制限が生じ、コイルアンテナの層間絶縁膜を薄くすると、コイルアンテナの交差部で大きな容量が発生し、コイルアンテナで信号を送受信する性能が低下してしまう。また、上記特許文献１では、アンテナの交差部に生じる大きな容量を低減するため、交差部に厚さ２．５μｍの層間絶縁膜（８）を導入し、また、アンテナ（１０）の幅を細くすることでアンテナ装置を形成している。しかしながら、コイルアンテナの層間絶縁膜が薄くなると、上記特許文献１の対策では不十分となり、コイルアンテナの交差部で発生する容量によりコイルアンテナで信号を送受信する性能が低下してしまう。 Further, Patent Document 1 discloses a technique for forming an IC portion and a coil antenna on the same substrate, although not an IC tag. In addition, a technique for reducing the capacitance component of the overlapping portion using an interlayer film is disclosed. However, in order to reduce the thickness, the thickness of each layer is limited. If the interlayer insulating film of the coil antenna is made thin, a large capacity is generated at the intersection of the coil antenna, and the performance of transmitting and receiving signals with the coil antenna Will fall. In Patent Document 1, an interlayer insulating film (8) having a thickness of 2.5 μm is introduced at the intersection to reduce the large capacitance generated at the intersection of the antennas, and the width of the antenna (10) is narrowed. Thus, an antenna device is formed. However, when the interlayer insulating film of the coil antenna is thinned, the countermeasure of Patent Document 1 is insufficient, and the performance of transmitting and receiving signals with the coil antenna is reduced due to the capacitance generated at the intersection of the coil antenna.
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。 An object of the present invention is to provide a technique capable of improving the performance of a semiconductor device.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
代表的な実施の形態による半導体装置は、ＩＣ部と前記ＩＣ部に接続されたコイルアンテナとが同一の基板上に形成された半導体装置であり、前記コイルアンテナの交差部において、前記コイルアンテナの上層側の導電層と下層側の導電層との両方の幅を小さくしたものである。 A semiconductor device according to a typical embodiment is a semiconductor device in which an IC unit and a coil antenna connected to the IC unit are formed on the same substrate, and at the intersection of the coil antennas, The widths of both the upper conductive layer and the lower conductive layer are reduced.
また、代表的な実施の形態による半導体装置の製造方法は、薄膜トランジスタを有するＩＣ部と前記ＩＣ部に接続されたコイルアンテナとが同一の基板上に形成された半導体装置の製造方法である。この際、前記コイルアンテナの交差部において、前記コイルアンテナの上層側の導電層と下層側の導電層との両方の幅を小さくする。また、前記コイルアンテナの上層側の導電層と下層側の導電層との間の層間絶縁膜を、前記薄膜トランジスタのゲート絶縁膜または保護膜と同層の絶縁層により形成する。 In addition, a method for manufacturing a semiconductor device according to a typical embodiment is a method for manufacturing a semiconductor device in which an IC portion having a thin film transistor and a coil antenna connected to the IC portion are formed on the same substrate. At this time, the width of both the upper conductive layer and the lower conductive layer of the coil antenna is reduced at the intersection of the coil antennas. Further, an interlayer insulating film between the upper conductive layer and the lower conductive layer of the coil antenna is formed of the same insulating layer as the gate insulating film or protective film of the thin film transistor.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。 According to the representative embodiment, the performance of the semiconductor device can be improved.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. Are partly or entirely modified, application examples, detailed explanations, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers and the like (including the number, numerical value, quantity, range, etc.).
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same or related reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。
(Embodiment 1)
Hereinafter, the configuration and manufacturing method of the semiconductor device of the present embodiment will be described in detail with reference to the drawings.
本実施の形態の半導体装置は、電力または信号の伝送（送信、受信、あるいはその両方）を行うためのアンテナ（コイルアンテナ）を備えた半導体装置（アンテナ一体型半導体装置）であるが、同一基板上にアンテナ（コイルアンテナ）とそのアンテナに接続された回路（半導体集積回路）とが形成されたものである。以下では、ＲＦＩＤ（Radio Frequency Identification）またはＲＦＩＤ装置、特にＩＣタグに適用した場合について説明する。 The semiconductor device of this embodiment is a semiconductor device (antenna integrated semiconductor device) provided with an antenna (coil antenna) for performing transmission (transmission, reception, or both) of power or signals, but the same substrate. An antenna (coil antenna) and a circuit (semiconductor integrated circuit) connected to the antenna are formed on the top. Below, the case where it applies to RFID (Radio Frequency Identification) or RFID apparatus, especially an IC tag is demonstrated.
＜回路構成について＞
図１は、ＩＣタグＴＧ１とリーダ・ライタ装置ＲＷ１との間の通信システムの代表例を示す回路図である。
<About circuit configuration>
FIG. 1 is a circuit diagram showing a typical example of a communication system between an IC tag TG1 and a reader / writer device RW1.
図１に示されるように、ＩＣタグ（ＲＦＩＤ装置）ＴＧ１はコイルアンテナＡ１を備え、リーダ・ライタ装置ＲＷ１はコイルアンテナＡ２を備えており、ＩＣタグＴＧ１とリーダ・ライタ装置ＲＷ１とは、コイルアンテナＡ１およびコイルアンテナＡ２を介して、磁界結合（磁束結合）により接続されている。後述のコイルアンテナＡＮＴは、このコイルアンテナＡ１に対応するものである。また、ＩＣタグＴＧ１は、共振容量（キャパシタ）Ｃ１およびＩＣ部（集積回路部、回路部）１１ａも備えており、ＩＣタグＴＧ１では、コイルアンテナＡ１は、共振容量Ｃ１を介して、ＩＣ部１１ａと端子ＬＡおよび端子ＬＢにおいて接続されている。すなわち、ＩＣタグＴＧ１において、コイルアンテナＡ１の一端は、ＩＣ部１１ａの端子ＬＡに接続され、コイルアンテナＡ１の他端は、ＩＣ部１１ａの端子ＬＢに接続されている。また、ＩＣタグＴＧ１において、共振容量Ｃ１の一方の電極は端子ＬＡに接続され、共振容量Ｃ１の他方の電極は端子ＬＢに接続されている。ＩＣタグＴＧ１（のコイルアンテナＡ１）とリーダ・ライタ装置ＲＷ１（のコイルアンテナＡ２）とが磁界結合されていることで、リーダ・ライタ装置ＲＷ１が発生させた高周波信号が、磁界の変動によって、ＩＣタグＴＧ１に伝達される。
As shown in FIG. 1, the IC tag (RFID device) TG1 includes a coil antenna A1, the reader / writer device RW1 includes a coil antenna A2, and the IC tag TG1 and the reader / writer device RW1 include a coil antenna. They are connected by magnetic field coupling (magnetic flux coupling) via A1 and coil antenna A2. A coil antenna ANT described later corresponds to the coil antenna A1. The IC tag TG1 also includes a resonance capacitor (capacitor) C1 and an IC unit (integrated circuit unit, circuit unit) 11a. In the IC tag TG1, the coil antenna A1 is connected to the
ＩＣタグＴＧ１は、コイルアンテナＡ１，Ａ２を介して、リーダ・ライタ装置ＲＷ１との間で信号（情報）または電力の授受（送受信、伝送）を行うことができる。例えば、リーダ・ライタ装置ＲＷ１からデータをＩＣタグＴＧ１に送信してそのデータをＩＣタグＴＧ１で保持したり、ＩＣタグＴＧ１が保持するデータをリーダ・ライタ装置ＲＷ１に送信したりすることができる。 The IC tag TG1 can send and receive (transmit / receive and transmit) signals (information) or power to and from the reader / writer device RW1 via the coil antennas A1 and A2. For example, data can be transmitted from the reader / writer device RW1 to the IC tag TG1 and held in the IC tag TG1, or data held by the IC tag TG1 can be transmitted to the reader / writer device RW1.
図２は、ＩＣタグＴＧ１のＩＣ部１１ａの回路構成の代表例を示す回路図である。
FIG. 2 is a circuit diagram showing a typical example of the circuit configuration of the
図２に示されるように、ＩＣ部１１ａは、端子（アンテナ用端子）ＬＡ，ＬＢ以下に、トランジスタＴ１で構成された整流素子と、平滑化容量Ｃ２とが接続されており、リーダ・ライタ装置ＲＷ１から送信された高周波信号（すなわちコイルアンテナＡ１で受信した高周波信号）が、トランジスタＴ１と平滑化容量Ｃ２とによって整流・平滑化され、電源電圧ＶＤＤが生成されるようになっている。ＩＣ部１１ａは、更に、電源電圧ＶＤＤで動作する論理回路部Ｌ１と、論理回路部Ｌ１からの変調信号（ＭＯＤ）でスイッチ動作をする負荷変調用トランジスタＴ２とを有している。論理回路部Ｌ１は、複数の半導体素子（トランジスタなど）により構成されている。ＩＣタグＴＧ１からリーダ・ライタ装置ＲＷ１への返信動作は、負荷変調用トランジスタＴ２をスイッチングすることにより、ＩＣ部１１ａの消費電力を変動させ、相互インダクタンスによって、その変動が伝達される。
As shown in FIG. 2, the
ＩＣタグＴＧ１の正常な動作のためには、端子（アンテナ用端子）ＬＡと端子（アンテナ用端子）ＬＢとの間の電圧が、最低動作電圧以上の電圧となることが必要である。端子ＬＡと端子ＬＢとの間の電圧は、ＩＣ部１１ａの消費電力、リーダ・ライタ装置ＲＷ１の送信電力、コイルアンテナＡ１とコイルアンテナＡ２との相互インダクタンス、およびコイルアンテナＡ１の共振周波数・Ｑ値などで決定される。このうち、リーダ・ライタ装置ＲＷ１の送信電力は、電波法等により最大の出力が規定されており、ＩＣタグＴＧ１の正常動作には、ＩＣ部１１ａの消費電力の削減と、コイルアンテナＡ１の設計とが重要となる。
In order for the IC tag TG1 to operate normally, the voltage between the terminal (antenna terminal) LA and the terminal (antenna terminal) LB needs to be equal to or higher than the minimum operating voltage. The voltage between the terminal LA and the terminal LB is the power consumption of the
コイルアンテナＡ１の共振角周波数ω０は、コイルアンテナＡ１のインダクタンスをＬ０とし、コイルアンテナＡ１の抵抗をＲ０とし、共振容量Ｃ１の容量をＣ０としたとき、ω０＝１／√Ｌ０×Ｃ０となる。また、コイルアンテナＡ１のＱ値は、Ｑ＝√（Ｌ０／Ｃ０）／Ｒ０で表される。共振周波数付近においては、Ｑ値が高い程、高い電圧が得られる。このため、Ｌ０（インダクタンス）が大きく、Ｒ０（抵抗）が小さいコイルアンテナ程、高い電圧が得られる。従って、ＩＣタグＴＧ１の性能向上のためには、コイルアンテナＡ１のインダクタンスＬ０を大きくすることが望ましい。また、コイルアンテナＡ１の抵抗Ｒ０を小さくすることが望ましい。 The resonance angular frequency ω 0 of the coil antenna A1 is ω 0 = 1 / √L when the inductance of the coil antenna A1 is L 0 , the resistance of the coil antenna A 1 is R 0 , and the capacitance of the resonance capacitor C 1 is C 0. 0 × C 0 become. The Q value of the coil antenna A1 is represented by Q = √ (L 0 / C 0 ) / R 0 . In the vicinity of the resonance frequency, a higher voltage is obtained as the Q value is higher. For this reason, a coil antenna with a larger L 0 (inductance) and a smaller R 0 (resistance) can obtain a higher voltage. Therefore, in order to improve the performance of the IC tag TG1, it is desirable to increase the inductance L 0 of the coil antenna A1. Further, it is desirable to reduce the resistance R0 of the coil antenna A1.
＜半導体装置の全体構成について＞
図３は、本実施の形態の半導体装置（アンテナ一体型半導体装置、ここではＩＣタグ）ＳＭ１の構成例を模式的に示す平面図である。図４は、図３において二点鎖線で囲まれた領域ＲＧ１の部分拡大平面図である。図５〜図７は、本実施の形態の半導体装置ＳＭ１の要部断面図であり、図５は、図４のＡ−Ａ´線の断面図に対応し、図６は、図４のＢ−Ｂ´線の断面図に対応し、図７は、図４のＣ−Ｃ´線の断面図に対応している。本実施の形態の半導体装置ＳＭ１は、上記図１に示される上記ＩＣタグＴＧ１に対応するものである。なお、図３は平面図であるが、図面を見やすくするために、導電層ＡＮＴ１，ＡＮＴ２にハッチングを付してある。また、後述の図８、図１４、図１７および図２２のＡ−Ａ´線の断面図も、図５と同じになり、後述の図８、図１４、図１７および図２２のＢ−Ｂ´線の断面図も、図６と同じになる。
<Overall configuration of semiconductor device>
FIG. 3 is a plan view schematically showing a configuration example of the semiconductor device (antenna integrated semiconductor device, here, an IC tag) SM1 of the present embodiment. FIG. 4 is a partially enlarged plan view of a region RG1 surrounded by a two-dot chain line in FIG. 5 to 7 are principal part sectional views of the semiconductor device SM1 of the present embodiment, FIG. 5 corresponds to the sectional view taken along the line AA ′ of FIG. 4, and FIG. 7 corresponds to a cross-sectional view taken along line -B ', and FIG. 7 corresponds to a cross-sectional view taken along line CC' in FIG. The semiconductor device SM1 of the present embodiment corresponds to the IC tag TG1 shown in FIG. Although FIG. 3 is a plan view, the conductive layers ANT1 and ANT2 are hatched for easy viewing of the drawing. Further, cross-sectional views taken along line AA ′ of FIGS. 8, 14, 17 and 22 described later are also the same as those of FIG. 5, and BB of FIGS. 8, 14, 17 and 22 described later are used. The sectional view taken along the line 'is also the same as FIG.
本実施の形態の半導体装置ＳＭ１は、電力または信号の伝送を行うためのコイルアンテナＡＮＴを備えたアンテナ一体型半導体装置である。図３に示されるように、本実施の形態の半導体装置ＳＭ１は、同一の基板ＳＵＢ上に、コイルアンテナ（アンテナコイル）ＡＮＴと、コイルアンテナＡＮＴが接続されたＩＣ部（集積回路部、回路部）１１とが、形成されたものである。すなわち、半導体装置ＳＭ１は、基板ＳＵＢと、基板ＳＵＢ上に形成されたコイルアンテナＡＮＴおよびＩＣ部１１とを有しており、コイルアンテナＡＮＴはＩＣ部１１に接続されている。コイルアンテナＡＮＴは、上記コイルアンテナＡ１に対応するものである。
The semiconductor device SM1 of the present embodiment is an antenna integrated semiconductor device provided with a coil antenna ANT for transmitting power or signals. As shown in FIG. 3, the semiconductor device SM1 of the present embodiment includes a coil antenna (antenna coil) ANT and an IC unit (integrated circuit unit, circuit unit) in which the coil antenna ANT is connected to the same substrate SUB. ) 11 is formed. That is, the semiconductor device SM1 includes the substrate SUB and the coil antenna ANT and the
また、ＩＣ部１１は、上記ＩＣ部１１ａと上記共振容量Ｃ１とを合わせたものに対応している。すなわち、ＩＣ部１１には、上記共振容量Ｃ１と上記図２に示される上記ＩＣ部１１ａに相当する回路とが形成されている。具体的には、ＩＣ部１１には、上記共振容量Ｃ１、上記平滑化容量Ｃ２、上記トランジスタＴ１，Ｔ２、上記論理回路部Ｌ１、および、これらを接続する配線が形成されている。従って、ＩＣ部１１には、上記共振容量Ｃ１と、上記平滑化容量Ｃ２と、上記トランジスタＴ１，Ｔ２と、上記論理回路部Ｌ１を構成する半導体素子（トランジスタなど）とが形成されている。コイルアンテナＡＮＴおよびＩＣ部１１は、基板ＳＵＢ上に薄膜プロセスで形成されるため、基板ＳＵＢ上には、ＩＣ部１１を構成するＴＦＴ（Thin Film Transistor：薄膜トランジスタ）も形成されている。
The
コイルアンテナＡＮＴは、コイル状（ループ状）の導体パターンにより形成されたアンテナである。また、コイルアンテナＡＮＴは、アンテナとして機能するコイル（コイルパターン）とみなすこともできる。図３〜図７に示されるように、このコイルアンテナＡＮＴは、互いに異なる層である導電層（アンテナ層、導電体層、導体パターン、コイル部）ＡＮＴ１および導電層（アンテナ層、導電体層、導体パターン、引き込み配線部）ＡＮＴ２と、これら導電層ＡＮＴ１，ＡＮＴ２間を接続するコンタクト部（接続部）ＣＮＴとにより、形成されている。すなわち、コイルアンテナＡＮＴは、導電層ＡＮＴ１と、導電層ＡＮＴ１よりも上または下の層である導電層ＡＮＴ２と、導電層ＡＮＴ１と導電層ＡＮＴ２との間に位置して導電層ＡＮＴ１と導電層ＡＮＴ２とを電気的に接続するコンタクト部ＣＮＴとを有している。導電層ＡＮＴ１と導電層ＡＮＴ２との間には、絶縁層（ここでは層間絶縁膜ＩＬ）が介在している。導電層ＡＮＴ１は、コイル状（ループ状）に周回してアンテナ（コイルアンテナ）として機能する導体パターンであり、導電層ＡＮＴ２は、導電層ＡＮＴ１の外周端をＩＣ部１１が形成された内周側に引き込む（引き回す）導体パターンである。
The coil antenna ANT is an antenna formed by a coiled (looped) conductor pattern. The coil antenna ANT can also be regarded as a coil (coil pattern) that functions as an antenna. As shown in FIGS. 3 to 7, the coil antenna ANT includes a conductive layer (antenna layer, conductor layer, conductor pattern, coil portion) ANT1 and a conductive layer (antenna layer, conductor layer, (Conductor pattern, lead-in wiring portion) ANT2 and contact portions (connection portions) CNT connecting these conductive layers ANT1 and ANT2. That is, the coil antenna ANT is located between the conductive layer ANT1, the conductive layer ANT2 that is a layer above or below the conductive layer ANT1, and the conductive layer ANT1 and the conductive layer ANT2. And a contact portion CNT that electrically connects the two. An insulating layer (here, an interlayer insulating film IL) is interposed between the conductive layer ANT1 and the conductive layer ANT2. The conductive layer ANT1 is a conductor pattern that circulates in a coil shape (loop shape) and functions as an antenna (coil antenna). The conductive layer ANT2 is the inner peripheral side where the
コイルアンテナＡＮＴの断面構造を簡単に説明すると次のようになる。図５〜図７に示されるように、基板ＳＵＢ上にコイルアンテナＡＮＴの導電層ＡＮＴ２が形成され、基板ＳＵＢ上に導電層ＡＮＴ２を覆うように絶縁層として層間絶縁膜（層間絶縁層）ＩＬが形成され、層間絶縁膜ＩＬ上にコイルアンテナＡＮＴの導電層ＡＮＴ１が形成され、層間絶縁膜ＩＬ上に導電層ＡＮＴ１を覆うように絶縁層として保護膜（保護層）ＰＡが形成されている。このため、導電層ＡＮＴ１と導電層ＡＮＴ２との間には、層間絶縁膜ＩＬが介在しており、コンタクト部ＣＮＴ以外では、導電層ＡＮＴ１と導電層ＡＮＴ２とは接続されていない。また、コンタクト部ＣＮＴは、層間絶縁膜ＩＬに形成されたコンタクトホール（貫通孔）ＣＮＴ１を埋める導電体により形成されている。図７の場合は、導電層ＡＮＴ１の一部がコンタクトホールＣＮＴ１内に埋め込まれて導電層ＡＮＴ２に接することにより、コンタクト部ＣＮＴが形成されている。これにより、コンタクト部ＣＮＴを介して、上層の導電層ＡＮＴ１と下層の導電層ＡＮＴ２とが電気的に接続され、コイルアンテナＡＮＴ全体が形成される。 A brief description of the cross-sectional structure of the coil antenna ANT is as follows. 5 to 7, a conductive layer ANT2 of the coil antenna ANT is formed on the substrate SUB, and an interlayer insulating film (interlayer insulating layer) IL is formed on the substrate SUB as an insulating layer so as to cover the conductive layer ANT2. The conductive layer ANT1 of the coil antenna ANT is formed on the interlayer insulating film IL, and a protective film (protective layer) PA is formed as an insulating layer on the interlayer insulating film IL so as to cover the conductive layer ANT1. For this reason, the interlayer insulating film IL is interposed between the conductive layer ANT1 and the conductive layer ANT2, and the conductive layer ANT1 and the conductive layer ANT2 are not connected except for the contact portion CNT. The contact portion CNT is formed of a conductor that fills a contact hole (through hole) CNT1 formed in the interlayer insulating film IL. In the case of FIG. 7, a part of the conductive layer ANT1 is embedded in the contact hole CNT1 and is in contact with the conductive layer ANT2, thereby forming the contact portion CNT. Thus, the upper conductive layer ANT1 and the lower conductive layer ANT2 are electrically connected via the contact portion CNT, and the entire coil antenna ANT is formed.
また、図５〜図７では、導電層ＡＮＴ１は、導電層ＡＮＴ２よりも上層に形成されているが、他の形態として、導電層ＡＮＴ１と導電層ＡＮＴ２との上下関係を入れ換えて、導電層ＡＮＴ２を導電層ＡＮＴ１よりも上層に形成することもできる。但し、導電層ＡＮＴ１は、導電層ＡＮＴ２よりも延在距離が長いため、図５〜図７のように、導電層ＡＮＴ２よりも導電層ＡＮＴ１を上層に形成することが、より好ましい。これは、上層の導電層の方が厚みを厚くしやすいため、導電層ＡＮＴ２よりも延在距離が長い導電層ＡＮＴ１を上層に形成すれば、導電層ＡＮＴ２の厚みよりも導電層ＡＮＴ１の厚みを厚くして、コイルアンテナＡＮＴ全体の低抵抗化を図ることができるためである。 5 to 7, the conductive layer ANT1 is formed above the conductive layer ANT2. However, as another form, the conductive layer ANT2 is interchanged by changing the vertical relationship between the conductive layer ANT1 and the conductive layer ANT2. Can also be formed above the conductive layer ANT1. However, since the conductive layer ANT1 has a longer extension distance than the conductive layer ANT2, it is more preferable to form the conductive layer ANT1 in an upper layer than the conductive layer ANT2 as shown in FIGS. This is because the upper conductive layer is easier to increase the thickness. Therefore, if the conductive layer ANT1 having a longer extension distance than the conductive layer ANT2 is formed in the upper layer, the thickness of the conductive layer ANT1 is made larger than the thickness of the conductive layer ANT2. This is because the resistance of the entire coil antenna ANT can be reduced by increasing the thickness.
また、コイルアンテナＡＮＴが形成されている基板ＳＵＢ上には、ＩＣ部１１を構成するＴＦＴ（薄膜トランジスタ）も形成されている。このＴＦＴについては、後述の図３０などに示されている。コイルアンテナＡＮＴの導電層ＡＮＴ２は、このＴＦＴのゲート電極（後述のゲート電極層ＧＥ）またはソース・ドレイン電極（後述のソース・ドレイン電極層ＳＤ）と同層の導電層を用いて形成することができ、また、ＴＦＴ形成用の導電層とは別に新たな導電層を用いて形成することもできる。層間絶縁膜ＩＬは、ＴＦＴのゲート絶縁膜（後述のゲート絶縁層ＧＩ）または保護膜（後述の保護膜ＰＡ１）と同層の絶縁膜を用いて形成することができ、また、ＴＦＴ形成用の絶縁層とは別に新たな絶縁層を用いて形成することもできる。コイルアンテナＡＮＴの導電層ＡＮＴ１は、ＴＦＴのゲート電極（後述のゲート電極層ＧＥ）またはソース・ドレイン電極（後述のソース・ドレイン電極層ＳＤ）と同層の導電層を用いて形成することができ、また、ＴＦＴ形成用の導電層とは別に新たな導電層を用いて形成することもできる。このため、ゲート電極層ＧＥ、ゲート絶縁層ＧＩ、ソース・ドレイン電極層ＳＤ、および保護膜ＰＡ１の機能が、上記称呼に限定して解釈されるものではない。
Further, a TFT (thin film transistor) constituting the
図３に示されるように、コイルアンテナＡＮＴは、主として導電層ＡＮＴ１により構成されており、導電層ＡＮＴ１は、基板ＳＵＢ上に、平面視でコイル状（ループ状）に周回するように形成されている。ここで、平面視とは、基板ＳＵＢの主面に平行な平面で見た場合を言うものとする。図３では、導電層ＡＮＴ１のターン数（巻数）は３ターン（３巻）であるが、これに限定されるものではなく、任意のターン数（巻数）とすることができる。 As shown in FIG. 3, the coil antenna ANT is mainly composed of a conductive layer ANT1, and the conductive layer ANT1 is formed on the substrate SUB so as to circulate in a coil shape (loop shape) in plan view. Yes. Here, the plan view refers to a case where the substrate is viewed in a plane parallel to the main surface of the substrate SUB. In FIG. 3, the number of turns (number of turns) of the conductive layer ANT1 is three turns (three turns). However, the number of turns (number of turns) is not limited to this.
図３および図４に示されるように、導電層ＡＮＴ２は、導電層ＡＮＴ１の外周端（外周側の端部）を、ＩＣ部１１が形成された内周側に引き込んで（引き回して）ＩＣ部１１に接続するために設けられており、導電層ＡＮＴ２は導電層ＡＮＴ１とは異なる層である必要がある。すなわち、コイルアンテナＡＮＴを、同層の導電層だけで形成すると、コイルアンテナＡＮＴの両端をＩＣ部１１（上記端子ＬＡ，端子ＬＢに相当する端子）に接続することが困難である。しかしながら、コイルアンテナＡＮＴを導電層ＡＮＴ１と、導電層ＡＮＴ１よりも上または下の層である導電層ＡＮＴ２とで形成することにより、コイルアンテナＡＮＴの両端（コンタクト部ＣＮＴとは反対側に位置する導電層ＡＮＴ１，ＡＮＴ２の端部）をＩＣ部１１（上記端子ＬＡ，端子ＬＢに相当する端子）に接続することが容易となる。
As shown in FIGS. 3 and 4, the conductive layer ANT <b> 2 is formed by drawing the outer peripheral end (end portion on the outer peripheral side) of the conductive layer ANT <b> 1 to the inner peripheral side where the
具体的には、導電層ＡＮＴ１の一端（内周側の端部）は、ＩＣ部１１（上記端子ＬＡ，端子ＬＢのうちの一方に相当する端子）に接続され、導電層ＡＮＴ１の他端（外周側の端部）は、コンタクト部ＣＮＴを介して、導電層ＡＮＴ２の一端と接続されている。そして、導電層ＡＮＴ２の他端は、ＩＣ部１１（上記端子ＬＡ，端子ＬＢのうちの他方に相当する端子）に接続されている。これにより、導電層ＡＮＴ１，ＡＮＴ２およびコンタクト部ＣＮＴにより形成されたコイルアンテナＡＮＴを、ＩＣ部１１に接続することができる。また、別の見方をすると、導電層ＡＮＴ１をコイルアンテナＡＮＴとみなし、導電層ＡＮＴ２を配線（導電層ＡＮＴ１の外周端とＩＣ部１１とを接続する配線）とみなすこともできる。
Specifically, one end (end on the inner peripheral side) of the conductive layer ANT1 is connected to the IC unit 11 (a terminal corresponding to one of the terminal LA and the terminal LB), and the other end of the conductive layer ANT1 ( The outer peripheral end) is connected to one end of the conductive layer ANT2 via the contact portion CNT. The other end of the conductive layer ANT2 is connected to the IC unit 11 (a terminal corresponding to the other of the terminal LA and the terminal LB). Thereby, the coil antenna ANT formed by the conductive layers ANT1 and ANT2 and the contact part CNT can be connected to the
導電層ＡＮＴ２を導電層ＡＮＴ１とは異なる層とする（すなわち導電層ＡＮＴ２を導電層ＡＮＴ１よりも上または下の層とする）のは、平面視で導電層ＡＮＴ２が導電層ＡＮＴ１を横切るときに、導電層ＡＮＴ２が導電層ＡＮＴ１と接触しないようにするためである。導電層ＡＮＴ２を導電層ＡＮＴ１とは異なる層とすることで、導電層ＡＮＴ２と導電層ＡＮＴ１とが接触することなく平面視で導電層ＡＮＴ２が導電層ＡＮＴ１を横切ることができるため、コイルアンテナＡＮＴの両端をＩＣ部１１に容易に接続することができる。しかしながら、平面視で導電層ＡＮＴ２が導電層ＡＮＴ１を横切ることで、導電層ＡＮＴ２と導電層ＡＮＴ１とが平面視で重なる部分（重なり部ＯＶＬ）が発生する。この重なり部ＯＶＬでは、層間絶縁膜ＩＬを介して導電層ＡＮＴ１と導電層ＡＮＴ２とが厚み方向（基板ＳＵＢの主面に略垂直な方向）に対向し、導電層ＡＮＴ１，ＡＮＴ２を電極とする容量成分が発生してしまう。ここで、導電層ＡＮＴ１と導電層ＡＮＴ２とが平面視で重なっている部分を、重なり部（オーバーラップ部）ＯＶＬと称することとする。すなわち、導電層ＡＮＴ１と導電層ＡＮＴ２とは、基板ＳＵＢの主面に略垂直な方向に層間絶縁膜ＩＬを介して重なる重なり部ＯＶＬを有している。この重なり部ＯＶＬは、コイルアンテナＡＮＴのターン数に応じて、単数または複数の個所で発生する。なお、この重なり部ＯＶＬは、コイルアンテナＡＮＴの導電層ＡＮＴ１と導電層ＡＮＴ２とが平面視で交差する部分（領域）であるので、コイルアンテナＡＮＴの交差部とみなすこともできる。
The conductive layer ANT2 is different from the conductive layer ANT1 (that is, the conductive layer ANT2 is a layer above or below the conductive layer ANT1) when the conductive layer ANT2 crosses the conductive layer ANT1 in plan view. This is to prevent the conductive layer ANT2 from contacting the conductive layer ANT1. By making the conductive layer ANT2 different from the conductive layer ANT1, the conductive layer ANT2 can cross the conductive layer ANT1 in plan view without contacting the conductive layer ANT2 and the conductive layer ANT1, so that the coil antenna ANT Both ends can be easily connected to the
＜コイルアンテナの交差部について＞
図８は、本実施の形態の半導体装置ＳＭ１におけるコイルアンテナＡＮＴの交差部（重なり部ＯＶＬ）およびその近傍領域を示す要部拡大平面図であり、上記図４において二点鎖線で囲まれた領域ＲＧ２の部分拡大平面図に対応している。図９は、図８から導電層ＡＮＴ１を省略して導電層ＡＮＴ２のみを示した平面図であり、図１０は、図８から導電層ＡＮＴ２を省略して導電層ＡＮＴ１のみを示した平面図である。図１１は、第１比較例のコイルアンテナの交差部およびその近傍領域を示す要部拡大平面図であり、図１２は、第２比較例のコイルアンテナの交差部およびその近傍領域を示す要部拡大平面図であり、図１３は、第３比較例のコイルアンテナの交差部およびその近傍領域を示す要部拡大平面図である。図１１〜図１３は、いずれも上記図８と同じ領域が示されている。なお、図８〜図１３は平面図であるが、図面を見やすくするために、各導電層にハッチングを付してある。
<About the intersection of coil antennas>
FIG. 8 is an essential part enlarged plan view showing the intersection (overlapping portion OVL) of the coil antenna ANT and its vicinity region in the semiconductor device SM1 of the present embodiment, and is a region surrounded by a two-dot chain line in FIG. This corresponds to a partially enlarged plan view of RG2. 9 is a plan view showing only the conductive layer ANT2 with the conductive layer ANT1 omitted from FIG. 8, and FIG. 10 is a plan view showing only the conductive layer ANT1 with the conductive layer ANT2 omitted from FIG. is there. FIG. 11 is an enlarged plan view of the main part showing the crossing portion of the coil antenna of the first comparative example and its vicinity region, and FIG. 12 is a main portion showing the crossing portion of the coil antenna of the second comparative example and its vicinity region FIG. 13 is an enlarged plan view, and FIG. 13 is an enlarged plan view of a main part showing an intersecting portion of the coil antenna of the third comparative example and its vicinity region. 11 to 13 all show the same region as FIG. Although FIGS. 8 to 13 are plan views, each conductive layer is hatched for easy viewing of the drawings.
図１１の第１比較例に示される導電層ＡＮＴ１０１と図１２の第２比較例に示される導電層ＡＮＴ２０１と図１３の第３比較例に示される導電層ＡＮＴ３０１とは、本実施の形態の導電層ＡＮＴ１に相当するものである。また、図１１の第１比較例に示される導電層ＡＮＴ１０２と図１２の第２比較例に示される導電層ＡＮＴ２０２と図１３の第３比較例に示される導電層ＡＮＴ３０２とは、本実施の形態の導電層ＡＮＴ２に相当するものである。但し、導電層ＡＮＴ１０１，ＡＮＴ３０１は、本実施の形態の導電層ＡＮＴ１と、コイルアンテナの交差部（重なり部ＯＶＬ）およびその近傍での形状が相違している。また、導電層ＡＮＴ１０２，ＡＮＴ２０２，ＡＮＴ３０２は、本実施の形態の導電層ＡＮＴ２と、コイルアンテナの交差部（重なり部ＯＶＬ）およびその近傍での形状が相違している。 The conductive layer ANT101 shown in the first comparative example of FIG. 11, the conductive layer ANT201 shown in the second comparative example of FIG. 12, and the conductive layer ANT301 shown in the third comparative example of FIG. This corresponds to the layer ANT1. Further, the conductive layer ANT102 shown in the first comparative example of FIG. 11, the conductive layer ANT202 shown in the second comparative example of FIG. 12, and the conductive layer ANT302 shown in the third comparative example of FIG. This corresponds to the conductive layer ANT2. However, the conductive layers ANT101 and ANT301 are different from the conductive layer ANT1 of this embodiment in the shape of the intersection (overlapping portion OVL) of the coil antenna and the vicinity thereof. In addition, the conductive layers ANT102, ANT202, and ANT302 are different from the conductive layer ANT2 of the present embodiment in the shape of the intersection (overlapping portion OVL) of the coil antenna and the vicinity thereof.
ここで、コイルアンテナの導電層ＡＮＴ１，ＡＮＴ２，ＡＮＴ１０１，ＡＮＴ１０２，ＡＮＴ２０１，ＡＮＴ２０２，ＡＮＴ３０１，ＡＮＴ３０２の幅とは、その導電層の延在方向（延在方向はコイルアンテナにおいて電流が流れる方向にほぼ対応している）に垂直な方向の幅（寸法）に対応している。また、コイルアンテナの導電層ＡＮＴ１，ＡＮＴ２，ＡＮＴ１０１，ＡＮＴ１０２，ＡＮＴ２０１，ＡＮＴ２０２，ＡＮＴ３０１，ＡＮＴ３０２の幅は、その導電層の厚みに対して略垂直な関係にある。また、コイルアンテナの導電層ＡＮＴ１，ＡＮＴ２，ＡＮＴ１０１，ＡＮＴ１０２，ＡＮＴ２０１，ＡＮＴ２０２，ＡＮＴ３０１，ＡＮＴ３０２の幅は、その導電層の形成プロセスなどに起因して若干ばらつく（変動する、ゆらぐ）場合もあるが、その場合は平均値で代表するものとする。従って、重なり部ＯＶＬ，ＯＶＬ１０１，ＯＶＬ２０１，ＯＶＬ３０１における導電層ＡＮＴ１，ＡＮＴ２，ＡＮＴ１０１，ＡＮＴ１０２，ＡＮＴ２０１，ＡＮＴ２０２，ＡＮＴ３０１，ＡＮＴ３０２の幅Ｗ１，Ｗ３，Ｗ１０１，Ｗ１０３，Ｗ２０１，Ｗ２０３，Ｗ３０１，Ｗ３０３は、その重なり部におけるその導電層の幅（ばらつきがある場合は平均値）に対応している。また、重なり部ＯＶＬ，ＯＶＬ１０１，ＯＶＬ２０１，ＯＶＬ３０１以外の部分における導電層ＡＮＴ１，ＡＮＴ２，ＡＮＴ１０１，ＡＮＴ１０２，ＡＮＴ２０１，ＡＮＴ２０２，ＡＮＴ３０１，ＡＮＴ３０２の幅Ｗ２，Ｗ４，Ｗ１０２，Ｗ１０４，Ｗ２０２，Ｗ２０４，Ｗ３０２，Ｗ３０４は、その導電層が連続して存在する区間（前記重なり部は除く）におけるその導電層の幅（ばらつきがある場合は平均値）に対応している。 Here, the width of the conductive layers ANT1, ANT2, ANT101, ANT102, ANT201, ANT202, ANT301, and ANT302 of the coil antenna corresponds to the extending direction of the conductive layer (the extending direction substantially corresponds to the direction of current flow in the coil antenna). Corresponds to the width (dimension) in the direction perpendicular to In addition, the widths of the conductive layers ANT1, ANT2, ANT101, ANT102, ANT201, ANT202, ANT301, and ANT302 of the coil antenna are substantially perpendicular to the thickness of the conductive layer. In addition, the width of the conductive layers ANT1, ANT2, ANT101, ANT102, ANT201, ANT202, ANT301, and ANT302 of the coil antenna may vary slightly due to the process of forming the conductive layer, etc. In that case, it shall be represented by an average value. Therefore, the widths W1, W3, W101, W103, W201, W203, W301, and W303 of the conductive layers ANT1, ANT2, ANT101, ANT102, ANT201, ANT301, and ANT302 in the overlapping portions OVL, OVL101, OVL201, and OVL301 are overlapped. This corresponds to the width of the conductive layer in the portion (average value when there is variation). The widths W2, W4, W102, W104, W202, W204, W302, and W304 of the conductive layers ANT1, ANT2, ANT101, ANT102, ANT201, ANT202, ANT301, and ANT302 in the portions other than the overlapping portions OVL, OVL101, OVL201, and OVL301 are This corresponds to the width (average value if there is variation) of the conductive layer in a section where the conductive layer is continuously present (excluding the overlapping portion).
図１１に示される第１比較例の場合、導電層ＡＮＴ１０１の幅はほぼ均一であり、コイルアンテナの交差部（導電層ＡＮＴ１０１と導電層ＡＮＴ１０２との重なり部ＯＶＬ１０１）における導電層ＡＮＴ１０１の幅Ｗ１０１は、他の部分（重なり部ＯＶＬ１０１以外の部分）における導電層ＡＮＴ１０１の幅Ｗ１０２とほぼ同じ（Ｗ１０１＝Ｗ１０２）である。また、図１１に示される第１比較例の場合、導電層ＡＮＴ１０２の幅はほぼ均一であり、コイルアンテナの交差部（重なり部ＯＶＬ１０１）における導電層ＡＮＴ１０２の幅Ｗ１０３は、他の部分（重なり部ＯＶＬ１０１以外の部分）における導電層ＡＮＴ１０２の幅Ｗ１０４とほぼ同じ（Ｗ１０３＝Ｗ１０４）である。このため、図１１に示される第１比較例の場合、導電層ＡＮＴ１０１と導電層ＡＮＴ１０２との重なり部ＯＶＬ１０１の面積が大きくなる。従って、重なり部ＯＶＬ１０１で発生する容量成分（重なり部ＯＶＬ１０１における導電層ＡＮＴ１０１，ＡＮＴ１０２を電極とする容量成分）が大きくなってしまう。 In the case of the first comparative example shown in FIG. 11, the width of the conductive layer ANT101 is substantially uniform, and the width W101 of the conductive layer ANT101 at the intersection of the coil antenna (the overlapping portion OVL101 between the conductive layer ANT101 and the conductive layer ANT102) is The width W102 of the conductive layer ANT101 in other portions (portions other than the overlapping portion OVL101) is substantially the same (W101 = W102). In the case of the first comparative example shown in FIG. 11, the width of the conductive layer ANT102 is substantially uniform, and the width W103 of the conductive layer ANT102 at the crossing portion (overlapping portion OVL101) of the coil antenna is the other portion (overlapping portion). The width W104 of the conductive layer ANT102 in the portion other than the OVL101 is substantially the same (W103 = W104). For this reason, in the case of the first comparative example shown in FIG. 11, the area of the overlapping portion OVL101 between the conductive layer ANT101 and the conductive layer ANT102 increases. Accordingly, a capacitance component generated in the overlapping portion OVL101 (a capacitance component having the conductive layers ANT101 and ANT102 in the overlapping portion OVL101 as electrodes) is increased.
また、図１２に示される第２比較例の場合、導電層ＡＮＴ２０２については、図１１の第１比較例の導電層ＡＮＴ１０２と同様であり、導電層ＡＮＴ２０２の幅はほぼ均一である。このため、コイルアンテナの交差部（導電層ＡＮＴ２０１と導電層ＡＮＴ２０２との重なり部ＯＶＬ２０１）における導電層ＡＮＴ２０２の幅Ｗ２０３は、他の部分（重なり部ＯＶＬ２０１以外の部分）における導電層ＡＮＴ２０２の幅Ｗ２０４とほぼ同じ（Ｗ２０３＝Ｗ２０４）である。しかしながら、図１２に示される第２比較例の場合、導電層ＡＮＴ２０１の幅はコイルアンテナの交差部（重なり部ＯＶＬ２０１）と他の部分とで同じではなく、交差部（重なり部ＯＶＬ２０１）における導電層ＡＮＴ２０１の幅Ｗ２０１は、他の部分（重なり部ＯＶＬ２０１以外の部分）における導電層ＡＮＴ２０１の幅Ｗ２０２よりも小さく（Ｗ２０１＜Ｗ２０２）なっている。 In the case of the second comparative example shown in FIG. 12, the conductive layer ANT202 is the same as the conductive layer ANT102 of the first comparative example of FIG. 11, and the width of the conductive layer ANT202 is substantially uniform. For this reason, the width W203 of the conductive layer ANT202 at the intersection of the coil antennas (the overlapping portion OVL201 between the conductive layer ANT201 and the conductive layer ANT202) is the same as the width W204 of the conductive layer ANT202 in the other portion (the portion other than the overlapping portion OVL201). It is almost the same (W203 = W204). However, in the case of the second comparative example shown in FIG. 12, the width of the conductive layer ANT201 is not the same at the crossing portion (overlapping portion OVL201) of the coil antenna and other portions, and the conductive layer at the crossing portion (overlapping portion OVL201). The width W201 of the ANT201 is smaller than the width W202 of the conductive layer ANT201 in other portions (portions other than the overlapping portion OVL201) (W201 <W202).
また、図１３に示される第３比較例の場合、導電層ＡＮＴ３０１については、図１１の第１比較例の導電層ＡＮＴ１０１と同様であり、導電層ＡＮＴ３０１の幅はほぼ均一である。このため、コイルアンテナの交差部（導電層ＡＮＴ３０１と導電層ＡＮＴ３０２との重なり部ＯＶＬ３０１）における導電層ＡＮＴ３０１の幅Ｗ３０１は、他の部分（重なり部ＯＶＬ３０１以外の部分）における導電層ＡＮＴ３０１の幅Ｗ３０２とほぼ同じ（Ｗ３０１＝Ｗ３０２）である。しかしながら、図１３に示される第３比較例の場合、導電層ＡＮＴ３０２の幅はコイルアンテナの交差部（重なり部ＯＶＬ３０１）と他の部分とで同じではなく、交差部（重なり部ＯＶＬ３０１）における導電層ＡＮＴ３０２の幅Ｗ３０３は、他の部分（重なり部ＯＶＬ３０１以外の部分）における導電層ＡＮＴ３０２の幅Ｗ３０４よりも小さく（Ｗ３０３＜Ｗ３０４）なっている。 In the case of the third comparative example shown in FIG. 13, the conductive layer ANT301 is the same as the conductive layer ANT101 of the first comparative example of FIG. 11, and the width of the conductive layer ANT301 is almost uniform. Therefore, the width W301 of the conductive layer ANT301 at the intersection of the coil antennas (the overlapping portion OVL301 between the conductive layer ANT301 and the conductive layer ANT302) is the same as the width W302 of the conductive layer ANT301 in the other portion (the portion other than the overlapping portion OVL301). It is almost the same (W301 = W302). However, in the case of the third comparative example shown in FIG. 13, the width of the conductive layer ANT302 is not the same at the crossing portion (overlapping portion OVL301) of the coil antenna and other portions, and the conductive layer at the crossing portion (overlapping portion OVL301). The width W303 of the ANT302 is smaller than the width W304 of the conductive layer ANT302 in other portions (portions other than the overlapping portion OVL301) (W303 <W304).
図１２の第２比較例の場合と図１３の第３比較例の場合とでは、図１１の第１比較例の場合に比べて、導電層ＡＮＴ２０１，ＡＮＴ３０１と導電層ＡＮＴ２０２，ＡＮＴ３０２との重なり部ＯＶＬ２０１，ＯＶＬ３０１の面積を小さくすることができ、重なり部ＯＶＬ２０１，ＯＶＬ３０１で発生する容量成分を小さくすることができる。しかしながら、コイルアンテナを備える半導体装置（ＩＣタグなど）の性能向上のためには、図１２の第２比較例の場合や図１３の第３比較例の場合では十分ではなく、コイルアンテナの交差部（コイルアンテナを構成する２つの導電層の重なり部）で発生する容量成分を更に（できるだけ）小さくすることが望まれる。特に、導電層ＡＮＴ２０１，ＡＮＴ３０１と導電層ＡＮＴ２０２，ＡＮＴ３０２との間に介在する絶縁層（上記層間絶縁膜ＩＬに相当するもの）の厚みが薄い場合には、重なり部ＯＶＬ２０１，ＯＶＬ３０１で発生する容量成分が大きくなるため、更なる対策が必要になる。 In the case of the second comparative example in FIG. 12 and the case of the third comparative example in FIG. 13, the overlapping portions of the conductive layers ANT201 and ANT301 and the conductive layers ANT202 and ANT302 are compared with the case of the first comparative example in FIG. The areas of the OVL 201 and OVL 301 can be reduced, and the capacity component generated in the overlapping portions OVL 201 and OVL 301 can be reduced. However, in order to improve the performance of a semiconductor device (such as an IC tag) provided with a coil antenna, the case of the second comparative example in FIG. 12 and the case of the third comparative example in FIG. It is desired to further reduce (as much as possible) the capacitance component generated at (the overlapping portion of the two conductive layers constituting the coil antenna). In particular, when the insulating layer (corresponding to the interlayer insulating film IL) interposed between the conductive layers ANT201 and ANT301 and the conductive layers ANT202 and ANT302 is thin, the capacitance component generated in the overlapping portions OVL201 and OVL301. As this increases, further measures are required.
それに対して、図８〜図１０に示される本実施の形態の場合、導電層ＡＮＴ１の幅は重なり部ＯＶＬと他の部分とで同じではなく、重なり部ＯＶＬにおける導電層ＡＮＴ１の幅Ｗ１は、他の部分（重なり部ＯＶＬ以外の部分）における導電層ＡＮＴ１の幅Ｗ２よりも小さく（Ｗ１＜Ｗ２）なっている。そして、導電層ＡＮＴ２の幅は重なり部ＯＶＬと他の部分とで同じではなく、重なり部ＯＶＬにおける導電層ＡＮＴ２の幅Ｗ３は、他の部分（重なり部ＯＶＬ以外の部分）における導電層ＡＮＴ２の幅Ｗ４よりも小さく（Ｗ３＜Ｗ４）なっている。すなわち、導電層ＡＮＴ１と導電層ＡＮＴ２との両方について、重なり部ＯＶＬで幅（Ｗ１，Ｗ３）を小さくし、他の部分（重なり部ＯＶＬ以外の部分）で幅（Ｗ２，Ｗ４）を大きくしている。換言すれば、平面視で導電層ＡＮＴ１と導電層ＡＮＴ２とが交差する部分において、導電層ＡＮＴ１と導電層ＡＮＴ２との両方の幅（Ｗ１，Ｗ３）を局所的に小さくしている。つまり、導電層ＡＮＴ１と導電層ＡＮＴ２との両方について幅が局所的に小さくなった部分を設け、その幅が小さくなった部分で導電層ＡＮＴ１と導電層ＡＮＴ２とが平面視で交差するようにしている。このようにすることで、重なり部ＯＶＬ以外の部分における導電層ＡＮＴ１，ＡＮＴ２の幅（Ｗ２，Ｗ４）を確保しながら、重なり部ＯＶＬの面積の縮小を図ることができる。 On the other hand, in the case of the present embodiment shown in FIGS. 8 to 10, the width of the conductive layer ANT1 is not the same between the overlapping portion OVL and the other portions, and the width W1 of the conductive layer ANT1 in the overlapping portion OVL is: It is smaller than the width W2 of the conductive layer ANT1 in other portions (portions other than the overlapping portion OVL) (W1 <W2). The width of the conductive layer ANT2 is not the same between the overlapping portion OVL and the other portion, and the width W3 of the conductive layer ANT2 in the overlapping portion OVL is the width of the conductive layer ANT2 in the other portion (a portion other than the overlapping portion OVL). It is smaller than W4 (W3 <W4). That is, for both the conductive layer ANT1 and the conductive layer ANT2, the width (W1, W3) is reduced at the overlapping portion OVL, and the width (W2, W4) is increased at other portions (portions other than the overlapping portion OVL). Yes. In other words, the width (W1, W3) of both the conductive layer ANT1 and the conductive layer ANT2 is locally reduced at a portion where the conductive layer ANT1 and the conductive layer ANT2 intersect in plan view. In other words, the conductive layer ANT1 and the conductive layer ANT2 are both provided with a portion where the width is locally reduced, and the conductive layer ANT1 and the conductive layer ANT2 intersect each other in plan view at the portion where the width is reduced. Yes. By doing in this way, the area of the overlapping portion OVL can be reduced while securing the widths (W2, W4) of the conductive layers ANT1, ANT2 in the portion other than the overlapping portion OVL.
本実施の形態では、上記図１１の第１比較例、上記図１２の第２比較例および上記図１３の第３比較例に比べて、導電層ＡＮＴ１と導電層ＡＮＴ２との重なり部ＯＶＬの面積を小さくすることができ、重なり部ＯＶＬで発生する容量成分（重なり部ＯＶＬにおける導電層ＡＮＴ１，ＡＮＴ２を電極とする容量成分）を小さくすることができる。このため、コイルアンテナＡＮＴを備える半導体装置ＳＭ１（ＩＣタグなど）の性能を、より向上させることができる。 In the present embodiment, compared with the first comparative example of FIG. 11, the second comparative example of FIG. 12, and the third comparative example of FIG. 13, the area of the overlapping portion OVL between the conductive layer ANT1 and the conductive layer ANT2 The capacitance component generated in the overlap portion OVL (capacitance component having the conductive layers ANT1 and ANT2 in the overlap portion OVL as electrodes) can be reduced. For this reason, the performance of the semiconductor device SM1 (IC tag or the like) including the coil antenna ANT can be further improved.
また、本実施の形態では、重なり部ＯＶＬの面積を小さくするために、導電層ＡＮＴ１，ＡＮＴ２の全体の幅を小さくするのではなく、平面視で導電層ＡＮＴ１と導電層ＡＮＴ２とが交差する部分において導電層ＡＮＴ１と導電層ＡＮＴ２との両方の幅（Ｗ１，Ｗ３）を小さくしている。このため、重なり部ＯＶＬ以外の部分における導電層ＡＮＴ１，ＡＮＴ２の幅（Ｗ２，Ｗ４）を小さくしなくとも、重なり部ＯＶＬの面積を小さくすることができるため、コイルアンテナＡＮＴの抵抗が増大するのを抑制しながら、重なり部ＯＶＬの面積を小さくすることができる。従って、重なり部ＯＶＬの面積を小さくして重なり部ＯＶＬで発生する容量成分を小さくすることと、コイルアンテナＡＮＴの抵抗が増大するのを抑制することとを、両立させることができる。このため、コイルアンテナＡＮＴを備える半導体装置ＳＭ１（ＩＣタグなど）の性能を、より向上させることができる。 Further, in the present embodiment, in order to reduce the area of the overlapping portion OVL, the entire width of the conductive layers ANT1 and ANT2 is not reduced, but a portion where the conductive layers ANT1 and ANT2 intersect in plan view The widths (W1, W3) of both the conductive layer ANT1 and the conductive layer ANT2 are reduced. For this reason, the area of the overlapping portion OVL can be reduced without reducing the widths (W2, W4) of the conductive layers ANT1 and ANT2 in the portion other than the overlapping portion OVL, so that the resistance of the coil antenna ANT increases. It is possible to reduce the area of the overlapping portion OVL while suppressing. Therefore, it is possible to achieve both the reduction of the area of the overlapping portion OVL to reduce the capacitance component generated in the overlapping portion OVL and the suppression of the increase in the resistance of the coil antenna ANT. For this reason, the performance of the semiconductor device SM1 (IC tag or the like) including the coil antenna ANT can be further improved.
また、本実施の形態では、上記図１２の第２比較例および上記図１３の第３比較例に比べて、重なり部ＯＶＬの面積を小さくしてそこで発生する容量成分を低減できる。これを別の見方をすると、重なり部ＯＶＬ，ＯＶＬ２０１，ＯＶＬ３０１の面積が同じ（すなわち重なり部の容量が同じ）場合で比べると、本実施の形態は、上記図１２の第２比較例および上記図１３の第３比較例に比べて、コイルアンテナの抵抗を小さくすることができる。これは、重なり部ＯＶＬ，ＯＶＬ２０１，ＯＶＬ３０１の面積が同じであれば、本実施の形態の導電層ＡＮＴ１，ＡＮＴ２の上記幅Ｗ１，Ｗ３は、上記幅Ｗ２０１，Ｗ３０３よりもかなり大きくすることができるためである。このため、本実施の形態は、上記図１２の第２比較例および上記図１３の第３比較例に比べて、コイルアンテナの交差部（重なり部ＯＶＬ）の容量の低減と、コイルアンテナの抵抗低減との両方で、有利である。 Further, in the present embodiment, compared with the second comparative example of FIG. 12 and the third comparative example of FIG. 13, the area of the overlapping portion OVL can be reduced and the capacitance component generated there can be reduced. From another point of view, this embodiment compares the second comparative example of FIG. 12 and the above diagram as compared with the case where the areas of the overlapping portions OVL, OVL201, and OVL301 are the same (that is, the capacities of the overlapping portions are the same). Compared to the 13th comparative example, the resistance of the coil antenna can be reduced. This is because the widths W1 and W3 of the conductive layers ANT1 and ANT2 of the present embodiment can be made considerably larger than the widths W201 and W303 if the areas of the overlapping portions OVL, OVL201, and OVL301 are the same. It is. For this reason, in the present embodiment, compared with the second comparative example of FIG. 12 and the third comparative example of FIG. 13, the capacitance of the intersection (overlapping portion OVL) of the coil antenna is reduced and the resistance of the coil antenna is reduced. It is advantageous both in terms of reduction.
また、導電層の幅を細くしすぎると、製造歩留まりが低下する虞がある。上記図１２の第２比較例および上記図１３の第３比較例でコイルアンテナの交差部（重なり部ＯＶＬ２０１，ＯＶＬ３０１）の容量低減を図ろうとすると、上記幅Ｗ２０１，Ｗ３０３を細くしすぎて、製造歩留まりが低下する虞がある。それに対して、本実施の形態では、導電層ＡＮＴ１，ＡＮＴ２の上記幅Ｗ１，Ｗ３を製造限界以上に設定しても、コイルアンテナの交差部（重なり部ＯＶＬ）の容量を効率的に低減できるため、製造歩留まりを向上させることができる。 Further, if the width of the conductive layer is too thin, the manufacturing yield may be reduced. In the second comparative example of FIG. 12 and the third comparative example of FIG. 13, when trying to reduce the capacity of the intersecting portions (overlapping portions OVL201 and OVL301) of the coil antenna, the widths W201 and W303 are made too thin, and the manufacturing is performed. Yield may be reduced. On the other hand, in the present embodiment, even when the widths W1 and W3 of the conductive layers ANT1 and ANT2 are set to be equal to or larger than the manufacturing limit, the capacity of the intersection (overlapping portion OVL) of the coil antenna can be efficiently reduced. The production yield can be improved.
次に、図８〜図１０の構成について、より詳細に説明する。 Next, the configuration of FIGS. 8 to 10 will be described in more detail.
図８〜図１０では、導電層ＡＮＴ１は、幅が細くなっている部分（幅がＷ１で一定の部分）の両側に、幅が太くなっている部分（幅がＷ２で一定の部分）があり、導電層ＡＮＴ２は、幅が細くなっている部分（幅がＷ３で一定の部分）の両側に、幅が太くなっている部分（幅がＷ４で一定の部分）がある。そして、導電層ＡＮＴ１の幅が細くなっている部分（幅がＷ１で一定の部分）と、導電層ＡＮＴ２の幅が細くなっている部分（幅がＷ３で一定の部分）とが、平面視で交差して、導電層ＡＮＴ１と導電層ＡＮＴ２との重なり部ＯＶＬが発生している。これにより、重なり部ＯＶＬの面積を小さくして、重なり部ＯＶＬで発生する容量成分を小さくすることができる。導電層ＡＮＴ１の幅が太くなっている部分（幅がＷ２で一定の部分）と、導電層ＡＮＴ２の幅が太くなっている部分（幅がＷ４で一定の部分）とは、平面視で重なっていない。 In FIGS. 8 to 10, the conductive layer ANT1 has a portion with a large width (a portion with a constant width of W2) on both sides of a portion with a small width (a portion with a constant width of W1). The conductive layer ANT2 has a portion with a large width (a portion with a constant width of W4) on both sides of a portion with a narrow width (a portion with a constant width of W3). A portion where the width of the conductive layer ANT1 is narrow (a portion where the width is constant at W1) and a portion where the width of the conductive layer ANT2 is thin (a portion where the width is constant at W3) are in plan view. The intersection OVL between the conductive layer ANT1 and the conductive layer ANT2 is generated so as to intersect. Thereby, the area of the overlapping portion OVL can be reduced, and the capacitance component generated in the overlapping portion OVL can be reduced. A portion where the width of the conductive layer ANT1 is thick (a portion where the width is constant at W2) and a portion where the width of the conductive layer ANT2 is thick (a portion where the width is constant at W4) overlap each other in plan view. Absent.
また、図８〜図１０では、導電層ＡＮＴ１は、幅が細くなっている部分（幅がＷ１で一定の部分）の長さが、導電層ＡＮＴ２の幅Ｗ４よりも若干大きくなっている。そして、導電層ＡＮＴ２の幅が太くなっている部分（幅がＷ４で一定の部分）を、導電層ＡＮＴ１の幅が細くなっている部分（幅がＷ１で一定の部分）に近づけて、導電層ＡＮＴ２の幅が細くなっている部分（幅がＷ３で一定の部分）の長さを、幅Ｗ１よりも大きく、かつ幅Ｗ２よりも小さくしている。これにより、重なり部ＯＶＬの面積を小さくするとともに、導電層ＡＮＴ１，ＡＮＴ２の抵抗を低減することができる。 Also, in FIGS. 8 to 10, the length of the portion of the conductive layer ANT1 whose width is narrow (the portion where the width is constant at W1) is slightly larger than the width W4 of the conductive layer ANT2. Then, the portion where the width of the conductive layer ANT2 is thick (the portion where the width is constant at W4) is brought close to the portion where the width of the conductive layer ANT1 is thin (the portion where the width is constant at W1), and the conductive layer The length of the portion where the width of ANT2 is narrow (the portion where the width is constant at W3) is larger than the width W1 and smaller than the width W2. As a result, the area of the overlapping portion OVL can be reduced, and the resistance of the conductive layers ANT1, ANT2 can be reduced.
次に、本実施の形態におけるコイルアンテナＡＮＴの交差部（重なり部ＯＶＬ）の構成の他の例について説明する。 Next, another example of the configuration of the intersecting portion (overlapping portion OVL) of the coil antenna ANT in the present embodiment will be described.
図１４は、本実施の形態の半導体装置ＳＭ１の他の例（第２の例）におけるコイルアンテナＡＮＴの交差部（重なり部ＯＶＬ）およびその近傍領域を示す要部拡大平面図である。図１４は、上記図８と同様に、上記図４において二点鎖線で囲まれた領域ＲＧ２の部分拡大平面図に対応しているが、上記図８は、本実施の形態の第１の例であり、図１４は、本実施の形態の第２の例である。図１５は、図１４から導電層ＡＮＴ１を省略して導電層ＡＮＴ２のみを示した平面図であり、図１６は、図１４から導電層ＡＮＴ２を省略して導電層ＡＮＴ１のみを示した平面図である。図１７は、本実施の形態の半導体装置ＳＭ１の他の例（第３の例）におけるコイルアンテナＡＮＴの交差部（重なり部ＯＶＬ）およびその近傍領域を示す要部拡大平面図である。図１７は、上記図８と同様に、上記図４において二点鎖線で囲まれた領域ＲＧ２の部分拡大平面図に対応しているが、図１７は、本実施の形態の第３の例である。図１８は、図１７から導電層ＡＮＴ１を省略して導電層ＡＮＴ２のみを示した平面図であり、図１９は、図１７から導電層ＡＮＴ２を省略して導電層ＡＮＴ１のみを示した平面図である。 FIG. 14 is an essential part enlarged plan view showing a crossing portion (overlapping portion OVL) of coil antenna ANT and a region in the vicinity thereof in another example (second example) of semiconductor device SM1 of the present embodiment. 14 corresponds to a partially enlarged plan view of the region RG2 surrounded by the two-dot chain line in FIG. 4 as in FIG. 8, but FIG. 8 is a first example of the present embodiment. FIG. 14 shows a second example of the present embodiment. 15 is a plan view showing only the conductive layer ANT2 with the conductive layer ANT1 omitted from FIG. 14, and FIG. 16 is a plan view showing only the conductive layer ANT1 with the conductive layer ANT2 omitted from FIG. is there. FIG. 17 is an essential part enlarged plan view showing a crossing portion (overlapping portion OVL) of the coil antenna ANT and its vicinity region in another example (third example) of the semiconductor device SM1 of the present embodiment. FIG. 17 corresponds to a partially enlarged plan view of the region RG2 surrounded by the two-dot chain line in FIG. 4 as in FIG. 8, but FIG. 17 is a third example of the present embodiment. is there. 18 is a plan view showing only the conductive layer ANT2 with the conductive layer ANT1 omitted from FIG. 17, and FIG. 19 is a plan view showing only the conductive layer ANT1 with the conductive layer ANT2 omitted from FIG. is there.
なお、図１４〜図１９は平面図であるが、図面を見やすくするために、各導電層にハッチングを付してある。また、図２０は、平面形状（パターン形状）が異なる４つの導電パターンを示す平面図であり、図２１は、図２０に示される各導電パターンＣＤＰ１，ＣＤＰ２，ＣＤＰ３，ＣＤＰ４の抵抗を示すグラフである。図２１のグラフの横軸は、周波数に対応し、図２１のグラフの縦軸は、各導電パターンＣＤＰ１，ＣＤＰ２，ＣＤＰ３，ＣＤＰ４の抵抗（端子ＴＥ１，ＴＥ２間の抵抗）に対応している。 14 to 19 are plan views, but hatching is given to each conductive layer in order to make the drawings easy to see. 20 is a plan view showing four conductive patterns having different planar shapes (pattern shapes), and FIG. 21 is a graph showing the resistance of each conductive pattern CDP1, CDP2, CDP3, CDP4 shown in FIG. is there. The horizontal axis of the graph of FIG. 21 corresponds to the frequency, and the vertical axis of the graph of FIG. 21 corresponds to the resistance of each conductive pattern CDP1, CDP2, CDP3, CDP4 (resistance between the terminals TE1, TE2).
上記図８の第１の例と、図１４の第２の例と、図１７の第３の例とでは、いずれも、導電層ＡＮＴ１と導電層ＡＮＴ２との重なり部ＯＶＬの面積は同じである。すなわち、重なり部ＯＶＬにおける導電層ＡＮＴ１の幅Ｗ１は、上記図８の第１の例と図１４の第２の例と図１７の第３の例とで同じであり、また、重なり部ＯＶＬにおける導電層ＡＮＴ２の幅Ｗ３は、上記図８の第１の例と上記図１４の第２の例と上記図１７の第３の例とで同じである。しかしながら、コイルアンテナＡＮＴの抵抗は、図１７の第３の例が、上記図８の第１の例および図１４の第２の例よりも小さくなり、その理由について、図２０および図２１を参照して説明する。 In the first example of FIG. 8, the second example of FIG. 14, and the third example of FIG. 17, the area of the overlapping portion OVL between the conductive layer ANT1 and the conductive layer ANT2 is the same. . That is, the width W1 of the conductive layer ANT1 in the overlapping portion OVL is the same in the first example of FIG. 8, the second example of FIG. 14, and the third example of FIG. The width W3 of the conductive layer ANT2 is the same in the first example of FIG. 8, the second example of FIG. 14, and the third example of FIG. However, the resistance of the coil antenna ANT is smaller in the third example of FIG. 17 than in the first example of FIG. 8 and the second example of FIG. 14. For the reason, see FIGS. 20 and 21. To explain.
図２０の（Ａ）に示される導電パターンＣＤＰ１は、上記図１１の第１比較例の導電層ＡＮＴ１０１，ＡＮＴ１０２における、重なり部ＯＶＬ１０１近傍領域にほぼ相当する平面形状（パターン形状）を有している。図２０の（Ｂ）に示される導電パターンＣＤＰ２は、上記図８の第１の例の導電層ＡＮＴ２や図１４の第２の例の導電層ＡＮＴ１における、重なり部ＯＶＬ近傍領域にほぼ相当する平面形状（パターン形状）を有している。また、図２０の（Ｃ）に示される導電パターンＣＤＰ３は、上記図８の第１の例の導電層ＡＮＴ１や図１４の第２の例の導電層ＡＮＴ２における、重なり部ＯＶＬ近傍領域にほぼ相当する平面形状（パターン形状）を有している。また、図２０の（Ｄ）に示される導電パターンＣＤＰ４は、図１７の第３の例の導電層ＡＮＴ１，ＡＮＴ２における重なり部ＯＶＬ近傍領域にほぼ相当する平面形状（パターン形状）を有している。 A conductive pattern CDP1 shown in FIG. 20A has a planar shape (pattern shape) substantially corresponding to the vicinity of the overlapping portion OVL101 in the conductive layers ANT101 and ANT102 of the first comparative example of FIG. . A conductive pattern CDP2 shown in FIG. 20B is a plane substantially corresponding to the region near the overlapping portion OVL in the conductive layer ANT2 of the first example of FIG. 8 and the conductive layer ANT1 of the second example of FIG. It has a shape (pattern shape). Further, the conductive pattern CDP3 shown in FIG. 20C is substantially equivalent to the region near the overlapping portion OVL in the conductive layer ANT1 of the first example of FIG. 8 and the conductive layer ANT2 of the second example of FIG. It has a planar shape (pattern shape). Further, the conductive pattern CDP4 shown in FIG. 20D has a planar shape (pattern shape) substantially corresponding to the region near the overlapping portion OVL in the conductive layers ANT1 and ANT2 of the third example of FIG. .
但し、ここでは、各導電パターンＣＤＰ１，ＣＤＰ２，ＣＤＰ３，ＣＤＰ４の抵抗（端子ＴＥ１，ＴＥ２間の抵抗）を算出するシミュレーションのために、図２０の図中に示された寸法に設定している。すなわち、図２０の（Ａ）の導電パターンＣＤＰ１の幅を０．５ｍｍに設定し、図２０の（Ｂ）、（Ｃ）、（Ｄ）の導電パターンＣＤＰ２，ＣＤＰ３，ＣＤＰ４では、幅が細くなっている部分の幅を０．０３ｍｍに設定し、幅が太くなっている部分の幅を０．５ｍｍに設定してある。なお、図２０の（Ｂ）の導電パターンＣＤＰ２と図２０の（Ｃ）の導電パターンＣＤＰ３とは、幅が０．０３ｍｍの部分の長さが相違しており、図２０の（Ｂ）の導電パターンＣＤＰ２は、図２０の（Ｃ）の導電パターンＣＤＰ３よりも、幅が０．０３ｍｍの部分の長さが短くなっている。また、図２０の（Ｂ）の導電パターンＣＤＰ２と図２０の（Ｄ）の導電パターンＣＤＰ４とは、幅が０．０３ｍｍの部分の長さが一致している。 However, here, the dimensions shown in FIG. 20 are set for simulation for calculating the resistance of each of the conductive patterns CDP1, CDP2, CDP3, and CDP4 (resistance between the terminals TE1 and TE2). That is, the width of the conductive pattern CDP1 in FIG. 20A is set to 0.5 mm, and the width is reduced in the conductive patterns CDP2, CDP3, and CDP4 in FIGS. 20B, 20C, and 20D. The width of the portion that is present is set to 0.03 mm, and the width of the portion that is wider is set to 0.5 mm. Note that the conductive pattern CDP2 in FIG. 20B and the conductive pattern CDP3 in FIG. 20C are different in the length of the portion having a width of 0.03 mm, and the conductive pattern CDP3 in FIG. The pattern CDP2 has a portion whose width is 0.03 mm shorter than the conductive pattern CDP3 in FIG. In addition, the conductive pattern CDP2 in FIG. 20B and the conductive pattern CDP4 in FIG. 20D have the same length of the portion having a width of 0.03 mm.
図２０の各導電パターンＣＤＰ１，ＣＤＰ２，ＣＤＰ３，ＣＤＰ４の抵抗は、図２１のグラフに示されている。図２１のグラフに示されるように、図２０の（Ａ）の導電パターンＣＤＰ１は、幅が０．５ｍｍで一定のため、抵抗が小さくなっている。一方、図２０の（Ｂ）、（Ｃ）、（Ｄ）の導電パターンＣＤＰ２，ＣＤＰ３，ＣＤＰ４は、幅が０．０３ｍｍと細い部分を有しているため、図２０の（Ａ）の導電パターンＣＤＰ１よりも抵抗が大きくなっている。そして、図２０の（Ｃ）の導電パターンＣＤＰ３は、図２０の（Ｂ）の導電パターンＣＤＰ２よりも、幅が０．０３ｍｍの部分の長さが長い分、抵抗が大きくなっている。 The resistance of each of the conductive patterns CDP1, CDP2, CDP3, CDP4 in FIG. 20 is shown in the graph of FIG. As shown in the graph of FIG. 21, the conductive pattern CDP1 of FIG. 20A has a constant width of 0.5 mm, and thus has a small resistance. On the other hand, the conductive patterns CDP2, CDP3, and CDP4 in FIGS. 20B, 20C, and 20D have a thin portion with a width of 0.03 mm, so the conductive pattern in FIG. The resistance is larger than that of CDP1. The conductive pattern CDP3 in FIG. 20C has a greater resistance than the conductive pattern CDP2 in FIG. 20B because the length of the portion having a width of 0.03 mm is longer.
また、図２０の（Ｄ）の導電パターンＣＤＰ４の抵抗は、図２０の（Ｂ）の導電パターンＣＤＰ２の抵抗に近い値であり、導電パターンＣＤＰ２の抵抗より若干大きい程度である。そして、図２０の（Ｄ）の導電パターンＣＤＰ４の抵抗は、図２０の（Ｃ）の導電パターンＣＤＰ３の抵抗よりもかなり小さい。 Further, the resistance of the conductive pattern CDP4 in FIG. 20D is a value close to the resistance of the conductive pattern CDP2 in FIG. 20B, and is slightly larger than the resistance of the conductive pattern CDP2. Then, the resistance of the conductive pattern CDP4 in FIG. 20D is considerably smaller than the resistance of the conductive pattern CDP3 in FIG.
図２０の（Ｄ）の導電パターンＣＤＰ４と図２０の（Ｂ）の導電パターンＣＤＰ２とで、抵抗があまり変わらないのは、次の理由のためである。すなわち、図２０の（Ｂ）の導電パターンＣＤＰ２において、図２０中で符号ＲＧ３を付した点線で囲まれた領域ＲＧ３は、電流経路としてはほとんど寄与しておらず、この領域ＲＧ３が無かったとしても（すなわち領域ＲＧ３を削除したとしても）、導電パターンＣＤＰ２の抵抗はあまり変わらない。このため、導電パターンＣＤＰ２から領域ＲＧ３を削除したものに類似した形状を有する導電パターンＣＤＰ４は、抵抗が導電パターンＣＤＰ２とそれほど変わらず、導電パターンＣＤＰ４の抵抗は導電パターンＣＤＰ２の抵抗より若干大きい程度になる。 The reason why the resistance does not change much between the conductive pattern CDP4 in FIG. 20D and the conductive pattern CDP2 in FIG. 20B is as follows. That is, in the conductive pattern CDP2 in FIG. 20B, the region RG3 surrounded by the dotted line marked with RG3 in FIG. 20 hardly contributes as a current path, and there is no region RG3. (Ie, even if the region RG3 is deleted), the resistance of the conductive pattern CDP2 does not change much. For this reason, the resistance of the conductive pattern CDP4 having a shape similar to that obtained by removing the region RG3 from the conductive pattern CDP2 is not much different from that of the conductive pattern CDP2, and the resistance of the conductive pattern CDP4 is slightly larger than the resistance of the conductive pattern CDP2. Become.
このため、図２０の（Ｄ）の導電パターンＣＤＰ４の抵抗（図２１のグラフの値を適用すると約０．１５Ω）は、図２０の（Ｂ）の導電パターンＣＤＰ２の抵抗（図２１のグラフの値を適用すると約０．１３Ω）に近い値となり、かつ、図２０の（Ｃ）の導電パターンＣＤＰ３の抵抗（図２１のグラフの値を適用すると約０．４４Ω）に比べてかなり低い値となる。 Therefore, the resistance of the conductive pattern CDP4 of FIG. 20D (about 0.15Ω when the value of the graph of FIG. 21 is applied) is the resistance of the conductive pattern CDP2 of FIG. 20B (of the graph of FIG. 21). The value is close to about 0.13Ω when the value is applied, and is considerably lower than the resistance of the conductive pattern CDP3 of FIG. 20C (about 0.44Ω when the value of the graph of FIG. 21 is applied). Become.
上記図８の第１の例は、重なり部ＯＶＬ近傍領域において、導電層ＡＮＴ１の平面形状に図２０の（Ｃ）の導電パターンＣＤＰ３を適用し、導電層ＡＮＴ２の平面形状に図２０の（Ｂ）の導電パターンＣＤＰ２を適用している。また、図１４の第２の例は、重なり部ＯＶＬ近傍領域において、導電層ＡＮＴ１の平面形状に図２０の（Ｂ）の導電パターンＣＤＰ２を適用し、導電層ＡＮＴ２の平面形状に図２０の（Ｃ）の導電パターンＣＤＰ３を適用している。このため、上記図８の第１の例と図１４の第２の例とでは、重なり部ＯＶＬ近傍領域において、導電パターンＣＤＰ２の抵抗値（図２１のグラフの値を適用すると約０．１３Ω）と導電パターンＣＤＰ３の抵抗値（図２１のグラフの値を適用すると約０．４４Ω）との合計の抵抗（図２１のグラフの値を適用すると約０．５７Ω）が発生する。この合計の抵抗（約０．５７Ω）は、主として図２０の（Ｃ）の導電パターンＣＤＰ３の抵抗値（約０．４４Ω）に起因して、大きな値になっている。 In the first example of FIG. 8, the conductive pattern CDP3 of FIG. 20C is applied to the planar shape of the conductive layer ANT1 in the region near the overlapping portion OVL, and the planar shape of the conductive layer ANT2 of FIG. ) Conductive pattern CDP2 is applied. Further, in the second example of FIG. 14, the conductive pattern CDP2 of FIG. 20B is applied to the planar shape of the conductive layer ANT1 in the region near the overlapping portion OVL, and the planar shape of the conductive layer ANT2 of FIG. The conductive pattern CDP3 of C) is applied. Therefore, in the first example of FIG. 8 and the second example of FIG. 14, the resistance value of the conductive pattern CDP2 (about 0.13Ω when the value of the graph of FIG. 21 is applied) in the vicinity of the overlapping portion OVL. And a resistance value of the conductive pattern CDP3 (approx. 0.44Ω when the value of the graph of FIG. 21 is applied) (approx. 0.57Ω when the value of the graph of FIG. 21 is applied). This total resistance (approximately 0.57Ω) is a large value mainly due to the resistance value (approximately 0.44Ω) of the conductive pattern CDP3 in FIG.
一方、図１７の第３の例は、重なり部ＯＶＬ近傍領域において、導電層ＡＮＴ１および導電層ＡＮＴ２の両方の平面形状に図２０の（Ｄ）の導電パターンＣＤＰ４を適用している。このため、図１７の第３の例では、重なり部ＯＶＬ近傍領域において、導電パターンＣＤＰ４（図２１のグラフの値を適用すると約０．１５Ω）の抵抗値の２倍の抵抗（図２１のグラフの値を適用すると約０．３Ω）が発生する。この抵抗値（約０．３Ω）は、上記図８の第１の例と図１４の第２の例とにおいて、重なり部ＯＶＬ近傍領域において発生する抵抗（図２１のグラフの値を適用すると約０．５７Ω）よりもかなり小さくなる。これは、上述のように、図２０の（Ｄ）の導電パターンＣＤＰ４の抵抗は、図２０の（Ｂ）の導電パターンＣＤＰ２の抵抗に近い値であり、かつ、図２０の（Ｃ）の導電パターンＣＤＰ３の抵抗に比べてかなり低い値になるためである。 On the other hand, in the third example of FIG. 17, the conductive pattern CDP4 of FIG. 20D is applied to the planar shapes of both the conductive layer ANT1 and the conductive layer ANT2 in the region near the overlapping portion OVL. For this reason, in the third example of FIG. 17, in the region near the overlapped portion OVL, the resistance (the graph of FIG. 21) is twice the resistance value of the conductive pattern CDP4 (about 0.15Ω when the value of the graph of FIG. 21 is applied). (Approx. 0.3Ω) is generated. This resistance value (approximately 0.3Ω) is approximately equal to the resistance generated in the vicinity of the overlap portion OVL in the first example of FIG. 8 and the second example of FIG. Much smaller than 0.57Ω). As described above, the resistance of the conductive pattern CDP4 in FIG. 20D is close to the resistance of the conductive pattern CDP2 in FIG. 20B, and the conductive pattern CDP4 in FIG. This is because the value is considerably lower than the resistance of the pattern CDP3.
従って、重なり部ＯＶＬ近傍領域において導電層ＡＮＴ１，ＡＮＴ２に発生する抵抗の合計は、上記図８の第１の例および図１４の第２の例よりも、図１７の第３の例の方が、小さくなる。このため、上記図８の第１の例を適用した場合や図１４の第２の例を適用した場合よりも、図１７の第３の例を適用した場合の方が、コイルアンテナＡＮＴの抵抗を、より小さくすることができる。また、導電層ＡＮＴ１と導電層ＡＮＴ２との交差箇所（重なり部ＯＶＬの発生箇所）の数は、コイルアンテナＡＮＴのターン数が大きくなるほど大きくなり、その交差箇所での抵抗成分が積み重なるため、重なり部ＯＶＬ近傍での抵抗成分の増大がコイルアンテナＡＮＴ全体の抵抗増大につながりやすくなる。このため、ターン数が大きなコイルアンテナＡＮＴほど、図１７の第３の例を適用したことによるコイルアンテナＡＮＴの抵抗低減効果が大きくなる。 Therefore, the total resistance generated in the conductive layers ANT1 and ANT2 in the region near the overlapping portion OVL is greater in the third example of FIG. 17 than in the first example of FIG. 8 and the second example of FIG. , Get smaller. Therefore, the resistance of the coil antenna ANT is more effective when the third example of FIG. 17 is applied than when the first example of FIG. 8 is applied or when the second example of FIG. 14 is applied. Can be made smaller. Further, the number of intersections between the conductive layer ANT1 and the conductive layer ANT2 (where the overlapping portion OVL is generated) increases as the number of turns of the coil antenna ANT increases, and the resistance components at the intersections are stacked. An increase in the resistance component in the vicinity of the OVL tends to lead to an increase in the resistance of the entire coil antenna ANT. For this reason, the resistance reduction effect of the coil antenna ANT by applying the 3rd example of FIG. 17 becomes large, so that the coil antenna ANT with a large number of turns.
次に、図１７〜図１９の第３の例の構成について、より詳細に説明する。 Next, the configuration of the third example of FIGS. 17 to 19 will be described in more detail.
図１７〜図１９の第３の例では、導電層ＡＮＴ１と導電層ＡＮＴ２との両方が、重なり部ＯＶＬに近づくに従って、幅（導電層ＡＮＴ１，ＡＮＴ２の各幅）が小さく（狭く、細く）なっている。そして、幅が最小（Ｗ１，Ｗ３）となってほぼ一定となっている領域で導電層ＡＮＴ１と導電層ＡＮＴ２とが平面視で交差して導電層ＡＮＴ１と導電層ＡＮＴ２との重なり部ＯＶＬが発生している。 In the third example of FIGS. 17 to 19, both the conductive layer ANT <b> 1 and the conductive layer ANT <b> 2 become smaller (narrower and narrower) as the width (each width of the conductive layers ANT <b> 1 and ANT <b> 2) approaches the overlapping portion OVL. ing. Then, the conductive layer ANT1 and the conductive layer ANT2 intersect each other in a plan view in a region where the width is minimum (W1, W3) and is almost constant, and an overlapping portion OVL between the conductive layer ANT1 and the conductive layer ANT2 is generated. doing.
具体的には、図１７〜図１９の第３の例では、導電層ＡＮＴ１は、ほぼ一定の幅Ｗ２を有する領域とほぼ一定の幅Ｗ１（但しＷ２＞Ｗ１）を有する領域との間で、導電層ＡＮＴ１の幅が幅Ｗ２から幅Ｗ１まで連続的に（なだらかに）減少している。また、導電層ＡＮＴ２は、ほぼ一定の幅Ｗ４を有する領域とほぼ一定の幅Ｗ３（但しＷ４＞Ｗ３）を有する領域との間で、導電層ＡＮＴ２の幅が幅Ｗ４から幅Ｗ３まで連続的に（なだらかに）減少している。導電層ＡＮＴ１の幅が幅Ｗ２から幅Ｗ１まで連続的に（なだらかに）減少している領域と、導電層ＡＮＴ２の幅が幅Ｗ４から幅Ｗ３まで連続的に（なだらかに）減少している領域とでは、導電層ＡＮＴ１と導電層ＡＮＴ２とは平面視で重なっていない。すなわち、重なり部ＯＶＬ以外で導電層ＡＮＴ１と導電層ＡＮＴ２とが平面視で重ならないように、重なり部ＯＶＬから離れる（遠ざかる）につれて、導電層ＡＮＴ１の幅が幅Ｗ１から幅Ｗ２まで連続的に（なだらかに）増加し、かつ導電層ＡＮＴ２の幅が幅Ｗ３から幅Ｗ４まで連続的に（なだらかに）増加している。導電層ＡＮＴ１と導電層ＡＮＴ２とは、導電層ＡＮＴ１の幅が幅Ｗ１である領域と導電層ＡＮＴ２の幅が幅Ｗ３である領域とで交差しており、重なり部ＯＶＬは、導電層ＡＮＴ１の幅が幅Ｗ１である領域と導電層ＡＮＴ２の幅が幅Ｗ３である領域とが平面視で重なった部分により形成されている。 Specifically, in the third example of FIGS. 17 to 19, the conductive layer ANT1 is between a region having a substantially constant width W2 and a region having a substantially constant width W1 (W2> W1), The width of the conductive layer ANT1 decreases continuously (slowly) from the width W2 to the width W1. Further, the conductive layer ANT2 has a continuous width from the width W4 to the width W3 between the region having the substantially constant width W4 and the region having the substantially constant width W3 (W4> W3). It is decreasing (slowly). A region where the width of the conductive layer ANT1 continuously decreases (slowly) from the width W2 to the width W1, and a region where the width of the conductive layer ANT2 decreases continuously (slowly) from the width W4 to the width W3. Thus, the conductive layer ANT1 and the conductive layer ANT2 do not overlap in plan view. That is, as the conductive layer ANT1 and the conductive layer ANT2 do not overlap in plan view except for the overlapping portion OVL, the width of the conductive layer ANT1 is continuously increased from the width W1 to the width W2 as the distance from the overlapping portion OVL increases (away from). The width of the conductive layer ANT2 increases continuously (slowly) from the width W3 to the width W4. The conductive layer ANT1 and the conductive layer ANT2 intersect the region where the width of the conductive layer ANT1 is the width W1 and the region where the width of the conductive layer ANT2 is the width W3, and the overlapping portion OVL is the width of the conductive layer ANT1. Is formed by a portion where the region having the width W1 and the region having the width W3 of the conductive layer ANT2 overlap in a plan view.
図１７〜図１９の第３の例では、導電層ＡＮＴ１，ＡＮＴ２の各幅が小さくなっている領域（好ましくは幅が最小となっている領域）で重なり部ＯＶＬが発生することにより、重なり部ＯＶＬの面積を縮小できるとともに、重なり部ＯＶＬから離れる（遠ざかる）につれて、導電層ＡＮＴ１，ＡＮＴ２が重ならないように導電層ＡＮＴ１，ＡＮＴ２の各幅を増加させる（ここでは連続的に増加させる）。これにより、導電層ＡＮＴ１，ＡＮＴ２の抵抗増加を抑制することができる。 In the third example of FIGS. 17 to 19, the overlapping portion OVL is generated in a region where the widths of the conductive layers ANT <b> 1 and ANT <b> 2 are small (preferably a region where the width is the smallest), thereby causing the overlapping portion. The area of the OVL can be reduced, and the widths of the conductive layers ANT1 and ANT2 are increased so that the conductive layers ANT1 and ANT2 do not overlap with each other (away from) the overlapping portion OVL. Thereby, the increase in resistance of the conductive layers ANT1 and ANT2 can be suppressed.
図２２は、本実施の形態の半導体装置ＳＭ１の他の例（第４の例）におけるコイルアンテナＡＮＴの交差部（重なり部ＯＶＬ）およびその近傍領域を示す要部拡大平面図である。図２２は、上記図８と同様に、上記図４において二点鎖線で囲まれた領域ＲＧ２の部分拡大平面図に対応しているが、図２２は、上記図１７の第３の例の変形例であり、これを本実施の形態の第４の例と称することとする。図２３は、図２２から導電層ＡＮＴ１を省略して導電層ＡＮＴ２のみを示した平面図であり、図２４は、図２２から導電層ＡＮＴ２を省略して導電層ＡＮＴ１のみを示した平面図である。なお、図２２〜図２４は平面図であるが、図面を見やすくするために、各導電層にハッチングを付してある。 FIG. 22 is an essential part enlarged plan view showing a crossing portion (overlapping portion OVL) of the coil antenna ANT and its vicinity region in another example (fourth example) of the semiconductor device SM1 of the present embodiment. FIG. 22 corresponds to a partially enlarged plan view of the region RG2 surrounded by the two-dot chain line in FIG. 4 as in FIG. 8, but FIG. 22 is a modification of the third example of FIG. This is an example, and this will be referred to as a fourth example of the present embodiment. 23 is a plan view showing only the conductive layer ANT2 with the conductive layer ANT1 omitted from FIG. 22, and FIG. 24 is a plan view showing only the conductive layer ANT1 with the conductive layer ANT2 omitted from FIG. is there. Note that FIGS. 22 to 24 are plan views, but each conductive layer is hatched for easy viewing of the drawings.
図１７〜図１９の第３の例と図２２〜図２４の第４の例（第３の例の変形例）とのいずれにおいても、導電層ＡＮＴ１と導電層ＡＮＴ２との両方が、重なり部ＯＶＬに近づくに従って、幅（導電層ＡＮＴ１，ＡＮＴ２の各幅）が小さく（狭く、細く）なっている。しかしながら、図１７〜図１９の第３の例と図２２〜図２４の第４の例とでは、導電層ＡＮＴ１，ＡＮＴ２の幅の変化の仕方（幅Ｗ１から幅Ｗ２への導電層ＡＮＴ１の幅の変化の仕方と幅Ｗ３から幅Ｗ４への導電層ＡＮＴ２の幅の変化の仕方）が相違している。 In both of the third example of FIGS. 17 to 19 and the fourth example of FIG. 22 to FIG. 24 (modified example of the third example), both the conductive layer ANT1 and the conductive layer ANT2 are overlapped portions. The width (each width of the conductive layers ANT1 and ANT2) becomes smaller (narrower and narrower) as it approaches OVL. However, in the third example of FIGS. 17 to 19 and the fourth example of FIGS. 22 to 24, how the widths of the conductive layers ANT1 and ANT2 change (the width of the conductive layer ANT1 from the width W1 to the width W2). And the method of changing the width of the conductive layer ANT2 from the width W3 to the width W4) are different.
すなわち、図１７〜図１９の第３の例では、導電層ＡＮＴ１と導電層ＡＮＴ２との両方が、重なり部ＯＶＬに近づくに従って、幅（導電層ＡＮＴ１，ＡＮＴ２の各幅）が連続的に（なだらかに）小さく（狭く）なっている。一方、図２２〜図２４の第４の例では、導電層ＡＮＴ１と導電層ＡＮＴ２との両方が、重なり部ＯＶＬに近づくに従って、幅（導電層ＡＮＴ１，ＡＮＴ２の各幅）が段階的に（階段状に）小さく（狭く）なっている。 That is, in the third example of FIGS. 17 to 19, the widths (each width of the conductive layers ANT1 and ANT2) of both the conductive layer ANT1 and the conductive layer ANT2 are continuously (slowly) as they approach the overlapping portion OVL. ) It is small (narrow). On the other hand, in the fourth example of FIGS. 22 to 24, the width (each width of the conductive layers ANT1 and ANT2) gradually increases (steps) as both the conductive layer ANT1 and the conductive layer ANT2 approach the overlapping portion OVL. It is small (narrow).
具体的には、図２２〜図２４の第４の例では、導電層ＡＮＴ１は、ほぼ一定の幅Ｗ２を有する領域とほぼ一定の幅Ｗ１（但しＷ２＞Ｗ１）を有する領域との間で、導電層ＡＮＴ１の幅が幅Ｗ２から幅Ｗ１まで段階的に（階段状に）減少している。また、導電層ＡＮＴ２は、ほぼ一定の幅Ｗ４を有する領域とほぼ一定の幅Ｗ３（但しＷ４＞Ｗ３）を有する領域との間で、導電層ＡＮＴ２の幅が幅Ｗ４から幅Ｗ３まで段階的に（階段状に）減少している。導電層ＡＮＴ１の幅が幅Ｗ２から幅Ｗ１まで段階的に（階段状に）減少している領域と、導電層ＡＮＴ２の幅が幅Ｗ４から幅Ｗ３まで段階的に（階段状に）減少している領域とでは、導電層ＡＮＴ１と導電層ＡＮＴ２とは平面視で重なっていない。すなわち、重なり部ＯＶＬ以外で導電層ＡＮＴ１と導電層ＡＮＴ２とが平面視で重ならないように、重なり部ＯＶＬから離れる（遠ざかる）につれて、導電層ＡＮＴ１の幅が幅Ｗ１から幅Ｗ２まで段階的に（階段状に）増加し、かつ導電層ＡＮＴ２の幅が幅Ｗ３から幅Ｗ４まで段階的に（階段状に）増加している。導電層ＡＮＴ１と導電層ＡＮＴ２とは、導電層ＡＮＴ１の幅が幅Ｗ１である領域と導電層ＡＮＴ２の幅が幅Ｗ３である領域とで交差しており、重なり部ＯＶＬは、導電層ＡＮＴ１の幅が幅Ｗ１である領域と導電層ＡＮＴ２の幅が幅Ｗ３である領域とが平面視で重なった部分により形成されている。 Specifically, in the fourth example of FIGS. 22 to 24, the conductive layer ANT1 is between a region having a substantially constant width W2 and a region having a substantially constant width W1 (W2> W1). The width of the conductive layer ANT1 decreases stepwise (stepwise) from the width W2 to the width W1. In addition, the conductive layer ANT2 has a stepwise width from the width W4 to the width W3 between the region having the substantially constant width W4 and the region having the substantially constant width W3 (W4> W3). It is decreasing (in a staircase). A region where the width of the conductive layer ANT1 decreases stepwise (stepwise) from the width W2 to the width W1, and a width of the conductive layer ANT2 decreases stepwise (stepwise) from the width W4 to the width W3. The conductive layer ANT1 and the conductive layer ANT2 do not overlap in the plan view. That is, as the conductive layer ANT1 and the conductive layer ANT2 do not overlap with each other in plan view except for the overlapping portion OVL, the width of the conductive layer ANT1 gradually increases from the width W1 to the width W2 as the distance from the overlapping portion OVL increases. The width of the conductive layer ANT2 increases stepwise (stepwise) from the width W3 to the width W4. The conductive layer ANT1 and the conductive layer ANT2 intersect the region where the width of the conductive layer ANT1 is the width W1 and the region where the width of the conductive layer ANT2 is the width W3, and the overlapping portion OVL is the width of the conductive layer ANT1. Is formed by a portion where the region having the width W1 and the region having the width W3 of the conductive layer ANT2 overlap in a plan view.
図２２〜図２４の第４の例では、導電層ＡＮＴ１，ＡＮＴ２の各幅が小さくなっている領域（好ましくは幅が最小となっている領域）で重なり部ＯＶＬが発生することにより、重なり部ＯＶＬの面積を縮小できるとともに、重なり部ＯＶＬから離れる（遠ざかる）につれて、導電層ＡＮＴ１，ＡＮＴ２が重ならないように導電層ＡＮＴ１，ＡＮＴ２の各幅を増加させる（ここでは段階的に増加させる）。これにより、導電層ＡＮＴ１，ＡＮＴ２の抵抗増加を抑制することができる。 In the fourth example of FIGS. 22 to 24, the overlapping portion OVL is generated in the region where the width of each of the conductive layers ANT1 and ANT2 is small (preferably, the region where the width is the smallest), thereby causing the overlapping portion. The area of the OVL can be reduced, and the widths of the conductive layers ANT1 and ANT2 are increased (in this case, increased step by step) so that the conductive layers ANT1 and ANT2 do not overlap as the distance from the overlapping portion OVL increases. Thereby, the increase in resistance of the conductive layers ANT1 and ANT2 can be suppressed.
このような図２２〜図２４の第４の例を適用した場合も、図１７〜図１９の第３の例を適用した場合と同様に、重なり部ＯＶＬ近傍領域において導電層ＡＮＴ１，ＡＮＴ２に発生する抵抗の合計は、上記図８の第１の例および上記図１４の第２の例よりも小さくなる。このため、図１７〜図１９の第３の例を適用した場合と同様に、図２２〜図２４の第４の例を適用した場合も、重なり部ＯＶＬで発生する容量成分を小さくするとともに、コイルアンテナＡＮＴの抵抗をより小さくすることができるため、コイルアンテナＡＮＴを備える半導体装置ＳＭ１（ＩＣタグなど）の性能を、より向上させることができる。 When the fourth example shown in FIGS. 22 to 24 is applied, it is generated in the conductive layers ANT1 and ANT2 in the vicinity of the overlapping portion OVL, similarly to the case where the third example shown in FIGS. The total resistance to be reduced is smaller than the first example of FIG. 8 and the second example of FIG. For this reason, as in the case of applying the third example of FIGS. 17 to 19, also when the fourth example of FIGS. 22 to 24 is applied, the capacitance component generated in the overlapping portion OVL is reduced, Since the resistance of the coil antenna ANT can be further reduced, the performance of the semiconductor device SM1 (IC tag or the like) including the coil antenna ANT can be further improved.
つまり、図８〜図１０の第１の例、図１４〜図１６の第２の例、図１７〜図１９の第３の例、および図２２〜図２４の第４の例で共通しているのは、導電層ＡＮＴ１と導電層ＡＮＴ２との両方について、重なり部ＯＶＬにおける幅が、他の部分の幅よりも小さくなっていることである。すなわち、導電層ＡＮＴ１と導電層ＡＮＴ２との両方について、幅が局所的に小さくなっている部分を設け、そこで導電層ＡＮＴ１と導電層ＡＮＴ２とが交差する（重なり部ＯＶＬが発生する）ようにしている。これにより、重なり部ＯＶＬ以外の部分における導電層ＡＮＴ１，ＡＮＴ２の幅（Ｗ２，Ｗ４）を確保しながら、重なり部ＯＶＬの面積を効率的に縮小して重なり部ＯＶＬで発生する容量成分を小さくすることができる。従って、コイルアンテナＡＮＴを備える半導体装置ＳＭ１（ＩＣタグなど）の性能向上が可能になる。 That is, the first example of FIGS. 8 to 10, the second example of FIGS. 14 to 16, the third example of FIGS. 17 to 19, and the fourth example of FIGS. 22 to 24 are common. What is present is that the width of the overlapping portion OVL is smaller than the width of other portions of both the conductive layer ANT1 and the conductive layer ANT2. That is, for both the conductive layer ANT1 and the conductive layer ANT2, a portion where the width is locally reduced is provided so that the conductive layer ANT1 and the conductive layer ANT2 intersect each other (overlapping portion OVL is generated). Yes. Thereby, while ensuring the widths (W2, W4) of the conductive layers ANT1 and ANT2 in the portion other than the overlapping portion OVL, the area of the overlapping portion OVL is efficiently reduced to reduce the capacitance component generated in the overlapping portion OVL. be able to. Therefore, the performance of the semiconductor device SM1 (IC tag or the like) including the coil antenna ANT can be improved.
そして、図１７〜図１９の第３の例と図２２〜図２４の第４の例とで共通しているのは、導電層ＡＮＴ１および導電層ＡＮＴは、重なり部ＯＶＬに近づくにしたがって、幅が縮小している（別の言い方をすると、重なり部ＯＶＬから離れるにしたがって幅が拡大している）ことである。これにより、重なり部ＯＶＬの面積を縮小しながら、導電層ＡＮＴ１および導電層ＡＮＴ２の抵抗増加を効率的に抑制することができる。すなわち、重なり部ＯＶＬの面積縮小（すなわち重なり部ＯＶＬの容量低減）とコイルアンテナＡＮＴの抵抗低減とを、より効果的に達成することができる。従って、コイルアンテナＡＮＴを備える半導体装置ＳＭ１（ＩＣタグなど）の更なる性能向上が可能になる。 The third example of FIGS. 17 to 19 and the fourth example of FIGS. 22 to 24 are common in that the conductive layer ANT1 and the conductive layer ANT have a width as they approach the overlapping portion OVL. Is reduced (in other words, the width increases as the distance from the overlap portion OVL increases). Thereby, increase in resistance of the conductive layer ANT1 and the conductive layer ANT2 can be efficiently suppressed while reducing the area of the overlapping portion OVL. That is, the area reduction of the overlapping portion OVL (that is, the capacity reduction of the overlapping portion OVL) and the resistance reduction of the coil antenna ANT can be achieved more effectively. Therefore, it is possible to further improve the performance of the semiconductor device SM1 (IC tag or the like) including the coil antenna ANT.
＜半導体装置の製造工程について＞
次に、図２５〜図３０を参照しながら本実施の形態の半導体装置（アンテナ一体型半導体装置）の製造工程について説明するとともに、本実施の形態の半導体装置（アンテナ一体型半導体装置）の構成をより明確にする。
<About semiconductor device manufacturing process>
Next, the manufacturing process of the semiconductor device (antenna integrated semiconductor device) of the present embodiment will be described with reference to FIGS. 25 to 30 and the configuration of the semiconductor device (antenna integrated semiconductor device) of the present embodiment will be described. Make it clearer.
図２５〜図３０は、本実施の形態の半導体装置の製造工程中の要部断面図である。 25 to 30 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of the present embodiment.
ここでは、ＴＦＴ（薄膜トランジスタ）のゲート電極層ＧＥを上記コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ２に用い、かつ、ＴＦＴのゲート絶縁層ＧＩを、上記コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ２と上記導電層（アンテナ層）ＡＮＴ１との間の上記層間絶縁膜ＩＬに用いた場合の製造方法の一例を示している。 Here, the gate electrode layer GE of the TFT (thin film transistor) is used as the conductive layer (antenna layer) ANT2 of the coil antenna ANT, and the gate insulating layer GI of the TFT is used as the conductive layer (antenna layer) of the coil antenna ANT. ) Shows an example of a manufacturing method when used for the interlayer insulating film IL between ANT2 and the conductive layer (antenna layer) ANT1.
なお、図２５〜図３０の各図の右側にＴＦＴが形成されるＴＦＴ形成領域の要部断面図が示され、各図の左側にアンテナＡＮＴが形成されるアンテナ形成領域の要部断面図（上記図５に相当する断面図）が示されている。各図の右側を参照することで、ＴＦＴ形成プロセスが理解され、各図の左側を参照することで、アンテナ形成プロセスを理解することができる。 The main part sectional view of the TFT formation region where the TFT is formed is shown on the right side of each of FIGS. 25 to 30, and the main part sectional view of the antenna formation region where the antenna ANT is formed on the left side of each figure ( A cross-sectional view corresponding to FIG. 5 is shown. The TFT formation process is understood by referring to the right side of each figure, and the antenna formation process can be understood by referring to the left side of each figure.
まず、図２５に示されるように、基板ＳＵＢとして、例えばガラス基板を準備する。ガラス基板の他、Ｓｉ基板、サファイア基板、石英基板、フレキシブルな樹脂製シート（いわゆるプラスチックフィルム）なども用いることができる。プラスチックフィルムとしては、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルイミド、ポリアクリレート、ポリイミド、ポリカーボネート、セルローストリアセテート、セルロースアセテートプロピオネートなどがある。また、必要に応じて、ゲート電極層ＧＥが形成される側の表面に絶縁膜がコーティングされている基板を用いてもよい。 First, as shown in FIG. 25, for example, a glass substrate is prepared as the substrate SUB. In addition to a glass substrate, a Si substrate, a sapphire substrate, a quartz substrate, a flexible resin sheet (so-called plastic film), or the like can also be used. Examples of the plastic film include polyethylene terephthalate, polyethylene naphthalate, polyetherimide, polyacrylate, polyimide, polycarbonate, cellulose triacetate, and cellulose acetate propionate. If necessary, a substrate in which an insulating film is coated on the surface on which the gate electrode layer GE is formed may be used.
次に、基板ＳＵＢ上に、ゲート電極層ＧＥ用の導電体層（導電性膜）を、例えばスパッタリング法などで堆積し、この導電体層を所定の形状にパターニングすることにより、ゲート電極層ＧＥおよびアンテナ層ＡＮＴ２ａを形成する（図２５参照）。このため、ゲート電極層ＧＥとアンテナ層ＡＮＴ２ａとは、同層の導電体層（導電性膜）により、同工程で形成される。アンテナ層ＡＮＴ２ａは、上記コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ２に対応するものである。 Next, a conductive layer (conductive film) for the gate electrode layer GE is deposited on the substrate SUB by, for example, a sputtering method, and the conductive layer is patterned into a predetermined shape, thereby forming the gate electrode layer GE. And antenna layer ANT2a is formed (refer FIG. 25). For this reason, the gate electrode layer GE and the antenna layer ANT2a are formed in the same step by the same conductive layer (conductive film). The antenna layer ANT2a corresponds to the conductive layer (antenna layer) ANT2 of the coil antenna ANT.
ゲート電極材料（すなわちゲート電極層ＧＥ用の導電体層の材料）としては、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いてもよい。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ−Ｓｎ−Ｏ、Indium Tin Oxide）や酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの導電性を有する金属酸化物を用いてもよい。また、窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア（電子、ホール）が多く抵抗率の小さい半導体を用いてもよい。また、上記金属化合物（金属酸化物、金属窒化物）や半導体と、金属（合金を含む）との積層体を用いてもよい。 As the gate electrode material (that is, the material of the conductor layer for the gate electrode layer GE), for example, molybdenum (Mo), chromium (Cr), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti ), Nickel (Ni), silver (Ag), gold (Au), platinum (Pt), tantalum (Ta), zinc (Zn), and other metal materials can be used. These may be used alone, or among these, several metals may be used as an alloy. Alternatively, a film in which the metal single layer or alloy layer is laminated may be used. Alternatively, a conductive metal oxide such as ITO (Indium Tin Oxide, In-Sn-O, Indium Tin Oxide) or aluminum zinc oxide (Al-Zn-O) may be used. Alternatively, a conductive metal nitride such as titanium nitride (TiN) can be used. Alternatively, a semiconductor that contains impurities and has many carriers (electrons and holes) and low resistivity may be used. Alternatively, a stacked body of the above metal compound (metal oxide, metal nitride) or semiconductor and a metal (including an alloy) may be used.
このゲート電極層ＧＥ用の導電体層の成膜には、スパッタリング法の他、蒸着法やＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などを用いることができる。また、ゲート電極層ＧＥ用の導電体層のパターニングは、フォトリソグラフィー技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をエッチングマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上にゲート電極層ＧＥ用の導電体層を堆積した後、上記所定の形状以外の領域の導電体層をフォトレジスト膜とともに除去する、いわゆるリフトオフ法により、パターニングを行ってもよい。 For forming the conductive layer for the gate electrode layer GE, an evaporation method, a CVD (Chemical Vapor Deposition) method, or the like can be used in addition to the sputtering method. Further, the patterning of the conductor layer for the gate electrode layer GE can be performed by forming a photoresist film having a predetermined shape using a photolithography technique and then etching using the photoresist film as an etching mask. As this etching, dry etching or wet etching can be used. Further, after depositing a conductor layer for the gate electrode layer GE on the photoresist film having a predetermined shape opened, the conductor layer in a region other than the predetermined shape is removed together with the photoresist film by a so-called lift-off method. Patterning may be performed.
ここでは、例えば、スパッタリング法により、厚さ７０ｎｍ程度のモリブデン（Ｍｏ）膜を成膜し、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）によりパターニングすることにより、基板ＳＵＢ上にゲート電極層ＧＥおよびアンテナ層ＡＮＴ２ａを形成する。 Here, for example, a molybdenum (Mo) film having a thickness of about 70 nm is formed by a sputtering method and patterned by reactive ion etching (RIE), whereby the gate electrode layer GE and the substrate SUB are formed on the substrate SUB. The antenna layer ANT2a is formed.
次に、図２６に示されるように、基板ＳＵＢ上に、ゲート電極層ＧＥおよびアンテナ層ＡＮＴ２ａを覆うように、ゲート絶縁膜用の絶縁層であるゲート絶縁層（ゲート絶縁膜、ゲート絶縁膜層）ＧＩとして、酸化シリコン（ＳｉＯｘ）膜をＣＶＤ法などにより例えば１００〜２００ｎｍ程度、ここでは例えば１００ｎｍ程度堆積する。 Next, as shown in FIG. 26, on the substrate SUB, a gate insulating layer (gate insulating film, gate insulating film layer) that is an insulating layer for the gate insulating film so as to cover the gate electrode layer GE and the antenna layer ANT2a. ) As GI, a silicon oxide (SiO x ) film is deposited by a CVD method or the like, for example, about 100 to 200 nm, here, for example, about 100 nm.
ゲート絶縁層ＧＩとしては、酸化シリコン膜の他、酸化アルミニウム（ＡｌＯｘ）膜やＹ２Ｏ３、ＹＳＺ、ＨｆＯ２などの他の酸化物膜を用いてもよい。また、酸化物膜以外に、窒化シリコン（ＳｉＮｘ）膜や窒化アルミニウム（ＡｌＮ）膜などの無機絶縁膜や、ポリイミド誘導体、ベンゾシクロブテン誘導体、フォトアクリル誘導体、ポリスチレン誘導体、ポリビニルフェノール誘導体、ポリエステル誘導体、ポリカーボネート誘導体、ポリエステル誘導体、ポリ酢酸ビニル誘導体、ポリウレタン誘導体、ポリスルフォン誘導体、アクリレート樹脂、アクリル樹脂、エポキシ樹脂などの有機絶縁膜を用いてもよいが、上記の酸化物膜を用いることがより好ましい。また、ゲート絶縁層ＧＩの成膜方法としては、上記ＣＶＤ法の他、スパッタリング法や塗布法などを用いてもよい。 As the gate insulating layer GI, in addition to the silicon oxide film, an aluminum oxide (AlO x ) film or another oxide film such as Y 2 O 3 , YSZ, or HfO 2 may be used. In addition to oxide films, inorganic insulating films such as silicon nitride (SiN x ) films and aluminum nitride (AlN) films, polyimide derivatives, benzocyclobutene derivatives, photoacryl derivatives, polystyrene derivatives, polyvinyl phenol derivatives, polyester derivatives An organic insulating film such as a polycarbonate derivative, a polyester derivative, a polyvinyl acetate derivative, a polyurethane derivative, a polysulfone derivative, an acrylate resin, an acrylic resin, or an epoxy resin may be used, but the above oxide film is more preferably used. . Further, as a method for forming the gate insulating layer GI, a sputtering method, a coating method, or the like may be used in addition to the CVD method.
なお、ゲート絶縁層ＧＩは、ＴＦＴ形成領域ではゲート絶縁膜として機能するが、アンテナ形成領域では、層間絶縁膜、具体的にはコイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）として機能する。このため、ここでは、コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）は、ＴＦＴのゲート絶縁膜（ゲート絶縁層ＧＩ）と同層の絶縁層により形成されることになる。 The gate insulating layer GI functions as a gate insulating film in the TFT formation region, but in the antenna formation region, an interlayer insulating film, specifically, an insulating layer between the conductive layers ANT1 and ANT2 of the coil antenna ANT (the above-mentioned interlayer insulating layer). Functions as a membrane IL). Therefore, here, the insulating layer (the interlayer insulating film IL) between the conductive layers ANT1 and ANT2 of the coil antenna ANT is formed by the same insulating layer as the gate insulating film (gate insulating layer GI) of the TFT. become.
次に、図２７に示されるように、ゲート絶縁層ＧＩ上に、チャネル領域用の半導体層として酸化物半導体層ＣＨを形成する。ここでは、酸化物半導体層ＣＨとして、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）膜を、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。 Next, as illustrated in FIG. 27, the oxide semiconductor layer CH is formed over the gate insulating layer GI as a semiconductor layer for a channel region. Here, as the oxide semiconductor layer CH, for example, an indium gallium zinc oxide (In—Ga—Zn—O) film is deposited with a thickness of 5 nm or more by an RF sputtering method.
チャネル材料（酸化物半導体層ＣＨの材料）としては、上記酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）の他、酸化亜鉛（Ｚｎ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化インジウム（Ｉｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、ＩＴＯ（Ｉｎ−Ｓｎ−Ｏ）、酸化スズ（Ｓｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などのＩｎ、Ｇａ、Ｚｎ、Ｓｎ、Ａｌのいずれか一つまたは複数を含有する酸化物、およびそれらと他の金属の複合酸化物を用いることができる。 As the channel material (material of the oxide semiconductor layer CH), in addition to the indium gallium zinc oxide (In—Ga—Zn—O), zinc oxide (Zn—O), zinc tin oxide (Zn—Sn—O), Indium oxide (In—O), gallium oxide (Ga—O), ITO (In—Sn—O), tin oxide (Sn—O), indium zinc oxide (In—Zn—O), gallium zinc oxide (Ga—) Zn—O), indium gallium oxide (In—Ga—O), an oxide containing any one or more of In, Ga, Zn, Sn, Al, such as aluminum zinc oxide (Al—Zn—O), And complex oxides of these and other metals can be used.
酸化物半導体層ＣＨは、アモルファスまたは多結晶構造を有する。また、酸化物半導体層ＣＨの成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、塗布法、印刷法などを用いることができる。なお、上記チャネル材料（酸化物半導体層ＣＨの材料）は、スパッタリング法などにより成膜する際に、酸素分圧を制御することで、形成した膜において導電性と半導体特性のどちらを顕在化させるかを制御することができる。すなわち、酸素分圧を増加させることで膜中の酸素量が増え（したがってキャリア電子量が減り）、連続的に導電性から半導体特性に移行する。酸素分圧を減少させて導電性を高めた場合、前述のゲート電極層ＧＥや、後述するソース・ドレイン電極層ＳＤの材料として使用可能となる。また、本明細書においては、金属酸化物について、含有する各元素を羅列する表示をしており、これらの組成比を明記していないが、これらの組成比については、所望の特性、例えば、半導体膜であれば、半導体特性、また、導電性膜であれば、導電性を有する組成比であればよい。 The oxide semiconductor layer CH has an amorphous or polycrystalline structure. As a method for forming the oxide semiconductor layer CH, in addition to the sputtering method, a CVD method, a PLD (Pulsed Laser Deposition) method, a coating method, a printing method, and the like can be used. Note that when the channel material (the material of the oxide semiconductor layer CH) is formed by a sputtering method or the like, by controlling the oxygen partial pressure, either the conductivity or the semiconductor characteristics is revealed in the formed film. Can be controlled. That is, by increasing the oxygen partial pressure, the amount of oxygen in the film increases (thus, the amount of carrier electrons decreases), and a transition from conductivity to semiconductor characteristics occurs continuously. When the oxygen partial pressure is decreased to increase the conductivity, it can be used as a material for the gate electrode layer GE described above and the source / drain electrode layer SD described later. Further, in the present specification, the metal oxide is indicated by listing each element contained, and the composition ratio is not specified, but for these composition ratios, for example, desired characteristics, for example, If it is a semiconductor film, it may be a semiconductor characteristic, and if it is a conductive film, it may be a composition ratio having conductivity.
次に、酸化物半導体層ＣＨをパターニングする（図２７は酸化物半導体層ＣＨがパターニングされた段階が示されている）。 Next, the oxide semiconductor layer CH is patterned (FIG. 27 shows a stage where the oxide semiconductor layer CH is patterned).
例えば、酸化物半導体層ＣＨ上にフォトレジスト膜を形成した後、露光、現像処理（フォトリソグラフィー）を施し、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をエッチングマスクにして、チャネル層（酸化物半導体層）ＣＨをウェットエッチングまたはドライエッチングすることにより、所望の形状の酸化物半導体層ＣＨを残存させ、チャネル領域用の酸化物半導体層ＣＨを形成する。 For example, after a photoresist film is formed on the oxide semiconductor layer CH, exposure and development processing (photolithography) are performed to leave only a photoresist film having a desired shape. Next, by using the photoresist film as an etching mask, the channel layer (oxide semiconductor layer) CH is wet-etched or dry-etched to leave the oxide semiconductor layer CH having a desired shape, thereby forming an oxide for the channel region. A semiconductor layer CH is formed.
次に、後で形成するソース・ドレイン電極層ＳＤとゲート電極層ＧＥとの接続のためのコンタクトホール（図示せず）を形成する場合は、フォトレジスト膜をエッチングマスクにしてゲート絶縁層ＧＩをウェットエッチングまたはドライエッチングすることにより、所望の形状のコンタクトホール（図示せず）を形成する。 Next, when a contact hole (not shown) for connecting the source / drain electrode layer SD and the gate electrode layer GE to be formed later is formed, the gate insulating layer GI is formed using the photoresist film as an etching mask. A contact hole (not shown) having a desired shape is formed by wet etching or dry etching.
次に、図２８に示されるように、ソース・ドレイン電極層ＳＤ用の導電体層（導電性膜）を、例えばスパッタリング法などで堆積し、所定の形状にパターニングすることによりソース・ドレイン電極層ＳＤを形成する。 Next, as shown in FIG. 28, a source / drain electrode layer SD conductive layer (conductive film) is deposited by, for example, sputtering, and patterned into a predetermined shape to form a source / drain electrode layer. SD is formed.
ソース・ドレイン電極材料（すなわちソース・ドレイン電極層ＳＤ用の導電体層の材料）としては、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いてもよい。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ−Ｓｎ−Ｏ、Indium Tin Oxide）や酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの導電性を有する金属酸化物を用いてもよい。また、窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア（電子、ホール）が多く抵抗率の小さい半導体を用いてもよい。また、上記金属化合物（金属酸化物、金属窒化物）や半導体と、金属（合金を含む）との積層体を用いてもよい。 Examples of the source / drain electrode material (that is, the material of the conductor layer for the source / drain electrode layer SD) include molybdenum (Mo), chromium (Cr), tungsten (W), aluminum (Al), and copper (Cu). Metal materials such as titanium (Ti), nickel (Ni), silver (Ag), gold (Au), platinum (Pt), tantalum (Ta), and zinc (Zn) can be used. These may be used alone, or among these, several metals may be used as an alloy. Alternatively, a film in which the metal single layer or alloy layer is laminated may be used. Alternatively, a conductive metal oxide such as ITO (Indium Tin Oxide, In-Sn-O, Indium Tin Oxide) or aluminum zinc oxide (Al-Zn-O) may be used. Alternatively, a conductive metal nitride such as titanium nitride (TiN) can be used. Alternatively, a semiconductor that contains impurities and has many carriers (electrons and holes) and low resistivity may be used. Alternatively, a stacked body of the above metal compound (metal oxide, metal nitride) or semiconductor and a metal (including an alloy) may be used.
ソース・ドレイン電極層ＳＤ用の導電体層（導電性膜）の成膜には、スパッタリング法の他、蒸着法やＣＶＤ（化学気相成長）法などを用いることができる。また、ソース・ドレイン電極層ＳＤ用の導電体層（導電性膜）のパターニングは、フォトリソグラフィー技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をエッチングマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上にソース・ドレイン電極層ＳＤ用の導電体層（導電性膜）を堆積した後、上記所定の形状以外の領域の導電体層をフォトレジスト膜とともに除去する、いわゆるリフトオフ法により、パターニングを行ってもよい。 For the formation of the conductor layer (conductive film) for the source / drain electrode layer SD, an evaporation method, a CVD (chemical vapor deposition) method, or the like can be used in addition to the sputtering method. The patterning of the conductor layer (conductive film) for the source / drain electrode layer SD is performed by forming a photoresist film having a predetermined shape by using a photolithography technique and then using the photoresist film as an etching mask. Can be performed. As this etching, dry etching or wet etching can be used. Further, after depositing a conductor layer (conductive film) for the source / drain electrode layer SD on the photoresist film having a predetermined shape opened, the conductor layer in a region other than the predetermined shape is combined with the photoresist film. Patterning may be performed by a so-called lift-off method of removing.
ここでは、例えば、スパッタリング法により、厚さ１２０ｎｍ程度のモリブデン（Ｍｏ）膜を成膜し、反応性イオンエッチング（ＲＩＥ）によりパターニングすることにより、ソース・ドレイン電極層ＳＤを形成する。 Here, for example, a molybdenum (Mo) film having a thickness of about 120 nm is formed by sputtering, and patterned by reactive ion etching (RIE), thereby forming the source / drain electrode layer SD.
ゲート電極層ＧＥと、ソース・ドレイン電極層ＳＤと、酸化物半導体層ＣＨと、ゲート絶縁層ＧＩとにより、電界効果トランジスタ（ここではＴＦＴ）が形成される。ここで、ソース用のソース・ドレイン電極層ＳＤとドレイン用のソース・ドレイン電極層ＳＤとの間でかつゲート電極層ＧＥの上方に位置する酸化物半導体層ＣＨが、電界効果トランジスタ（ＴＦＴ）のチャネル領域として機能し、そのチャネル領域（酸化物半導体層ＣＨ）とゲート電極層ＧＥとの間に位置する部分のゲート絶縁層ＧＩが、電界効果トランジスタ（ＴＦＴ）のゲート絶縁膜として機能する。 The gate electrode layer GE, the source / drain electrode layer SD, the oxide semiconductor layer CH, and the gate insulating layer GI form a field effect transistor (here, TFT). Here, the oxide semiconductor layer CH located between the source / drain electrode layer SD for source and the source / drain electrode layer SD for drain and above the gate electrode layer GE is formed of a field effect transistor (TFT). The gate insulating layer GI that functions as a channel region and is located between the channel region (oxide semiconductor layer CH) and the gate electrode layer GE functions as a gate insulating film of a field effect transistor (TFT).
次に、後で形成するアンテナ・配線層ＡＷと既に形成しているアンテナ層ＡＮＴ２ａとの接続のためのコンタクトホール（上記図７のコンタクトホールＣＮＴ１に対応するもの、ここでは図示せず）を形成するために、フォトレジスト膜をエッチングマスクにしてゲート絶縁層ＧＩをウェットエッチングまたはドライエッチングすることにより、ゲート絶縁層ＧＩに所望の形状のコンタクトホール（図示せず）を形成する。 Next, a contact hole (corresponding to the contact hole CNT1 in FIG. 7 described above, not shown here) for connection between the antenna / wiring layer AW to be formed later and the antenna layer ANT2a already formed is formed. For this purpose, the gate insulating layer GI is wet-etched or dry-etched using the photoresist film as an etching mask to form a contact hole (not shown) having a desired shape in the gate insulating layer GI.
次に、図２９に示されるように、ゲート絶縁層ＧＩ上にアンテナ・配線層ＡＷを形成する。ここでは、アンテナ・配線層ＡＷとして、例えば、アルミニウム（Ａｌ）膜を、電子ビーム蒸着法を用いて１μｍの膜厚で基板ＳＵＢ上に堆積する。ここでのアンテナ・配線層ＡＷの材料（電極材料）としては、アルミニウム（Ａｌ）の他、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いてもよい。また、ＩＴＯ（Indium Tin Oxide：酸化インジウムスズ、Ｉｎ−Ｓｎ−Ｏ）や酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの導電性を有する金属酸化物や窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物と上記金属膜の積層膜を用いることもできる。 Next, as shown in FIG. 29, an antenna / wiring layer AW is formed on the gate insulating layer GI. Here, as the antenna / wiring layer AW, for example, an aluminum (Al) film is deposited on the substrate SUB with a thickness of 1 μm by using an electron beam evaporation method. The material (electrode material) of the antenna / wiring layer AW here is aluminum (Al), molybdenum (Mo), chromium (Cr), tungsten (W), aluminum (Al), copper (Cu), titanium. Metal materials such as (Ti), nickel (Ni), silver (Ag), gold (Au), platinum (Pt), tantalum (Ta), and zinc (Zn) can be used. These may be used alone, or among these, several metals may be used as an alloy. Alternatively, a film in which the metal single layer or alloy layer is laminated may be used. Moreover, it has conductivity, such as ITO (Indium Tin Oxide: Indium tin oxide, In-Sn-O) and aluminum oxide zinc (Al-Zn-O), and conductive metal oxides, such as titanium nitride (TiN). A laminated film of metal nitride and the above metal film can also be used.
このアンテナ・配線層ＡＷの成膜には、電子ビーム蒸着法の他、スパッタリング法やＣＶＤ（化学気相成長）法などを用いることができる。また、アンテナ・配線層ＡＷは、アンテナ・配線層ＡＷ用の導電体膜（導電性膜）を形成してその導電体膜をパターニングすることにより形成することができるが、このパターニングは、フォトリソグラフィー技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をエッチングマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上にアンテナ・配線層ＡＷ用の導電体膜（導電性膜）を堆積した後、上記所定の形状以外の領域の導電体膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法により、パターニングを行ってもよい。 For the film formation of the antenna / wiring layer AW, a sputtering method, a CVD (chemical vapor deposition) method, or the like can be used in addition to the electron beam evaporation method. The antenna / wiring layer AW can be formed by forming a conductor film (conductive film) for the antenna / wiring layer AW and patterning the conductor film. This patterning is performed by photolithography. After forming a photoresist film having a predetermined shape using a technique, etching can be performed using the photoresist film as an etching mask. As this etching, dry etching or wet etching can be used. Also, after depositing a conductor film (conductive film) for the antenna / wiring layer AW on the photoresist film having a predetermined shape, the conductor film in a region other than the predetermined shape is removed together with the photoresist film. The patterning may be performed by a so-called lift-off method.
アンテナ形成領域に形成されたアンテナ・配線層ＡＷが、上記コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ１に対応する。また、アンテナ・配線層ＡＷにより、上記ＩＣ部１１の配線も形成される。
The antenna / wiring layer AW formed in the antenna formation region corresponds to the conductive layer (antenna layer) ANT1 of the coil antenna ANT. Further, the wiring of the
次に、必要に応じて、図３０に示されるように、基板ＳＵＢ上に、ソース・ドレイン電極層ＳＤ、アンテナ・配線層ＡＷ、および酸化物半導体層ＣＨを覆うように、絶縁層として保護膜（保護層、保護膜層）ＰＡ１を形成してもよい。この保護膜ＰＡ１には、例えば、ＣＶＤ法などにより形成した厚さ３００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）を用いることができる。酸化シリコン膜の他、酸化アルミニウム（ＡｌＯｘ）膜などの他の酸化物膜を用いてもよい。また、酸化物膜以外に、窒化シリコン（ＳｉＮｘ）膜や窒化アルミニウム（ＡｌＮ）膜などの無機絶縁膜や、ポリイミド誘導体、ベンゾシクロブテン誘導体、フォトアクリル誘導体、ポリスチレン誘導体、ポリビニルフェノール誘導体、ポリエステル誘導体、ポリカーボネート誘導体、ポリエステル誘導体、ポリ酢酸ビニル誘導体、ポリウレタン誘導体、ポリスルフォン誘導体、アクリレート樹脂、アクリル樹脂、エポキシ樹脂などの有機絶縁膜を用いてもよいが、上記の酸化膜を用いることがより好ましい。また、保護膜ＰＡ１の成膜方法としては、上記ＣＶＤ法の他、スパッタリング法や蒸着法、塗布法などを用いてもよい。 Next, if necessary, as shown in FIG. 30, a protective film is formed as an insulating layer on the substrate SUB so as to cover the source / drain electrode layer SD, the antenna / wiring layer AW, and the oxide semiconductor layer CH. (Protective layer, protective film layer) PA1 may be formed. As the protective film PA1, for example, a silicon oxide film (SiO x ) having a thickness of about 300 nm formed by a CVD method or the like can be used. In addition to the silicon oxide film, another oxide film such as an aluminum oxide (AlO x ) film may be used. In addition to oxide films, inorganic insulating films such as silicon nitride (SiN x ) films and aluminum nitride (AlN) films, polyimide derivatives, benzocyclobutene derivatives, photoacryl derivatives, polystyrene derivatives, polyvinyl phenol derivatives, polyester derivatives An organic insulating film such as a polycarbonate derivative, a polyester derivative, a polyvinyl acetate derivative, a polyurethane derivative, a polysulfone derivative, an acrylate resin, an acrylic resin, or an epoxy resin may be used, but the above oxide film is more preferably used. Further, as a method for forming the protective film PA1, in addition to the CVD method, a sputtering method, a vapor deposition method, a coating method, or the like may be used.
その後、電界効果トランジスタ（ここではＴＦＴ）の特性向上を目的に、２００℃〜４５０℃の熱処理を施すことができる。但し、基板ＳＵＢとしてフレキシブル基板を用いる場合には、熱処理温度は３５０℃以下が望ましい。この熱処理は、トランジスタ（ここではＴＦＴ）の特性向上を目的としているため、チャネル層（上記酸化物半導体層ＣＨに対応）の形成後であれば、いつでも熱処理を行い、同様な効果を得ることができる。 Thereafter, heat treatment at 200 ° C. to 450 ° C. can be performed for the purpose of improving the characteristics of the field effect transistor (TFT in this case). However, when a flexible substrate is used as the substrate SUB, the heat treatment temperature is desirably 350 ° C. or lower. Since this heat treatment is intended to improve the characteristics of the transistor (here TFT), the heat treatment can be performed at any time after the formation of the channel layer (corresponding to the oxide semiconductor layer CH) to obtain the same effect. it can.
以上の工程により本実施の形態の半導体装置（アンテナ一体型半導体装置）が略完成する。その後、必要に応じて基板ＳＵＢを切断する場合もあり、その場合、個片化された半導体装置（アンテナ一体型半導体装置）が得られる。個片された場合の半導体装置（アンテナ一体型半導体装置）においても、上記コイルアンテナＡＮＴと上記ＩＣ部１１とが同じ基板ＳＵＢ上に形成された状態は維持される。
Through the above steps, the semiconductor device of the present embodiment (antenna integrated semiconductor device) is substantially completed. Thereafter, the substrate SUB may be cut as necessary. In that case, an individualized semiconductor device (antenna integrated semiconductor device) is obtained. Also in the semiconductor device (antenna integrated semiconductor device) when separated, the state in which the coil antenna ANT and the
基板ＳＵＢの主面のＴＦＴ形成領域（図３０の右側）に形成されたＴＦＴは、上記ＩＣ部１１に形成されたトランジスタ（電界効果トランジスタ）に対応している。また、基板ＳＵＢの主面のアンテナ形成領域（図３０の左側）に形成されたアンテナ層ＡＮＴ２ａは、上記コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ２に対応しており、アンテナ形成領域に形成されたアンテナ・配線層ＡＷは、上記コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ１に対応している。すなわち、コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ２は、ここで説明したアンテナ層ＡＮＴ２ａにより形成され、コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ１は、ここで説明したアンテナ・配線層ＡＷにより形成される。また、アンテナ・配線層ＡＷにより、上記コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ１だけでなく、他の配線を形成することもできる。
The TFT formed in the TFT formation region (right side in FIG. 30) on the main surface of the substrate SUB corresponds to the transistor (field effect transistor) formed in the
図２７〜図３０に従って製造した半導体装置においては、ＴＦＴは、ゲート電極層ＧＥと、ゲート絶縁層ＧＩと、チャネル領域用の半導体層（ここでは酸化物半導体層ＣＨ）と、ソース・ドレイン電極層ＳＤとを有している。そして、コイルアンテナＡＮＴの導電層ＡＮＴ１（ここではアンテナ・配線層ＡＷ）と導電層ＡＮＴ２（ここではアンテナ層ＡＮＴ２ａ）との間の絶縁層（上記層間絶縁膜ＩＬ）は、ＴＦＴのゲート絶縁層ＧＩと同層である。ゲート絶縁層ＧＩは、ＴＦＴのトランジスタ特性を考慮して設計され、その厚みは要求されるトランジスタ特性で決まってしまう。このため、ゲート絶縁層ＧＩの厚みは比較的薄く（例えば２００ｎｍ以下程度）、コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）を、ＴＦＴのゲート絶縁層ＧＩと同層とした場合には、コイルアンテナの交差部（重なり部ＯＶＬ）に発生する容量が大きくなりやすい。 In the semiconductor device manufactured according to FIGS. 27 to 30, the TFT includes a gate electrode layer GE, a gate insulating layer GI, a channel region semiconductor layer (here, an oxide semiconductor layer CH), and source / drain electrode layers. SD. The insulating layer (the interlayer insulating film IL) between the conductive layer ANT1 (here, the antenna / wiring layer AW) of the coil antenna ANT and the conductive layer ANT2 (here, the antenna layer ANT2a) is a gate insulating layer GI of the TFT. It is the same layer. The gate insulating layer GI is designed in consideration of the transistor characteristics of the TFT, and its thickness is determined by the required transistor characteristics. Therefore, the thickness of the gate insulating layer GI is relatively thin (for example, about 200 nm or less), and the insulating layer between the conductive layers ANT1 and ANT2 of the coil antenna ANT (the interlayer insulating film IL) is the same as the gate insulating layer GI of the TFT. In the case of layers, the capacitance generated at the intersection (overlapping portion OVL) of the coil antenna tends to increase.
それに対して、本実施の形態では、上述のような重なり部ＯＶＬの構造を工夫することにより（例えば、図８の第１の例、図１４の第２の例、図１７の第３の例、図２２の第４の例）、重なり部ＯＶＬの面積を十分に縮小することができ、コイルアンテナの交差部（重なり部ＯＶＬ）に発生する容量を抑制することができる。このため、本実施の形態の上述のような重なり部ＯＶＬの構造（例えば、図８の第１の例、図１４の第２の例、図１７の第３の例、図２２の第４の例）は、コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）を、厚みが薄くなりやすいゲート絶縁膜（ゲート絶縁層ＧＩ）と同層にした場合に適用すれば、極めて効果が大きい。 On the other hand, in the present embodiment, by devising the structure of the overlapping portion OVL as described above (for example, the first example of FIG. 8, the second example of FIG. 14, the third example of FIG. 17). In the fourth example of FIG. 22, the area of the overlapping portion OVL can be sufficiently reduced, and the capacitance generated at the crossing portion (overlapping portion OVL) of the coil antenna can be suppressed. For this reason, the structure of the overlapping portion OVL as described above in this embodiment (for example, the first example in FIG. 8, the second example in FIG. 14, the third example in FIG. 17, the fourth example in FIG. 22). For example, if the insulating layer (the above-mentioned interlayer insulating film IL) between the conductive layers ANT1 and ANT2 of the coil antenna ANT is made the same layer as the gate insulating film (gate insulating layer GI) that tends to be thin, , Extremely effective.
また、コイルアンテナの交差部（重なり部ＯＶＬ）において、コイルアンテナＡＮＴの導電層ＡＮＴ１と導電層ＡＮＴ２との間に介在する絶縁層（上記層間絶縁膜ＩＬ）の厚みが薄い場合、そこで発生する容量が大きくなりやすい。この場合、本実施の形態の重なり部ＯＶＬの構造（例えば、図８の第１の例、図１４の第２の例、図１７の第３の例、図２２の第４の例）を適用しないと、コイルアンテナの交差部での寄生容量が大きくなって、コイルアンテナを備える半導体装置（例えばＩＣタグ）の性能を低下させてしまう。このため、本実施の形態の重なり部ＯＶＬの構造（例えば、図８の第１の例、図１４の第２の例、図１７の第３の例、図２２の第４の例）は、コイルアンテナＡＮＴの交差部（重なり部ＯＶＬ）において、コイルアンテナＡＮＴの導電層ＡＮＴ１と導電層ＡＮＴ２との間に介在する絶縁層（上記層間絶縁膜ＩＬ）の厚みが薄い場合に適用すれば、効果が大きい。 Further, when the thickness of the insulating layer (the interlayer insulating film IL) interposed between the conductive layer ANT1 and the conductive layer ANT2 of the coil antenna ANT is thin at the intersection (overlapping portion OVL) of the coil antenna, the capacitance generated there Tends to grow. In this case, the structure of the overlapping portion OVL of the present embodiment (for example, the first example of FIG. 8, the second example of FIG. 14, the third example of FIG. 17, the fourth example of FIG. 22) is applied. Otherwise, the parasitic capacitance at the intersection of the coil antennas increases, and the performance of a semiconductor device (for example, an IC tag) provided with the coil antennas decreases. For this reason, the structure of the overlapping portion OVL of the present embodiment (for example, the first example in FIG. 8, the second example in FIG. 14, the third example in FIG. 17, the fourth example in FIG. 22) When applied to the case where the thickness of the insulating layer (interlayer insulating film IL) interposed between the conductive layer ANT1 and the conductive layer ANT2 of the coil antenna ANT is thin at the intersection (overlapping portion OVL) of the coil antenna ANT, the effect is obtained. Is big.
特に、コイルアンテナＡＮＴの交差部（重なり部ＯＶＬ）において、コイルアンテナＡＮＴの導電層ＡＮＴ１と導電層ＡＮＴ２との間に介在する絶縁層（上記層間絶縁膜ＩＬ）の厚みが０．５μｍ以下の場合に、本実施の形態の重なり部ＯＶＬの構造（例えば、図８の第１の例、図１４の第２の例、図１７の第３の例、図２２の第４の例）を適用すれば、その効果は極めて大きい。すなわち、コイルアンテナＡＮＴの導電層ＡＮＴ１と導電層ＡＮＴ２との間に介在する絶縁層（上記層間絶縁膜ＩＬ）の厚みが０．５μｍ以下の場合には、上記図１１の第１比較例、図１２の第２比較例および図１３の第３比較例では、更なる寄生容量低減対策が必要になり、本実施の形態の重なり部ＯＶＬの構造（例えば、図８の第１の例、図１４の第２の例、図１７の第３の例、図２２の第４の例）を適用する必要がある。 In particular, when the thickness of the insulating layer (the interlayer insulating film IL) interposed between the conductive layers ANT1 and ANT2 of the coil antenna ANT is 0.5 μm or less at the intersection (overlapping portion OVL) of the coil antenna ANT. The structure of the overlapping portion OVL of this embodiment (for example, the first example of FIG. 8, the second example of FIG. 14, the third example of FIG. 17, the fourth example of FIG. 22) is applied. The effect is extremely large. That is, when the thickness of the insulating layer (the interlayer insulating film IL) interposed between the conductive layer ANT1 and the conductive layer ANT2 of the coil antenna ANT is 0.5 μm or less, the first comparative example of FIG. In the second comparative example of 12 and the third comparative example of FIG. 13, further measures for reducing the parasitic capacitance are required, and the structure of the overlapping portion OVL of the present embodiment (for example, the first example of FIG. 8, FIG. 14). The second example of FIG. 17, the third example of FIG. 17, and the fourth example of FIG. 22 need to be applied.
つまり、本実施の形態の重なり部ＯＶＬの構造（例えば、図８の第１の例、図１４の第２の例、図１７の第３の例、図２２の第４の例）を適用すれば、コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）の膜厚を低減しても、コイルアンテナＡＮＴに求められる特性（インダクタンスや抵抗）を満たすことができる。このため、同一の基板ＳＵＢ上にコイルアンテナＡＮＴとＩＣ部１１（特にＩＣ部１１のＴＦＴ）とを、一緒に（同じ製造プロセスで）形成して、高性能のアンテナ一体型半導体装置を低コストで製造することが可能になる。 That is, the structure of the overlapping portion OVL of the present embodiment (for example, the first example in FIG. 8, the second example in FIG. 14, the third example in FIG. 17, and the fourth example in FIG. 22) is applied. For example, even if the thickness of the insulating layer (the interlayer insulating film IL) between the conductive layers ANT1 and ANT2 of the coil antenna ANT is reduced, the characteristics (inductance and resistance) required for the coil antenna ANT can be satisfied. For this reason, the coil antenna ANT and the IC unit 11 (particularly, the TFT of the IC unit 11) are formed together (in the same manufacturing process) on the same substrate SUB, so that a high-performance antenna-integrated semiconductor device can be manufactured at low cost. It becomes possible to manufacture with.
また、コイルアンテナＡＮＴとＴＦＴ（上記ＩＣ部１１を構成するＴＦＴ）とが、同一の基板ＳＵＢ上に薄膜プロセスを用いて一緒に（同じ製造プロセスで）形成される。このため、コイルアンテナＡＮＴの導電層ＡＮＴ１または導電層ＡＮＴ２が、ＴＦＴのゲート電極層ＧＥまたはソース・ドレイン電極層ＳＤと同層により形成されれば、製造工程数を低減できるため、より好ましい。図２５〜図３０の製造工程では、コイルアンテナＡＮＴの導電層ＡＮＴ２が、ＴＦＴのゲート電極層ＧＥと同層により形成されている。また、後述の実施の形態２では、コイルアンテナＡＮＴの導電層ＡＮＴ２が、ＴＦＴのソース・ドレイン電極層ＳＤと同層により形成されている。また、後述の実施の形態３および実施の形態４では、コイルアンテナＡＮＴの導電層ＡＮＴ２が、ＴＦＴのゲート電極層ＧＥと同層により形成されている。また、後述の実施の形態５では、コイルアンテナＡＮＴの導電層ＡＮＴ２が、ＴＦＴのソース・ドレイン電極層ＳＤと同層により形成され、コイルアンテナＡＮＴの導電層ＡＮＴ１が、ＴＦＴのゲート電極層ＧＥと同層により形成されている。これにより、製造工程数を抑制しながら、同一の基板ＳＵＢ上にコイルアンテナＡＮＴとＴＦＴ（上記ＩＣ部１１を構成するＴＦＴ）とを一緒に形成することができる。
Further, the coil antenna ANT and the TFT (TFT constituting the IC unit 11) are formed together (by the same manufacturing process) on the same substrate SUB by using a thin film process. For this reason, it is more preferable that the conductive layer ANT1 or the conductive layer ANT2 of the coil antenna ANT is formed of the same layer as the gate electrode layer GE or the source / drain electrode layer SD of the TFT because the number of manufacturing steps can be reduced. 25 to 30, the conductive layer ANT2 of the coil antenna ANT is formed of the same layer as the gate electrode layer GE of the TFT. In the second embodiment to be described later, the conductive layer ANT2 of the coil antenna ANT is formed of the same layer as the source / drain electrode layer SD of the TFT. In the third and fourth embodiments described later, the conductive layer ANT2 of the coil antenna ANT is formed of the same layer as the gate electrode layer GE of the TFT. In
図３１〜図３４は、コイルアンテナの特性を示すグラフである。このうち、図３１および図３２は、コイルアンテナの交差部（重なり部ＯＶＬ１０１）に上記図１１の第１比較例の構造を適用した場合（すなわち重なり部ＯＶＬでコイルアンテナの導電層ＡＮＴ１０１，ＡＮＴ１０２の幅を細くしなかった場合）に対応している。また、図３３および図３４は、コイルアンテナの交差部（重なり部ＯＶＬ）に本実施の形態の構造（ここでは上記図１７の第３例を例示）を適用した場合（すなわち重なり部ＯＶＬでコイルアンテナの導電層ＡＮＴ１，ＡＮＴ２の幅を細くした場合）に対応している。なお、図３１および図３３のグラフには、コイルアンテナにおける抵抗の周波数特性が示され、グラフの横軸が周波数に対応し、グラフの縦軸がコイルアンテナの抵抗に対応している。また、図３２および図３４のグラフには、コイルアンテナにおけるインダクタンスの周波数特性が示され、グラフの横軸が周波数に対応し、グラフの縦軸がコイルアンテナのインダクタンスに対応している。 31 to 34 are graphs showing the characteristics of the coil antenna. Of these, FIGS. 31 and 32 show the case where the structure of the first comparative example of FIG. 11 is applied to the intersection (overlapping portion OVL101) of the coil antenna (that is, the overlapping portions OVL of the conductive layers ANT101 and ANT102 of the coil antenna). Corresponds to the case where the width is not narrowed). FIG. 33 and FIG. 34 show the case where the structure of the present embodiment (here, the third example of FIG. 17 described above) is applied to the crossing portion (overlapping portion OVL) of the coil antenna (that is, the coil at the overlapping portion OVL). This corresponds to a case where the width of the antenna conductive layers ANT1 and ANT2 is reduced). The graphs of FIGS. 31 and 33 show the frequency characteristics of the resistance in the coil antenna. The horizontal axis of the graph corresponds to the frequency, and the vertical axis of the graph corresponds to the resistance of the coil antenna. 32 and 34 show the frequency characteristics of the inductance in the coil antenna. The horizontal axis of the graph corresponds to the frequency, and the vertical axis of the graph corresponds to the inductance of the coil antenna.
図３１および図３２は、コイルアンテナの交差部（重なり部ＯＶＬ１０１）に上記図１１の第１比較例の構造を適用した場合である。ここでは、コイルアンテナの線幅を０．５ｍｍ（すなわちＷ１０１＝Ｗ１０２＝Ｗ１０３＝Ｗ１０４＝０．５ｍｍ）とし、線間（コイルパターンの隣接間隔）を０．５ｍｍとし、３５ｍｍ×５０ｍｍの四角形状の７巻（ターン数が７）のコイルアンテナについて、薄膜プロセスを用いて形成した。この場合の、コイルアンテナの抵抗とインダクタンスの実測結果の例が、図３１および図３２に示されている。コイルアンテナのインダクタンスは、周波数による変化は小さいはずであるが、コイルアンテナの交差部（重なり部ＯＶＬ１０１）の容量に起因して、コイルアンテナのインダクタンスが小さくなり、図３２に示されるように、周波数が高くなるほどコイルアンテナのインダクタンスが低下してしまう。これは、コイルアンテナを備えた半導体装置の性能を低下させてしまう。例えば、コイルアンテナのインダクタンスが小さくなると、上記図１の上記端子ＬＡ，ＬＢ間の電圧が低くなるため、コイルアンテナを備えた半導体装置（ＩＣタグなど）の動作特性が低下してしまう虞がある。 FIGS. 31 and 32 show a case where the structure of the first comparative example of FIG. 11 is applied to the crossing portion (overlapping portion OVL101) of the coil antenna. Here, the line width of the coil antenna is 0.5 mm (that is, W101 = W102 = W103 = W104 = 0.5 mm), the line spacing (adjacent spacing of the coil pattern) is 0.5 mm, and a rectangular shape of 35 mm × 50 mm is used. A coil antenna having 7 turns (7 turns) was formed using a thin film process. Examples of the actual measurement results of the resistance and inductance of the coil antenna in this case are shown in FIGS. The inductance of the coil antenna should change little with frequency, but due to the capacitance of the crossing portion (overlapping portion OVL101) of the coil antenna, the inductance of the coil antenna becomes small, and as shown in FIG. As the value increases, the inductance of the coil antenna decreases. This deteriorates the performance of the semiconductor device provided with the coil antenna. For example, when the inductance of the coil antenna is reduced, the voltage between the terminals LA and LB in FIG. 1 is reduced, which may deteriorate the operating characteristics of a semiconductor device (such as an IC tag) provided with the coil antenna. .
図３３および図３４は、コイルアンテナの交差部（重なり部ＯＶＬ）に本実施の形態の構造を適用した場合である。ここでは、コイルアンテナの線幅を０．５ｍｍ（すなわちＷ２＝Ｗ４＝０．５ｍｍ、Ｗ１＜Ｗ２、Ｗ３＜Ｗ４）とし、巻数（ターン数）を７ターンとしたコイルアンテナについて、薄膜プロセスを用いて形成し、そのコイルアンテナの抵抗とインダクタンスの実測結果の例が、図３３および図３４に示されている。図３３に示されるように、コイルアンテナの抵抗は、周波数の増加に伴い増加し、一方、図３４に示されるように、コイルアンテナのインダクタンスは、周波数を変化させても、ほぼ一定の値を示し、周波数が高くなっても、コイルアンテナのインダクタンスはほとんど低下しない。図３４に示されるインダクタンスは、高いレベルで、ほぼ一定値となっている。 33 and 34 show a case where the structure of the present embodiment is applied to the intersection (overlapping portion OVL) of the coil antenna. Here, a thin film process is used for a coil antenna in which the line width of the coil antenna is 0.5 mm (that is, W2 = W4 = 0.5 mm, W1 <W2, W3 <W4) and the number of turns (number of turns) is 7 turns. FIGS. 33 and 34 show examples of measurement results of resistance and inductance of the coil antenna. As shown in FIG. 33, the resistance of the coil antenna increases as the frequency increases. On the other hand, as shown in FIG. 34, the inductance of the coil antenna has a substantially constant value even when the frequency is changed. As shown, the inductance of the coil antenna hardly decreases even when the frequency is increased. The inductance shown in FIG. 34 has a substantially constant value at a high level.
図３２では、コイルアンテナの交差部（重なり部ＯＶＬ１０１）の容量が影響して、周波数増加に対してコイルアンテナのインダクタンスが減少する傾向が確認されたが、図３４では、周波数に依存しないほぼ一定値のインダクタンスを有することから、コイルアンテナの交差部（重なり部ＯＶＬ）の容量が低減し、良好なアンテナ特性を得られることがわかる。また、図３３および図３４の測定を行ったコイルアンテナと一体形成したＲＦＩＤ（Radio Frequency Identification）回路の無線動作を確認したところ、ＲＦＩＤの正常なデータ信号を得ることができ、正常動作していることが確認された。 In FIG. 32, the tendency of the inductance of the coil antenna to decrease with respect to the frequency increase due to the influence of the capacitance of the intersecting portion (overlapping portion OVL101) of the coil antenna has been confirmed. However, in FIG. Since it has the inductance of a value, it turns out that the capacity | capacitance of the cross | intersection part (overlapping part OVL) of a coil antenna reduces and a favorable antenna characteristic can be acquired. Further, when the radio operation of an RFID (Radio Frequency Identification) circuit integrally formed with the coil antenna that has performed the measurement of FIGS. 33 and 34 is confirmed, a normal data signal of the RFID can be obtained and is operating normally. It was confirmed.
このように、本実施の形態を適用すれば、コイルアンテナの交差部（重なり部ＯＶＬ）の容量を抑制することができることから、コイルアンテナのインダクタンスを高めることができ、コイルアンテナを備えた半導体装置の性能を向上させることができる。例えば、コイルアンテナのインダクタンスが大きくなると、上記図１の上記端子ＬＡ，ＬＢ間の電圧が高くなるため、コイルアンテナを備えた半導体装置（ＩＣタグなど）の動作特性を向上させることができる。 As described above, when this embodiment is applied, the capacitance of the crossing portion (overlapping portion OVL) of the coil antenna can be suppressed, so that the inductance of the coil antenna can be increased, and the semiconductor device including the coil antenna Performance can be improved. For example, when the inductance of the coil antenna increases, the voltage between the terminals LA and LB in FIG. 1 increases, so that the operating characteristics of a semiconductor device (such as an IC tag) provided with the coil antenna can be improved.
以上、本実施の形態によれば、上記図面（例えば図８、図１４、図１７、図２２など）を参照して説明したコイルアンテナの交差部（重なり部ＯＶＬ）の構造を採用することで、コイルアンテナの抵抗の増加を抑制し、周波数に対するコイルアンテナのインダクタンスの安定性を得ることができるようになり、薄型のアンテナ一体型半導体装置を低コストで提供することができる。 As described above, according to the present embodiment, the structure of the intersection (overlapping portion OVL) of the coil antenna described with reference to the above drawings (for example, FIG. 8, FIG. 14, FIG. 17, FIG. 22) is adopted. Thus, the increase in resistance of the coil antenna can be suppressed, the stability of the inductance of the coil antenna with respect to the frequency can be obtained, and a thin antenna-integrated semiconductor device can be provided at low cost.
なお、本実施の形態に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 The invention according to the present embodiment is not limited to the above-described configuration, and various modifications can be made without departing from the technical idea of the present invention. Further, this embodiment can be combined with any of the other embodiments as appropriate.
（実施の形態２）
本実施の形態では、上記実施の形態１の半導体装置（アンテナ一体型半導体装置）の他の製造工程（製造方法）について、図３５〜図４０を参照しながら説明する。
(Embodiment 2)
In the present embodiment, another manufacturing process (manufacturing method) of the semiconductor device (antenna integrated semiconductor device) of the first embodiment will be described with reference to FIGS.
図３５〜図４０は、本実施の形態２の半導体装置の製造工程中の要部断面図である。 35 to 40 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of the second embodiment.
本実施の形態が上記実施の形態１と相違しているのは、本実施の形態では、ＴＦＴ（薄膜トランジスタ）のソース・ドレイン電極層ＳＤをアンテナ層ＡＮＴ２ａに用い、かつ、ＴＦＴの保護膜ＰＡ１形成後にアンテナ・配線層ＡＷを形成する点である。つまり、本実施の形態は、上記コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ１と上記導電層（アンテナ層）ＡＮＴ２との間の上記層間絶縁膜ＩＬとして、保護膜ＰＡ１を用いる点が、上記実施の形態１で説明した製造工程と相違している。それ以外の材料、成膜、加工に関する点は、上記実施の形態１の製造工程と同様である。以下、具体的に説明する。 The present embodiment is different from the first embodiment in that the source / drain electrode layer SD of the TFT (thin film transistor) is used for the antenna layer ANT2a and the protective film PA1 of the TFT is formed in the present embodiment. The antenna / wiring layer AW will be formed later. That is, the present embodiment uses the protective film PA1 as the interlayer insulating film IL between the conductive layer (antenna layer) ANT1 and the conductive layer (antenna layer) ANT2 of the coil antenna ANT. This is different from the manufacturing process described in the first embodiment. Other points regarding materials, film formation, and processing are the same as those in the manufacturing process of the first embodiment. This will be specifically described below.
まず、上記実施の形態１と同様の基板ＳＵＢを準備してから、基板ＳＵＢ上にゲート電極層ＧＥ用の導電体層（導電性膜）を形成し、この導電体層（導電性膜）をパターニングすることにより、図３５に示されるように、ゲート電極層ＧＥを形成する。この段階ではアンテナ層ＡＮＴ２ａを形成していない点が、上記実施の形態１と相違しているが、それ以外は上記実施の形態１の上記図２５の構造を得るまでの工程と基本的には同じである。 First, after preparing a substrate SUB similar to that in the first embodiment, a conductive layer (conductive film) for the gate electrode layer GE is formed on the substrate SUB, and this conductive layer (conductive film) is formed. By patterning, a gate electrode layer GE is formed as shown in FIG. Although the point that the antenna layer ANT2a is not formed at this stage is different from that of the first embodiment, the other steps are basically the same as the steps up to obtaining the structure of FIG. 25 of the first embodiment. The same.
次に、図３６に示されるように、上記実施の形態１と同様に、基板ＳＵＢ上に、ゲート電極層ＧＥを覆うように、ゲート絶縁膜用の絶縁層であるゲート絶縁層ＧＩを形成する。 Next, as shown in FIG. 36, a gate insulating layer GI that is an insulating layer for a gate insulating film is formed on the substrate SUB so as to cover the gate electrode layer GE, as in the first embodiment. .
次に、図３７に示されるように、上記実施の形態１と同様に、ゲート絶縁層ＧＩ上に、チャネル領域用の半導体層として酸化物半導体層ＣＨを形成してパターニングする。それから、後で形成するソース・ドレイン電極層ＳＤの一部を配線として用いるために、既に形成しているゲート電極層ＧＥとの接続用のコンタクトホール（図示せず）を形成する。このコンタクトホール（図示せず）は、フォトレジスト膜をエッチングマスクにしてゲート絶縁層ＧＩをウェットエッチングまたはドライエッチングすることにより、ゲート絶縁層ＧＩに所望の形状に形成する。 Next, as shown in FIG. 37, as in the first embodiment, an oxide semiconductor layer CH is formed and patterned as a semiconductor layer for the channel region over the gate insulating layer GI. Then, in order to use a part of the source / drain electrode layer SD to be formed later as a wiring, a contact hole (not shown) for connection with the gate electrode layer GE that has already been formed is formed. This contact hole (not shown) is formed in a desired shape in the gate insulating layer GI by wet etching or dry etching of the gate insulating layer GI using the photoresist film as an etching mask.
次に、図３８に示されるように、基板ＳＵＢ上に、すなわちゲート絶縁層ＧＩ上に、ソース・ドレイン電極層ＳＤ用の導電体層（導電性膜）を形成し、この導電体膜をパターニングすることにより、ソース・ドレイン電極層ＳＤおよびアンテナ層ＡＮＴ２ａを形成する。ソース・ドレイン電極層ＳＤ用の導電体層（導電性膜）の形成法およびパターニング法は、上記実施の形態１と基本的には同じであるが、この工程でソース・ドレイン電極層ＳＤだけでなくアンテナ層ＡＮＴ２ａも一緒に形成される点が、上記実施の形態１と相違している。すなわち、本実施の形態では、ソース・ドレイン電極層ＳＤとアンテナ層ＡＮＴ２ａ（すなわち上記コイルアンテナＡＮＴの上記導電層ＡＮＴ２）とは、同層の導電体層（導電性膜）により、同工程で形成される。ソース・ドレイン電極層ＳＤ用の導電体層（導電性膜）の材料としては、上記実施の形態１で説明した材料を用いることができるが、ここでは、例えば、ソース・ドレイン電極層ＳＤ用の導電体層（導電性膜）に、膜厚２００ｎｍのモリブデン膜を用いる。 Next, as shown in FIG. 38, a conductor layer (conductive film) for the source / drain electrode layer SD is formed on the substrate SUB, that is, on the gate insulating layer GI, and this conductor film is patterned. Thus, the source / drain electrode layer SD and the antenna layer ANT2a are formed. The formation method and patterning method of the conductor layer (conductive film) for the source / drain electrode layer SD are basically the same as those in the first embodiment, but only the source / drain electrode layer SD is used in this step. The antenna layer ANT2a is also formed together, which is different from the first embodiment. That is, in the present embodiment, the source / drain electrode layer SD and the antenna layer ANT2a (that is, the conductive layer ANT2 of the coil antenna ANT) are formed in the same step by the same conductive layer (conductive film). Is done. As the material of the conductor layer (conductive film) for the source / drain electrode layer SD, the material described in the first embodiment can be used. Here, for example, the material for the source / drain electrode layer SD is used. A molybdenum film with a thickness of 200 nm is used for the conductor layer (conductive film).
次に、図３９に示されるように、基板ＳＵＢ上（ここではゲート絶縁層ＧＩ上）に、ソース・ドレイン電極層ＳＤ、アンテナ層ＡＮＴ２ａ、および酸化物半導体層ＣＨを覆うように、膜厚０．０５〜０．５μｍ程度の保護膜ＰＡ１を形成する。保護膜ＰＡ１の材料や形成法は上記実施の形態１と基本的には同じである。 Next, as shown in FIG. 39, a film thickness of 0 is formed on the substrate SUB (here, on the gate insulating layer GI) so as to cover the source / drain electrode layer SD, the antenna layer ANT2a, and the oxide semiconductor layer CH. A protective film PA1 having a thickness of about 0.05 to 0.5 μm is formed. The material and forming method of the protective film PA1 are basically the same as those in the first embodiment.
なお、保護膜ＰＡ１は、ＴＦＴ形成領域では保護膜として機能するが、アンテナ形成領域では、層間絶縁膜、具体的にはコイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）として機能する。このため、ここでは、コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）は、ＴＦＴの保護膜（ＰＡ１）と同層の絶縁層により形成されることになる。 The protective film PA1 functions as a protective film in the TFT formation region, but in the antenna formation region, an interlayer insulating film, specifically, an insulating layer between the conductive layers ANT1 and ANT2 of the coil antenna ANT (the interlayer insulating film IL described above). ). For this reason, here, the insulating layer (the interlayer insulating film IL) between the conductive layers ANT1 and ANT2 of the coil antenna ANT is formed of the same insulating layer as the protective film (PA1) of the TFT.
次に、後で形成するアンテナ・配線層ＡＷと既に形成しているアンテナ層ＡＮＴ２ａとの接続のためのコンタクトホール（上記図７のコンタクトホールＣＮＴ１に対応するもの、ここでは図示せず）を形成するために、フォトレジスト膜をエッチングマスクにして保護膜ＰＡ１をウェットエッチングまたはドライエッチングすることにより、保護膜ＰＡ１に所望の形状のコンタクトホール（図示せず）を形成する。この際、図４０に示されるように、ソース・ドレイン電極層ＳＤの一部を露出するコンタクトホール（貫通孔）ＣＮＴ２も形成して、このコンタクトホールＣＮＴ２を介して、後で形成するアンテナ・配線層ＡＷの一部（配線となる部分）をソース・ドレイン電極層ＳＤに接続することもできる。 Next, a contact hole (corresponding to the contact hole CNT1 in FIG. 7 described above, not shown here) for connection between the antenna / wiring layer AW to be formed later and the antenna layer ANT2a already formed is formed. For this purpose, the protective film PA1 is wet-etched or dry-etched using the photoresist film as an etching mask to form a contact hole (not shown) having a desired shape in the protective film PA1. At this time, as shown in FIG. 40, contact holes (through holes) CNT2 exposing a part of the source / drain electrode layer SD are also formed, and antennas / wirings to be formed later are formed through the contact holes CNT2. A part of the layer AW (a part to be a wiring) can be connected to the source / drain electrode layer SD.
次に、図４０に示されるように、保護膜ＰＡ１上にアンテナ・配線層ＡＷを形成する。アンテナ・配線層ＡＷは、アンテナ・配線層ＡＷ用の導電体膜（導電性膜）を形成してこの導電体膜をパターニングすることにより形成することができるが、この導電体膜の材料、成膜法およびパターニング法については、上記実施の形態１と基本的には同じである。 Next, as shown in FIG. 40, an antenna / wiring layer AW is formed on the protective film PA1. The antenna / wiring layer AW can be formed by forming a conductor film (conductive film) for the antenna / wiring layer AW and patterning the conductor film. The film method and the patterning method are basically the same as those in the first embodiment.
その後、電界効果トランジスタ（ここではＴＦＴ）の特性向上を目的に、上記実施の形態１と同様に熱処理を施す。 Thereafter, heat treatment is performed in the same manner as in the first embodiment for the purpose of improving the characteristics of the field effect transistor (TFT in this case).
以上の工程により本実施の形態の半導体装置（アンテナ一体型半導体装置）が略完成する。 Through the above steps, the semiconductor device of the present embodiment (antenna integrated semiconductor device) is substantially completed.
図３５〜図４０に従って製造した半導体装置においては、ＴＦＴは、ゲート電極層ＧＥと、ゲート絶縁層ＧＩと、チャネル領域用の半導体層（ここでは酸化物半導体層ＣＨ）と、ソース・ドレイン電極層ＳＤと、これらを覆う保護膜ＰＡ１とを有している。そして、コイルアンテナＡＮＴの導電層ＡＮＴ１（ここではアンテナ・配線層ＡＷ）と導電層ＡＮＴ２（ここではアンテナ層ＡＮＴ２ａ）との間の絶縁層（上記層間絶縁膜ＩＬ）は、ＴＦＴの保護膜ＰＡ１と同層である。保護膜ＰＡ１は、主としてＴＦＴの保護のために設けられ、保護に必要な厚みを確保すればよく、保護膜ＰＡ１の厚みを過剰に厚くすると半導体装置全体の厚みが厚くなるため、ある程度薄くすることが望ましい。このため、保護膜ＰＡ１の厚みは、ゲート絶縁層ＧＩよりも厚くなりやすいが、それでもその厚みは比較的薄く（例えば４００ｎｍ以下程度）、コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）を、ＴＦＴの保護膜ＰＡ１と同層とした場合には、コイルアンテナの交差部（重なり部ＯＶＬ）に発生する容量が大きくなりやすい。 In the semiconductor device manufactured according to FIGS. 35 to 40, the TFT includes a gate electrode layer GE, a gate insulating layer GI, a channel region semiconductor layer (here, an oxide semiconductor layer CH), and source / drain electrode layers. It has SD and protective film PA1 which covers these. The insulating layer (the interlayer insulating film IL) between the conductive layer ANT1 (here, the antenna / wiring layer AW) of the coil antenna ANT and the conductive layer ANT2 (here, the antenna layer ANT2a) is a TFT protective film PA1. It is the same layer. The protective film PA1 is provided mainly for the protection of the TFT, and it is only necessary to secure a thickness necessary for the protection. If the protective film PA1 is excessively thick, the thickness of the entire semiconductor device is increased. Is desirable. For this reason, the thickness of the protective film PA1 tends to be thicker than that of the gate insulating layer GI, but the thickness is still relatively thin (for example, about 400 nm or less), and the insulating layer between the conductive layers ANT1 and ANT2 of the coil antenna ANT (above-mentioned When the interlayer insulating film IL) is formed in the same layer as the protective film PA1 of the TFT, the capacitance generated at the intersection (overlapping portion OVL) of the coil antenna tends to increase.
それに対して、本実施の形態では、上述のような重なり部ＯＶＬの構造を工夫することにより（例えば、図８の第１の例、図１４の第２の例、図１７の第３の例、図２２の第４の例）、重なり部ＯＶＬの面積を十分に縮小することができ、コイルアンテナの交差部（重なり部ＯＶＬ）に発生する容量を抑制することができる。このため、本実施の形態の上述のような重なり部ＯＶＬの構造（例えば、図８の第１の例、図１４の第２の例、図１７の第３の例、図２２の第４の例）は、コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）を、厚みが薄くなりやすいＴＦＴの保護膜（ＰＡ）と同層にした場合に適用すれば、極めて効果が大きい。 On the other hand, in the present embodiment, by devising the structure of the overlapping portion OVL as described above (for example, the first example of FIG. 8, the second example of FIG. 14, the third example of FIG. 17). In the fourth example of FIG. 22, the area of the overlapping portion OVL can be sufficiently reduced, and the capacitance generated at the crossing portion (overlapping portion OVL) of the coil antenna can be suppressed. For this reason, the structure of the overlapping portion OVL as described above in this embodiment (for example, the first example in FIG. 8, the second example in FIG. 14, the third example in FIG. 17, the fourth example in FIG. 22). For example, if the insulating layer (the interlayer insulating film IL) between the conductive layers ANT1 and ANT2 of the coil antenna ANT is made the same layer as the protective film (PA) of the TFT that tends to be thin, Great effect.
本実施の形態２において、層間絶縁膜ＩＬの膜厚を０．０５μｍ〜５μｍとして形成したコイルアンテナは、上記実施の形態１で作製したコイルアンテナと、ほぼ同様なアンテナ特性を示した。また、本実施の形態で作製したＲＦＩＤ回路においても、上記実施の形態１と同様に、正常な無線動作を確認することができた。上記図８、図１４、図１７、図２２などで示した交差部の構成を用いない従来のアンテナ構造（上記図１１の第１比較例などに対応）では、層間絶縁膜ＩＬを薄くした場合（２μｍ以下にした場合）において、周波数に依存してコイルアンテナのインダクタンスが減少することが確認され、良好なアンテナ特性を得ることが難しいことがわかった。 In the second embodiment, the coil antenna formed with the interlayer insulating film IL having a film thickness of 0.05 μm to 5 μm exhibited substantially the same antenna characteristics as the coil antenna manufactured in the first embodiment. In addition, in the RFID circuit manufactured in this embodiment, normal wireless operation could be confirmed as in the first embodiment. In the conventional antenna structure (corresponding to the first comparative example in FIG. 11 and the like) that does not use the configuration of the intersection shown in FIG. 8, FIG. 14, FIG. 17 and FIG. 22, the interlayer insulating film IL is thinned. In the case of (less than 2 μm), it was confirmed that the inductance of the coil antenna decreased depending on the frequency, and it was found difficult to obtain good antenna characteristics.
以上、本実施の形態によれば、上記図面（例えば図８、図１４、図１７、図２２など）を参照して説明したコイルアンテナの交差部（重なり部ＯＶＬ）の構造を採用することで、コイルアンテナの抵抗の増加を抑制し、周波数に対するコイルアンテナのインダクタンスの安定性を得ることができるようになり、薄型のアンテナ一体型半導体装置を低コストで提供することができる。 As described above, according to the present embodiment, the structure of the intersection (overlapping portion OVL) of the coil antenna described with reference to the above drawings (for example, FIG. 8, FIG. 14, FIG. 17, FIG. 22) is adopted. Thus, the increase in resistance of the coil antenna can be suppressed, the stability of the inductance of the coil antenna with respect to the frequency can be obtained, and a thin antenna-integrated semiconductor device can be provided at low cost.
なお、本実施の形態に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 The invention according to the present embodiment is not limited to the above-described configuration, and various modifications can be made without departing from the technical idea of the present invention. Further, this embodiment can be combined with any of the other embodiments as appropriate.
（実施の形態３）
本実施の形態では、上記実施の形態１の半導体装置（アンテナ一体型半導体装置）の更に他の製造工程（製造方法）について、図４１および図４２を参照しながら説明する。
(Embodiment 3)
In the present embodiment, still another manufacturing process (manufacturing method) of the semiconductor device (antenna integrated semiconductor device) of the first embodiment will be described with reference to FIGS.
図４１および図４２は、本実施の形態３の半導体装置の製造工程中の要部断面図である。 41 and 42 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of Third Embodiment.
本実施の形態が上記実施の形態１と相違しているのは、本実施の形態では、ＴＦＴの保護膜ＰＡ１形成後にアンテナ・配線層ＡＷを形成する点である。つまり、本実施の形態は、上記コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ１と上記導電層（アンテナ層）ＡＮＴ２との間の絶縁層（上記層間絶縁膜ＩＬ）として、複数の絶縁層（２層以上の絶縁層）を用いる点が、上記実施の形態１で説明した製造工程と相違している。図４１および図４２では、一例として、上記コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）として、ゲート絶縁層ＧＩおよび保護膜ＰＡ１の２層を用いる場合が示されている。それ以外の材料、成膜、加工に関する点は、上記実施の形態１の製造工程と同様である。以下、具体的に説明する。 The present embodiment is different from the first embodiment in that the antenna / wiring layer AW is formed after the formation of the protective film PA1 of the TFT in the present embodiment. That is, in the present embodiment, a plurality of insulating layers (the interlayer insulating film IL) are used as an insulating layer (the interlayer insulating film IL) between the conductive layer (antenna layer) ANT1 and the conductive layer (antenna layer) ANT2 of the coil antenna ANT. The point of using two or more insulating layers) is different from the manufacturing process described in the first embodiment. 41 and 42 show, as an example, the case where two layers of the gate insulating layer GI and the protective film PA1 are used as the insulating layer (the interlayer insulating film IL) between the conductive layers ANT1 and ANT2 of the coil antenna ANT. ing. Other points regarding materials, film formation, and processing are the same as those in the manufacturing process of the first embodiment. This will be specifically described below.
本実施の形態においても、上記図２８の構造を得るまで（すなわちソース・ドレイン電極層ＳＤ形成工程まで）は、上記実施の形態１の工程と基本的には同じである。すなわち、本実施の形態においても、上記実施の形態１と同様にしてゲート電極層ＧＥ、アンテナ層ＡＮＴ２ａ、ゲート絶縁層ＧＩ、チャネル層ＣＨ、およびソース・ドレイン電極層ＳＤを形成して上記図２８の構造を得る。上記実施の形態１と同様に、本実施の形態においても、ゲート電極層ＧＥとアンテナ層ＡＮＴ２ａとは、同層の導電体層（導電性膜）により、同工程で形成される。なお、ゲート電極層ＧＥおよびアンテナ層ＡＮＴ２ａ用の導電体膜（導電成膜）やゲート絶縁層ＧＩは、上記実施の形態１で説明したものを用いることができるが、ここでは、例えば、ゲート電極ＧＥに、膜厚１００ｎｍのモリブデン膜を用い、膜厚０．０２〜０．５μｍのゲート絶縁層ＧＩを用いる。 Also in the present embodiment, the process until the structure shown in FIG. 28 is obtained (that is, until the source / drain electrode layer SD forming process) is basically the same as the process of the first embodiment. That is, also in the present embodiment, the gate electrode layer GE, the antenna layer ANT2a, the gate insulating layer GI, the channel layer CH, and the source / drain electrode layer SD are formed in the same manner as in the first embodiment described above. Get the structure. Similarly to the first embodiment, also in the present embodiment, the gate electrode layer GE and the antenna layer ANT2a are formed in the same step by the same conductive layer (conductive film). Note that as the conductor film (conductive film formation) and the gate insulating layer GI for the gate electrode layer GE and the antenna layer ANT2a, those described in the first embodiment can be used. Here, for example, the gate electrode As the GE, a molybdenum film having a thickness of 100 nm is used, and a gate insulating layer GI having a thickness of 0.02 to 0.5 μm is used.
次に、本実施の形態では、図４１に示されるように、基板ＳＵＢ上に、ソース・ドレイン電極層ＳＤおよび酸化物半導体層ＣＨを覆うように、膜厚０．０５〜０．５μｍ程度の保護膜ＰＡ１を形成する。保護膜ＰＡ１の材料や形成法は上記実施の形態１と基本的には同じである。 Next, in the present embodiment, as shown in FIG. 41, a film thickness of about 0.05 to 0.5 μm is formed on the substrate SUB so as to cover the source / drain electrode layer SD and the oxide semiconductor layer CH. A protective film PA1 is formed. The material and forming method of the protective film PA1 are basically the same as those in the first embodiment.
なお、ゲート絶縁層ＧＩおよび保護膜ＰＡ１は、ＴＦＴ形成領域ではゲート絶縁膜および保護膜としてそれぞれ機能するが、アンテナ形成領域では、層間絶縁膜、具体的にはコイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）として機能する。このため、ここでは、コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）は、ＴＦＴのゲート絶縁膜（ゲート絶縁層ＧＩ）および保護膜（ＰＡ１）と同層の絶縁層により形成することになる。 The gate insulating layer GI and the protective film PA1 function as a gate insulating film and a protective film, respectively, in the TFT formation region, but in the antenna formation region, an interlayer insulating film, specifically, conductive layers ANT1, ANT2 of the coil antenna ANT. It functions as an insulating layer (interlayer insulating film IL). For this reason, here, the insulating layer (the interlayer insulating film IL) between the conductive layers ANT1 and ANT2 of the coil antenna ANT is the same layer as the gate insulating film (gate insulating layer GI) and the protective film (PA1) of the TFT. It will be formed by layers.
次に、後で形成するアンテナ・配線層ＡＷと既に形成しているアンテナ層ＡＮＴ２ａとの接続のためのコンタクトホール（上記図７のコンタクトホールＣＮＴ１に対応するもの、ここでは図示せず）を形成するために、フォトレジスト膜をエッチングマスクにして保護膜ＰＡ１およびゲート絶縁層ＧＩをウェットエッチングまたはドライエッチングする。これにより、保護膜ＰＡ１とゲート絶縁層ＧＩとの積層膜に所望の形状のコンタクトホール（図示せず）を形成する。この際、保護膜ＰＡ１にソース・ドレイン電極層ＳＤの一部を露出するコンタクトホールＣＮＴ２を形成して、このコンタクトホールＣＮＴ２を介して、後で形成するアンテナ・配線層ＡＷの一部（配線となる部分）をソース・ドレイン電極層ＳＤに接続することもできる。 Next, a contact hole (corresponding to the contact hole CNT1 in FIG. 7 described above, not shown here) for connection between the antenna / wiring layer AW to be formed later and the antenna layer ANT2a already formed is formed. Therefore, the protective film PA1 and the gate insulating layer GI are wet-etched or dry-etched using the photoresist film as an etching mask. Thereby, a contact hole (not shown) having a desired shape is formed in the laminated film of the protective film PA1 and the gate insulating layer GI. At this time, a contact hole CNT2 exposing a part of the source / drain electrode layer SD is formed in the protective film PA1, and a part of the antenna / wiring layer AW (wiring and wiring) to be formed later is formed through the contact hole CNT2. Can be connected to the source / drain electrode layer SD.
次に、図４２に示されるように、保護膜ＰＡ１上にアンテナ・配線層ＡＷを形成する。アンテナ・配線層ＡＷは、アンテナ・配線層ＡＷ用の導電体膜（導電性膜）を形成してこの導電体膜をパターニングすることにより形成することができるが、この導電体膜の材料、成膜法およびパターニング法については、上記実施の形態１と基本的には同じである。 Next, as shown in FIG. 42, an antenna / wiring layer AW is formed on the protective film PA1. The antenna / wiring layer AW can be formed by forming a conductor film (conductive film) for the antenna / wiring layer AW and patterning the conductor film. The film method and the patterning method are basically the same as those in the first embodiment.
その後、電界効果トランジスタ（ここではＴＦＴ）の特性向上を目的に、上記実施の形態１と同様に熱処理を施す。 Thereafter, heat treatment is performed in the same manner as in the first embodiment for the purpose of improving the characteristics of the field effect transistor (TFT in this case).
以上の工程により本実施の形態の半導体装置（アンテナ一体型半導体装置）が略完成する。 Through the above steps, the semiconductor device of the present embodiment (antenna integrated semiconductor device) is substantially completed.
本実施の形態３において、上記層間絶縁膜ＩＬは、ゲート絶縁層ＧＩと保護膜ＰＡ１との２層から構成されている。本実施の形態において、層間絶縁膜ＩＬの膜厚を０．０７μｍ〜５．５μｍで形成したコイルアンテナは、上記実施の形態１で作製したコイルアンテナと、ほぼ同様なアンテナ特性を示した。また、本実施の形態で作製したＲＦＩＤ回路においても、上記実施の形態１と同様に、正常な無線動作を確認することができた。上記図８、図１４、図１７、図２２などで示した交差部の構成を用いない従来のアンテナ構造（上記図１１の第１比較例などに対応）では、層間絶縁膜ＩＬを薄くした場合（２μｍ以下にした場合）において、周波数に依存してコイルアンテナのインダクタンスが減少することが確認され、良好なアンテナ特性を得ることが難しいことがわかった。 In the third embodiment, the interlayer insulating film IL is composed of two layers of a gate insulating layer GI and a protective film PA1. In the present embodiment, the coil antenna formed with the interlayer insulating film IL having a film thickness of 0.07 μm to 5.5 μm exhibited substantially the same antenna characteristics as the coil antenna manufactured in the first embodiment. In addition, in the RFID circuit manufactured in this embodiment, normal wireless operation could be confirmed as in the first embodiment. In the conventional antenna structure (corresponding to the first comparative example in FIG. 11 and the like) that does not use the configuration of the intersection shown in FIG. 8, FIG. 14, FIG. 17 and FIG. 22, the interlayer insulating film IL is thinned. In the case of (less than 2 μm), it was confirmed that the inductance of the coil antenna decreased depending on the frequency, and it was found difficult to obtain good antenna characteristics.
以上のことから、本実施の形態によれば、上記図面（例えば図８、図１４、図１７、図２２など）を参照して説明したコイルアンテナの交差部（重なり部ＯＶＬ）の構造を採用することで、コイルアンテナの抵抗の増加を抑制し、周波数に対するコイルアンテナのインダクタンスの安定性を得ることができるようになり、薄型のアンテナ一体型半導体装置を低コストで提供することができる。 From the above, according to this embodiment, the structure of the crossing portion (overlapping portion OVL) of the coil antenna described with reference to the above drawings (for example, FIG. 8, FIG. 14, FIG. 17, FIG. 22 etc.) is adopted. As a result, an increase in resistance of the coil antenna can be suppressed, the stability of the inductance of the coil antenna with respect to the frequency can be obtained, and a thin antenna-integrated semiconductor device can be provided at low cost.
なお、本実施の形態に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 The invention according to the present embodiment is not limited to the above-described configuration, and various modifications can be made without departing from the technical idea of the present invention. Further, this embodiment can be combined with any of the other embodiments as appropriate.
（実施の形態４）
本実施の形態では、上記実施の形態１の半導体装置（アンテナ一体型半導体装置）の更に他の製造工程（製造方法）について、図４３を参照しながら説明する。
(Embodiment 4)
In the present embodiment, still another manufacturing process (manufacturing method) of the semiconductor device (antenna integrated semiconductor device) of the first embodiment will be described with reference to FIG.
図４３は、本実施の形態４の半導体装置の製造工程中の要部断面図である。 FIG. 43 is a fragmentary cross-sectional view of the semiconductor device of Fourth Embodiment during the manufacturing process thereof.
本実施の形態が上記実施の形態１〜３と相違しているのは、次の点である。すなわち、本実施の形態では、上記コイルアンテナＡＮＴにおいて、交差部（重なり部ＯＶＬ）でコイルアンテナＡＮＴの幅が細くなっている部分（上記図８、図１４、図１７および図２２で導電層ＡＮＴ１，ＡＮＴ２の幅がＷ１，Ｗ３になっている部分）の膜厚（導電層ＡＮＴ１，ＡＮＴ２の一方または両方の膜厚）が、他の部分の膜厚（コイルアンテナＡＮＴの膜厚）よりも厚くなっている。それ以外の材料、成膜、加工に関する点は、本実施の形態も、上記実施の形態１〜３のいずれかと同様である。以下、具体的に説明する。 The present embodiment is different from the first to third embodiments in the following points. That is, in the present embodiment, in the coil antenna ANT, the portion where the width of the coil antenna ANT is narrow at the intersection (overlapping portion OVL) (the conductive layer ANT1 in FIGS. 8, 14, 17 and 22 above). , The width of ANT2 is W1 and W3) (the thickness of one or both of the conductive layers ANT1 and ANT2) is thicker than the thickness of the other portion (the thickness of the coil antenna ANT). It has become. Other points regarding materials, film formation, and processing are the same as those in any one of the first to third embodiments. This will be specifically described below.
まず、本実施の形態においても、上記実施の形態３と同様にしてゲート電極層ＧＥ、アンテナ層ＡＮＴ２ａ、ゲート絶縁層ＧＩ、チャネル層ＣＨ、ソース・ドレイン電極層ＳＤ、保護膜ＰＡ１、およびアンテナ・配線層ＡＷを形成して、上記図４２の構造を得る。アンテナ・配線層ＡＷ形成工程までは、上記実施の形態３と基本的には同じであるので、ここではその説明は省略する。 First, also in the present embodiment, as in the third embodiment, the gate electrode layer GE, the antenna layer ANT2a, the gate insulating layer GI, the channel layer CH, the source / drain electrode layer SD, the protective film PA1, and the antenna layer The wiring layer AW is formed to obtain the structure shown in FIG. The process up to the antenna / wiring layer AW formation process is basically the same as that of the third embodiment, and therefore the description thereof is omitted here.
次に、本実施の形態では、図４３に示されるように、コイルアンテナＡＮＴの交差部（上記重なり部ＯＶＬ）において、導電層ＡＮＴ１，ＡＮＴ２のうちの上層の導電層であるアンテナ・配線層ＡＷの厚みを厚くする（局所的に厚くする）処理を行う。これは、アンテナ・配線層ＡＷの形成後、コイルアンテナＡＮＴの交差部（上記重なり部ＯＶＬ）において、アンテナ・配線層ＡＷ上に印刷法で局所的に導電層を形成する（付加する、積層する）ことなどにより、行うことができる。例えば、５μｍ程度の導電層を印刷法で形成することができる。これにより、コイルアンテナＡＮＴの交差部（上記重なり部ＯＶＬ）およびその近傍のみに、アンテナ・配線層ＡＷ上に追加の導電層が形成され、この追加の導電層もアンテナ・配線層ＡＷの一部として機能する。このため、コイルアンテナＡＮＴの交差部（上記重なり部ＯＶＬ）およびその近傍におけるアンテナ・配線層ＡＷの厚みが、それ以外におけるアンテナ・配線層ＡＷの厚みよりも厚くなる。 Next, in the present embodiment, as shown in FIG. 43, the antenna / wiring layer AW, which is the upper conductive layer of the conductive layers ANT1 and ANT2, at the intersection (overlapping portion OVL) of the coil antenna ANT. A process of increasing the thickness of (thickening locally) is performed. This is because, after the antenna / wiring layer AW is formed, a conductive layer is locally formed (added or laminated) on the antenna / wiring layer AW at the intersection (the overlapping portion OVL) of the coil antenna ANT. ) And so on. For example, a conductive layer of about 5 μm can be formed by a printing method. As a result, an additional conductive layer is formed on the antenna / wiring layer AW only at the intersection (the overlapping portion OVL) of the coil antenna ANT and in the vicinity thereof, and this additional conductive layer is also a part of the antenna / wiring layer AW. Function as. For this reason, the thickness of the antenna / wiring layer AW at the intersection (the overlapping portion OVL) of the coil antenna ANT and the vicinity thereof is thicker than the thickness of the antenna / wiring layer AW at other locations.
その後、電界効果トランジスタ（ここではＴＦＴ）の特性向上を目的に、上記実施の形態１と同様に熱処理を施す。 Thereafter, heat treatment is performed in the same manner as in the first embodiment for the purpose of improving the characteristics of the field effect transistor (TFT in this case).
以上の工程により本実施の形態の半導体装置（アンテナ一体型半導体装置）が略完成する。 Through the above steps, the semiconductor device of the present embodiment (antenna integrated semiconductor device) is substantially completed.
また、上記実施の形態１に本実施の形態を適用する場合は、アンテナ・配線層ＡＷを形成して上記図２９の構造を得た後に、コイルアンテナＡＮＴの交差部（上記重なり部ＯＶＬ）において、アンテナ・配線層ＡＷ上に印刷法などで局所的に導電層を形成すればよい。また、上記実施の形態２に本実施の形態を適用する場合は、アンテナ・配線層ＡＷを形成して上記図４０の構造を得た後に、コイルアンテナＡＮＴの交差部（上記重なり部ＯＶＬ）において、アンテナ・配線層ＡＷ上に印刷法などで局所的に導電層を形成すればよい。 In addition, when the present embodiment is applied to the first embodiment, the antenna / wiring layer AW is formed to obtain the structure shown in FIG. 29, and then the intersection of the coil antenna ANT (the overlapping portion OVL). A conductive layer may be locally formed on the antenna / wiring layer AW by a printing method or the like. When the present embodiment is applied to the second embodiment, the antenna / wiring layer AW is formed to obtain the structure shown in FIG. 40, and then the intersection of the coil antenna ANT (the overlapping portion OVL). A conductive layer may be locally formed on the antenna / wiring layer AW by a printing method or the like.
本実施の形態では、コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２のいずれか（好ましくは導電層ＡＮＴ１，ＡＮＴ２のうちの上層側の導電層）において、重なり部ＯＶＬにおける厚みを、他の部分よりも厚くしている。重なり部ＯＶＬでは、幅が細いことにより抵抗が増大しやすいが、重なり部ＯＶＬにおける厚みを、他の部分よりも厚くしたことにより、重なり部ＯＶＬにおける抵抗を低減でき、コイルアンテナＡＮＴの低抵抗化を図ることができる。これによりコイルアンテナを備える半導体装置の性能を、より向上させることができる。また、重なり部ＯＶＬだけでなくコイルアンテナＡＮＴ全体の厚みを厚くした場合は、製造時間が長くなり、スループットの低下や製造コストの増加を招いてしまうが、重なり部ＯＶＬで局所的に厚みを厚くすることにより、そのような問題が生じなくなる。 In the present embodiment, in any one of the conductive layers ANT1 and ANT2 of the coil antenna ANT (preferably the conductive layer on the upper layer side of the conductive layers ANT1 and ANT2), the thickness of the overlapping portion OVL is thicker than the other portions. doing. In the overlapping portion OVL, the resistance is likely to increase due to the narrow width. However, by making the thickness in the overlapping portion OVL thicker than other portions, the resistance in the overlapping portion OVL can be reduced, and the resistance of the coil antenna ANT is reduced. Can be achieved. Thereby, the performance of the semiconductor device including the coil antenna can be further improved. Further, when the thickness of not only the overlap portion OVL but the entire coil antenna ANT is increased, the manufacturing time becomes longer, leading to a decrease in throughput and an increase in manufacturing cost. However, the thickness is locally increased in the overlap portion OVL. By doing so, such a problem does not occur.
本実施の形態において、層間絶縁膜ＩＬの膜厚を０．０７μｍ〜５．５μｍで形成したコイルアンテナは、上記実施の形態１で作製したコイルアンテナと、同様以上のアンテナ特性を示した。これは、アンテナの抵抗値の減少によるものであることがわかった。この抵抗値減少は、重なり部ＯＶＬにおけるアンテナ層の膜厚増加により得られる。また、本実施の形態で作製したＲＦＩＤ回路においても、上記実施の形態１と同様に、正常な無線動作を確認することができた。上記図８、図１４、図１７、図２２などで示した交差部の構成を用いない従来のアンテナ構造（上記図１１の第１比較例などに対応）では、本実施の形態のようにアンテナ層の膜厚増加により抵抗値を減少した場合においても、周波数に依存してコイルアンテナのインダクタンスが減少することが確認され、良好なアンテナ特性を得ることが難しいことがわかった。 In the present embodiment, the coil antenna formed with the interlayer insulating film IL having a film thickness of 0.07 μm to 5.5 μm showed the same antenna characteristics as those of the coil antenna manufactured in the first embodiment. This was found to be due to a decrease in the resistance value of the antenna. This decrease in resistance value is obtained by increasing the film thickness of the antenna layer in the overlapping portion OVL. In addition, in the RFID circuit manufactured in this embodiment, normal wireless operation could be confirmed as in the first embodiment. In the conventional antenna structure (corresponding to the first comparative example in FIG. 11 and the like) that does not use the configuration of the intersection shown in FIG. 8, FIG. 14, FIG. 17 and FIG. Even when the resistance value was decreased by increasing the thickness of the layer, it was confirmed that the inductance of the coil antenna decreased depending on the frequency, and it was found difficult to obtain good antenna characteristics.
以上のことから、本実施の形態によれば、上記図面（例えば図８、図１４、図１７、図２２など）を参照して説明したコイルアンテナの交差部（重なり部ＯＶＬ）の構造を採用することで、コイルアンテナの抵抗の増加を抑制し、周波数に対するコイルアンテナのインダクタンスの安定性を得ることができるようになり、薄型のアンテナ一体型半導体装置を低コストで提供することができる。 From the above, according to this embodiment, the structure of the crossing portion (overlapping portion OVL) of the coil antenna described with reference to the above drawings (for example, FIG. 8, FIG. 14, FIG. 17, FIG. 22 etc.) is adopted. As a result, an increase in resistance of the coil antenna can be suppressed, the stability of the inductance of the coil antenna with respect to the frequency can be obtained, and a thin antenna-integrated semiconductor device can be provided at low cost.
なお、本実施の形態に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 The invention according to the present embodiment is not limited to the above-described configuration, and various modifications can be made without departing from the technical idea of the present invention. Further, this embodiment can be combined with any of the other embodiments as appropriate.
（実施の形態５）
本実施の形態では、上記実施の形態１の半導体装置（アンテナ一体型半導体装置）の更に他の製造工程（製造方法）について、図４４〜図４７を参照しながら説明する。
(Embodiment 5)
In the present embodiment, still another manufacturing process (manufacturing method) of the semiconductor device (antenna integrated semiconductor device) of the first embodiment will be described with reference to FIGS.
図４４〜図４７は、本実施の形態５の半導体装置の製造工程中の要部断面図である。 44 to 47 are fragmentary cross-sectional views of the semiconductor device according to the fifth embodiment during the manufacturing process thereof.
上記実施の形態１〜４では、ＴＦＴが、いわゆるボトムゲート型ＴＦＴである場合に適用した製造工程について説明しているが、トップゲート型ＴＦＴに適用することも可能である。本実施の形態では、トップゲート型ＴＦＴに適用した場合の製造工程について説明する。なお、ここでいうボトムゲート型とは、チャネル層（ここでは酸化物半導体層ＣＨ）よりも下層にゲート電極（ここではゲート電極層ＧＥ）が形成されている構造のことであり、トップゲート型とは、チャネル層（ここでは酸化物半導体層ＣＨ）よりも上層にゲート電極（ここではゲート電極層ＧＥ）が形成されている構造のことである。以下では、ボトムゲート型とトップゲート型との違いに伴う製造方法の相違以外は、上記実施の形態１と同様な材料およびプロセスを用いた場合を説明する。 In the first to fourth embodiments described above, the manufacturing process applied when the TFT is a so-called bottom gate TFT has been described. However, the present invention can also be applied to a top gate TFT. In this embodiment mode, a manufacturing process when applied to a top gate type TFT will be described. Note that the bottom gate type herein refers to a structure in which a gate electrode (here, the gate electrode layer GE) is formed below the channel layer (here, the oxide semiconductor layer CH). Is a structure in which a gate electrode (here, the gate electrode layer GE) is formed above the channel layer (here, the oxide semiconductor layer CH). Below, the case where the material and process similar to the said Embodiment 1 are used except the difference in the manufacturing method accompanying the difference between a bottom gate type and a top gate type is demonstrated.
まず、図４４に示されるように、上記実施の形態１と同様の基板ＳＵＢを準備してから、基板ＳＵＢ上に、チャネル領域用の半導体層として酸化物半導体層ＣＨを形成してパターニングする。酸化物半導体層ＣＨの材料としては、上記実施の形態１で説明した材料を用いることができる。酸化物半導体層ＣＨの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なうことができ、加工（パターニング）は、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なうことができる。例えば、酸化物半導体層ＣＨとしてＩｎ-Ｇａ-Ｚｎ-Ｏをスパッタリング法により膜厚５〜１００ｎｍ程度形成すればよいが、これに限定する必要はない。 First, as shown in FIG. 44, after preparing a substrate SUB similar to that of the first embodiment, an oxide semiconductor layer CH is formed as a semiconductor layer for a channel region on the substrate SUB and patterned. As the material of the oxide semiconductor layer CH, the material described in Embodiment 1 can be used. The oxide semiconductor layer CH can be formed by sputtering, PLD method, CVD method, coating method, printing method, etc., and processing (patterning) can be performed by general photolithography technique and dry etching or wet etching. Can be performed in combination. For example, In—Ga—Zn—O may be formed as the oxide semiconductor layer CH by a sputtering method with a thickness of about 5 to 100 nm, but the present invention is not limited to this.
次に、図４５に示されるように、基板ＳＵＢ上に、酸化物半導体層ＣＨを覆うように、ソース・ドレイン電極層ＳＤ用の導電体層（導電性膜）を形成し、この導電体膜をパターニングすることにより、ソース・ドレイン電極層ＳＤおよびアンテナ層ＡＮＴ２ａを形成する。ソース・ドレイン電極層ＳＤ用の導電体層（導電性膜）の材料、形成法およびパターニング法は、上記実施の形態１と基本的には同じであるが、この工程でソース・ドレイン電極層ＳＤだけでなくアンテナ層ＡＮＴ２ａも一緒に形成される点が、上記実施の形態１と相違している。すなわち、本実施の形態では、ソース・ドレイン電極層ＳＤとアンテナ層ＡＮＴ２ａ（すなわち上記コイルアンテナＡＮＴの上記導電層ＡＮＴ２）とは、同層の導電体層（導電性膜）により、同工程で形成される。 Next, as shown in FIG. 45, a conductor layer (conductive film) for the source / drain electrode layer SD is formed on the substrate SUB so as to cover the oxide semiconductor layer CH, and this conductor film Are patterned to form the source / drain electrode layer SD and the antenna layer ANT2a. The material, formation method, and patterning method of the conductor layer (conductive film) for the source / drain electrode layer SD are basically the same as those in the first embodiment, but in this step, the source / drain electrode layer SD is formed. Not only the antenna layer ANT2a but also the antenna layer ANT2a is formed together with the first embodiment. That is, in the present embodiment, the source / drain electrode layer SD and the antenna layer ANT2a (that is, the conductive layer ANT2 of the coil antenna ANT) are formed in the same step by the same conductive layer (conductive film). Is done.
次に、図４６に示されるように、基板ＳＵＢ上に、アンテナ層ＡＮＴ２ａ、ソース・ドレイン電極層ＳＤおよび酸化物半導体層ＣＨを覆うように、ゲート絶縁膜用の絶縁層であるゲート絶縁層ＧＩを形成する。ゲート絶縁層ＧＩの材料としては、上記実施の形態１で説明した材料を用いることができる。ここで、ゲート絶縁層ＧＩは、ＴＦＴのゲート絶縁膜として機能するとともに、上記コイルアンテナＡＮＴの上記導電層（アンテナ層）ＡＮＴ１と上記導電層（アンテナ層）ＡＮＴ２との間の上記層間絶縁膜ＩＬにもなる。ゲート絶縁層ＧＩの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なうことができ、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なうことができる。 Next, as shown in FIG. 46, the gate insulating layer GI, which is an insulating layer for the gate insulating film, covers the antenna layer ANT2a, the source / drain electrode layer SD, and the oxide semiconductor layer CH on the substrate SUB. Form. As the material of the gate insulating layer GI, the material described in Embodiment Mode 1 can be used. Here, the gate insulating layer GI functions as a gate insulating film of the TFT, and the interlayer insulating film IL between the conductive layer (antenna layer) ANT1 and the conductive layer (antenna layer) ANT2 of the coil antenna ANT. It also becomes. The gate insulating layer GI can be formed by a sputtering method, a PLD method, a CVD method, a coating method, a printing method, or the like, and the processing is performed by a combination of general photolithography technology and dry etching or wet etching. be able to.
なお、ゲート絶縁層ＧＩは、ＴＦＴ形成領域ではゲート絶縁膜として機能するが、アンテナ形成領域では、層間絶縁膜、具体的にはコイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）として機能する。このため、ここでは、コイルアンテナＡＮＴの導電層ＡＮＴ１，ＡＮＴ２間の絶縁層（上記層間絶縁膜ＩＬ）は、ＴＦＴのゲート絶縁膜（ゲート絶縁層ＧＩ）と同層の絶縁層により形成されることになる。 The gate insulating layer GI functions as a gate insulating film in the TFT formation region, but in the antenna formation region, an interlayer insulating film, specifically, an insulating layer between the conductive layers ANT1 and ANT2 of the coil antenna ANT (the above-mentioned interlayer insulating layer). Functions as a membrane IL). Therefore, here, the insulating layer (the interlayer insulating film IL) between the conductive layers ANT1 and ANT2 of the coil antenna ANT is formed by the same insulating layer as the gate insulating film (gate insulating layer GI) of the TFT. become.
次に、後で形成するアンテナ・配線層ＡＷと既に形成しているアンテナ層ＡＮＴ２ａとの接続のためのコンタクトホール（上記図７のコンタクトホールＣＮＴ１に対応するもの、ここでは図示せず）を形成するために、フォトレジスト膜をエッチングマスクにしてゲート絶縁層ＧＩをウェットエッチングまたはドライエッチングすることにより、ゲート絶縁層ＧＩに所望の形状のコンタクトホール（図示せず）を形成する。この際、図４６に示されるように、ソース・ドレイン電極層ＳＤの一部を露出するコンタクトホール（貫通孔）ＣＮＴ３も形成して、このコンタクトホールＣＮＴ３を介して、後で形成するアンテナ・配線層ＡＷの一部（配線となる部分）をソース・ドレイン電極層ＳＤに接続することもできる。 Next, a contact hole (corresponding to the contact hole CNT1 in FIG. 7 described above, not shown here) for connection between the antenna / wiring layer AW to be formed later and the antenna layer ANT2a already formed is formed. For this purpose, the gate insulating layer GI is wet-etched or dry-etched using the photoresist film as an etching mask to form a contact hole (not shown) having a desired shape in the gate insulating layer GI. At this time, as shown in FIG. 46, contact holes (through holes) CNT3 exposing a part of the source / drain electrode layer SD are also formed, and antennas / wirings to be formed later are formed through the contact holes CNT3. A part of the layer AW (a part to be a wiring) can be connected to the source / drain electrode layer SD.
次に、図４７に示されるように、ゲート絶縁層ＧＩ上に、アンテナ・配線層ＡＷおよびゲート電極層（ゲート電極）ＧＥを形成する。例えば、アンテナ・配線層ＡＷおよびゲート電極層（ゲート電極）ＧＥ用の共通の導電体層（導電性膜）を形成し、この導電体膜をパターニングすることにより、アンテナ・配線層ＡＷおよびゲート電極層（ゲート電極）ＧＥを形成することができる。この場合、アンテナ・配線層ＡＷとゲート電極層（ゲート電極）ＧＥとは、同層の導電体層（導電性膜）により、同工程で形成される。従って、上記コイルアンテナＡＮＴの上記導電層ＡＮＴ１とゲート電極層（ゲート電極）ＧＥとは、同層の導電体層（導電性膜）により、同工程で形成される。アンテナ・配線層ＡＷの材料、成膜法およびパターニング法については、上記実施の形態１と基本的には同じとすることができる。例えば、成膜は、スパッタ法、ＰＬＤ法、蒸着法、ＣＶＤ法、塗布法、印刷法などにより行なうことができ、加工（パターニング）は、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なうことができる。 Next, as shown in FIG. 47, an antenna / wiring layer AW and a gate electrode layer (gate electrode) GE are formed on the gate insulating layer GI. For example, by forming a common conductor layer (conductive film) for the antenna / wiring layer AW and the gate electrode layer (gate electrode) GE and patterning the conductor film, the antenna / wiring layer AW and the gate electrode are patterned. A layer (gate electrode) GE can be formed. In this case, the antenna / wiring layer AW and the gate electrode layer (gate electrode) GE are formed in the same step by the same conductive layer (conductive film). Therefore, the conductive layer ANT1 and the gate electrode layer (gate electrode) GE of the coil antenna ANT are formed in the same process by the same conductive layer (conductive film). The material of the antenna / wiring layer AW, the film forming method, and the patterning method can be basically the same as those in the first embodiment. For example, film formation can be performed by sputtering, PLD, vapor deposition, CVD, coating, printing, etc., and processing (patterning) can be performed using general photolithography technology and dry etching or wet etching. This can be done by a combination of
次に、必要に応じて、基板ＳＵＢ上に（すなわちゲート絶縁層ＧＩ上に）、アンテナ・配線層ＡＷおよびゲート電極層ＧＥを覆うように、上記保護膜ＰＡ１（ここでは図示せず）を形成してもよい。 Next, if necessary, the protective film PA1 (not shown here) is formed on the substrate SUB (that is, on the gate insulating layer GI) so as to cover the antenna / wiring layer AW and the gate electrode layer GE. May be.
その後、電界効果トランジスタ（ここではＴＦＴ）の特性向上を目的に、上記実施の形態１と同様に熱処理を施す。 Thereafter, heat treatment is performed in the same manner as in the first embodiment for the purpose of improving the characteristics of the field effect transistor (TFT in this case).
以上の工程により本実施の形態の半導体装置（アンテナ一体型半導体装置）が略完成する。 Through the above steps, the semiconductor device of the present embodiment (antenna integrated semiconductor device) is substantially completed.
本実施の形態５において形成したコイルアンテナは、上記実施の形態１で作製したコイルアンテナと、ほぼ同様なアンテナ特性を示した。また、本実施の形態で作製したＲＦＩＤ回路においても、上記実施の形態１と同様に、正常な無線動作を確認することができた。 The coil antenna formed in the fifth embodiment showed substantially the same antenna characteristics as the coil antenna manufactured in the first embodiment. In addition, in the RFID circuit manufactured in this embodiment, normal wireless operation could be confirmed as in the first embodiment.
以上のことから、本実施の形態によれば、上記図面（例えば図８、図１４、図１７、図２２など）を参照して説明したコイルアンテナの交差部（重なり部ＯＶＬ）の構造を採用することで、コイルアンテナの抵抗の増加を抑制し、周波数に対するコイルアンテナのインダクタンスの安定性を得ることができるようになり、薄型のアンテナ一体型半導体装置を低コストで提供することができる。 From the above, according to this embodiment, the structure of the crossing portion (overlapping portion OVL) of the coil antenna described with reference to the above drawings (for example, FIG. 8, FIG. 14, FIG. 17, FIG. 22 etc.) is adopted. As a result, an increase in resistance of the coil antenna can be suppressed, the stability of the inductance of the coil antenna with respect to the frequency can be obtained, and a thin antenna-integrated semiconductor device can be provided at low cost.
なお、本実施の形態に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 The invention according to the present embodiment is not limited to the above-described configuration, and various modifications can be made without departing from the technical idea of the present invention. Further, this embodiment can be combined with any of the other embodiments as appropriate.
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明は、半導体装置およびその製造技術に適用して有効である。 The present invention is effective when applied to a semiconductor device and its manufacturing technology.
１１，１１ａ ＩＣ部
１１ａ ＩＣ部
Ａ１，Ａ２，ＡＮＴ コイルアンテナ
ＡＮＴ１，ＡＮＴ２，ＡＮＴ１０１，ＡＮＴ１０２ 導電層
ＡＮＴ２０１，ＡＮＴ２０２，ＡＮＴ３０１，ＡＮＴ３０２ 導電層
ＡＮＴ２ａ アンテナ層
ＡＷ アンテナ・配線層
Ｃ１ 共振容量
Ｃ２ 平滑化容量
ＣＤＰ１，ＣＤＰ２，ＣＤＰ３，ＣＤＰ４ 導電パターン
ＣＨ 酸化物半導体層（チャネル層）
ＣＮＴ コンタクト部
ＣＮＴ１，ＣＮＴ２，ＣＮＴ３ コンタクトホール
ＧＥ ゲート電極層（ゲート電極）
ＧＩ ゲート絶縁層
ＩＬ 層間絶縁膜
Ｌ１ 論理回路部
ＬＡ，ＬＢ 端子
ＯＶＬ，ＯＶＬ１０１，ＯＶＬ２０１，ＯＶＬ３０１ 重なり部
ＰＡ，ＰＡ１ 保護膜
ＲＧ１，ＲＧ２，ＲＧ３ 領域
ＲＷ１ リーダ・ライタ装置
ＳＤ ソース・ドレイン電極層
ＳＭ１ 半導体装置
ＳＵＢ 基板
Ｔ１，Ｔ２ トランジスタ
ＴＥ１，ＴＥ２ 端子
ＴＧ１ ＩＣタグ
ＶＤＤ 電源電圧
Ｗ１，Ｗ２，Ｗ３，Ｗ４ 幅
Ｗ１０１，Ｗ１０２，Ｗ１０３，Ｗ１０４ 幅
Ｗ２０１，Ｗ２０２，Ｗ２０３，Ｗ２０４ 幅
Ｗ３０１，Ｗ３０２，Ｗ３０３，Ｗ３０４ 幅
11,
CNT contact part CNT1, CNT2, CNT3 Contact hole GE Gate electrode layer (gate electrode)
GI gate insulating layer IL interlayer insulating film L1 logic circuit portion LA, LB terminals OVL, OVL101, OVL201, OVL301 overlapping portion PA, PA1 protective film RG1, RG2, RG3 region RW1 reader / writer device SD source / drain electrode layer SM1 semiconductor device SUB substrate T1, T2 transistor TE1, TE2 terminal TG1 IC tag VDD power supply voltage W1, W2, W3, W4 width W101, W102, W103, W104 width W201, W202, W203, W204 width W301, W302, W303, W304 width
Claims (11)
前記コイルアンテナは、第１導電層と、前記第１導電層よりも上層または下層の第２導電層とを有し、
前記第１導電層と前記第２導電層との間には第１絶縁層があり、
平面視において、前記第１導電層は、前記ＩＣ部を囲むように、コイル状に形成され、
前記第１導電層の第１端部は、前記ＩＣ部の第１端子に接続され、
前記第１導電層の前記第１端部とは反対側の第２端部は、前記第２導電層の第３端部に接続され、
平面視において、前記第２導電層は、前記第１導電層の前記第２端部と前記ＩＣ部の第２端子との間に延在し、
前記第２導電層の前記第３端部とは反対側の第４端部は、前記ＩＣ部の第２端子に接続され、
前記ＩＣ部は薄膜トランジスタを有し、
前記薄膜トランジスタは、ゲート電極層と、ゲート絶縁層と、チャネル領域用の半導体層と、ソース・ドレイン電極層と、配線層とを有し、
前記第１導電層および前記第２導電層のうちの一方は、前記ゲート電極層または前記ソース・ドレイン電極層と同層に形成され、
前記第１導電層および前記第２導電層のうちの他方は、前記配線層と同層に形成され、
前記第１導電層と前記第２導電層とは、前記基板の主面に垂直な方向に前記第１絶縁層を介して重なる重なり部を有し、
前記第１導電層と前記第２導電層とは、前記重なり部における幅が、他の部分の幅よりも小さいことを特徴とする半導体装置。 A semiconductor device in which an IC part and a coil antenna connected to the IC part are formed on the same substrate,
The coil antenna includes a first conductive layer and a second conductive layer that is above or below the first conductive layer,
There is a first insulating layer between the first conductive layer and the second conductive layer,
In plan view, the first conductive layer is formed in a coil shape so as to surround the IC part,
A first end of the first conductive layer is connected to a first terminal of the IC unit;
A second end of the first conductive layer opposite to the first end is connected to a third end of the second conductive layer;
In plan view, the second conductive layer extends between the second end of the first conductive layer and the second terminal of the IC unit,
A fourth end of the second conductive layer opposite to the third end is connected to a second terminal of the IC portion;
The IC part has a thin film transistor,
The thin film transistor includes a gate electrode layer, a gate insulating layer, a semiconductor layer for a channel region, a source / drain electrode layer, and a wiring layer,
One of the first conductive layer and the second conductive layer is formed in the same layer as the gate electrode layer or the source / drain electrode layer,
The other of the first conductive layer and the second conductive layer is formed in the same layer as the wiring layer,
The first conductive layer and the second conductive layer have an overlapping portion that overlaps with the first insulating layer in a direction perpendicular to the main surface of the substrate,
The semiconductor device according to claim 1, wherein the first conductive layer and the second conductive layer have a width at the overlapping portion smaller than a width of another portion.
前記第１絶縁層が、前記薄膜トランジスタの前記ゲート絶縁層と同層であることを特徴とする半導体装置。 The semiconductor device according to claim 1 ,
Wherein a pre-Symbol is the first insulating layer, in the same layer as the gate insulating layer of the thin film transistor.
前記薄膜トランジスタにおける前記半導体層が、酸化物半導体であることを特徴とする半導体装置。 The semiconductor device according to claim 1 ,
The semiconductor device in which the semiconductor layer in the thin film transistor is an oxide semiconductor.
前記第１導電層および前記第２導電層は、前記重なり部に近づくにしたがって、幅が縮小していることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the first conductive layer and the second conductive layer are reduced in width as they approach the overlapping portion.
前記第１導電層および前記第２導電層は、前記重なり部に近づくにしたがって、幅が連続的に縮小していることを特徴とする半導体装置。 The semiconductor device according to claim 4, wherein,
The semiconductor device, wherein the first conductive layer and the second conductive layer are continuously reduced in width as approaching the overlapping portion.
前記第１導電層および前記第２導電層は、前記重なり部に近づくにしたがって、幅が段階的に縮小していることを特徴とする半導体装置。 The semiconductor device according to claim 4 .
A width of the first conductive layer and the second conductive layer is gradually reduced as the overlap portion approaches the overlapping portion.
前記第１絶縁層の厚みが０．５μｍ以下であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein the first insulating layer has a thickness of 0.5 μm or less.
前記第１絶縁層が、２層以上の絶縁層により形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the first insulating layer is formed of two or more insulating layers.
前記重なり部における前記第１導電層の厚みが、他の部分の厚みよりも厚いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein a thickness of the first conductive layer in the overlapping portion is thicker than a thickness of other portions.
前記コイルアンテナは、第１導電層と、前記第１導電層よりも上層または下層の第２導電層とを有し、The coil antenna includes a first conductive layer and a second conductive layer that is above or below the first conductive layer,
前記第１導電層と前記第２導電層との間には第１絶縁層があり、There is a first insulating layer between the first conductive layer and the second conductive layer,
平面視において、前記第１導電層は、前記ＩＣ部を囲むように、コイル状に形成され、In plan view, the first conductive layer is formed in a coil shape so as to surround the IC part,
前記第１導電層の第１端部は、前記ＩＣ部の第１端子に接続され、A first end of the first conductive layer is connected to a first terminal of the IC unit;
前記第１導電層の前記第１端部とは反対側の第２端部は、前記第２導電層の第３端部に接続され、A second end of the first conductive layer opposite to the first end is connected to a third end of the second conductive layer;
平面視において、前記第２導電層は、前記第１導電層の前記第２端部と前記ＩＣ部の第２端子との間に延在し、In plan view, the second conductive layer extends between the second end of the first conductive layer and the second terminal of the IC unit,
前記第２導電層の前記第３端部とは反対側の第４端部は、前記ＩＣ部の第２端子に接続され、A fourth end of the second conductive layer opposite to the third end is connected to a second terminal of the IC portion;
前記ＩＣ部は薄膜トランジスタを有し、The IC part has a thin film transistor,
前記薄膜トランジスタは、ゲート電極層と、ゲート絶縁層と、チャネル領域用の半導体層と、ソース・ドレイン電極層とを有し、The thin film transistor has a gate electrode layer, a gate insulating layer, a semiconductor layer for a channel region, and a source / drain electrode layer,
前記第１導電層および前記第２導電層のうちの一方は、前記ゲート電極層と同層に形成され、One of the first conductive layer and the second conductive layer is formed in the same layer as the gate electrode layer,
前記第１導電層および前記第２導電層のうちの他方は、前記ソース・ドレイン電極層と同層に形成され、The other of the first conductive layer and the second conductive layer is formed in the same layer as the source / drain electrode layer,
前記第１導電層と前記第２導電層とは、前記基板の主面に垂直な方向に前記第１絶縁層を介して重なる重なり部を有し、The first conductive layer and the second conductive layer have an overlapping portion that overlaps with the first insulating layer in a direction perpendicular to the main surface of the substrate,
前記第１導電層と前記第２導電層とは、前記重なり部における幅が、他の部分の幅よりも小さいことを特徴とする半導体装置。The semiconductor device according to claim 1, wherein the first conductive layer and the second conductive layer have a width at the overlapping portion smaller than a width of another portion.
前記第１絶縁層が、前記薄膜トランジスタの前記ゲート絶縁層と同層であることを特徴とする半導体装置。The semiconductor device, wherein the first insulating layer is the same layer as the gate insulating layer of the thin film transistor.
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