JP5819489B2

JP5819489B2 - Semiconductor device

Info

Publication number: JP5819489B2
Application number: JP2014138696A
Authority: JP
Inventors: 基嗣奥島
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2014-07-04
Filing date: 2014-07-04
Publication date: 2015-11-24
Anticipated expiration: 2030-02-23
Also published as: JP2014179662A

Description

本発明は、半導体装置に関し、特に、半導体装置の静電保護回路の構成に関する。 The present invention relates to a semiconductor device, and more particularly to a configuration of an electrostatic protection circuit of a semiconductor device.

半導体装置は、電源電圧を供給する電源系が異なる複数の回路が同一のチップに集積化されて構成されることがある。このような場合、一般に、異なる電源系から電源電圧が供給される複数の電源パッドと、それぞれに対応して設けられた複数の接地パッドとが半導体装置に設けられる。 A semiconductor device may be configured by integrating a plurality of circuits having different power supply systems for supplying a power supply voltage on the same chip. In such a case, generally, a plurality of power supply pads to which a power supply voltage is supplied from different power supply systems and a plurality of ground pads provided corresponding to each of them are provided in the semiconductor device.

また、半導体装置には、一般に、外部パッドに印加されるＥＳＤ（electrostatic discharge）サージに対して内部回路を保護するために静電保護回路が搭載される。上述のような、電源電圧が異なる複数の回路が同一のチップに集積化された半導体装置では、電源パッドと接地パッドの対のそれぞれの間にＥＳＤ保護素子が接続され、これにより、ＥＳＤサージに対する内部回路の保護が行われる。 In general, an electrostatic protection circuit is mounted on a semiconductor device in order to protect an internal circuit against an ESD (electrostatic discharge) surge applied to an external pad. In a semiconductor device in which a plurality of circuits having different power supply voltages are integrated on the same chip as described above, an ESD protection element is connected between each pair of a power supply pad and a ground pad, thereby preventing an ESD surge. The internal circuit is protected.

図１Ａは、電源系が異なる複数の回路と、それらを保護するための静電保護回路とを備えた半導体装置の構成の一般的な構成の例を示す回路図である。図１Ａの半導体装置は、第１電源パッド１１１と、第１接地パッド１１２と、第１電源線１１３と、第１接地線１１４と、出力回路１１５と、第２電源パッド１２１と、第２接地パッド１２２と、第２電源線１２３と、第２接地線１２４と、入力回路１２５とを備えている。出力回路１１５は、出力トランジスタとしてＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とを備えており、入力回路１２５は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備えている。出力回路１１５と入力回路１２５とは、異なる電源系から電源電圧が供給される回路の間で信号を伝送するインターフェースを構成しており、信号線１２０で接続されている。 FIG. 1A is a circuit diagram illustrating an example of a general configuration of a semiconductor device including a plurality of circuits having different power supply systems and an electrostatic protection circuit for protecting them. 1A includes a first power supply pad 111, a first ground pad 112, a first power supply line 113, a first ground line 114, an output circuit 115, a second power supply pad 121, and a second ground. A pad 122, a second power supply line 123, a second ground line 124, and an input circuit 125 are provided. The output circuit 115 includes a PMOS transistor P3 and an NMOS transistor N3 as output transistors, and the input circuit 125 includes a PMOS transistor P1 and an NMOS transistor N1. The output circuit 115 and the input circuit 125 constitute an interface for transmitting a signal between circuits to which a power supply voltage is supplied from different power supply systems, and are connected by a signal line 120.

通常動作を行う場合、第１電源パッド１１１には第１の電源電圧ＶＤＤ１が供給され、第１接地パッド１１２には接地電圧が供給される。出力回路１１５及びそれに接続される内部回路（図示されない）は、第１の電源電圧ＶＤＤ１で動作する。一方、第２電源パッド１２１には第２の電源電圧ＶＤＤ２が供給され、第２接地パッド１２２には接地電圧が供給される。入力回路１２５及びそれに接続される内部回路（図示されない）は、第２の電源電圧ＶＤＤ２で動作する。 When performing normal operation, the first power supply pad 111 is supplied with the first power supply voltage VDD1, and the first ground pad 112 is supplied with the ground voltage. The output circuit 115 and an internal circuit (not shown) connected thereto operate with the first power supply voltage VDD1. On the other hand, the second power supply voltage 121 is supplied to the second power supply pad 121, and the ground voltage is supplied to the second ground pad 122. The input circuit 125 and an internal circuit (not shown) connected to the input circuit 125 operate with the second power supply voltage VDD2.

ＥＳＤサージに対する保護のために、ＥＳＤ保護素子１１６、１２６と、保護ダイオード対Ｄ１とが設けられている。ＥＳＤ保護素子１１６は、第１電源線１１３と第１接地線１１４の間に接続され、ＥＳＤ保護素子１２６は、第２電源線１２３と第２接地線１２４の間に接続されている。保護ダイオード対Ｄ１は、第１接地線１１４と第２接地線１２４の間に設けられている。通常動作時には、第１接地線１１４と第２接地線１２４とは、保護ダイオード対Ｄ１によって電気的に分離される。ＥＳＤ保護素子１１６、１２６、保護ダイオード対Ｄ１は、第１電源パッド１１１、第１接地パッド１１２、第２電源パッド１２１、及び第２接地パッド１２２にＥＳＤサージが印加されたときにそのＥＳＤサージを放電する経路となり、これにより、出力回路１１５、入力回路１２５及び他の回路を保護する役割を有している。 For protection against an ESD surge, ESD protection elements 116 and 126 and a protection diode pair D1 are provided. The ESD protection element 116 is connected between the first power supply line 113 and the first ground line 114, and the ESD protection element 126 is connected between the second power supply line 123 and the second ground line 124. The protection diode pair D 1 is provided between the first ground line 114 and the second ground line 124. During normal operation, the first ground line 114 and the second ground line 124 are electrically separated by the protective diode pair D1. The ESD protection elements 116 and 126 and the protection diode pair D1 generate an ESD surge when an ESD surge is applied to the first power supply pad 111, the first ground pad 112, the second power supply pad 121, and the second ground pad 122. This becomes a discharge path, thereby protecting the output circuit 115, the input circuit 125, and other circuits.

ＥＳＤ保護素子１１６、１２６として使用される典型的な素子は、オフトランジスタである。オフトランジスタとは、通常動作時に当該トランジスタがオフ状態になるようにゲートの電位が固定されたＭＯＳトランジスタのことであり、寄生バイポーラ動作によってＥＳＤサージを放電する。一般には、オフトランジスタとしてＮＭＯＳトランジスタが使用される場合には当該ＮＭＯＳトランジスタのドレインが電源線に接続され、ソースとゲートとが接地線に接続される。一方、オフトランジスタとしてＰＭＯＳトランジスタが使用される場合には当該ＰＭＯＳトランジスタのドレインが接地線に接続され、ゲートとソースが電源線に接続される。オフトランジスタは、そのドレインにＥＳＤサージが印加されると、寄生バイポーラ動作によってＥＳＤサージを放電する。このような原理により、オフトランジスタは、ＥＳＤ保護素子として有効に機能する。 A typical element used as the ESD protection elements 116 and 126 is an off-transistor. An off transistor is a MOS transistor whose gate potential is fixed so that the transistor is turned off during normal operation, and discharges an ESD surge by a parasitic bipolar operation. In general, when an NMOS transistor is used as an off transistor, the drain of the NMOS transistor is connected to a power supply line, and the source and gate are connected to a ground line. On the other hand, when a PMOS transistor is used as the off transistor, the drain of the PMOS transistor is connected to the ground line, and the gate and source are connected to the power supply line. When an ESD surge is applied to its drain, the off transistor discharges the ESD surge by a parasitic bipolar operation. Based on such a principle, the off-transistor functions effectively as an ESD protection element.

図１Ａのような回路構成において発明者が注目する破壊モードは、互いに電源系統に属するパッド間にＥＳＤサージが印加された場合の破壊モードである。第１電源パッド１１１、第１接地パッド１１２、第２電源パッド１２１、及び第２接地パッド１２２に外部回路が接続されず、電源電圧が供給されない場合には、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３のゲートがフローティングであり、したがって、ＰＭＯＳトランジスタＰ３又はＮＭＯＳトランジスタＮ３がオン状態になることがある。 In the circuit configuration as shown in FIG. 1A, the inventor's destruction mode is a destruction mode when an ESD surge is applied between pads belonging to the power supply system. When an external circuit is not connected to the first power pad 111, the first ground pad 112, the second power pad 121, and the second ground pad 122 and no power supply voltage is supplied, the gates of the PMOS transistor P3 and the NMOS transistor N3 Is floating, and therefore the PMOS transistor P3 or the NMOS transistor N3 may be turned on.

このような状態で、第１電源パッド１１１と第２接地パッド１２２の間に、第２接地パッド１２２を基準として正極性のＥＳＤサージが第１電源パッド１１１に印加されると、図１Ａに示されているように、第１電源線１１３、ＰＭＯＳトランジスタＰ３、及び、信号線１２０を経由して入力回路１２５のＮＭＯＳトランジスタＮ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ１}が印加される。このストレス電圧Ｖ_{ｓｔｒｅｓｓ１}は、ＥＳＤ保護素子１１６のクランプ電圧Ｖ_ＥＳＤ１と保護ダイオード対Ｄ１のクランプ電圧Ｖ_ＥＳＤ２との和になるため相当に高く、ＮＭＯＳトランジスタＮ１が破壊される恐れがある。 In this state, when a positive ESD surge is applied between the first power pad 111 and the second ground pad 122 with reference to the second ground pad 122, the first power pad 111 is shown in FIG. 1A. As shown, the stress voltage V _stress1 is applied between the gate and the source of the NMOS transistor N1 of the input circuit 125 via the first power supply line 113, the PMOS transistor P3, and the signal line 120. The stress voltage _{V stress1} is considerably to become a sum of the clamp voltage _{V ESD2} clamp voltage _{V ESD1} the protection diode pair D1 of the ESD protection element 116 increases, there is a possibility that the NMOS transistor N1 is destroyed.

また、図１Ｂに示されているように、第１電源パッド１１１と第２電源パッド１２１の間に、第２電源パッド１２１を基準として正極性のＥＳＤサージが第１電源パッド１１１に印加されると、第１電源線１１３、ＰＭＯＳトランジスタＰ３、及び、信号線１２０を経由して入力回路１２５のＮＭＯＳトランジスタＮ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ１}が印加され、ＰＭＯＳトランジスタＰ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が印加される。このとき、ＮＭＯＳトランジスタＮ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}は、ＥＳＤ保護素子１１６のクランプ電圧Ｖ_ＥＳＤ１と保護ダイオード対Ｄ１のクランプ電圧Ｖ_ＥＳＤ２との和になり、また、ＰＭＯＳトランジスタＰ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}は、上述のクランプ電圧Ｖ_ＥＳＤ１、Ｖ_ＥＳＤ２とＥＳＤ保護素子１２６のクランプ電圧Ｖ_ＥＳＤ３の和になり、いずれも相当に高い。したがって、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１が破壊される恐れがある。 Also, as shown in FIG. 1B, a positive ESD surge is applied to the first power supply pad 111 between the first power supply pad 111 and the second power supply pad 121 with the second power supply pad 121 as a reference. The stress voltage V _stress1 is applied between the gate and source of the NMOS transistor N1 of the input circuit 125 via the first power supply line 113, the PMOS transistor P3, and the signal line 120, and between the gate and source of the PMOS transistor P1. A stress voltage V _stress2 is applied to. At this time, the stress voltage _{V stress1} applied to the NMOS transistor N1 is the sum of the clamp voltage _{V ESD2} clamp voltage _{V ESD1} the protection diode pair D1 of the ESD protection device 116, also be applied to PMOS transistor P1 stress voltage _{V Stress2} is the sum of the clamp voltage _{V ESD3} clamp voltage _V _{ESD1, V ESD2} the ESD protection device 126 described above, both significantly higher. Therefore, the NMOS transistor N1 and the PMOS transistor P1 may be destroyed.

更に、第２電源パッド１２１と第１電源パッド１１１との間に、第１電源パッド１１１を基準として正極性のＥＳＤサージが第２電源パッド１２１に印加された場合、及び、第２電源パッド１２１と第１接地パッド１１２との間に、第１接地パッド１１２を基準として正極性のＥＳＤサージが第２電源パッド１２１に印加された場合も同様である。第１電源パッド１１１を基準として正極性のＥＳＤサージが第２電源パッド１２１に印加された場合、ＮＭＯＳトランジスタＮ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}はクランプ電圧Ｖ_ＥＳＤ１、Ｖ_ＥＳＤ２との和になり、また、ＰＭＯＳトランジスタＰ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}はクランプ電圧Ｖ_ＥＳＤ１、Ｖ_ＥＳＤ２、Ｖ_ＥＳＤ３の和になり、いずれも相当に高い。したがって、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１が破壊される恐れがある。加えて、第１接地パッド１１２を基準として正極性のＥＳＤサージが第２電源パッド１２１に印加された場合には、ＰＭＯＳトランジスタＰ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}はクランプ電圧Ｖ_ＥＳＤ２、Ｖ_ＥＳＤ３の和になり、ＰＭＯＳトランジスタＰ１が破壊される恐れがある。 Further, when a positive ESD surge is applied to the second power supply pad 121 between the second power supply pad 121 and the first power supply pad 111 with reference to the first power supply pad 111, and the second power supply pad 121. The same applies when a positive ESD surge is applied to the second power supply pad 121 with the first ground pad 112 as a reference between the first power supply pad 121 and the first ground pad 112. If ESD surge positive first power pad 111 as a reference is applied to the second power supply pad 121, the stress voltage _{V stress1} applied to the NMOS transistor N1 is the sum of the clamp voltage _V _{ESD1, V ESD2,} Further, the stress voltage _{V Stress2} applied to PMOS transistor P1 is the sum of the clamp voltage _{_{_{V ESD1, V ESD2, V ESD3}}} , both significantly higher. Therefore, the NMOS transistor N1 and the PMOS transistor P1 may be destroyed. In addition, ESD surge positive first ground pad 112 as a reference when it is applied to the second power supply pad 121, the stress voltage _{V Stress2} applied to PMOS transistor P1 of the clamp voltage _V _{ESD2, V ESD3} As a result, the PMOS transistor P1 may be destroyed.

発明者の検討によれば、このような破壊モードによるＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１の破壊を防止することが重要である。 According to the inventors' investigation, it is important to prevent the destruction of the NMOS transistor N1 and the PMOS transistor P1 due to such a destruction mode.

特に、ＥＳＤ保護素子１１６、１２６としてオフトランジスタが用いられる場合には、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１のゲート−ソース間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１、}Ｖ_{ｓｔｒｅｓｓ２}の増大の問題はより深刻になる。なぜなら、近年はＭＯＳトランジスタの微細化が進み、ＭＯＳトランジスタの破壊電圧Ｖ_ＢＤが低減する一方で、寄生バイポーラ動作が実行される動作電圧（クランプ電圧Ｖ_{ｃｌａｍｐ}）は低減しないからである。図２は、ゲート絶縁膜の破壊電圧Ｖ_ＢＤと、ＮＭＯＳトランジスタが寄生バイポーラ動作をする場合のクランプ電圧Ｖ_{ｃｌａｍｐ}（寄生バイポーラ動作による放電が行われている間の電圧）の関係を示すグラフである。破壊電圧Ｖ_ＢＤがゲート絶縁膜の膜厚の減少と共に急激に減少する一方でクランプ電圧Ｖ_{ｃｌａｍｐ}は下がらない。これは、ＭＯＳトランジスタの微細化が進むと、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１の破壊電圧Ｖ_ＢＤが低減する一方、ＥＳＤ保護素子１１６、１２６が動作する動作電圧は低減せず、設計ウィンドウが小さくなることを意味している。 In particular, when off transistors are used as the ESD protection elements 116 and 126, the problem of an increase in the stress voltages V _{stress1 and} V _stress2 applied between the gate and source of the NMOS transistor N1 and the PMOS transistor P1 becomes more serious. . This is because, in recent years, miniaturization of MOS transistors has progressed, and the breakdown voltage V _BD of the MOS transistors is reduced, while the operating voltage (clamp voltage V _clamp ) at which the parasitic bipolar operation is performed is not reduced. FIG. 2 is a graph showing the relationship between the breakdown voltage _VBD of the gate insulating film and the clamp voltage _Vclamp (voltage during discharge due to the parasitic bipolar operation) when the NMOS transistor performs the parasitic bipolar operation. . The breakdown voltage _VBD decreases rapidly with a decrease in the thickness of the gate insulating film, while the clamp voltage _Vclamp does not decrease. This is because when the miniaturization of the MOS transistor advances, the breakdown voltage _{VBD of} the NMOS transistor N1 and the PMOS transistor P1 decreases, while the operating voltage at which the ESD protection elements 116 and 126 operate does not decrease and the design window becomes small. It means that.

このような問題を解決する一つの手法として、サイリスタをＥＳＤ保護素子として使用するとともに、低電圧で動作するトリガ素子によってトリガ電流を供給する回路構成が知られている（特許文献１、非特許文献１参照）。トリガ素子として、通常のＭＯＳ動作によってトリガ電流を供給するＰＭＯＳトランジスタを用いれば、ＥＳＤ保護素子の動作電圧を低減することができる。 As one technique for solving such a problem, a circuit configuration is known in which a thyristor is used as an ESD protection element and a trigger current is supplied by a trigger element that operates at a low voltage (Patent Document 1, Non-Patent Document). 1). If a PMOS transistor that supplies a trigger current by a normal MOS operation is used as the trigger element, the operating voltage of the ESD protection element can be reduced.

特開２００８−２１８８８６号公報JP 2008-218886 A

EOS/ESD Symposium 07-376, “A Low-Leakage SCR Design Using Trigger-PMOS Modulations for ESD Protection”,EOS / ESD Symposium 07-376, “A Low-Leakage SCR Design Using Trigger-PMOS Modulations for ESD Protection”,

しかしながら、発明者の検討によれば、図１Ａ、図１Ｂの回路構成におけるＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１の破壊の問題は、ＥＳＤ保護素子の動作電圧の低減のみでは解決できない。具体的には、図１Ａ、図１Ｂの回路構成では、ＥＳＤサージが印加されたときにストレス電圧Ｖ_{ｓｔｒｅｓｓ１}又はＶ_{ｓｔｒｅｓｓ２}が、そのまま保護対象の素子であるＮＭＯＳトランジスタＮ１、又は、ＰＭＯＳトランジスタＰ１のゲート−ソース間に印加される。このため、ＥＳＤ保護素子１１６、１２６、及び保護ダイオード対Ｄ１が十分に機能しないと、ソース−ゲート間へのストレス電圧Ｖ_{ｓｔｒｅｓｓ１}、Ｖ_{ｓｔｒｅｓｓ２}の印加により、ＮＭＯＳトランジスタＮ１又はＰＭＯＳトランジスタＰ１が破壊される可能性がある。このような問題は、通常のＭＯＳ動作を行うＰＭＯＳトランジスタによってサイリスタにトリガ電流を供給する構成のＥＳＤ保護素子によって動作電圧を低減しても、解決されない。 However, according to the inventor's study, the problem of destruction of the NMOS transistor N1 and the PMOS transistor P1 in the circuit configurations of FIGS. 1A and 1B cannot be solved only by reducing the operating voltage of the ESD protection element. Specifically, in the circuit configurations of FIGS. 1A and 1B, when an ESD surge is applied, the stress voltage V _stress1 or V _stress2 is directly applied to the gate of the NMOS transistor N1 or the PMOS transistor P1, which is an element to be protected. -Applied between sources. Therefore, if the ESD protection elements 116 and 126 and the protection diode pair D1 do not sufficiently function, the NMOS transistor N1 or the PMOS transistor P1 is destroyed by applying the stress voltages V _stress1 and V _stress2 between the source and the gate. there is a possibility. Such a problem cannot be solved even if the operating voltage is reduced by the ESD protection element configured to supply the trigger current to the thyristor by the PMOS transistor that performs the normal MOS operation.

本発明の一の観点では、半導体装置が、第１電源電圧が供給される第１電源パッドと、第１電源パッドに接続される第１電源線と、第１接地線と、第１電源電圧の供給を受けて動作する出力回路と、第２電源電圧が供給される第２電源パッドと、第２電源パッドに接続される第２電源線と、第２接地線と、出力回路の出力端に接続される信号線と、入力端が信号線に接続されて出力回路から信号を受け取り、且つ、第２電源電圧の供給を受けて動作する入力回路と、第１電源パッドと第１接地線の間、第１接地線と第２接地線の間、及び第２接地線と第２電源パッドの間に放電経路を提供するように構成された放電経路を提供するメイン保護回路部と、サブ保護回路部とを備える。出力回路は、第１電源線と信号線の間に設けられ、抵抗素子として機能し得る回路素子を含む。サブ保護回路部は、ソースが信号線に接続され、ドレインが第２接地線に接続され、ゲートとバックゲートが第２電源線に接続された第１ＰＭＯＳトランジスタを備える。 In one aspect of the present invention, a semiconductor device includes a first power supply pad to which a first power supply voltage is supplied, a first power supply line connected to the first power supply pad, a first ground line, and a first power supply voltage. An output circuit that operates in response to the supply of power, a second power supply pad to which a second power supply voltage is supplied, a second power supply line connected to the second power supply pad, a second ground line, and an output terminal of the output circuit A signal line connected to the input line, an input circuit whose input terminal is connected to the signal line and receives a signal from the output circuit and receives the supply of the second power supply voltage, and a first power supply pad and a first ground line A main protection circuit unit providing a discharge path configured to provide a discharge path between the first ground line and the second ground line and between the second ground line and the second power supply pad; A protection circuit unit. The output circuit includes a circuit element that is provided between the first power supply line and the signal line and can function as a resistance element. The sub-protection circuit unit includes a first PMOS transistor having a source connected to the signal line, a drain connected to the second ground line, and a gate and a back gate connected to the second power supply line.

このような構成では、正極性のＥＳＤサージが第１電源パッドに印加されたときに、サブ保護回路部の第１ＰＭＯＳトランジスタが比較的低い電圧（ＭＯＳトランジスタの閾値電圧程度の電圧）で動作し、この第１ＰＭＯＳトランジスタと出力回路の上記回路素子とを通る放電経路が形成される。この放電経路に放電電流が流れると、上記回路素子における電圧降下によって入力回路に印加されるストレス電圧が低減され、入力回路が有効に保護される。 In such a configuration, when a positive ESD surge is applied to the first power supply pad, the first PMOS transistor of the sub protection circuit unit operates at a relatively low voltage (a voltage about the threshold voltage of the MOS transistor), A discharge path passing through the first PMOS transistor and the circuit element of the output circuit is formed. When a discharge current flows through this discharge path, the stress voltage applied to the input circuit is reduced by the voltage drop in the circuit element, and the input circuit is effectively protected.

本発明の他の観点では、半導体装置が、第１電源電圧が供給される第１電源パッドと、第１電源パッドに接続される第１電源線と、第１接地線と、第１電源電圧の供給を受けて動作する出力回路と、第２電源電圧が供給される第２電源パッドと、第２電源パッドに接続される第２電源線と、第２接地線と、出力回路の出力端に接続される信号線と、入力端が信号線に接続されて出力回路から信号を受け取り、且つ、第２電源電圧の供給を受けて動作する入力回路と、第１電源パッドと第１接地線の間、第１接地線と第２接地線の間、及び第２接地線と第２電源パッドの間に放電経路を提供するように構成されたメイン保護回路部と、サブ保護回路部とを備えている。出力回路は、第１電源線と信号線の間に設けられ、抵抗素子として機能し得る回路素子を含む。サブ保護回路部は、ソースが信号線に接続され、ドレインが第２電源線に接続され、ゲートとバックゲートが第２接地線に接続された第１ＮＭＯＳトランジスタを備える。 In another aspect of the present invention, a semiconductor device includes a first power supply pad to which a first power supply voltage is supplied, a first power supply line connected to the first power supply pad, a first ground line, and a first power supply voltage. An output circuit that operates in response to the supply of power, a second power supply pad to which a second power supply voltage is supplied, a second power supply line connected to the second power supply pad, a second ground line, and an output terminal of the output circuit A signal line connected to the input line, an input circuit whose input terminal is connected to the signal line and receives a signal from the output circuit and receives the supply of the second power supply voltage, and a first power supply pad and a first ground line A main protection circuit unit configured to provide a discharge path between the first ground line and the second ground line, and between the second ground line and the second power supply pad, and a sub protection circuit unit. I have. The output circuit includes a circuit element that is provided between the first power supply line and the signal line and can function as a resistance element. The sub protection circuit unit includes a first NMOS transistor having a source connected to the signal line, a drain connected to the second power supply line, and a gate and a back gate connected to the second ground line.

このような構成では、正極性のＥＳＤサージが第２電源パッドに印加されたときに、サブ保護回路部の第１ＮＭＯＳトランジスタが比較的低い電圧（ＭＯＳトランジスタの閾値電圧程度の電圧）で動作し、この第１ＮＭＯＳトランジスタと出力回路の上記回路素子とを通る放電経路が形成される。この放電経路に放電電流が流れると、上記回路素子における電圧降下によって入力回路に印加されるストレス電圧が低減され、入力回路が有効に保護される。 In such a configuration, when a positive ESD surge is applied to the second power supply pad, the first NMOS transistor of the sub protection circuit unit operates at a relatively low voltage (a voltage about the threshold voltage of the MOS transistor), A discharge path is formed through the first NMOS transistor and the circuit element of the output circuit. When a discharge current flows through this discharge path, the stress voltage applied to the input circuit is reduced by the voltage drop in the circuit element, and the input circuit is effectively protected.

本発明によれば、異なる電源系統から電源電圧を供給される出力回路と入力回路とが接続されている半導体装置において、ＥＳＤサージ電圧が出力回路を介して入力回路にそのまま印加されることによって入力回路が破壊されることを有効に抑制することができる。 According to the present invention, in a semiconductor device in which an output circuit supplied with a power supply voltage from a different power supply system and an input circuit are connected, an ESD surge voltage is directly applied to the input circuit via the output circuit. The destruction of the circuit can be effectively suppressed.

静電保護回路を搭載した半導体装置の一般的な構成の例を示す回路図である。It is a circuit diagram which shows the example of the general structure of the semiconductor device carrying an electrostatic protection circuit. 図１Ａの半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。1B is a circuit diagram showing an operation of the semiconductor device of FIG. 1A when an ESD surge is applied. FIG. ゲート絶縁膜の破壊電圧Ｖ_ＢＤと、ＮＭＯＳトランジスタが寄生バイポーラ動作をする場合のクランプ電圧Ｖ_{ｃｌａｍｐ}の関係を示すグラフである。It is a graph which shows the relationship between the breakdown voltage _VBD of a gate insulating film, and the clamp voltage _Vclamp when an NMOS transistor performs a parasitic bipolar operation. 本発明の第１の実施形態の半導体装置の構成を示す回路図である。1 is a circuit diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention. 第１の実施形態の半導体装置の通常動作時の動作を示す回路図である。FIG. 3 is a circuit diagram showing an operation during normal operation of the semiconductor device of the first embodiment. 第１の実施形態の半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。It is a circuit diagram which shows operation | movement when an ESD surge is applied of the semiconductor device of 1st Embodiment. 第１の実施形態の半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。It is a circuit diagram which shows operation | movement when an ESD surge is applied of the semiconductor device of 1st Embodiment. 本発明の第２の実施形態の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the semiconductor device of the 2nd Embodiment of this invention. 本発明の第３の実施形態の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the semiconductor device of the 3rd Embodiment of this invention. 本発明の第３の実施形態の半導体装置の他の構成を示す回路図である。It is a circuit diagram which shows the other structure of the semiconductor device of the 3rd Embodiment of this invention. 本発明の第４の実施形態の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the semiconductor device of the 4th Embodiment of this invention. 第４の実施形態の半導体装置の通常動作時の動作を示す回路図である。It is a circuit diagram which shows the operation | movement at the time of normal operation | movement of the semiconductor device of 4th Embodiment. 第４の実施形態の半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。It is a circuit diagram which shows operation | movement when an ESD surge is applied of the semiconductor device of 4th Embodiment. 第４の実施形態の半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。It is a circuit diagram which shows operation | movement when an ESD surge is applied of the semiconductor device of 4th Embodiment. 本発明の第４の実施形態の半導体装置の他の構成を示す回路図である。It is a circuit diagram which shows the other structure of the semiconductor device of the 4th Embodiment of this invention. 本発明の第４の実施形態の半導体装置の更に他の構成を示す回路図である。It is a circuit diagram which shows the further another structure of the semiconductor device of the 4th Embodiment of this invention. 本発明の第４の実施形態の半導体装置の更に他の構成を示す回路図である。It is a circuit diagram which shows the further another structure of the semiconductor device of the 4th Embodiment of this invention.

第１の実施形態：
図３は、本発明の第１の実施形態の半導体装置の構成、特に、当該半導体装置に集積化された静電保護回路の構成を示す回路図である。本実施形態の半導体装置は、第１電源パッド１１と、第１接地パッド１２と、第１電源線１３と、第１接地線１４と、出力回路１５と、第２電源パッド２１と、第２接地パッド２２と、第２電源線２３と、第２接地線２４と、入力回路２５とを備えている。 First embodiment:
FIG. 3 is a circuit diagram showing a configuration of the semiconductor device according to the first embodiment of the present invention, particularly, a configuration of an electrostatic protection circuit integrated in the semiconductor device. The semiconductor device of the present embodiment includes a first power pad 11, a first ground pad 12, a first power line 13, a first ground line 14, an output circuit 15, a second power pad 21, and a second power pad. A ground pad 22, a second power supply line 23, a second ground line 24, and an input circuit 25 are provided.

通常動作を行う場合、第１電源パッド１１には第１の電源電圧ＶＤＤ１が供給され、第１接地パッド１２には接地電圧が供給される。出力回路１５及びそれに接続される内部回路（図示されない）は、第１の電源電圧ＶＤＤ１で動作する。一方、第２電源パッド２１には第２の電源電圧ＶＤＤ２が供給され、第２接地パッド２２には接地電圧が供給される。入力回路２５及びそれに接続される内部回路（図示されない）は、第２の電源電圧ＶＤＤ２で動作する。ここで、電源電圧ＶＤＤ２は、電源電圧ＶＤＤ１と異なる場合もある。出力回路１５と入力回路２５とは、異なる電源系統から電源電圧が供給される回路の間で信号を伝送するインターフェースを構成しており、出力回路１５の出力端が信号線２０を介して入力回路２５の入力端に接続されている。 In the normal operation, the first power supply pad 11 is supplied with the first power supply voltage VDD1, and the first ground pad 12 is supplied with the ground voltage. The output circuit 15 and an internal circuit (not shown) connected to the output circuit 15 operate with the first power supply voltage VDD1. On the other hand, the second power supply pad 21 is supplied with the second power supply voltage VDD2, and the second ground pad 22 is supplied with the ground voltage. The input circuit 25 and an internal circuit (not shown) connected thereto operate with the second power supply voltage VDD2. Here, the power supply voltage VDD2 may be different from the power supply voltage VDD1. The output circuit 15 and the input circuit 25 constitute an interface for transmitting a signal between circuits to which power supply voltage is supplied from different power supply systems, and the output terminal of the output circuit 15 is connected to the input circuit via the signal line 20. 25 are connected to the input terminals.

出力回路１５は、信号線２０をＧＮＤ１電位からＶＤＤ１電位までの所望の電位に駆動する回路であり、ＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ３とを備えている。ＰＭＯＳトランジスタＰ３は、そのソースが第１電源線１３に接続され、ドレインが信号線２０に接続される。ＮＭＯＳトランジスタＮ３は、そのソースが第１接地線１４に接続され、ドレインが信号線２０に接続される。ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のゲートは、第１の電源電圧ＶＤＤ１で動作する内部回路（図示されない）に接続される信号線１７に共通に接続されており、出力回路１５は、当該内部回路から供給される制御電圧に応じて信号線２０を駆動する。 The output circuit 15 is a circuit that drives the signal line 20 to a desired potential from the GND1 potential to the VDD1 potential, and includes a PMOS transistor P3 and an NMOS transistor N3. The PMOS transistor P3 has a source connected to the first power supply line 13 and a drain connected to the signal line 20. The NMOS transistor N 3 has a source connected to the first ground line 14 and a drain connected to the signal line 20. The gates of the PMOS transistor P3 and the NMOS transistor N3 are connected in common to a signal line 17 connected to an internal circuit (not shown) that operates at the first power supply voltage VDD1, and the output circuit 15 is connected to the internal circuit from the internal circuit. The signal line 20 is driven according to the supplied control voltage.

一方、入力回路２５は、信号線２０を介して出力回路１５から信号を受け取る回路であり、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備えている。ＰＭＯＳトランジスタＰ１は、そのソースが第２電源線２３に接続され、ドレインが内部回路（図示されない）に接続される信号線２７に接続される。一方、ＮＭＯＳトランジスタＮ１は、そのソースが第２接地線２４に接続され、ドレインが信号線２７に接続される。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のゲートは、信号線２０に共通に接続されている。入力回路２５は、信号線２０を介して出力回路１５から受け取った信号に応答して、内部回路（図示されない）に接続される信号線２７を駆動する。 On the other hand, the input circuit 25 is a circuit that receives a signal from the output circuit 15 via the signal line 20, and includes a PMOS transistor P1 and an NMOS transistor N1. The PMOS transistor P1 has a source connected to the second power supply line 23 and a drain connected to a signal line 27 connected to an internal circuit (not shown). On the other hand, the NMOS transistor N1 has a source connected to the second ground line 24 and a drain connected to the signal line 27. The gates of the PMOS transistor P1 and the NMOS transistor N1 are connected to the signal line 20 in common. The input circuit 25 drives a signal line 27 connected to an internal circuit (not shown) in response to a signal received from the output circuit 15 via the signal line 20.

ＥＳＤサージに対する保護のために、メインＥＳＤ保護素子１６、２６と、保護ダイオード対Ｄ１と、ＰＭＯＳトランジスタＰ２とが設けられている。メインＥＳＤ保護素子１６は、第１電源線１３と第１接地線１４の間に接続され、メインＥＳＤ保護素子２６は、第２電源線２３と第２接地線２４の間に接続されている。保護ダイオード対Ｄ１は、第１接地線１４と第２接地線２４の間に設けられており、ＥＳＤ保護素子として機能する。本実施形態では、保護ダイオード対Ｄ１は、互いに逆方向に接続された２つのダイオードで構成されている。加えて、保護ダイオード対Ｄ１は、通常動作時に第１接地線１４と第２接地線２４とを電気的に分離する機能も有している。 For protection against ESD surges, main ESD protection elements 16, 26, a protection diode pair D1, and a PMOS transistor P2 are provided. The main ESD protection element 16 is connected between the first power supply line 13 and the first ground line 14, and the main ESD protection element 26 is connected between the second power supply line 23 and the second ground line 24. The protection diode pair D1 is provided between the first ground line 14 and the second ground line 24, and functions as an ESD protection element. In the present embodiment, the protection diode pair D1 is composed of two diodes connected in opposite directions. In addition, the protection diode pair D1 also has a function of electrically separating the first ground line 14 and the second ground line 24 during normal operation.

メインＥＳＤ保護素子１６、２６及び保護ダイオード対Ｄ１は、第１電源パッド１１、第１接地パッド１２、第２電源パッド２１、及び第２接地パッド２２にＥＳＤサージが印加されたときに時に主として放電電流を流す役割を有するメイン保護回路部を構成している。メインＥＳＤ保護素子１６、２６、保護ダイオード対Ｄ１は、大電流を流すことができるように構成される。 The main ESD protection elements 16 and 26 and the protection diode pair D1 are mainly discharged when an ESD surge is applied to the first power supply pad 11, the first ground pad 12, the second power supply pad 21, and the second ground pad 22. A main protection circuit unit having a role of flowing current is configured. The main ESD protection elements 16 and 26 and the protection diode pair D1 are configured to allow a large current to flow.

一方、ＰＭＯＳトランジスタＰ２は、入力回路２５のＮＭＯＳトランジスタＮ１に印加されるストレス電圧を緩和する目的で追加的に挿入されるサブＥＳＤ保護素子である。ＰＭＯＳトランジスタＰ２は、ソースが信号線２０に接続され、ドレインが第２接地線２４に接続され、ゲートとバックゲートが第２電源線２３に接続されている。このＰＭＯＳトランジスタＰ２により、第１電源パッド１１と第２接地パッド２２との間で正極性のＥＳＤサージが第１電源パッド１１に印加された時に付加的に放電を行うサブ保護回路部が構成されている。このＰＭＯＳトランジスタＰ２は、メインＥＳＤ保護素子１６及び保護ダイオード対Ｄ１と比較して相対的に小さい電流Ｉ_２ｎｄが流れるように構成される。後述されるように、ＰＭＯＳトランジスタＰ２は、第１電源パッド１１にＥＳＤサージが印加されたときに信号線２０から第２接地線２４に微小な電流Ｉ_２ｎｄを流す経路を提供し、これにより、入力回路２５に印加されるストレス電圧を電圧Ｉ_２ｎｄ×Ｒｐだけ緩和する役割を有している。ここで、Ｒｐは、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐである。 On the other hand, the PMOS transistor P2 is a sub ESD protection element additionally inserted for the purpose of relaxing the stress voltage applied to the NMOS transistor N1 of the input circuit 25. The PMOS transistor P 2 has a source connected to the signal line 20, a drain connected to the second ground line 24, and a gate and a back gate connected to the second power supply line 23. The PMOS transistor P2 forms a sub-protection circuit unit that additionally discharges when a positive ESD surge is applied between the first power supply pad 11 and the second ground pad 22 to the first power supply pad 11. ing. The PMOS transistor P2 is configured such that a relatively small current _I2nd flows in comparison with the main ESD protection element 16 and the protection diode pair D1. As will be described later, the PMOS transistor P2 provides a path for passing a minute current I _2nd from the signal line 20 to the second ground line 24 when an ESD surge is applied to the first power supply pad 11, thereby The stress voltage applied to the input circuit 25 is relaxed by a voltage I _2nd × Rp. Here, Rp is the channel resistance Rp of the PMOS transistor P3.

以下では、本実施形態における半導体装置の動作、特に、サブ保護回路部を構成するＰＭＯＳトランジスタＰ２の動作について詳細に説明する。 Hereinafter, the operation of the semiconductor device according to the present embodiment, in particular, the operation of the PMOS transistor P2 constituting the sub protection circuit unit will be described in detail.

まず、通常動作時における動作を説明する。通常動作時においてＰＭＯＳトランジスタＰ２に求められる要求は、ＰＭＯＳトランジスタＰ２がオフされ、且つ、そのオフリーク電流が小さいことである。以下に詳細に述べられるように、図３の回路構成は、このような要求を満足している。 First, the operation during normal operation will be described. The requirement for the PMOS transistor P2 during normal operation is that the PMOS transistor P2 is turned off and its off-leakage current is small. As will be described in detail below, the circuit configuration of FIG. 3 satisfies such a requirement.

具体的には、図４に示されているように、通常動作時においては、第２電源線２３がＶＤＤ２電位に、第２接地線２４がＧＮＤ電位に固定されると共に、信号線２０には、最大でＶＤＤ１電位で最低でＧＮＤ電位の振幅の信号が入力される。ここで、信号線２０の電位は、その最大値が電源電圧ＶＤＤ２より低いか同じであればよい。このような条件を満たせば、ＰＭＯＳトランジスタＰ２はオフされる。 Specifically, as shown in FIG. 4, during the normal operation, the second power supply line 23 is fixed to the VDD2 potential, the second ground line 24 is fixed to the GND potential, and the signal line 20 includes Then, a signal having a maximum amplitude of VDD1 and a minimum amplitude of GND potential is input. Here, the potential of the signal line 20 only needs to be equal to or lower than the maximum value of the power supply voltage VDD2. If such a condition is satisfied, the PMOS transistor P2 is turned off.

通常動作時には、ＰＭＯＳトランジスタＰ２のバックゲートの電位（ＶＤＤ２電位）が、ソースの電位（信号線２０の電位）よりも高いことに留意されたい。これにより、バックゲート効果によってＰＭＯＳトランジスタＰ２の閾値電圧の絶対値が大きくなり、ＰＭＯＳトランジスタＰ２のオフリーク電流が小さくなる。 It should be noted that during normal operation, the back gate potential (VDD2 potential) of the PMOS transistor P2 is higher than the source potential (the potential of the signal line 20). As a result, the absolute value of the threshold voltage of the PMOS transistor P2 increases due to the back gate effect, and the off-leak current of the PMOS transistor P2 decreases.

加えて、ＰＭＯＳトランジスタＰ２のバックゲートが（信号線２０ではなく）第２電源線２３に接続されていることが、高速な信号伝達に寄与していることにも留意されたい。ＰＭＯＳトランジスタＰ２のバックゲートが信号線２０に接続されていると、ＰＭＯＳトランジスタＰ２が形成されているウェルのウェル容量（例えば、ＮウェルとＰ型基板の間の接合容量）が信号線２０から見えるため、高速な信号伝達を妨げてしまう。本実施形態では、ＰＭＯＳトランジスタＰ２のバックゲートが信号線２０ではなく第２電源線２３に接続されているため、ＰＭＯＳトランジスタＰ２が形成されているウェルのウェル容量が第２電源線２３と第２接地線２４の間に存在することになり、高速な信号伝達を妨げない。 In addition, it should be noted that the fact that the back gate of the PMOS transistor P2 is connected to the second power supply line 23 (not the signal line 20) contributes to high-speed signal transmission. When the back gate of the PMOS transistor P2 is connected to the signal line 20, the well capacity of the well in which the PMOS transistor P2 is formed (for example, the junction capacity between the N well and the P-type substrate) can be seen from the signal line 20. Therefore, high-speed signal transmission is hindered. In this embodiment, since the back gate of the PMOS transistor P2 is connected to the second power supply line 23 instead of the signal line 20, the well capacity of the well in which the PMOS transistor P2 is formed is equal to the second power supply line 23 and the second power supply line 23. It exists between the ground lines 24 and does not hinder high-speed signal transmission.

一方、図５Ａは、第２接地パッド２２に対して正極性のＥＳＤサージが第１電源パッド１１に印加された時の動作を示している。この場合、第２電源線２３は電源電圧ＶＤＤ２が与えられず、フローティングであることに留意されたい。図５において、Ｃｘは、第２電源線２３と第２接地線２４の間に、寄生キャパシタとして、或いは意図的に設けられた電源容量である。この電源容量Ｃｘが充電されるまでは、第２電源線２３の電位は上昇しない。 On the other hand, FIG. 5A shows an operation when a positive ESD surge is applied to the first power supply pad 11 with respect to the second ground pad 22. In this case, it should be noted that the second power supply line 23 is not supplied with the power supply voltage VDD2 and is floating. In FIG. 5, Cx is a power supply capacity provided as a parasitic capacitor or intentionally between the second power supply line 23 and the second ground line 24. Until the power supply capacitor Cx is charged, the potential of the second power supply line 23 does not rise.

また、出力回路１５のＰＭＯＳトランジスタＰ３のゲートがフローティングであることにも留意されたい。ＰＭＯＳトランジスタＰ３のゲートがフローティングであると、ＰＭＯＳトランジスタＰ３はターンオンすることがある。上述のように、ＥＳＤサージが第１電源パッド１１に印加された時にＰＭＯＳトランジスタＰ３がターンオンしていると、入力回路２５のＮＭＯＳトランジスタＮ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ１}が印加される。本実施形態の半導体装置は、このストレス電圧Ｖ_{ｓｔｒｅｓｓ１}からＮＭＯＳトランジスタＮ１を保護する動作を行う。したがって、以下では、ＰＭＯＳトランジスタＰ３がターンオンしているものとして動作の説明を行う。 It should also be noted that the gate of the PMOS transistor P3 of the output circuit 15 is floating. If the gate of the PMOS transistor P3 is floating, the PMOS transistor P3 may be turned on. As described above, if the PMOS transistor P3 is turned on when the ESD surge is applied to the first power supply pad 11, the stress voltage V _stress1 is applied between the gate and the source of the NMOS transistor N1 of the input circuit 25. The semiconductor device of this embodiment performs an operation for protecting the NMOS transistor N1 from the stress voltage V _stress1 . Therefore, the operation will be described below assuming that the PMOS transistor P3 is turned on.

第２接地パッド２２に対して正極性のＥＳＤサージが第１電源パッド１１に印加されると、メインＥＳＤ保護素子１６及び保護ダイオード対Ｄ１で放電が行われながら、第１電源線１３と第１接地線１４の間の電圧Ｖ_ＥＳＤ１及び第１接地線１４と第２接地線２４の間の電圧Ｖ_ＥＳＤ２が増大していく。これにともない、信号線２０の電位も上昇していく。信号線２０の電位が上昇する一方で、第２電源線２３は、電源容量ＣｘによりＧＮＤ電位に引っ張られる。したがって、信号線２０の電位が第２電源線２３の電位よりも高くなる。即ち、ＰＭＯＳトランジスタＰ２のソース電位がゲート電位よりも高くなる。信号線２０と第２電源線２３の電位差がＰＭＯＳトランジスタＰ２の閾値電圧Ｖｔを超えると、ＰＭＯＳトランジスタＰ２がターンオンされ、ＭＯＳ動作を行う。 When a positive ESD surge is applied to the first power supply pad 11 with respect to the second ground pad 22, the main ESD protection element 16 and the protection diode pair D1 are discharged while the first power supply line 13 and the first power supply line 11 are connected. the voltage _{V ESD1} and the first ground line 14 between the ground line 14 voltage _{V ESD2} between the second ground line 24 is gradually increased. Along with this, the potential of the signal line 20 also rises. While the potential of the signal line 20 rises, the second power supply line 23 is pulled to the GND potential by the power supply capacitor Cx. Therefore, the potential of the signal line 20 becomes higher than the potential of the second power supply line 23. That is, the source potential of the PMOS transistor P2 becomes higher than the gate potential. When the potential difference between the signal line 20 and the second power supply line 23 exceeds the threshold voltage Vt of the PMOS transistor P2, the PMOS transistor P2 is turned on and performs a MOS operation.

ＰＭＯＳトランジスタＰ２がターンオンされると、第１電源パッド１１から第１電源線１３、ＰＭＯＳトランジスタＰ３、信号線２０及びＰＭＯＳトランジスタＰ２を経由して第２接地線２４に到達する放電経路が形成される。この放電経路に放電電流Ｉ_２ｎｄが流れると、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐにおける電圧降下により、信号線２０の電位が低下し、ＮＭＯＳトランジスタＮ１のソース−ドレイン間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}が電圧Ｉ_２ｎｄ×Ｒｐだけ低減される。即ち、ストレス電圧Ｖ_{ｓｔｒｅｓｓ１}は、電圧Ｖ_ＥＳＤ１＋Ｖ_ＥＳＤ２−Ｉ_２ｎｄ×Ｒｐに低減される。これにより、ＮＭＯＳトランジスタＮ１の破壊が有効に防止される。ここで、ＰＭＯＳトランジスタＰ２を経由する放電経路には少量の放電電流しか流れず、ＥＳＤサージの印加に起因して生成される放電電流の殆どはメインＥＳＤ保護素子１６、保護ダイオード対Ｄ１を経由する放電経路で流れることに留意されたい。 When the PMOS transistor P2 is turned on, a discharge path is formed from the first power supply pad 11 to the second ground line 24 via the first power supply line 13, the PMOS transistor P3, the signal line 20, and the PMOS transistor P2. . When the discharge current I _2nd flows through this discharge path, the potential of the signal line 20 decreases due to the voltage drop in the channel resistance Rp of the PMOS transistor P3, and the stress voltage V _stress1 applied between the source and drain of the NMOS transistor N1 is The voltage is reduced by I _2nd × Rp. That is, the stress voltage _{V stress1} is reduced to the voltage _{_{_{V ESD1 + V ESD2 -I 2nd ×}}} Rp. Thereby, destruction of the NMOS transistor N1 is effectively prevented. Here, only a small amount of discharge current flows through the discharge path passing through the PMOS transistor P2, and most of the discharge current generated due to the application of the ESD surge passes through the main ESD protection element 16 and the protection diode pair D1. Note that it flows in the discharge path.

この動作において、ＰＭＯＳトランジスタＰ２が（寄生バイポーラ動作ではなく）通常のＭＯＳ動作により放電経路を提供することが重要である。ＰＭＯＳトランジスタＰ２がＭＯＳ動作によって動作することにより、ＰＭＯＳトランジスタＰ２が低電圧で動作し、ＮＭＯＳトランジスタＮ１の保護の効果が大きい。オフトランジスタのように寄生バイポーラ動作で放電経路を提供すると、動作電圧が４Ｖ程度と高くなり、ＮＭＯＳトランジスタＮ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}の緩和効果が十分でない。一方、ＰＭＯＳトランジスタＰ２がＭＯＳ動作を行う本実施形態の構成（図３）では、低電圧でＰＭＯＳトランジスタＰ２が動作するため、ストレス電圧Ｖ_{ｓｔｒｅｓｓ１}の緩和効果が大きい。 In this operation, it is important that the PMOS transistor P2 provides a discharge path by a normal MOS operation (not a parasitic bipolar operation). Since the PMOS transistor P2 operates by the MOS operation, the PMOS transistor P2 operates at a low voltage, and the effect of protecting the NMOS transistor N1 is great. When the discharge path is provided by the parasitic bipolar operation like the off transistor, the operating voltage becomes as high as about 4V, and the relaxation effect of the stress voltage V _stress1 applied to the NMOS transistor N1 is not sufficient. On the other hand, in the configuration of the present embodiment in which the PMOS transistor P2 performs the MOS operation (FIG. 3), the PMOS transistor P2 operates at a low voltage, so that the stress voltage V _stress1 has a great relaxation effect.

一方、図５Ｂは、第２電源パッド２１に対して正極性のＥＳＤサージが第１電源パッド１１に印加された時の動作を示している。ここで、上述と同様に、出力回路１５のＰＭＯＳトランジスタＰ３のゲートがフローティングであることに留意されたい。ＰＭＯＳトランジスタＰ３のゲートがフローティングであると、ＰＭＯＳトランジスタＰ３はターンオンすることがある。ＥＳＤサージが第１電源パッド１１に印加された時にＰＭＯＳトランジスタＰ３がターンオンしていると、入力回路２５のＮＭＯＳトランジスタＮ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ１}が印加され、ＰＭＯＳトランジスタＰ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が印加される。本実施形態の半導体装置は、このストレス電圧Ｖ_{ｓｔｒｅｓｓ１}、Ｖ_{ｓｔｒｅｓｓ２}からＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１を保護する動作を行う。 On the other hand, FIG. 5B shows an operation when a positive ESD surge is applied to the first power supply pad 11 with respect to the second power supply pad 21. Here, it should be noted that the gate of the PMOS transistor P3 of the output circuit 15 is floating as described above. If the gate of the PMOS transistor P3 is floating, the PMOS transistor P3 may be turned on. If the PMOS transistor P3 is turned on when the ESD surge is applied to the first power supply pad 11, the stress voltage V _stress1 is applied between the gate and the source of the NMOS transistor N1 of the input circuit 25, and the gate− A stress voltage V _stress2 is applied between the sources. The semiconductor device of this embodiment performs an operation of protecting the NMOS transistor N1 and the PMOS transistor P1 from the stress voltages V _stress1 and V _stress2 .

詳細には、第２電源パッド２１に対して正極性のＥＳＤサージが第１電源パッド１１にＥＳＤサージが印加されると、メインＥＳＤ保護素子１６、保護ダイオード対Ｄ１及びメインＥＳＤ保護素子２６で放電が行われながら、第１電源線１３と第１接地線１４の間の電圧Ｖ_ＥＳＤ１、第１接地線１４と第２接地線２４の間の電圧Ｖ_ＥＳＤ２、及び、第２接地線２４と第２電源線２３の間の電圧Ｖ_ＥＳＤ３が増大していく。これにともない、信号線２０の電位も上昇していく。このとき、第２電源線２３はＧＮＤ電位に維持されるので、信号線２０の電位が第２電源線２３の電位よりも高くなる。即ち、ＰＭＯＳトランジスタＰ２のソース電位がゲート電位よりも高くなる。信号線２０と第２電源線２３の電位差がＰＭＯＳトランジスタＰ２の閾値電圧Ｖｔを超えると、ＰＭＯＳトランジスタＰ２がターンオンされ、ＭＯＳ動作を行う。 Specifically, when an ESD surge having a positive polarity with respect to the second power supply pad 21 is applied to the first power supply pad 11, the main ESD protection element 16, the protection diode pair D 1, and the main ESD protection element 26 are discharged. while been conducted, the voltage _{V ESD1} between the first power supply line 13 and the first ground line 14, the first ground line 14 and the voltage _{V ESD2} between the second ground line 24, and, a second ground line 24 second The voltage V _ESD3 between the two power supply lines 23 increases. Along with this, the potential of the signal line 20 also rises. At this time, since the second power supply line 23 is maintained at the GND potential, the potential of the signal line 20 becomes higher than the potential of the second power supply line 23. That is, the source potential of the PMOS transistor P2 becomes higher than the gate potential. When the potential difference between the signal line 20 and the second power supply line 23 exceeds the threshold voltage Vt of the PMOS transistor P2, the PMOS transistor P2 is turned on and performs a MOS operation.

加えて、サブ保護素子として機能するＰＭＯＳトランジスタＰ２は、ＰＭＯＳトランジスタＰ２のソースＰ型拡散層とバックゲートのＮウェルとの間に形成される寄生ダイオードＤｐによる放電経路も提供する。第２電源パッド２１に対して正極性のＥＳＤサージが第１電源パッド１１にＥＳＤサージが印加された場合、寄生ダイオードＤｐには順方向バイアスが印加されるから、寄生ダイオードＤｐがオンになる。 In addition, the PMOS transistor P2 functioning as a sub-protection element also provides a discharge path by a parasitic diode Dp formed between the source P-type diffusion layer of the PMOS transistor P2 and the N-well of the back gate. When a positive ESD surge is applied to the second power supply pad 21 and an ESD surge is applied to the first power supply pad 11, a forward bias is applied to the parasitic diode Dp, so the parasitic diode Dp is turned on.

ＰＭＯＳトランジスタＰ２がＭＯＳ動作によりターンオンすると第１電源パッド１１から第１電源線１３、ＰＭＯＳトランジスタＰ３、信号線２０及びＰＭＯＳトランジスタＰ２を経由して第２接地線２４に到達する放電経路が形成される。加えて、ＰＭＯＳトランジスタＰ２の寄生ダイオードＤ_Ｐがオンになると、第１電源パッド１１から第１電源線１３、ＰＭＯＳトランジスタＰ３、信号線２０及びＰＭＯＳトランジスタＰ２を経由して第２電源線２３に到達する放電経路が形成される。これらの２つの放電経路に放電電流が流れると、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐにおける電圧降下により、ストレス電圧が有効に緩和される。並列な２つの放電経路が形成されることは、ストレスの緩和効果を増大させる上で好適である。具体的には、これらの２つの放電経路を経由して放電電流Ｉ_２ｎｄが流れると、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐにおける電圧降下により、信号線２０の電位が低下し、ＮＭＯＳトランジスタＮ１のソース−ドレイン間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}とＰＭＯＳトランジスタＰ１のソース−ドレイン間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}とが電圧Ｉ_２ｎｄ×Ｒｐだけ低減される。即ち、ストレス電圧Ｖ_{ｓｔｒｅｓｓ１}は、電圧Ｖ_ＥＳＤ１＋Ｖ_ＥＳＤ２−Ｉ_２ｎｄ×Ｒｐに低減され、ストレス電圧Ｖ_{ｓｔｒｅｓｓ２}は、電圧Ｖ_ＥＳＤ１＋Ｖ_ＥＳＤ２＋Ｖ_ＥＳＤ３−Ｉ_２ｎｄ×Ｒｐに低減される。これにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１の破壊が有効に防止される。 When the PMOS transistor P2 is turned on by the MOS operation, a discharge path is formed from the first power supply pad 11 to the second ground line 24 via the first power supply line 13, the PMOS transistor P3, the signal line 20, and the PMOS transistor P2. . In addition, the parasitic diode _{D P} of the PMOS transistor P2 is turned on, reaching the first power supply first power supply line 13 from the pad 11, PMOS transistor P3, the second power supply line 23 via a signal line 20 and the PMOS transistor P2 A discharge path is formed. When a discharge current flows through these two discharge paths, the stress voltage is effectively reduced due to a voltage drop in the channel resistance Rp of the PMOS transistor P3. The formation of two parallel discharge paths is suitable for increasing the stress relaxation effect. Specifically, when the discharge current I _2nd flows through these two discharge paths, the potential of the signal line 20 decreases due to the voltage drop in the channel resistance Rp of the PMOS transistor P3, and the source − of the NMOS transistor N1. the source of the stress voltage _{V stress1} and PMOS transistor P1 is applied between the drain - and stress voltage _{V Stress2} applied between the drain is reduced by the voltage _{I 2nd} × Rp. That is, the stress voltage _{V stress1} is reduced to the voltage _{_{_{V ESD1 + V ESD2 -I 2nd ×}}} Rp, stress voltage _{V Stress2} is reduced to the voltage _{_{_{V ESD1 + V ESD2 + V ESD3}}} -I 2nd × Rp. Thereby, destruction of the NMOS transistor N1 and the PMOS transistor P1 is effectively prevented.

上記の動作において、ＥＳＤサージの印加に起因して生成される放電電流の殆どはメインＥＳＤ保護素子１６、保護ダイオード対Ｄ１、メインＥＳＤ保護素子２６を経由する放電経路で流れ、ＰＭＯＳトランジスタＰ２を経由する放電経路には相対的には少量の放電電流しか流れないことに留意されたい。ＰＭＯＳトランジスタＰ２を介する放電経路は電圧降下を利用してストレス電圧Ｖ_{ｓｔｒｅｓｓ１}、Ｖ_{ｓｔｒｅｓｓ２}を緩和するための補助的なものである。 In the above operation, most of the discharge current generated due to the application of the ESD surge flows through the discharge path passing through the main ESD protection element 16, the protection diode pair D1, and the main ESD protection element 26, and passes through the PMOS transistor P2. It should be noted that a relatively small amount of discharge current flows in the discharge path. The discharge path through the PMOS transistor P2 is an auxiliary _path for relaxing the stress voltages V _stress1 and V _stress2 by using a voltage drop.

ここで、図３に示されている本実施形態の回路構成においては、メインＥＳＤ保護素子１６、保護ダイオード対Ｄ１のクランプ電圧に比べてサブ保護素子として機能するＰＭＯＳトランジスタＰ２のクランプ電圧が小さすぎると、放電電流の殆どがＰＭＯＳトランジスタＰ２に流れ込み、メインＥＳＤ保護素子１６及び保護ダイオード対Ｄ１が動作する前にＰＭＯＳトランジスタＰ２が破壊されるという問題が生じ得る。 Here, in the circuit configuration of the present embodiment shown in FIG. 3, the clamp voltage of the PMOS transistor P2 functioning as the sub protection element is too small compared to the clamp voltages of the main ESD protection element 16 and the protection diode pair D1. As a result, most of the discharge current flows into the PMOS transistor P2, and the PMOS transistor P2 may be destroyed before the main ESD protection element 16 and the protection diode pair D1 operate.

しかしながら、この問題は実際には重要ではない。微細化の進行と電源電圧の低電圧化により、サイリスタ型保護素子の利用が可能になっており、これにより、放電時の電圧上昇は７Ｖ程度以下にできるようになっている。加えて、更なる微細化の進行と電源電圧の低電圧化により、メインＥＳＤ保護素子１６の動作電圧の更なる低電圧化が期待できる。７Ｖ程度の低いクランプ電圧を有するメインＥＳＤ保護素子１６が使用される場合には、本実施形態のような動作開始電圧が閾値電圧程度であるＰＭＯＳトランジスタＰ２を使用しても、メインＥＳＤ保護素子１６とＰＭＯＳトランジスタＰ２とのクランプ電圧の差が６Ｖ程度と小さくなり、ＰＭＯＳトランジスタＰ２の破壊の問題は起こらない。 However, this problem is not really important. Due to the progress of miniaturization and the lowering of the power supply voltage, a thyristor type protection element can be used, and as a result, the voltage rise during discharge can be reduced to about 7V or less. In addition, further reduction in the operating voltage of the main ESD protection element 16 can be expected by further miniaturization and lowering of the power supply voltage. When the main ESD protection element 16 having a clamp voltage as low as about 7V is used, the main ESD protection element 16 can be used even when the PMOS transistor P2 whose operation start voltage is about the threshold voltage as in the present embodiment is used. The difference in clamp voltage between the PMOS transistor P2 and the PMOS transistor P2 is as small as about 6V, and the problem of destruction of the PMOS transistor P2 does not occur.

なお、第１の実施形態では、ＰＭＯＳトランジスタＰ３を介して放電電流Ｉ_２ｎｄが流れる回路構成が提示されているが、ＰＭＯＳトランジスタＰ３の代わりに、抵抗素子として機能し得る他の素子も使用可能である。本実施形態の動作では、ＰＭＯＳトランジスタＰ３は、単に抵抗素子として機能している。例えば、出力回路１５において、ＰＭＯＳトランジスタＰ３の代わりに抵抗素子が使用されてもよく、また、ダイオード接続されたＰＭＯＳトランジスタが使用されてもよい。ただし、出力回路１５をＣＭＯＳ回路構成として消費電力を低減するためには、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３を用いる図３の構成が好適である。 In the first embodiment, a circuit configuration in which the discharge current I _2nd flows through the PMOS transistor P3 is presented, but other elements that can function as a resistance element can be used instead of the PMOS transistor P3. is there. In the operation of the present embodiment, the PMOS transistor P3 simply functions as a resistance element. For example, in the output circuit 15, a resistance element may be used instead of the PMOS transistor P3, or a diode-connected PMOS transistor may be used. However, in order to reduce the power consumption by using the output circuit 15 as a CMOS circuit configuration, the configuration of FIG. 3 using the PMOS transistor P3 and the NMOS transistor N3 is preferable.

第２の実施形態：
図６は、本発明の第２の実施形態の半導体装置の構成を示す回路図である。第１の実施形態の回路構成では、１０ＧＨｚなど更なる高速化を考えた場合、メインＥＳＤ保護素子の寄生容量を大幅に縮小する必要があり、メインＥＳＤ保護素子のサイズもそれに伴い縮小する必要が生じる。この場合、ＰＭＯＳトランジスタＰ２に過剰な放電電流が流れ込む可能性がある。ＰＭＯＳトランジスタＰ２に過剰な放電電流が流れ込むと、サブ保護素子として機能するＰＭＯＳトランジスタＰ２自身が破壊される可能性がある。これに対応するために、第２の実施形態では、ＰＭＯＳトランジスタＰ２にＰＭＯＳトランジスタＰ２に過剰な放電電流が流れることを防止する手法がとられる。 Second embodiment:
FIG. 6 is a circuit diagram showing a configuration of a semiconductor device according to the second embodiment of the present invention. In the circuit configuration of the first embodiment, when further speeding up such as 10 GHz is considered, it is necessary to significantly reduce the parasitic capacitance of the main ESD protection element, and the size of the main ESD protection element needs to be reduced accordingly. Arise. In this case, an excessive discharge current may flow into the PMOS transistor P2. If an excessive discharge current flows into the PMOS transistor P2, the PMOS transistor P2 itself that functions as a sub-protection element may be destroyed. In order to cope with this, in the second embodiment, a technique for preventing an excessive discharge current from flowing in the PMOS transistor P2 is taken in the PMOS transistor P2.

より具体的には、ＰＭＯＳトランジスタＰ２のバックゲートと第２電源線２３の間に抵抗素子Ｒ２が挿入され、信号線２０と第２接地線２４の間にＰＭＯＳトランジスタＰ２と直列に抵抗素子Ｒ３が挿入されている。図６では、ＰＭＯＳトランジスタＰ２のソースと信号線２０の間に抵抗素子Ｒ３が挿入されているが、抵抗素子Ｒ３は、ＰＭＯＳトランジスタＰ２のドレインと第２接地線２４の間に挿入されてもよい。抵抗素子Ｒ２、Ｒ３により、ＰＭＯＳトランジスタＰ２に流れる放電電流の大きさを意図的に制限することができ、ＰＭＯＳトランジスタＰ２の破壊を防止できる。なお、図６では、２つの抵抗素子：抵抗素子Ｒ２、Ｒ３が挿入されているが、いずれか一方のみを挿入してもよい。 More specifically, a resistance element R2 is inserted between the back gate of the PMOS transistor P2 and the second power supply line 23, and a resistance element R3 is connected in series with the PMOS transistor P2 between the signal line 20 and the second ground line 24. Has been inserted. In FIG. 6, the resistance element R 3 is inserted between the source of the PMOS transistor P 2 and the signal line 20, but the resistance element R 3 may be inserted between the drain of the PMOS transistor P 2 and the second ground line 24. . The resistance elements R2 and R3 can intentionally limit the magnitude of the discharge current flowing through the PMOS transistor P2, and can prevent the PMOS transistor P2 from being destroyed. In FIG. 6, two resistance elements: resistance elements R2 and R3 are inserted, but only one of them may be inserted.

第３の実施形態：
図７Ａは、本発明の第３の実施形態の半導体装置の構成を示す回路図である。第３の実施形態では、信号線２０と第２接地線２４の間にＰＭＯＳトランジスタＰ２と直列にダイオードＤ２が挿入されている。ダイオードＤ２は、その順方向が信号線２０から第２接地線２４に向かう方向であるように挿入される。 Third embodiment:
FIG. 7A is a circuit diagram showing a configuration of a semiconductor device according to the third embodiment of the present invention. In the third embodiment, a diode D2 is inserted between the signal line 20 and the second ground line 24 in series with the PMOS transistor P2. The diode D2 is inserted so that its forward direction is from the signal line 20 toward the second ground line 24.

ダイオードＤ２は、通常動作時に、信号線２０の電位がＶＤＤ２電位よりも高くなった場合にＰＭＯＳトランジスタＰ２が誤動作することを防ぐ役割を有している。信号線２０の電位は、ノイズ等の原因によって意図せずＶＤＤ２電位を超える場合がある。また、意図的にＶＤＤ１電位がＶＤＤ２電位よりも高く設定される場合もある。第１の実施形態の構成では、信号線２０の電位がＶＤＤ２電位とＰＭＯＳトランジスタＰ２の閾値電圧Ｖｔの和を超えると、通常動作時にもＰＭＯＳトランジスタＰ２がオンしてしまう誤動作が起こりうる。 The diode D2 has a role of preventing the PMOS transistor P2 from malfunctioning when the potential of the signal line 20 becomes higher than the VDD2 potential during normal operation. The potential of the signal line 20 may unintentionally exceed the VDD2 potential due to noise or the like. In some cases, the VDD1 potential is intentionally set higher than the VDD2 potential. In the configuration of the first embodiment, if the potential of the signal line 20 exceeds the sum of the VDD2 potential and the threshold voltage Vt of the PMOS transistor P2, a malfunction may occur in which the PMOS transistor P2 is turned on even during normal operation.

ダイオードＤ２は、このようなＰＭＯＳトランジスタＰ２の誤動作を有効に防ぐ役割を有している。ダイオードＤ２が挿入されている図７Ａの構成では、ダイオードＤ２の順方向電圧ＶｆだけＰＭＯＳトランジスタＰ２の動作電圧が上昇し、誤動作が起こりにくくなる。図７Ａでは、挿入されているダイオードＤ２の数は１つであるが、Ｎ個のダイオードＤ２を挿入することにより、Ｎ×ＶｆだけＰＭＯＳトランジスタＰ２の動作電圧を上昇させることができる。挿入されるダイオードＤ２の数は、所望のＰＭＯＳトランジスタＰ２の動作電圧に合わせて調節すればよい。 The diode D2 has a role of effectively preventing such a malfunction of the PMOS transistor P2. In the configuration of FIG. 7A in which the diode D2 is inserted, the operating voltage of the PMOS transistor P2 increases by the forward voltage Vf of the diode D2, and malfunctions are less likely to occur. In FIG. 7A, the number of inserted diodes D2 is one, but by inserting N diodes D2, the operating voltage of the PMOS transistor P2 can be increased by N × Vf. The number of diodes D2 inserted may be adjusted according to the desired operating voltage of the PMOS transistor P2.

ダイオードＤ２の代わりに、１個又は複数のＰＭＯＳトランジスタを挿入してもよい。図７Ｂは、信号線２０と第２接地線２４の間にＰＭＯＳトランジスタＰ２と直列に１つのＰＭＯＳトランジスタＰ２ｂが挿入された構成を図示している。一般に、Ｎ個のＰＭＯＳトランジスタＰ２ｂが挿入されると、ＰＭＯＳトランジスタＰ２、Ｐ２ｂが動作する信号線２０の電位が、ＶＤＤ２＋（Ｎ＋１）・Ｖｔになり、誤動作を有効に抑制することができる。 Instead of the diode D2, one or more PMOS transistors may be inserted. FIG. 7B shows a configuration in which one PMOS transistor P2b is inserted between the signal line 20 and the second ground line 24 in series with the PMOS transistor P2. In general, when N PMOS transistors P2b are inserted, the potential of the signal line 20 on which the PMOS transistors P2 and P2b operate becomes VDD2 + (N + 1) · Vt, and malfunctions can be effectively suppressed.

上述のダイオードＤ２やＰＭＯＳトランジスタＰ２ｂを挿入する手法は、ＰＭＯＳトランジスタＰ２が動作する電圧を調節する手法として使用可能である。適切な数のダイオードＤ２やＰＭＯＳトランジスタＰ２ｂを用いてＰＭＯＳトランジスタＰ２が動作する電圧を調節することにより、第１の電源電圧ＶＤＤ１が第２の電源電圧ＶＤＤ２よりも高くても、ＰＭＯＳトランジスタＰ２の誤動作を防ぎ、正常動作を実現することができる。 The above-described method of inserting the diode D2 or the PMOS transistor P2b can be used as a method of adjusting the voltage at which the PMOS transistor P2 operates. Even if the first power supply voltage VDD1 is higher than the second power supply voltage VDD2, by adjusting the voltage at which the PMOS transistor P2 operates using an appropriate number of diodes D2 and the PMOS transistor P2b, the PMOS transistor P2 malfunctions. Can be prevented and normal operation can be realized.

第４の実施形態：
図８は、本発明の第４の実施形態の半導体装置の構成を示す回路図である。第４の実施形態では、サブＥＳＤ保護素子としてＮＭＯＳトランジスタＮ２が使用される。ＮＭＯＳトランジスタＮ２は、そのソースが信号線２０に接続され、ドレインが第２電源線２３に接続され、バックゲートとゲートが第２接地線２４に接続されている。他の構成は、第１の実施形態と同様である。 Fourth embodiment:
FIG. 8 is a circuit diagram showing a configuration of a semiconductor device according to the fourth embodiment of the present invention. In the fourth embodiment, an NMOS transistor N2 is used as a sub ESD protection element. The NMOS transistor N 2 has a source connected to the signal line 20, a drain connected to the second power supply line 23, and a back gate and a gate connected to the second ground line 24. Other configurations are the same as those of the first embodiment.

本実施形態の構成においては、第２電源パッド２１と第１電源パッド１１又は第１接地パッド１２の間に、第１電源パッド１１又は第１接地パッド１２に対して正極性のＥＳＤサージが第２電源パッド２１に印加された場合におけるＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１の保護が図られる。以下では、本実施形態における半導体装置の動作、特に、サブ保護回路部を構成するＮＭＯＳトランジスタＮ２の動作について詳細に説明する。 In the configuration of the present embodiment, a positive ESD surge is generated between the second power supply pad 21 and the first power supply pad 11 or the first ground pad 12 with respect to the first power supply pad 11 or the first ground pad 12. The NMOS transistor N1 and the PMOS transistor P1 are protected when applied to the two power supply pads 21. Hereinafter, the operation of the semiconductor device according to the present embodiment, in particular, the operation of the NMOS transistor N2 constituting the sub protection circuit unit will be described in detail.

図９を参照して、通常動作時においては、第２電源線２３がＶＤＤ２電位に固定されると共に、第２接地線２４がＧＮＤ電位に固定される。したがって、ＮＭＯＳトランジスタＮ２がオフされ、通常動作時においては、ＮＭＯＳトランジスタＮ２には電流は流れない。 Referring to FIG. 9, in the normal operation, second power supply line 23 is fixed at VDD2 potential, and second ground line 24 is fixed at GND potential. Therefore, the NMOS transistor N2 is turned off, and no current flows through the NMOS transistor N2 during normal operation.

一方、図１０Ａに図示されているように、第１電源パッド１１に対して正極性のＥＳＤサージが第２電源パッド２１に印加されると、ＮＭＯＳトランジスタＮ２が動作して補助的な放電経路が形成され、これにより、ＮＭＯＳトランジスタＮ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}及びＰＭＯＳトランジスタＰ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が緩和される。詳細には、第１電源パッド１１に対して正極性のＥＳＤサージが第２電源パッド２１に印加されると、メインＥＳＤ保護素子２６、保護ダイオード対Ｄ１、メインＥＳＤ保護素子１６で放電が行われ、第１電源線１３と第１接地線１４の間の電圧Ｖ_ＥＳＤ１、第１接地線１４と第２接地線２４の間の電圧Ｖ_ＥＳＤ２が増大していく。これにより、第２接地線２４の電位が、信号線２０の電位よりも高くなる。即ち、ＮＭＯＳトランジスタＮ２のゲート電位がソース電位よりも高くなる。信号線２０と第２接地線２４の電位差がＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔを超えると、ＮＭＯＳトランジスタＮ２がターンオンされ、ＭＯＳ動作を行う。 On the other hand, as shown in FIG. 10A, when a positive ESD surge with respect to the first power supply pad 11 is applied to the second power supply pad 21, the NMOS transistor N2 operates and an auxiliary discharge path is formed. is formed, thereby, the source of the NMOS transistor N1 - source of stress voltage _{V stress1} and PMOS transistors P1 to be applied between the gate - stress voltage _{V Stress2} applied between the gate is reduced. Specifically, when a positive ESD surge with respect to the first power supply pad 11 is applied to the second power supply pad 21, the main ESD protection element 26, the protection diode pair D 1, and the main ESD protection element 16 are discharged. , the voltage _{V ESD1} between the first power supply line 13 and the first ground line 14, voltage _{V ESD2} between the first ground line 14 and the second ground line 24 is gradually increased. As a result, the potential of the second ground line 24 becomes higher than the potential of the signal line 20. That is, the gate potential of the NMOS transistor N2 becomes higher than the source potential. When the potential difference between the signal line 20 and the second ground line 24 exceeds the threshold voltage Vt of the NMOS transistor N2, the NMOS transistor N2 is turned on to perform the MOS operation.

ＮＭＯＳトランジスタＮ２がターンオンされると、第２電源パッド２１から第２電源線２３、ＮＭＯＳトランジスタＮ２、信号線２０及びＰＭＯＳトランジスタＰ３を経由して第１電源線１３に到達する放電経路が形成される。この放電経路に放電電流Ｉ_２ｎｄが流れると、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐによって電圧が発生して信号線２０の電位が上昇し、ＮＭＯＳトランジスタＮ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}及びＰＭＯＳトランジスタＰ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が電圧Ｉ_２ｎｄ×Ｒｐだけ低減される。即ち、ストレス電圧Ｖ_{ｓｔｒｅｓｓ１}は、電圧Ｖ_ＥＳＤ１＋Ｖ_ＥＳＤ２−Ｉ_２ｎｄ×Ｒｐに低減され、ストレス電圧Ｖ_{ｓｔｒｅｓｓ２}は、電圧Ｖ_ＥＳＤ１＋Ｖ_ＥＳＤ２＋Ｖ_ＥＳＤ３−Ｉ_２ｎｄ×Ｒｐに低減される。これにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１が保護される。 When the NMOS transistor N2 is turned on, a discharge path is formed from the second power supply pad 21 to the first power supply line 13 via the second power supply line 23, the NMOS transistor N2, the signal line 20, and the PMOS transistor P3. . When the discharge current I _2nd flows through this discharge path, a voltage is generated by the channel resistance Rp of the PMOS transistor P3, the potential of the signal line 20 rises, and the stress voltage V _stress1 applied between the source and gate of the NMOS transistor N1. The stress voltage V _stress2 applied between the source and gate of the PMOS transistor P1 is reduced by the voltage I _2nd × Rp. That is, the stress voltage _{V stress1} is reduced to the voltage _{_{_{V ESD1 + V ESD2 -I 2nd ×}}} Rp, stress voltage _{V Stress2} is reduced to the voltage _{_{_{V ESD1 + V ESD2 + V ESD3}}} -I 2nd × Rp. Thereby, the NMOS transistor N1 and the PMOS transistor P1 are protected.

また、図１０Ｂに図示されているように、第１接地パッド１２に対して正極性のＥＳＤサージが第２電源パッド２１に印加されると、ＮＭＯＳトランジスタＮ２が動作して補助的な放電経路が形成され、これにより、ＰＭＯＳトランジスタＰ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が緩和される。詳細には、第１接地パッド１２に対して正極性のＥＳＤサージが第２電源パッド２１に印加されると、メインＥＳＤ保護素子２６、保護ダイオード対Ｄ１、メインＥＳＤ保護素子１６で放電が行われ、第１接地線１４と第２接地線２４の間の電圧Ｖ_ＥＳＤ２と、第２電源線２３と第２接地線２４の間の電圧Ｖ_ＥＳＤ３が増大していく。これにより、第２接地線２４の電位が、信号線２０の電位よりも高くなる。即ち、ＮＭＯＳトランジスタＮ２のゲート電位がソース電位よりも高くなる。信号線２０と第２接地線２４の電位差がＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔを超えると、ＮＭＯＳトランジスタＮ２がターンオンされ、ＭＯＳ動作を行う。 As shown in FIG. 10B, when a positive ESD surge is applied to the second power supply pad 21 with respect to the first ground pad 12, the NMOS transistor N2 operates and an auxiliary discharge path is formed. Thus, the stress voltage V _stress2 applied between the source and gate of the PMOS transistor P1 is relaxed. Specifically, when a positive ESD surge with respect to the first ground pad 12 is applied to the second power supply pad 21, the main ESD protection element 26, the protection diode pair D 1, and the main ESD protection element 16 are discharged. , a voltage _{V ESD2} between the first ground line 14 of the second ground line 24, voltage _{V ESD3} between the second power supply line 23 and the second ground line 24 is gradually increased. As a result, the potential of the second ground line 24 becomes higher than the potential of the signal line 20. That is, the gate potential of the NMOS transistor N2 becomes higher than the source potential. When the potential difference between the signal line 20 and the second ground line 24 exceeds the threshold voltage Vt of the NMOS transistor N2, the NMOS transistor N2 is turned on to perform the MOS operation.

ＮＭＯＳトランジスタＮ２がターンオンされると、第２電源パッド２１から第２電源線２３、ＮＭＯＳトランジスタＮ２、信号線２０及びＮＭＯＳトランジスタＮ３を経由して第１電源線１３に到達する放電経路が形成される。この放電経路に放電電流Ｉ_２ｎｄが流れると、ＮＭＯＳトランジスタＮ３のチャネル抵抗Ｒｎによって電圧が発生して信号線２０の電位が上昇し、ＰＭＯＳトランジスタＰ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が電圧Ｉ_２ｎｄ×Ｒｎだけ低減される。即ち、ストレス電圧Ｖ_{ｓｔｒｅｓｓ２}は、電圧Ｖ_ＥＳＤ２＋Ｖ_ＥＳＤ３−Ｉ_２ｎｄ×Ｒｎに低減される。これにより、ＰＭＯＳトランジスタＰ１が保護される。 When the NMOS transistor N2 is turned on, a discharge path is formed from the second power supply pad 21 to the first power supply line 13 via the second power supply line 23, the NMOS transistor N2, the signal line 20, and the NMOS transistor N3. . When the discharge current I _2nd flows through this discharge path, a voltage is generated by the channel resistance Rn of the NMOS transistor N3, the potential of the signal line 20 rises, and the stress voltage V _stress2 applied between the source and gate of the PMOS transistor P1. Is reduced by the voltage I _2nd × Rn. That is, the stress voltage _{V Stress2} is reduced to the voltage _{_{_{V ESD2 + V ESD3 -I 2nd ×}}} Rn. Thereby, the PMOS transistor P1 is protected.

第４の実施形態においても、第２の実施形態と同様に、ＮＭＯＳトランジスタＮ２に過剰な放電電流が流れ込むことを防ぐ抵抗素子を設けてもよい。図１１は、このような構成の半導体装置の構成を示す回路図である。図１１の回路構成では、ＮＭＯＳトランジスタＮ２のバックゲートと第２接地線２４の間に抵抗素子Ｒ２が挿入され、信号線２０と第２電源線２３の間にＮＭＯＳトランジスタＮ２と直列に抵抗素子Ｒ３が挿入されている。抵抗素子Ｒ２、Ｒ３により、ＮＭＯＳトランジスタＮ２に流れる放電電流の大きさを意図的に制限することができ、ＮＭＯＳトランジスタＮ２の破壊を防止できる。なお、図１１では、２つの抵抗素子：抵抗素子Ｒ２、Ｒ３が挿入されているが、いずれか一方のみを挿入してもよい。 In the fourth embodiment, similarly to the second embodiment, a resistance element that prevents an excessive discharge current from flowing into the NMOS transistor N2 may be provided. FIG. 11 is a circuit diagram showing a configuration of the semiconductor device having such a configuration. In the circuit configuration of FIG. 11, a resistance element R2 is inserted between the back gate of the NMOS transistor N2 and the second ground line 24, and the resistance element R3 is connected in series with the NMOS transistor N2 between the signal line 20 and the second power supply line 23. Has been inserted. The resistance elements R2 and R3 can intentionally limit the magnitude of the discharge current flowing through the NMOS transistor N2, and can prevent the NMOS transistor N2 from being destroyed. In FIG. 11, two resistance elements: resistance elements R2 and R3 are inserted, but only one of them may be inserted.

また、第３の実施形態と同様に、図１２Ａに図示されているように、信号線２０と第２電源線２３の間にＮＭＯＳトランジスタＮ２と直列にダイオードＤ２を挿入してもよい。ダイオードＤ２は、その順方向が第２電源線２３から信号線２０に向かう方向であるように挿入される。ダイオードＤ２は、通常動作時にＮＭＯＳトランジスタＮ２が誤動作することを防ぐ役割を果たす。ダイオードＤ２の代わりに、１個又は複数のＰＭＯＳトランジスタを挿入してもよい。図１２Ｂは、信号線２０と第２電源線２３の間にＮＭＯＳトランジスタＮ２と直列に１つのＮＭＯＳトランジスタＮ２ｂが挿入された構成を図示している。 Similarly to the third embodiment, a diode D2 may be inserted in series with the NMOS transistor N2 between the signal line 20 and the second power supply line 23 as shown in FIG. 12A. The diode D2 is inserted so that the forward direction is the direction from the second power supply line 23 toward the signal line 20. The diode D2 serves to prevent the NMOS transistor N2 from malfunctioning during normal operation. Instead of the diode D2, one or more PMOS transistors may be inserted. FIG. 12B illustrates a configuration in which one NMOS transistor N2b is inserted in series with the NMOS transistor N2 between the signal line 20 and the second power supply line 23.

なお、上述の実施形態において、電源電圧ＶＤＤ１で動作する回路群と、電源電圧ＶＤＤ２で動作する回路群とは、単一のチップにモノリシックに集積化されてもよく、また、別々のチップに集積化されてもよい。単一のチップにモノリシックに集積化される場合には、本発明の各実施形態の回路は、ＳＯＣ（System on Chip）として構成されることになる。電源電圧ＶＤＤ１で動作する回路群と電源電圧ＶＤＤ２で動作する回路群とが別々のチップに集積化される場合、本発明の各実施形態の回路は、ＳＩＰ（System in Package）として構成されてもよい。 In the above-described embodiment, the circuit group operating with the power supply voltage VDD1 and the circuit group operating with the power supply voltage VDD2 may be monolithically integrated on a single chip, or may be integrated on separate chips. May be used. When monolithically integrated on a single chip, the circuit of each embodiment of the present invention is configured as an SOC (System on Chip). When the circuit group operating with the power supply voltage VDD1 and the circuit group operating with the power supply voltage VDD2 are integrated on separate chips, the circuit of each embodiment of the present invention may be configured as a SIP (System in Package). Good.

また、以上には本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定されるものではなく、当業者に自明的な様々な変更が可能である。例えば、上述の実施形態では、第１接地線１４と第２接地線２４との間に保護ダイオード対Ｄ１が接続されているが、第１接地線１４と第２接地線２４とが単に接続されていてもよい。この場合でも、第１接地線１４と第２接地線２４との間に放電経路が形成される。第１接地線１４と第２接地線２４とが単に接続されている構成でも配線抵抗によって電圧Ｖ_ＥＳＤ２が発生するため、上述の実施形態と同様の事態が発生する。なお、第１接地線１４と第２接地線２４とが単に接続されている場合には、第１接地パッド１２、第２接地パッド２２の一方のみが設けられることも可能である。 Although various embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications obvious to those skilled in the art are possible. For example, in the above-described embodiment, the protective diode pair D1 is connected between the first ground line 14 and the second ground line 24, but the first ground line 14 and the second ground line 24 are simply connected. It may be. Even in this case, a discharge path is formed between the first ground line 14 and the second ground line 24. Even in the configuration in which the first ground line 14 and the second ground line 24 are simply connected, the voltage V _ESD2 is generated by the wiring resistance, and thus the same situation as in the above-described embodiment occurs. When the first ground line 14 and the second ground line 24 are simply connected, only one of the first ground pad 12 and the second ground pad 22 can be provided.

更に、上記に記述された様々な実施形態は、矛盾がない限り、組み合わせて実施可能であることに留意されたい。例えば、抵抗素子Ｒ２、Ｒ３により過剰電流を抑制する構成（図６）と、ダイオードＤ２（図７Ａ）又はＰＭＯＳトランジスタＰ２ｂを挿入する構成（図７Ｂ）を同時に実施してもよい。また、図８〜図１２Ａ、図１２Ｂでは、サブＥＳＤ保護素子としてＮＭＯＳトランジスタＮ２のみを含む回路構成が図示されているが、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２との両方を含む回路構成も可能である。 Furthermore, it should be noted that the various embodiments described above can be implemented in combination as long as there is no conflict. For example, a configuration (FIG. 6) in which excessive current is suppressed by the resistance elements R2 and R3 and a configuration in which the diode D2 (FIG. 7A) or the PMOS transistor P2b is inserted (FIG. 7B) may be simultaneously performed. 8 to 12A and 12B illustrate a circuit configuration including only the NMOS transistor N2 as the sub ESD protection element, a circuit configuration including both the NMOS transistor N2 and the PMOS transistor P2 is also possible. .

１１：第１電源パッド
１２：第１接地パッド
１３：第１電源線
１４：第１接地線
１５：出力回路
１６：メインＥＳＤ保護素子
１７：信号線
２０：信号線
２１：第２電源パッド
２２：第２接地パッド
２３：第２電源線
２４：第２接地線
２５：入力回路
２６：メインＥＳＤ保護素子
２７：信号線
Ｄ１：保護ダイオード対
Ｐ１、Ｐ２、Ｐ２ｂ、Ｐ３：ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ２ｂ、Ｎ３：ＮＭＯＳトランジスタ
Ｃｘ：電源容量
Ｄ２：ダイオード
Ｄｐ：寄生ダイオード
１１１：第１電源パッド
１１２：第１接地パッド
１１３：第１電源線
１１４：第１接地線
１１５：出力回路
１１６：ＥＳＤ保護素子
１２０：信号線
１２１：第２電源パッド
１２２：第２接地パッド
１２３：第２電源線
１２４：第２接地線
１２５：入力回路
１２６：ＥＳＤ保護素子 11: first power pad 12: first ground pad 13: first power line 14: first ground line 15: output circuit 16: main ESD protection element 17: signal line 20: signal line 21: second power pad 22: Second ground pad 23: second power supply line 24: second ground line 25: input circuit 26: main ESD protection element 27: signal line D1: protection diode pair P1, P2, P2b, P3: PMOS transistors N1, N2, N2b N3: NMOS transistor Cx: power supply capacitance D2: diode Dp: parasitic diode 111: first power supply pad 112: first ground pad 113: first power supply line 114: first ground line 115: output circuit 116: ESD protection element 120 : Signal line 121: second power supply pad 122: second ground pad 123: second power supply line 124: second ground line 125: Power circuit 126: ESD protection device

Claims

A first power supply pad to which a first power supply voltage is supplied;
A first power line connected to the first power pad;
A first ground wire;
An output circuit which operates in response to the supply of the first power supply voltage and outputs a signal from the first internal circuit;
A second power supply pad to which a second power supply voltage is supplied;
A second power line connected to the second power pad;
A second ground wire;
A signal line connected to the output terminal of the output circuit;
An input circuit connected to an input terminal for receiving a signal from the output circuit and receiving a signal from the second power supply voltage to input a signal to a second internal circuit;
A discharge path is provided between the first power supply pad and the first ground line, between the first ground line and the second ground line, and between the second ground line and the second power supply pad. A configured main protection circuit, and
A sub-protection circuit unit,
The output circuit includes a circuit element that is provided between the first power supply line and the signal line and can function as a resistance element.
The sub protection circuit unit includes a first PMOS transistor having a source connected to the signal line, a drain connected to the second ground line, and a gate and a back gate connected to the second power line.
The first power supply voltage is equal to or smaller than the second power supply voltage.

The semiconductor device according to claim 1,
The sub protection circuit unit further includes a second resistance element connected between a back gate of the first PMOS transistor and the second power supply line, and the first PMOS transistor between the signal line and the second ground line. And a third resistance element connected in series with the semiconductor device.

The semiconductor device according to claim 1 or 2,
The semiconductor device, wherein the circuit element is a third PMOS transistor having a source connected to the first power supply line and a drain connected to the signal line.

The semiconductor device according to claim 3,
The output circuit further includes a first NMOS transistor having a source connected to the first ground line and a drain connected to the signal line, and the gates of the third PMOS transistor and the first NMOS transistor are the first NMOS transistor. Connected to the internal circuit in common,
The input circuit further includes a fourth PMOS transistor having a source connected to the second power supply line and a gate connected to the signal line, a source connected to the second ground line, and a gate connected to the signal line. A second NMOS transistor connected to
A semiconductor device, wherein drains of the second NMOS transistor and the fourth PMOS transistor are commonly connected to the second internal circuit.

The semiconductor device according to claim 1,
The main protection circuit unit is
A first ESD protection element connected between the first power line and the first ground line;
A semiconductor device comprising: a second ESD protection element connected between the first ground line and the second ground line.

The semiconductor device according to claim 5,
The first ESD protection element and the second ESD protection element are configured to allow a larger current to flow than the first PMOS transistor.