JP5812814B2 - LIGHT EMITTING ELEMENT DRIVE CIRCUIT, AND LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE USING THE SAME - Google Patents

LIGHT EMITTING ELEMENT DRIVE CIRCUIT, AND LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE USING THE SAME Download PDF

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Description

本発明は、発光素子の駆動回路に関する。   The present invention relates to a drive circuit for a light emitting element.

近年、液晶パネルのバックライトや照明機器として、ＬＥＤ（発光ダイオード）をはじめとする発光素子を利用した発光装置が利用される。図１は、本発明者が検討した発光装置の構成を示す回路図である。発光装置２ｒは、複数のＬＥＤストリング６＿１〜６＿ｎと、その駆動回路１００ｒ、出力回路１０２、ホストプロセッサ３を備える。   In recent years, light-emitting devices using light-emitting elements such as LEDs (light-emitting diodes) have been used as backlights and lighting devices for liquid crystal panels. FIG. 1 is a circuit diagram showing a configuration of a light emitting device studied by the present inventors. The light emitting device 2r includes a plurality of LED strings 6_1 to 6_n, a driving circuit 100r, an output circuit 102, and a host processor 3.

各ＬＥＤストリング６は、直列に接続された複数のＬＥＤを含む。ＤＣ／ＤＣコンバータ４ｒは、入力電圧ＶＩＮを昇圧してＬＥＤストリング６＿１〜６＿ｎの一端に駆動電圧ＶＯＵＴを供給する。 Each LED string 6 includes a plurality of LEDs connected in series. The DC / DC converter 4r boosts the input voltage VIN and supplies the drive voltage VOUT to one end of the LED strings 6_1 to 6_n.

駆動回路１００ｒは、ＬＥＤストリング６＿１〜６＿ｎごとに設けられた電流源ＣＳ１〜ＣＳｎを備える。各電流源ＣＳｉは、対応するＬＥＤストリング６＿ｉに、目標輝度に応じた駆動電流ＩＬＥＤｉを供給する。 The drive circuit 100r includes current sources CS 1 to CS n provided for the LED strings 6_1 to 6_n. Each current source CS i supplies a drive current I LEDi corresponding to the target luminance to the corresponding LED string 6 — i .

駆動回路１００ｒの一部と出力回路１０２は、ＤＣ／ＤＣコンバータ４ｒを構成する。出力回路１０２は、インダクタＬ１、スイッチングトランジスタＭ１、整流ダイオードＤ１、出力キャパシタＣ１、抵抗Ｒ１、Ｒ２、検出抵抗Ｒｓを含む。駆動回路１００ｒは、スイッチングトランジスタＭ１のオン、オフのデューティ比を制御することにより、駆動電圧ＶＯＵＴを調節する。具体的には、複数チャンネルのＬＥＤストリング６＿１〜６＿ｎそれぞれのカソード端子の電圧ＶＬＥＤ１〜ＶＬＥＤｎのうち最も低い電圧が所定の基準電圧ＶＲＥＦと一致するように、スイッチングトランジスタＭ１のデューティ比をフィードバック制御する。 A part of the drive circuit 100r and the output circuit 102 constitute a DC / DC converter 4r. The output circuit 102 includes an inductor L1, a switching transistor M1, a rectifier diode D1, an output capacitor C1, resistors R1 and R2, and a detection resistor Rs. The drive circuit 100r adjusts the drive voltage VOUT by controlling the on / off duty ratio of the switching transistor M1. Specifically, as the lowest voltage of the voltages V LED1 ~V LEDn LED strings 6_1~6_n each cathode terminal of the plurality of channels is equal to a predetermined reference voltage V REF, the feedback duty ratio of the switching transistor M1 Control.

フィードバック端子（ＦＢ端子ともいう）には、位相補償用の抵抗ＲＦＢおよびキャパシタＣＦＢが接続される。誤差増幅器１０はトランスコンダクタンスアンプであり、カソード端子の電圧ＶＬＥＤ１〜ＶＬＥＤｎのうち最も低い電圧が所定の基準電圧ＶＲＥＦの誤差を増幅し、誤差に応じた電流を生成して、フィードバック端子ＦＢにフィードバック電圧ＶＦＢを発生させる。 A phase compensation resistor R FB and a capacitor C FB are connected to the feedback terminal (also referred to as FB terminal). The error amplifier 10 is a transconductance amplifier, and the lowest voltage among the cathode terminal voltages V LED1 to V LEDn amplifies an error of a predetermined reference voltage V REF , generates a current corresponding to the error, and generates a feedback terminal FB. A feedback voltage V FB is generated.

ＤＣ／ＤＣコンバータ制御部１４は、パルス変調器２０、ドライバ３０を含む。
パルス変調器２０は、フィードバック電圧ＶＦＢを受け、フィードバック電圧ＶＦＢにもとづいて、スイッチングトランジスタＭ１を駆動するためのパルス信号ＳＰＷＭを生成する。図１のパルス変調器２０は、いわゆるピーク電流モードのパルス幅変調器である。ソフトスタート回路２２は、ホストプロセッサ３からのスタンバイ信号に応じて、時間とともに上昇するソフトスタート電圧ＶＳＳを生成する。コンパレータ２４は、スイッチングトランジスタＭ１に流れる電流ＩＭに応じた検出信号ＶＣＳを、フィードバック電圧ＶＦＢとソフトスタート電圧ＶＳＳのうち低い電圧と比較し、比較結果に応じたオフ信号ＳＯＦＦを生成する。スロープ補償回路２８は、検出信号ＶＣＳにスロープ信号ＶＳＬＯＰＥを重畳する。 The DC / DC converter control unit 14 includes a pulse modulator 20 and a driver 30.
Pulse modulator 20 receives a feedback voltage V FB, based on the feedback voltage V FB, and generates a pulse signal S PWM for driving the switching transistor M1. The pulse modulator 20 in FIG. 1 is a so-called peak current mode pulse width modulator. Soft start circuit 22, in response to the standby signal from the host processor 3 and generates a soft start voltage V SS which rises with time. Comparator 24, the detection signal V CS corresponding to the current I M flowing through the switching transistor M1, compared to the low voltage of the feedback voltage V FB and the soft-start voltage V SS, generates an off signal S OFF in accordance with the comparison result To do. The slope compensation circuit 28 superimposes the slope signal V SLOPE the detection signal V CS.

ロジック部２６は、オフ信号ＳＯＦＦがアサートされると、パルス信号ＳＰＷＭを、スイッチングトランジスタＭ１のオフに対応するレベル（以下、オフレベルという）に遷移させる。また所定のクロック信号と同期して、あるいは所定のオフ時間経過後に、パルス信号ＳＰＷＭをスイッチングトランジスタＭ１のオンに対応するレベル（以下、オンレベルという）に遷移させる。 When the off signal S OFF is asserted, the logic unit 26 transitions the pulse signal S PWM to a level corresponding to the off state of the switching transistor M1 (hereinafter referred to as an off level). Further, in synchronization with a predetermined clock signal or after a predetermined off time has elapsed, the pulse signal SPWM is shifted to a level corresponding to the ON of the switching transistor M1 (hereinafter referred to as an on level).

ドライバ３０は、ロジック部２６からのパルス信号ＳＰＷＭにもとづいてスイッチングトランジスタＭ１をスイッチングする。 The driver 30 switches the switching transistor M1 based on the pulse signal SPWM from the logic unit 26.

特開２００８−１８６６６８号公報JP 2008-186668 A

こうした発光装置２ｒにおいて、ＬＥＤストリング６の輝度を調節するために、駆動電流ＩＬＥＤをＰＷＭ（Pulse Width Modulation）制御する場合がある。具体的には、ホストプロセッサ３は、各チャンネルのＬＥＤストリング６の輝度に応じたデューティ比を有するパルス調光信号ＰＷＭ１〜ＰＷＭｎを生成する。各チャンネルの電流源ＣＳ１〜ＣＳｎは、対応するパルス調光信号ＰＷＭ１〜ＰＷＭｎにもとづいてスイッチング制御される。このような制御を、バースト調光、バースト制御とも称する。 In such a light emitting device 2r, in order to adjust the luminance of the LED string 6, the drive current I LED may be subjected to PWM (Pulse Width Modulation) control. Specifically, the host processor 3 generates pulse dimming signals PWM 1 to PWM n having a duty ratio corresponding to the luminance of the LED string 6 of each channel. The current sources CS 1 to CS n of each channel are subjected to switching control based on the corresponding pulse dimming signals PWM 1 to PWM n . Such control is also referred to as burst dimming or burst control.

バースト調光を行う場合、あるチャンネルの電流源ＣＳｉがオフとなる期間、そのチャンネルのＬＥＤストリング６のカソード端子の電位ＶＬＥＤｉは、ハイレベル電圧にプルアップされて、フィードバックの対象から外される。なぜならそのチャンネルのカソード端子ＶＬＥＤｉは、負荷の状態とは無関係のレベルをとるからである。 In the case of performing burst dimming, the potential V LEDi of the cathode terminal of the LED string 6 of that channel is pulled up to a high level voltage and excluded from the feedback target during the period when the current source CS i of that channel is turned off. The This is because the cathode terminal V LEDi of the channel takes a level that is unrelated to the state of the load.

すべてのチャンネルの電流源ＣＳ１〜ＣＳｎが同時にオフとなる期間、全チャンネルオフ信号ＰＷＭ＿ＡＬＬ＿Ｌ（以下、ＰＷＭ＿ＡＬＬ＿Ｌ信号という）がアサート（ハイレベル）される。ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされると、駆動回路１００ｒは、スイッチングトランジスタＭ１のスイッチングを停止する。具体的には、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされると、ドライバ３０の出力はローレベルに固定され、スイッチングトランジスタＭ１がオフとなる。またＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされる期間、スイッチＳＷ１、ＳＷ２がオフとなり、ＦＢ端子がハイインピーダンスとなって、フィードバック電圧ＶＦＢが保存される。 All channel off signals PWM_ALL_L (hereinafter referred to as PWM_ALL_L signals) are asserted (high level) during a period in which the current sources CS 1 to CS n of all channels are simultaneously turned off. When the PWM_ALL_L signal is asserted, the drive circuit 100r stops switching of the switching transistor M1. Specifically, when the PWM_ALL_L signal is asserted, the output of the driver 30 is fixed at a low level, and the switching transistor M1 is turned off. Further, during the period in which the PWM_ALL_L signal is asserted, the switches SW1 and SW2 are turned off, the FB terminal becomes high impedance, and the feedback voltage VFB is stored.

ここでＤＣ／ＤＣコンバータ４ｒの出力ラインと接地ラインの間には、出力電圧ＶＯＵＴを分圧するための抵抗Ｒ１、Ｒ１や、放電抵抗Ｒ３が設けられ、それらの抵抗Ｒ１〜Ｒ３を介した放電により、出力電圧ＶＯＵＴは時間とともに低下していく。フィードバック電圧ＶＦＢも、リークによって時間とともに低下する。 Here, resistors R1 and R1 for dividing the output voltage VOUT and a discharge resistor R3 are provided between the output line of the DC / DC converter 4r and the ground line, and discharge is performed via these resistors R1 to R3. As a result, the output voltage VOUT decreases with time. The feedback voltage V FB also decreases with time due to leakage.

その後、いずれかのチャンネルの電流源ＣＳに対するパルス調光信号ＰＷＭがアサートされると、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされ、スイッチングトランジスタＭ１のスイッチングが再開される。   Thereafter, when the pulse dimming signal PWM for the current source CS of any channel is asserted, the PWM_ALL_L signal is negated, and the switching of the switching transistor M1 is resumed.

スイッチングの再開時には、ソフトスタート電圧ＶＳＳはフィードバック電圧ＶＦＢよりも高い電圧となっており、ソフトスタート制御は無効である。したがって、スイッチング再開時に駆動電圧ＶＯＵＴが低下していると、スイッチングトランジスタＭ１に流れる電流ＩＭ１に制限がかからず、インダクタＬ１に突入電流が流れてしまう。この対策として、電流容量の大きなインダクタＬ１を用いるとコストが高くなってしまう。なお以上の考察を、本発明の分野における共通の一般知識の範囲として捉えてはならない。さらに言えば、上記考察自体が、本出願人がはじめて想到したものである。 When switching is resumed, the soft start voltage V SS is higher than the feedback voltage V FB , and the soft start control is invalid. Therefore, if the drive voltage VOUT decreases when switching is resumed, the current I M1 flowing through the switching transistor M1 is not limited, and an inrush current flows through the inductor L1. As a countermeasure, if the inductor L1 having a large current capacity is used, the cost becomes high. It should be noted that the above consideration should not be regarded as a range of common general knowledge in the field of the present invention. Furthermore, the above-mentioned consideration itself is the first time the present applicant has conceived.

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、バースト調光の再点灯時の突入電流を抑制可能な駆動回路の提供にある。   The present invention has been made in view of these problems, and one of the exemplary purposes of an embodiment thereof is to provide a drive circuit capable of suppressing an inrush current at the time of re-lighting of burst dimming.

本発明のある態様は、ｎ個（ｎは自然数）の発光素子の共通接続された第１端子に駆動電圧を生成するためのＤＣ／ＤＣコンバータを制御するとともに、ｎ個の発光素子それぞれに駆動電流を供給する駆動回路に関する。この駆動回路は、ｎ個の駆動端子と、ｎ個の電流源と、誤差増幅器と、フィードバック端子と、第１サンプルホールド回路と、パルス変調器と、第２サンプルホールド回路と、コンパレータと、ＤＣ／ＤＣコンバータ制御部と、を備える。
ｎ個の駆動端子は、それぞれが発光素子ごとに設けられ、それぞれが対応する発光素子の第２端子と接続される。ｎ個の電流源は、それぞれが駆動端子ごとに設けられ、それぞれが対応するパルス調光信号を受け、対応するパルス調光信号がアサートされる期間、対応する駆動端子を介して対応する発光素子に駆動電流を供給する。フィードバック端子には、フィードバックキャパシタが接続される。誤差増幅器は、ｎ個の駆動端子それぞれの電圧のうち最も低い電圧と、所定の基準電圧との誤差を増幅して誤差信号を生成し、当該誤差信号に応じて、フィードバック端子に生ずるフィードバック電圧を変化させる。第１サンプルホールド回路は、ｎ個の電流源に対するｎ個のパルス調光信号がすべてネゲートされるときにアサートされ、少なくともひとつのパルス調光信号がアサートされるときにネゲートされる全チャンネルオフ信号を受け、全チャンネルオフ信号がアサートされるタイミングにおいて、フィードバック電圧をサンプルホールドする。第２サンプルホールド回路は、駆動電圧に応じた検出電圧を、全チャンネルオフ信号がアサートされるタイミングにおいてサンプリングし、サンプリングされた検出電圧に応じたしきい値電圧を出力する。コンパレータは、検出電圧をしきい値電圧と比較し、検出電圧の方が低いときにアサートされる比較信号を生成する。
ＤＣ／ＤＣコンバータ制御部は、パルス変調器を含む。パルス変調器は、（i）全チャンネルオフ信号がネゲートされるとき、少なくともフィードバック端子に生ずるフィードバック電圧にもとづき、(ii)全チャンネルオフ信号がアサートされるとき、第１サンプルホールド回路によりサンプルホールドされたフィードバック電圧にもとづいて、パルス信号を生成する。ＤＣ／ＤＣコンバータ制御部は、比較信号がアサートされるとき、または全チャンネルオフ信号がネゲートされるとき、パルス信号にもとづきＤＣ／ＤＣコンバータのスイッチングトランジスタを駆動し、それ以外のとき、スイッチングトランジスタの駆動を停止する。 An embodiment of the present invention controls a DC / DC converter for generating a driving voltage at a first terminal commonly connected to n (n is a natural number) light emitting elements, and drives each of the n light emitting elements. The present invention relates to a driver circuit for supplying current. The drive circuit includes n drive terminals, n current sources, an error amplifier, a feedback terminal, a first sample and hold circuit, a pulse modulator, a second sample and hold circuit, a comparator, and a DC / DC converter control part.
Each of the n driving terminals is provided for each light emitting element, and each of the n driving terminals is connected to the second terminal of the corresponding light emitting element. Each of the n current sources is provided for each drive terminal, and each of the n current sources receives a corresponding pulse dimming signal, and during the period in which the corresponding pulse dimming signal is asserted, the corresponding light emitting element via the corresponding drive terminal A drive current is supplied to. A feedback capacitor is connected to the feedback terminal. The error amplifier amplifies an error between the lowest voltage among the voltages of each of the n drive terminals and a predetermined reference voltage to generate an error signal, and generates a feedback voltage generated at the feedback terminal according to the error signal. Change. The first sample-and-hold circuit is asserted when all n pulse dimming signals for n current sources are negated and all channel off signals are negated when at least one pulse dimming signal is asserted. The feedback voltage is sampled and held at the timing when the all channel off signal is asserted. The second sample and hold circuit samples a detection voltage corresponding to the drive voltage at a timing when the all-channel off signal is asserted, and outputs a threshold voltage corresponding to the sampled detection voltage. The comparator compares the detection voltage with a threshold voltage and generates a comparison signal that is asserted when the detection voltage is lower.
The DC / DC converter control unit includes a pulse modulator. The pulse modulator is (i) based on at least a feedback voltage generated at the feedback terminal when the all channel off signal is negated, and (ii) sampled and held by the first sample hold circuit when the all channel off signal is asserted. A pulse signal is generated based on the feedback voltage. The DC / DC converter controller drives the switching transistor of the DC / DC converter based on the pulse signal when the comparison signal is asserted or when the all-channel off signal is negated, and otherwise, the switching transistor Stop driving.

この態様によると、全チャンネルオフ信号がアサートされると、そのタイミングにおけるフィードバック電圧がサンプルホールドされるとともに、そのときの駆動電圧に応じた検出電圧がホールドされ、しきい値電圧が生成される。そして、ＤＣ／ＤＣコンバータは、検出電圧がしきい値電圧付近に保たれるように、間欠的に動作する。つまり、間欠動作中、駆動電圧は、その直前の電圧レベルと実質的に同じレベルを維持する。
その後、少なくともひとつのチャンネルのパルス調光信号がアサートされると、通常の動作モードに移行する。このとき、フィードバック電圧および駆動電圧はいずれも、全チャンネルオフ信号がアサートされる前の状態と同じ電圧レベルをとっている。ＤＣ／ＤＣコンバータの動作再開時において、ＤＣ／ＤＣコンバータのインダクタに突入電流が流れるのを防止できる。 According to this aspect, when the all-channel off signal is asserted, the feedback voltage at that timing is sampled and held, and the detection voltage corresponding to the drive voltage at that time is held and a threshold voltage is generated. The DC / DC converter operates intermittently so that the detected voltage is maintained near the threshold voltage. That is, during the intermittent operation, the drive voltage is maintained at substantially the same level as the immediately preceding voltage level.
Thereafter, when the pulse dimming signal of at least one channel is asserted, the operation mode is shifted to the normal operation mode. At this time, both the feedback voltage and the drive voltage have the same voltage level as that before the all-channel off signal is asserted. When the operation of the DC / DC converter is resumed, the inrush current can be prevented from flowing through the inductor of the DC / DC converter.

本発明の別の態様は、発光装置に関する。発光装置は、ｎ個（ｎは自然数）の発光素子と、ｎ個の発光素子の共通接続された一端に駆動電圧を供給するＤＣ／ＤＣコンバータの出力回路と、ＤＣ／ＤＣコンバータを制御するとともに、ｎ個の発光素子それぞれに駆動電流を供給する上述の駆動回路と、を備える。   Another embodiment of the present invention relates to a light emitting device. The light-emitting device controls n (n is a natural number) light-emitting elements, a DC / DC converter output circuit that supplies a driving voltage to one end of n light-emitting elements connected in common, and the DC / DC converter. And the above-described drive circuit for supplying a drive current to each of the n light emitting elements.

本発明のさらに別の態様は、電子機器に関する。電子機器は、液晶パネルと、液晶パネルのバックライトとして設けられた上述の発光装置と、を備える。   Still another embodiment of the present invention relates to an electronic device. The electronic apparatus includes a liquid crystal panel and the above-described light emitting device provided as a backlight of the liquid crystal panel.

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。   Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other among methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.

本発明のある態様によれば、バースト調光の再点灯時の突入電流を抑制可能な制御回路の提供にある。   According to an aspect of the present invention, there is provided a control circuit capable of suppressing an inrush current at the time of re-lighting of burst dimming.

本発明者が検討した発光装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the light-emitting device which this inventor examined. 実施の形態に係る電子機器の構成を示す回路図である。It is a circuit diagram which shows the structure of the electronic device which concerns on embodiment. 図３（ａ）、（ｂ）は、第１サンプルホールド回路および第２サンプルホールド回路の構成例を示す回路図である。FIGS. 3A and 3B are circuit diagrams illustrating configuration examples of the first sample hold circuit and the second sample hold circuit. 図２の駆動回路の動作を示す波形図である。FIG. 3 is a waveform diagram showing an operation of the drive circuit of FIG. 2. 第１の変形例に係る駆動回路の構成の一部を示す回路図である。It is a circuit diagram which shows a part of structure of the drive circuit which concerns on a 1st modification. 第２の変形例に係る駆動回路の構成の一部を示す回路図である。It is a circuit diagram which shows a part of structure of the drive circuit which concerns on a 2nd modification.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。   The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are electrically connected to each other in addition to the case where the member A and the member B are physically directly connected. It includes cases where the connection is indirectly made through other members that do not substantially affect the general connection state, or that do not impair the functions and effects achieved by their combination.
Similarly, “the state in which the member C is provided between the member A and the member B” refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as their electric It includes cases where the connection is indirectly made through other members that do not substantially affect the general connection state, or that do not impair the functions and effects achieved by their combination.

図２は、実施の形態に係る電子機器１の構成を示す回路図である。電子機器１は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話端末、ＰＤＡ（Personal Digital Assistant）、ポータブルオーディオプレイヤなどの電池駆動型の機器であり、発光装置２、ホストプロセッサ３、ＬＣＤ（Liquid Crystal Display）パネル５などを備える。発光装置２はＬＣＤパネル５のバックライトとして設けられる。ホストプロセッサ３は、電子機器１全体を制御するＩＣ（Integrated Circuit）である。   FIG. 2 is a circuit diagram illustrating a configuration of the electronic apparatus 1 according to the embodiment. The electronic device 1 is a battery-driven device such as a notebook PC, a digital camera, a digital video camera, a mobile phone terminal, a PDA (Personal Digital Assistant), a portable audio player, etc., and includes a light emitting device 2, a host processor 3, an LCD (Liquid Crystal Display) panel 5 etc. are provided. The light emitting device 2 is provided as a backlight of the LCD panel 5. The host processor 3 is an IC (Integrated Circuit) that controls the entire electronic device 1.

発光装置２は、主としてｎチャンネルのＬＥＤストリング６＿１〜６＿ｎと、駆動回路１００と、出力回路１０２と、を備える。駆動回路１００の一部と出力回路１０２は、入力電圧ＶＩＮを昇圧し、ＬＥＤストリング６の共通に接続された一端（アノード）に駆動電圧ＶＯＵＴを供給するＤＣ／ＤＣコンバータ４を形成する。 The light emitting device 2 mainly includes n-channel LED strings 6_1 to 6_n, a drive circuit 100, and an output circuit 102. A part of the drive circuit 100 and the output circuit 102 form a DC / DC converter 4 that boosts the input voltage VIN and supplies the drive voltage VOUT to one end (anode) connected to the LED string 6 in common.

出力回路１０２は、インダクタＬ１、スイッチングトランジスタＭ１、整流ダイオードＤ１、出力キャパシタＣ１、抵抗Ｒ１、Ｒ２、検出抵抗Ｒｓを含む。出力回路１０２のトポロジーは一般的なものであるため説明を省略する。スイッチングトランジスタＭ１のゲートは、出力端子（ＯＵＴ端子）と接続され、検出抵抗Ｒｓに生ずる検出信号ＶＣＳは、電流検出端子（ＣＳ端子）に入力される。 The output circuit 102 includes an inductor L1, a switching transistor M1, a rectifier diode D1, an output capacitor C1, resistors R1 and R2, and a detection resistor Rs. Since the topology of the output circuit 102 is general, the description thereof is omitted. The gate of the switching transistor M1 is connected to the output terminal (OUT terminal), and the detection signal V CS generated in the detection resistor Rs is input to the current detection terminal (CS terminal).

駆動回路１００は、スイッチングトランジスタＭ１のオン、オフのデューティ比を制御することにより、駆動電圧ＶＯＵＴを調節する。具体的には、複数チャンネルのＬＥＤストリング６＿１〜６＿ｎそれぞれのカソード端子の電圧ＶＬＥＤ１〜ＶＬＥＤｎのうち最も低い電圧が所定の基準電圧ＶＲＥＦと一致するように、スイッチングトランジスタＭ１のデューティ比をフィードバック制御する。 The drive circuit 100 adjusts the drive voltage VOUT by controlling the on / off duty ratio of the switching transistor M1. Specifically, as the lowest voltage of the voltages V LED1 ~V LEDn LED strings 6_1~6_n respective cathode terminals of a plurality of channels is equal to a predetermined reference voltage V REF, the feedback duty ratio of the switching transistor M1 Control.

駆動回路１００は、ひとつ、あるいは複数の半導体基板上に一体集積化された機能ＩＣであり、ｎ個（ｎは自然数）のＬＥＤストリング６＿１〜６＿ｎの共通接続された第１端子（アノード）に駆動電圧ＶＯＵＴを供給するＤＣ／ＤＣコンバータ４を制御するとともに、ｎ個のＬＥＤストリング６＿１〜６＿ｎそれぞれに駆動電流ＩＬＥＤ１〜ＩＬＥＤｎを供給する。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。あるいは駆動回路１００は、複数の半導体基板に分割して構成されてもよい。 The drive circuit 100 is a functional IC integrated on one or a plurality of semiconductor substrates, and is driven to a first terminal (anode) commonly connected to n (n is a natural number) LED strings 6_1 to 6_n. controls the supply DC / DC converter 4 a voltage V OUT, supplies a drive current I LED1 ~I LEDn each n-number of LED strings 6_1～6_N. “Integrated integration” includes the case where all of the circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated. A resistor, a capacitor, or the like may be provided outside the semiconductor substrate. Alternatively, the drive circuit 100 may be divided into a plurality of semiconductor substrates.

駆動回路１００は、ｎ個の駆動端子ＬＥＤ１〜ＬＥＤｎ（以下、ＬＥＤ端子ともいう）、ｎ個の電流源ＣＳ１〜ＣＳｎ、誤差増幅器１０、フィードバック端子ＦＢ（以下、ＦＢ端子ともいう）、第１サンプルホールド回路４０と、セレクタ１６と、ＤＣ／ＤＣコンバータ制御部１４と、第２サンプルホールド回路５０と、コンパレータ６０と、を備える。 The drive circuit 100 includes n drive terminals LED 1 to LED n (hereinafter also referred to as LED terminals), n current sources CS 1 to CS n , an error amplifier 10, and a feedback terminal FB (hereinafter also referred to as FB terminal). The first sample hold circuit 40, the selector 16, the DC / DC converter control unit 14, the second sample hold circuit 50, and the comparator 60 are provided.

ｎ個のＬＥＤ端子ＬＥＤ１〜ＬＥＤｎは、それぞれがＬＥＤストリング６＿１〜６＿ｎごとに設けられ、ｉ番目のＬＥＤ端子ＬＥＤｉは、対応するＬＥＤストリング６＿ｉの第２端子（カソード）と接続される。 The n LED terminals LED 1 to LED n are respectively provided for the LED strings 6_1 to 6_n, and the i-th LED terminal LED i is connected to the second terminal (cathode) of the corresponding LED string 6_i.

ｎ個の電流源ＣＳ１〜ＣＳｎは、それぞれがＬＥＤ端子ＬＥＤ１〜ＬＥＤｎごとに設けられる。ｉ番目の電流源ＣＳｉは、対応するパルス調光信号ＰＷＭｉを受け、対応するパルス調光信号ＰＷＭｉがアサート（本実施の形態においてハイレベル）される期間、対応するＬＥＤ端子ＬＥＤｉを介して、対応するＬＥＤストリング６＿ｉに駆動電流ＩＬＥＤｉを供給する。 n current source CS 1 to CS n, respectively are provided for each LED terminal LED 1 ~LED n. i-th current source CS i receives the corresponding pulse dimming signal PWM i, period corresponding pulse dimming signal PWM i is asserted (high level in this embodiment), the corresponding LED terminal LED i Then, the drive current I LEDi is supplied to the corresponding LED string 6_i.

誤差増幅器１０は、ｎ個のＬＥＤ端子ＬＥＤ１〜ＬＥＤｎそれぞれの電圧ＶＬＥＤ１〜ＶＬＥＤｎのうち最も低い電圧と、所定の基準電圧ＶＲＥＦとの誤差を増幅する。ＦＢ端子と、外部の接地端子の間には、位相補償用のフィードバックキャパシタＣＦＢおよびフィードバック抵抗ＲＦＢが直列に設けられる。 The error amplifier 10 amplifies the lowest voltage of the n LED terminal LED 1 ～LED n respective voltages V LED1 ~V LEDn, an error between a predetermined reference voltage V REF. A phase compensation feedback capacitor C FB and a feedback resistor R FB are provided in series between the FB terminal and an external ground terminal.

論理ゲート１２は、ｎ個のパルス調光信号ＰＷＭ１〜ＰＷＭｎにもとづいて、全チャンネルオフ信号（以下、ＰＷＭ＿ＡＬＬ＿Ｌ信号ともいう）を生成する。ＰＷＭ＿ＡＬＬ＿Ｌ信号は、すべてのチャンネルのパルス調光信号ＰＷＭ１〜ＰＷＭｎがネゲート（本実施の形態においてローレベル）されるときに、アサートされる。たとえば論理ゲート１２は、ｎ個のパルス調光信号ＰＷＭ１〜ＰＷＭｎの否定論理和を生成するＮＯＲゲートを含む。 The logic gate 12 generates an all-channel off signal (hereinafter also referred to as a PWM_ALL_L signal) based on the n pulse dimming signals PWM 1 to PWM n . The PWM_ALL_L signal is asserted when the pulse dimming signals PWM 1 to PWM n of all channels are negated (low level in the present embodiment). For example, the logic gate 12 includes a NOR gate that generates a negative logical sum of n pulse dimming signals PWM 1 to PWM n .

第１サンプルホールド回路４０は、ＦＢ端子に生ずるフィードバック電圧ＶＦＢと、ＰＷＭ＿ＡＬＬ＿Ｌ信号を受ける。第１サンプルホールド回路４０は、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミング、つまりそのポジティブエッジにタイミングにおいて、フィードバック電圧ＶＦＢをサンプルホールドする。 The first sample hold circuit 40 receives the feedback voltage V FB generated at the FB terminal and the PWM_ALL_L signal. The first sample hold circuit 40 samples and holds the feedback voltage VFB at the timing when the PWM_ALL_L signal is asserted, that is, at the positive edge thereof.

セレクタ１６は、ＦＢ端子に印加する信号を切りかえるために設けられる。駆動回路１００の状態は、ＰＷＭ＿ＡＬＬ＿Ｌ信号に応じて、セレクタ１６によって切りかえられる。
ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、駆動回路１００は第１状態となる。第１状態において、ＦＢ端子には、誤差増幅器１０により生成される、基準電圧ＶＲＥＦと最も低いＬＥＤ端子の電圧ＶＬＥＤの誤差に応じた誤差信号が印加される。ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるとき、駆動回路１００は第２状態となり、ＦＢ端子には、第１サンプルホールド回路４０の出力信号ＶＦＢ＿Ｈが印加される。 The selector 16 is provided for switching a signal applied to the FB terminal. The state of the drive circuit 100 is switched by the selector 16 according to the PWM_ALL_L signal.
When the PWM_ALL_L signal is negated, the drive circuit 100 is in the first state. In the first state, an error signal corresponding to the error between the reference voltage V REF and the lowest voltage V LED at the LED terminal, which is generated by the error amplifier 10, is applied to the FB terminal. When the PWM_ALL_L signal is asserted, the drive circuit 100 is in the second state, and the output signal V FB_H of the first sample hold circuit 40 is applied to the FB terminal.

たとえばセレクタ１６は、２入力１出力を有するスイッチを含む。このスイッチの出力端子はＦＢ端子と接続され、その第１入力端子には、誤差増幅器１０の出力信号が入力され、その第２入力端子には、第１サンプルホールド回路４０の出力信号ＶＦＢ＿Ｈが入力される。セレクタ１６のスイッチは、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、誤差増幅器１０の出力信号を選択し、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるとき、第１サンプルホールド回路４０の出力信号ＶＦＢ＿Ｈを選択する。 For example, the selector 16 includes a switch having two inputs and one output. The output terminal of this switch is connected to the FB terminal, the output signal of the error amplifier 10 is input to the first input terminal, and the output signal V FB_H of the first sample hold circuit 40 is input to the second input terminal. Entered. The switch of the selector 16 selects the output signal of the error amplifier 10 when the PWM_ALL_L signal is negated, and selects the output signal V FB_H of the first sample hold circuit 40 when the PWM_ALL_L signal is asserted.

出力回路１０２の抵抗Ｒ１、Ｒ２は、駆動電圧ＶＯＵＴを分圧し、検出電圧ＶＯＵＴ’を生成する。検出電圧ＶＯＵＴ’は、駆動回路１００のＯＶＰ（過電圧保護）端子に入力される。 Resistors R1 and R2 of the output circuit 102 divide the drive voltage V OUT to generate a detection voltage V OUT ′. The detection voltage V OUT ′ is input to an OVP (overvoltage protection) terminal of the drive circuit 100.

第２サンプルホールド回路５０は、駆動電圧ＶＯＵＴに応じた検出電圧ＶＯＵＴ’を、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミングにおいてサンプリングし、サンプリングされた検出電圧ＶＯＵＴ’に応じたしきい値電圧ＶＴＨを出力する。論理ゲート５１は、第２サンプルホールド回路５０に入力されるＰＷＭ＿ＡＬＬ＿Ｌ信号を、後述のＳＳ＿ＥＮＤ信号でマスクする。これにより、ソフトスタートが完了する前は、ＰＷＭ＿ＡＬＬ＿Ｌ信号に応じたサンプリングが行われないことになる。 The second sample hold circuit 50 samples the detection voltage V OUT ′ according to the drive voltage V OUT at the timing when the PWM_ALL_L signal is asserted, and the threshold voltage V TH according to the sampled detection voltage V OUT ′. Is output. The logic gate 51 masks the PWM_ALL_L signal input to the second sample and hold circuit 50 with an SS_END signal described later. Thereby, before the soft start is completed, sampling according to the PWM_ALL_L signal is not performed.

本実施の形態において、第２サンプルホールド回路５０は、しきい値電圧ＶＴＨを、サンプリングされた検出電圧ＶＯＵＴ’よりも所定の電圧幅ΔＶだけ高いレベルとする。変形例において、第２サンプルホールド回路５０は、しきい値電圧ＶＴＨを、サンプリングされた検出電圧ＶＯＵＴ’と同じレベルとしてもよい。 In the present embodiment, the second sample and hold circuit 50 sets the threshold voltage V TH to a level that is higher by a predetermined voltage width ΔV than the sampled detection voltage V OUT ′. In the modification, the second sample and hold circuit 50 may set the threshold voltage V TH to the same level as the sampled detection voltage V OUT ′.

コンパレータ６０は、検出電圧ＶＯＵＴ’をしきい値電圧ＶＴＨと比較し、検出電圧ＶＯＵＴ’の方が低いときにアサートされ、検出電圧ＶＯＵＴ’の方が高いときにネゲートされる比較信号Ｓ１を生成する。コンパレータ６０はヒステリシスコンパレータであってもよい。 The comparator 60 compares the detection voltage V OUT ′ with the threshold voltage V TH , is asserted when the detection voltage V OUT ′ is lower, and is compared when negated when the detection voltage V OUT ′ is higher. S1 is generated. The comparator 60 may be a hysteresis comparator.

ＤＣ／ＤＣコンバータ制御部１４は、パルス変調器２０、ドライバ３０、停止回路３２を含む。パルス変調器２０は、少なくともフィードバック電圧ＶＦＢにもとづいてパルス信号ＳＰＷＭを生成する。パルス変調器２０は、比較信号Ｓ１がアサートされるとき、またはＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、パルス信号ＳＰＷＭにもとづき、ＤＣ／ＤＣコンバータ４のスイッチングトランジスタＭ１を駆動する。パルス変調器２０はそれ以外のとき、言い換えれば、比較信号Ｓ１がネゲートされ、かつＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるときに、スイッチングトランジスタＭ１の駆動を停止する。 The DC / DC converter control unit 14 includes a pulse modulator 20, a driver 30, and a stop circuit 32. The pulse modulator 20 generates a pulse signal S PWM based on at least the feedback voltage V FB . Pulse modulator 20, when the comparison signal S1 is asserted, or when the PWM_ALL_L signal is negated, based on the pulse signal S PWM, and drives the switching transistor M1 of the DC / DC converter 4. At other times, in other words, when the comparison signal S1 is negated and the PWM_ALL_L signal is asserted, the pulse modulator 20 stops driving the switching transistor M1.

パルス変調器２０は、ピーク電流モードの変調器であり、ソフトスタート回路２２、コンパレータ２４、ロジック部２６、スロープ補償回路２８、ドライバ３０を備える。パルス変調器２０の構成および動作は、図１を参照して説明した通りである。   The pulse modulator 20 is a peak current mode modulator, and includes a soft start circuit 22, a comparator 24, a logic unit 26, a slope compensation circuit 28, and a driver 30. The configuration and operation of the pulse modulator 20 are as described with reference to FIG.

ソフトスタート回路２２は、ホストプロセッサ３からのスタンバイ信号に応答して、時間とともに上昇するソフトスタート電圧ＶＳＳを生成する。ソフトスタート電圧ＶＳＳの遷移が終了すると、ソフトスタート終了信号（ＳＳ＿ＥＮＤ信号）がアサートされる。 Soft start circuit 22 is responsive to the standby signal from the host processor 3 and generates a soft start voltage V SS which rises with time. When the transition of the soft-start voltage V SS is completed, the soft start end signal (SS_END signal) is asserted.

コンパレータ２４は、スイッチングトランジスタＭ１に流れる電流ＩＭに応じた検出信号ＶＣＳを、フィードバック電圧ＶＦＢとソフトスタート電圧ＶＳＳのうち低い電圧と比較し、比較結果に応じたオフ信号ＳＯＦＦを生成する。スロープ補償回路２８は、検出信号ＶＣＳにスロープ信号ＶＳＬＯＰＥを重畳する。 Comparator 24, the detection signal V CS corresponding to the current I M flowing through the switching transistor M1, compared to the low voltage of the feedback voltage V FB and the soft-start voltage V SS, generates an off signal S OFF in accordance with the comparison result To do. The slope compensation circuit 28 superimposes the slope signal V SLOPE the detection signal V CS.

ロジック部２６は、オフ信号ＳＯＦＦがアサートされると、パルス信号ＳＰＷＭを、スイッチングトランジスタＭ１のオフに対応するレベル（以下、オフレベルという）に遷移させる。また所定のクロック信号と同期して、あるいは所定のオフ時間経過後に、パルス信号ＳＰＷＭをスイッチングトランジスタＭ１のオンに対応するレベル（以下、オンレベルという）に遷移させる。 When the off signal S OFF is asserted, the logic unit 26 transitions the pulse signal S PWM to a level corresponding to the off state of the switching transistor M1 (hereinafter referred to as an off level). Further, in synchronization with a predetermined clock signal or after a predetermined off time has elapsed, the pulse signal SPWM is shifted to a level corresponding to the on state of the switching transistor M1 (hereinafter referred to as an on level).

ドライバ３０は、ロジック部２６からのパルス信号ＳＰＷＭにもとづいてスイッチングトランジスタＭ１をスイッチングする。 The driver 30 switches the switching transistor M1 based on the pulse signal SPWM from the logic unit 26.

停止回路３２は、比較信号Ｓ１がネゲートされ、かつＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるときに、ＤＣ／ＤＣコンバータ制御部１４によるスイッチングトランジスタＭ１の駆動を停止するために設けられる。   The stop circuit 32 is provided to stop driving of the switching transistor M1 by the DC / DC converter control unit 14 when the comparison signal S1 is negated and the PWM_ALL_L signal is asserted.

停止回路３２は、比較信号Ｓ１がアサートされるとき、またはＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、アサート（ハイレベル）される制御信号Ｓ２を生成する。制御信号Ｓ２は、比較信号Ｓ１がネゲートされ、かつＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるとき、ネゲート（ローレベル）される。   The stop circuit 32 generates the control signal S2 that is asserted (high level) when the comparison signal S1 is asserted or when the PWM_ALL_L signal is negated. The control signal S2 is negated (low level) when the comparison signal S1 is negated and the PWM_ALL_L signal is asserted.

ドライバ３０は、制御信号Ｓ２がアサートされるときイネーブル状態となり、パルス信号ＳＰＷＭにもとづいてスイッチングトランジスタＭ１を駆動する。制御信号Ｓ２がネゲートされるときドライバ３０はディスエーブル状態であり、スイッチングトランジスタＭ１のスイッチングを停止する。
図１と同様に、ＦＢ端子とコンパレータ２４の間にスイッチ（ＳＷ２：不図示）を設けてもよい。この場合、制御信号Ｓ２がアサートされるときスイッチＳＷ２はオン、ネゲートされるときオフする。 The driver 30 is enabled when the control signal S2 is asserted, and drives the switching transistor M1 based on the pulse signal SPWM . When the control signal S2 is negated, the driver 30 is in a disabled state and stops switching of the switching transistor M1.
Similarly to FIG. 1, a switch (SW2: not shown) may be provided between the FB terminal and the comparator 24. In this case, the switch SW2 is turned on when the control signal S2 is asserted and turned off when negated.

当然ながら、停止回路３２の構成は図２のそれには限定されない。たとえば停止回路３２は、比較信号Ｓ１の反転信号＃Ｓ１と、ＰＷＭ＿ＡＬＬ＿Ｌ信号の否定論理積にもとづいて、制御信号Ｓ２を生成してもよい。   Of course, the configuration of the stop circuit 32 is not limited to that of FIG. For example, the stop circuit 32 may generate the control signal S2 based on the negative logical product of the inverted signal # S1 of the comparison signal S1 and the PWM_ALL_L signal.

なお、パルス変調器２０の構成は特に限定されず、平均電流モード、電圧モードなど別の変調器であってもよい。同様に停止回路３２の構成も図２のそれに限定されず、比較信号Ｓ１がネゲートされ、かつＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるときに、スイッチングトランジスタＭ１のゲート信号がオフレベルに固定できればよい。   The configuration of the pulse modulator 20 is not particularly limited, and another modulator such as an average current mode or a voltage mode may be used. Similarly, the configuration of the stop circuit 32 is not limited to that of FIG. 2 as long as the comparison signal S1 is negated and the PWM_ALL_L signal is asserted, the gate signal of the switching transistor M1 may be fixed to the off level.

図３（ａ）、（ｂ）は、第１サンプルホールド回路４０および第２サンプルホールド回路５０の構成例を示す回路図である。図３（ａ）に示すように、第１サンプルホールド回路４０は、第１Ａ／Ｄコンバータ４２、第１ラッチ回路４４、第１Ｄ／Ａコンバータ４６で構成できる。第１Ａ／Ｄコンバータ４２は、ＦＢ端子に生ずるフィードバック電圧ＶＦＢをデジタル値Ｓ３に変換する。第１ラッチ回路４４は、第１Ａ／Ｄコンバータ４２の出力Ｓ３に応じたデータを、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミングでラッチする。第１Ｄ／Ａコンバータ４６は、第１ラッチ回路４４の出力Ｓ４を、それに応じたアナログ電圧に変換し、電圧ＶＦＢ＿Ｈとして出力する。 FIGS. 3A and 3B are circuit diagrams showing configuration examples of the first sample hold circuit 40 and the second sample hold circuit 50. FIG. As shown in FIG. 3A, the first sample hold circuit 40 can be composed of a first A / D converter 42, a first latch circuit 44, and a first D / A converter 46. The first A / D converter 42 converts the feedback voltage V FB generated at the FB terminal into a digital value S3. The first latch circuit 44 latches data corresponding to the output S3 of the first A / D converter 42 at the timing when the PWM_ALL_L signal is asserted. The first D / A converter 46 converts the output S4 of the first latch circuit 44 into an analog voltage corresponding to the output, and outputs the analog voltage as a voltage V FB_H .

同様に第２サンプルホールド回路５０は、第２Ａ／Ｄコンバータ５２、第２ラッチ回路５４、第２Ｄ／Ａコンバータ５６を含む。第２Ａ／Ｄコンバータ５２は、検出電圧ＶＯＵＴ’をデジタル値Ｓ４に変換する。第２ラッチ回路５４は、第２Ａ／Ｄコンバータ５２の出力Ｓ３に応じたデータを、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミングでラッチする。第２Ｄ／Ａコンバータ５６は、第２ラッチ回路５４の出力データＳ４を、それに応じたアナログ電圧に変換し、しきい値電圧ＶＴＨとして出力する。 Similarly, the second sample / hold circuit 50 includes a second A / D converter 52, a second latch circuit 54, and a second D / A converter 56. The second A / D converter 52 converts the detection voltage V OUT ′ into a digital value S4. The second latch circuit 54 latches data corresponding to the output S3 of the second A / D converter 52 at the timing when the PWM_ALL_L signal is asserted. The second D / A converter 56 converts the output data S4 of the second latch circuit 54 into an analog voltage corresponding to the output data S4, and outputs the analog voltage as the threshold voltage VTH .

図３（ｂ）は、第１サンプルホールド回路４０の具体的な構成例を示す回路図である。第１サンプルホールド回路４０は、図３（ａ）に示すように、第１Ａ／Ｄコンバータ４２、第１ラッチ回路４４、第１Ｄ／Ａコンバータ４６を有する。第１Ａ／Ｄコンバータ４２および第１Ｄ／Ａコンバータ４６は、抵抗ストリング型で構成される。   FIG. 3B is a circuit diagram illustrating a specific configuration example of the first sample and hold circuit 40. As shown in FIG. 3A, the first sample hold circuit 40 includes a first A / D converter 42, a first latch circuit 44, and a first D / A converter 46. The first A / D converter 42 and the first D / A converter 46 are configured as a resistance string type.

第１Ａ／Ｄコンバータ４２は、抵抗ストリング４３と、コンパレータ群ＣＭＰ１〜ＣＭＰｍ−１を含む。抵抗ストリング４３は、基準電圧ＶＲＥＦＨ、ＶＲＥＦＬの間に直列に接続されたｍ個の抵抗Ｒａ１〜Ｒａｍを含み、抵抗の接続点にはタップＴ１〜Ｔｍ−１が設けられる。コンパレータＣＭＰｉは、入力であるフィードバック電圧ＶＦＢを、対応するタップＴｉの電圧と比較する。 The first A / D converter 42 includes a resistor string 43 and comparator groups CMP1 to CMPm-1. Resistor string 43, the reference voltage V REFH, includes m resistors Ra1~Ram connected in series between V REFL, tap T1 to Tm-1 is provided at the connection point of the resistors. The comparator CMPi compares the input feedback voltage VFB with the voltage of the corresponding tap Ti.

コンパレータＣＭＰ１〜ＣＭＰｍ−１の出力データは、いわゆるサーモメータコードとなる。サーモメータコードとは、あるビットを境界として、そのビットより上の全ビットが第１レベル、そのビットより下の全ビットが第２レベルとなるコードをいう。   The output data of the comparators CMP1 to CMPm-1 is a so-called thermometer code. The thermometer code is a code in which all bits above the bit are at the first level and all bits below the bit are at the second level with a certain bit as a boundary.

第１ラッチ回路４４は、サーモメータコードを、境界のビットのみが１となり、その他のビットが０である中間コードＳ４に変換し、中間コードＳ４をラッチする。第１ラッチ回路４４は、複数のラッチ回路ＬＴ１〜ＬＴｍ−１と、フォーマット変換回路４５を含む。   The first latch circuit 44 converts the thermometer code into an intermediate code S4 in which only the boundary bit is 1 and the other bits are 0, and latches the intermediate code S4. The first latch circuit 44 includes a plurality of latch circuits LT1 to LTm-1 and a format conversion circuit 45.

フォーマット変換回路４５は、サーモメータコードを、境界と隣接するひとつのビットが１となり、その他のビットが０である中間コードＳ４に変換する。フォーマット変換回路４５は、複数のＡＮＤゲートＡＮＤ２〜ＡＮＤｍ−１、複数のインバータＮ２〜Ｎｍ−２を含む。インバータＮｉは、１階調上に隣接するコンパレータＣＭＰｉ−１の出力を反転する。ＡＮＤゲートＡＮＤｉは、対応するインバータＮｉの出力と、対応するコンパレータＣＭＰｉの出力の論理積を生成する。複数のラッチ回路ＬＴ１〜ＬＴｍ−１は、フォーマット変換回路４５の出力データをラッチする。なお、フォーマット変換回路４５を、ラッチ回路ＬＴ１〜ＬＴｍ−１の後段に配置してもよい。   The format conversion circuit 45 converts the thermometer code into an intermediate code S4 in which one bit adjacent to the boundary is 1 and the other bits are 0. The format conversion circuit 45 includes a plurality of AND gates AND2 to ANDm-1, and a plurality of inverters N2 to Nm-2. The inverter Ni inverts the output of the comparator CMPi-1 adjacent on one gradation. The AND gate ANDi generates a logical product of the output of the corresponding inverter Ni and the output of the corresponding comparator CMPi. The plurality of latch circuits LT1 to LTm-1 latch the output data of the format conversion circuit 45. Note that the format conversion circuit 45 may be arranged at the subsequent stage of the latch circuits LT1 to LTm-1.

第１Ｄ／Ａコンバータ４６は、抵抗ストリング４３と、複数のスイッチＳＷＯ１〜ＳＷＯｍ−１を有する。抵抗ストリング４３は、第１Ａ／Ｄコンバータ４２の抵抗ストリングと共有されている。これにより、回路面積を削減できるとともに、Ａ／ＤコンバータとＤ／Ａコンバータの誤差を小さくができる。   The first D / A converter 46 includes a resistor string 43 and a plurality of switches SWO1 to SWom-1. The resistor string 43 is shared with the resistor string of the first A / D converter 42. Thereby, the circuit area can be reduced and the error between the A / D converter and the D / A converter can be reduced.

ｉ番目のスイッチＳＷＯｉは、第１サンプルホールド回路４０の出力端子と、抵抗ストリング４３の対応するタップＴｉの間に設けられる。スイッチＳＷＯｉは、対応するラッチＬＴｉの出力が１のときにオン、０のときにオフする。バッファＢＵＦは、スイッチＳＷＯｉにより選択されたタップの電圧を出力する。これにより、第１ラッチ回路４４に保持される中間コードＳ４に応じたアナログ電圧が生成される。   The i-th switch SWOi is provided between the output terminal of the first sample hold circuit 40 and the corresponding tap Ti of the resistor string 43. The switch SWOi is turned on when the output of the corresponding latch LTi is 1, and turned off when it is 0. The buffer BUF outputs the voltage of the tap selected by the switch SWOi. As a result, an analog voltage corresponding to the intermediate code S4 held in the first latch circuit 44 is generated.

第２サンプルホールド回路５０についても、第１サンプルホールド回路４０と同様に構成することができる。上述のように、第２サンプルホールド回路５０は、しきい値電圧ＶＴＨを、サンプリングされた検出電圧ＶＯＵＴ’よりも所定の電圧幅ΔＶだけ高いレベルとする。この場合、電圧幅ΔＶをＤ／Ａコンバータ５６の１ＬＳＢの電圧とすればよく、ラッチ回路ＬＴ１〜ＬＴｍ−１と、スイッチＳＷＯ１〜ＳＷＯｍ−１の対応関係を１階調ずらせばよい。 The second sample and hold circuit 50 can also be configured in the same manner as the first sample and hold circuit 40. As described above, the second sample-and-hold circuit 50 sets the threshold voltage V TH to a level that is higher than the sampled detection voltage V OUT ′ by the predetermined voltage width ΔV. In this case, the voltage width ΔV may be set to the 1LSB voltage of the D / A converter 56, and the corresponding relationship between the latch circuits LT1 to LTm-1 and the switches SWO1 to SWom-1 may be shifted by one gradation.

もっとも第１サンプルホールド回路４０および第２サンプルホールド回路５０の構成は図３（ａ）、（ｂ）の構成には限定されず、公知の、あるいは将来利用可能な別構成としてもよい。   However, the configurations of the first sample-and-hold circuit 40 and the second sample-and-hold circuit 50 are not limited to the configurations shown in FIGS. 3A and 3B, and may be other known configurations that can be used in the future.

以上が実施の形態に係る駆動回路１００の構成である。続いてその動作を説明する。図４は、図２の駆動回路１００の動作を示す波形図である。   The above is the configuration of the driving circuit 100 according to the embodiment. Next, the operation will be described. FIG. 4 is a waveform diagram showing the operation of the drive circuit 100 of FIG.

時刻ｔ０以前において、少なくともひとつのチャンネルのパルス調光信号ＰＷＭがアサートされており、ＰＷＭ＿ＡＬＬ＿Ｌ信号はネゲートされている。このとき、セレクタ１６によって、誤差増幅器１０の出力信号が、ＦＢ端子に印加される。また、ＤＣ／ＤＣコンバータ制御部１４は、フィードバック電圧ＶＦＢに応じたパルス信号ＳＰＷＭを生成し、スイッチングトランジスタＭ１を駆動する。その結果、ＬＥＤ端子ＬＥＤ１〜ＬＥＤｎのうち最も低い電圧ＶＬＥＤが、基準電圧ＶＲＥＦと一致するように、ＦＢ端子の電圧ＶＦＢが調節され、それに応じて駆動電圧ＶＯＵＴが調節される。 Prior to time t0, the pulse dimming signal PWM of at least one channel is asserted, and the PWM_ALL_L signal is negated. At this time, the output signal of the error amplifier 10 is applied to the FB terminal by the selector 16. In addition, the DC / DC converter control unit 14 generates a pulse signal S PWM corresponding to the feedback voltage V FB and drives the switching transistor M1. As a result, the voltage V FB at the FB terminal is adjusted so that the lowest voltage V LED among the LED terminals LED 1 to LED n matches the reference voltage V REF, and the drive voltage V OUT is adjusted accordingly. .

時刻ｔ０に、全チャンネルのパルス調光信号ＰＷＭ１〜ＰＷＭｎがネゲートされ、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされる。そして時刻ｔ０のフィードバック電圧ＶＦＢが第１サンプルホールド回路４０によってサンプルホールドされ、ホールドされたフィードバック電圧ＶＦＢ＿ＨがＤＣ／ＤＣコンバータ制御部１４に供給される。 At time t0, the pulse dimming signals PWM 1 to PWM n of all channels are negated and the PWM_ALL_L signal is asserted. The feedback voltage V FB at time t0 is sampled and held by the first sample and hold circuit 40, and the held feedback voltage V FB_H is supplied to the DC / DC converter control unit 14.

また時刻ｔ０の検出電圧ＶＯＵＴ’が第２サンプルホールド回路５０よってサンプルホールドされ、それに応じてしきい値電圧ＶＴＨのレベルが定まる。上述のようにしきい値電圧ＶＴＨは、サンプルホールドのタイミングの検出電圧ＶＯＵＴ’より高く設定される。したがって、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされた直後に、比較信号Ｓ１は直ちにアサートされる。比較信号Ｓ１がアサートされると、スイッチングトランジスタＭ１は、フィードバック電圧ＶＦＢ＿Ｈに応じたデューティ比でスイッチングされる。このときＤＣ／ＤＣコンバータ４の負荷電流は実質的にゼロであるから、駆動電圧ＶＯＵＴは上昇する。 The detection voltage V OUT ′ at time t0 is sampled and held by the second sample and hold circuit 50, and the level of the threshold voltage V TH is determined accordingly. As described above, the threshold voltage V TH is set to be higher than the detection voltage V OUT ′ at the sample hold timing. Therefore, immediately after the PWM_ALL_L signal is asserted, the comparison signal S1 is immediately asserted. When the comparison signal S1 is asserted, the switching transistor M1 is switched at a duty ratio corresponding to the feedback voltage VFB_H . At this time, since the load current of the DC / DC converter 4 is substantially zero, the drive voltage VOUT rises.

そして、検出電圧ＶＯＵＴ’がしきい値電圧ＶＴＨを超えると、時刻ｔ１に比較信号Ｓ１がネゲートされ、スイッチングトランジスタＭ１のスイッチングが停止する。スイッチングトランジスタＭ１のスイッチングが停止すると、駆動電圧ＶＯＵＴ（検出電圧ＶＯＵＴ’）が時間とともに低下していく。時刻ｔ２に検出電圧ＶＯＵＴ’がしきい値電圧ＶＴＨを下回ると、比較信号Ｓ１がアサートされ、スイッチングトランジスタＭ１のスイッチングが再開する。 When the detection voltage V OUT ′ exceeds the threshold voltage V TH , the comparison signal S1 is negated at time t1, and the switching of the switching transistor M1 is stopped. When the switching of the switching transistor M1 is stopped, the driving voltage V OUT (detection voltage V OUT ′) decreases with time. When the detection voltage V OUT ′ falls below the threshold voltage V TH at time t2, the comparison signal S1 is asserted, and switching of the switching transistor M1 is resumed.

このように、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされる期間、駆動回路１００はスイッチングトランジスタＭ１を間欠的に駆動し、検出電圧ＶＯＵＴ’のレベルを、しきい値電圧ＶＴＨ付近に保つ。駆動電圧ＶＯＵＴは、ＶＴＨ×（１＋Ｒ１／Ｒ２）付近に保たれ、これは時刻ｔ０以前と実質的に同じ電圧レベルであり、ＬＥＤ端子の電圧ＶＬＥＤも、時刻ｔ０以前のそれと実質的に同じ電圧レベルとなる。 As described above, during the period in which the PWM_ALL_L signal is asserted, the drive circuit 100 intermittently drives the switching transistor M1 to keep the level of the detection voltage V OUT ′ near the threshold voltage V TH . The drive voltage V OUT is kept near V TH × (1 + R1 / R2), which is substantially the same voltage level as before time t0, and the voltage V LED at the LED terminal is substantially the same as that before time t0. Same voltage level.

時刻ｔ３に、いずれかのチャンネルのパルス調光信号がアサートされると、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされる。これを受けてセレクタ１６は、誤差増幅器１０の出力を、ＦＢ端子とカップリングする。時刻ｔ０と時刻ｔ３それぞれにおけるＬＥＤ端子の電位ＶＬＥＤはほぼ等しいため、誤差増幅器１０の出力は、フィードバック電圧ＶＦＢ＿Ｈとほぼ等しい。つまり時刻ｔ３において、フィードバック電圧ＶＦＢは実質的に連続である。 When the pulse dimming signal of any channel is asserted at time t3, the PWM_ALL_L signal is negated. In response to this, the selector 16 couples the output of the error amplifier 10 with the FB terminal. Since the potential V LED at the LED terminal at time t0 and time t3 is approximately equal, the output of the error amplifier 10 is approximately equal to the feedback voltage V FB_H . That is, at time t3, the feedback voltage VFB is substantially continuous.

そして、時刻ｔ３以降、スイッチングトランジスタＭ１のスイッチングが再開し、誤差増幅器１０を介したフィードバックによって、最も低いＬＥＤ端子の電位ＶＬＥＤが基準電圧ＶＲＥＦと一致するように、駆動電圧ＶＯＵＴが制御される。 Then, after time t3, switching of the switching transistor M1 is resumed, and the drive voltage V OUT is controlled by feedback via the error amplifier 10 so that the lowest potential V LED of the LED terminal matches the reference voltage V REF. The

以上が駆動回路１００の動作である。
このように、駆動回路１００によれば、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされる期間、フィードバック電圧ＶＦＢおよび駆動電圧ＶＯＵＴがそれぞれ、直前の電圧レベルに維持することができる。これにより、あるチャンネルのパルス調光信号をアサートしたときに、直ちにＬＥＤストリング６を発光させることができる。また駆動電圧ＶＯＵＴが元の電圧レベルに維持されているため、駆動電圧ＶＯＵＴを上昇させる必要がないため、インダクタＬ１に突入電流が流れるのを防止できる。 The above is the operation of the drive circuit 100.
As described above, according to the drive circuit 100, the feedback voltage VFB and the drive voltage VOUT can be maintained at the immediately preceding voltage level during the period when the PWM_ALL_L signal is asserted. Thereby, when the pulse dimming signal of a certain channel is asserted, the LED string 6 can be made to emit light immediately. In addition, since the drive voltage VOUT is maintained at the original voltage level, it is not necessary to raise the drive voltage VOUT , so that an inrush current can be prevented from flowing through the inductor L1.

駆動電圧ＶＯＵＴは、基準電圧ＶＲＥＦとＬＥＤストリング６の電圧降下（順方向電圧）ＶＦを用いて、式（１）で与えられる。
ＶＯＵＴ＝ＶＲＥＦ＋ＶＦ …（１）
したがってＬＥＤストリング６の電圧降下ＶＦが既知であれば、それに応じて固定的なしきい値電圧ＶＴＨを用いることも可能である。
ＶＴＨ≒ＶＲＥＦ＋ＶＦ
ところが現実的にはＬＥＤストリング６を構成するＬＥＤの段数はシステムによって異なっており、またＬＥＤストリング６のばらつきによっても、順方向電圧ＶＦは異なるため、駆動回路１００の設計段階において、それが既知であることはまれである。つまり、駆動回路１００の設計段階において、しきい値電圧ＶＴＨを一意に定めることは難しい。 The drive voltage V OUT is given by Equation (1) using the reference voltage V REF and the voltage drop (forward voltage) V F of the LED string 6.
V OUT = V REF + V F (1)
Therefore, if the voltage drop V F of the LED string 6 is known, a fixed threshold voltage V TH can be used accordingly.
V TH ≒ V REF + V F
However, in reality, the number of LED stages constituting the LED string 6 varies depending on the system, and the forward voltage V F varies depending on the variation of the LED string 6, which is known at the design stage of the drive circuit 100. It is rare to be. That is, it is difficult to uniquely determine the threshold voltage V TH at the design stage of the drive circuit 100.

図２の駆動回路１００によれば、しきい値電圧ＶＴＨは、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミングの検出電圧ＶＯＵＴ’に応じて規定されるため、ＬＥＤストリング６の電圧降下ＶＦが異なるさまざまなシステムにおいて、間欠動作中の駆動電圧ＶＯＵＴの目標値であるしきい値電圧ＶＴＨを適切なレベルに保つことが可能となる。つまり、駆動回路１００は、さまざまなシステムに利用できる汎用性を有しており、これは従来の回路に比べてきわめて優れた特徴である。 According to the drive circuit 100 of FIG. 2, the threshold voltage V TH is defined according to the detection voltage V OUT ′ at the timing when the PWM_ALL_L signal is asserted. Therefore, the voltage drop V F of the LED string 6 varies. In such a system, the threshold voltage V TH that is the target value of the drive voltage VOUT during the intermittent operation can be maintained at an appropriate level. That is, the drive circuit 100 has versatility that can be used in various systems, which is an extremely superior feature compared to conventional circuits.

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。   The present invention has been described based on the embodiments. This embodiment is an exemplification, and various modifications may exist in each of those constituent elements, each processing process, and a combination thereof. Hereinafter, such modifications will be described.

（第１の変形例）
図５は、第１の変形例に係る駆動回路１００ａの構成の一部を示す回路図である。
図５のセレクタ１６ａは、第１スイッチＳＷ１１、第２スイッチＳＷ１２を含む。
第１スイッチＳＷ１１は、２入力１出力を有し、その出力端子が誤差増幅器１０の反転入力端子（−）と接続され、その第１入力端子に所定のハイレベル電圧ＶＨを受け、その第２入力端子に誤差増幅器１０の出力信号を受ける。ハイレベル電圧ＶＨは、ＬＥＤ端子の電圧ＶＬＥＤ１〜ＶＬＥＤｎが取り得る電圧レベルよりも高く設定される。 (First modification)
FIG. 5 is a circuit diagram showing a part of the configuration of the drive circuit 100a according to the first modification.
The selector 16a in FIG. 5 includes a first switch SW11 and a second switch SW12.
The first switch SW11 has two inputs and one output, and its output terminal is connected to the inverting input terminal (−) of the error amplifier 10, receives a predetermined high level voltage V H at its first input terminal, The output signal of the error amplifier 10 is received at the two input terminals. High-level voltage V H is set higher than the voltage V LED1 ~V LEDn can take the voltage level of the LED terminal.

第１スイッチＳＷ１１は、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、ハイレベル電圧ＶＨを選択し、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるとき、誤差増幅器１０の出力信号を選択する。
第２スイッチＳＷ１２は、２入力１出力を有し、その出力端子が誤差増幅器１０の非反転入力端子（＋）と接続され、その第１入力端子に基準電圧ＶＲＥＦを受け、その第２入力端子に第１サンプルホールド回路４０の出力信号ＶＦＢ＿Ｈを受ける。第２スイッチＳＷ１２は、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるとき、基準電圧ＶＲＥＦを選択し、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるとき、第１サンプルホールド回路４０の出力信号ＶＦＢ＿Ｈを選択する。 The first switch SW11 when the PWM_ALL_L signal is negated, select the high-level voltage V H when the PWM_ALL_L signal is asserted, it selects the output signal of the error amplifier 10.
The second switch SW12 has two inputs and one output, and its output terminal is connected to the non-inverting input terminal (+) of the error amplifier 10, receives the reference voltage VREF at its first input terminal, and receives its second input. The terminal receives the output signal V FB_H of the first sample hold circuit 40. The second switch SW12 when the PWM_ALL_L signal is negated, and select the reference voltage V REF, when the PWM_ALL_L signal is asserted, selects the output signal V FB_H of the first sample-and-hold circuit 40.

以上が変形例に係る駆動回路１００ａの構成である。続いてその動作を説明する。
まず、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるときの動作を説明する。誤差増幅器１０は、複数の反転入力端子の電圧のうち最も低い電圧と、非反転入力端子の電圧の誤差を増幅するところ、ハイレベル電圧ＶＨは、その他の電圧ＶＬＥＤ１〜ＶＬＥＤｎより高いため、誤差増幅器１０によって無視される。つまり誤差増幅器１０は、ＬＥＤ端子の電圧ＶＬＥＤ１〜ＶＬＥＤｎのうち最も低いひとつと、基準電圧ＶＲＥＦとの誤差を増幅し、誤差に応じた誤差信号がＦＢ端子に印加される。 The above is the configuration of the drive circuit 100a according to the modification. Next, the operation will be described.
First, the operation when the PWM_ALL_L signal is negated will be described. The error amplifier 10 amplifies an error between the lowest voltage among the voltages at the plurality of inverting input terminals and the voltage at the non-inverting input terminal, and the high level voltage V H is higher than the other voltages V LED1 to V LEDn. Ignored by the error amplifier 10. That is, the error amplifier 10 amplifies an error between the lowest one of the voltages V LED1 to V LEDn of the LED terminal and the reference voltage V REF, and an error signal corresponding to the error is applied to the FB terminal.

反対に、ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされると、誤差増幅器１０の非反転入力端子には、第１サンプルホールド回路４０からのフィードバック電圧ＶＦＢ＿Ｈが入力され、反転入力端子のひとつには、誤差増幅器１０の出力信号がフィードバックされる。このとき誤差増幅器１０は、利得が１のボルテージフォロア（バッファ）として動作し、その出力信号は、第１サンプルホールド回路４０からの信号ＶＦＢ＿Ｈと等しくなる。つまり、ＦＢ端子には、信号ＶＦＢ＿Ｈが印加される。 Conversely, when the PWM_ALL_L signal is asserted, the feedback voltage V FB_H from the first sample hold circuit 40 is input to the non-inverting input terminal of the error amplifier 10, and one of the inverting input terminals is the error amplifier 10. The output signal is fed back. At this time, the error amplifier 10 operates as a voltage follower (buffer) having a gain of 1, and its output signal becomes equal to the signal V FB_H from the first sample hold circuit 40. That is, the signal V FB_H is applied to the FB terminal.

図５のセレクタ１６ａによれば、図２のセレクタ１６と同様に、ＰＷＭ＿ＡＬＬ＿Ｌ信号に応じて駆動回路１００の状態を切りかえることができる。
図２のセレクタ１６を用いる場合、第１サンプルホールド回路４０の出力段には、図３（ｂ）に示すバッファＢＵＦが必要となる。これに対して、図５のセレクタ１６ａを用いる場合、図３（ｂ）のバッファＢＵＦが不要となり、回路面積を削減できる。なぜなら誤差増幅器１０が、第１サンプルホールド回路４０の出力ＶＦＢ＿ＨをＦＢ端子に印加するボルテージフォロア（バッファ）として動作するからである。 According to the selector 16a of FIG. 5, the state of the drive circuit 100 can be switched according to the PWM_ALL_L signal, similarly to the selector 16 of FIG.
When the selector 16 of FIG. 2 is used, the buffer BUF shown in FIG. 3B is required at the output stage of the first sample hold circuit 40. On the other hand, when the selector 16a shown in FIG. 5 is used, the buffer BUF shown in FIG. 3B is not necessary, and the circuit area can be reduced. This is because the error amplifier 10 operates as a voltage follower (buffer) that applies the output V FB — H of the first sample hold circuit 40 to the FB terminal.

（第２の変形例）
図６は、第２の変形例に係る駆動回路１００ｂの構成の一部を示す回路図である。駆動回路１００ｂにおいて、第１サンプルホールド回路４０ｂは、サンプルホールドスイッチＳＷ２１を含む。サンプルホールドスイッチＳＷ２１は、誤差増幅器１０の出力端子とＦＢ端子の間に設けられる。サンプルホールドスイッチＳＷ２１は、（i）ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるときオン、（ii）ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるときオフする。第１サンプルホールド回路４０ｂは、ＦＢ端子の電圧を出力する。 (Second modification)
FIG. 6 is a circuit diagram showing a part of the configuration of the drive circuit 100b according to the second modification. In the drive circuit 100b, the first sample hold circuit 40b includes a sample hold switch SW21. The sample hold switch SW21 is provided between the output terminal of the error amplifier 10 and the FB terminal. The sample hold switch SW21 is turned on when (i) the PWM_ALL_L signal is negated, and (ii) turned off when the PWM_ALL_L signal is asserted. The first sample hold circuit 40b outputs the voltage of the FB terminal.

図６の駆動回路１００ｂにおいて、ＰＷＭ＿ＡＬＬ＿Ｌ信号がネゲートされるときには、サンプルホールドスイッチＳＷ２１がオンとなり、ＦＢ端子には、誤差増幅器１０が生成する誤差信号に応じたフィードバック電圧ＶＦＢが発生し、それがパルス変調器２０に供給される。
ＰＷＭ＿ＡＬＬ＿Ｌ信号がアサートされるタイミングでサンプルホールドスイッチＳＷ２１がオフする。このときパルス変調器２０の入力インピーダンスが十分に高ければ、ＦＢ端子の電荷が保存されるため、それ以降、ＦＢ端子の電位ＶＦＢは維持される。つまり、フィードバック電圧ＶＦＢがサンプルホールドされ、それがパルス変調器２０に供給される。
図６の駆動回路１００ｂによっても、図２の駆動回路１００と同様の効果を得ることができる。またセレクタ１６が不要となり、回路面積を削減できる。さらに第１サンプルホールド回路４０ｂの回路面積は、図３の第１サンプルホールド回路４０に比べて格段に小さいという利点もある。 In the drive circuit 100b of FIG. 6, when the PWM_ALL_L signal is negated, the sample hold switch SW21 is turned on, and the feedback voltage VFB corresponding to the error signal generated by the error amplifier 10 is generated at the FB terminal. It is supplied to the pulse modulator 20.
The sample hold switch SW21 is turned off at the timing when the PWM_ALL_L signal is asserted. At this time, if the input impedance of the pulse modulator 20 is sufficiently high, the electric charge at the FB terminal is stored, and thereafter, the potential V FB at the FB terminal is maintained. That is, the feedback voltage V FB is sampled and held and supplied to the pulse modulator 20.
The drive circuit 100b of FIG. 6 can also achieve the same effect as the drive circuit 100 of FIG. Further, the selector 16 is unnecessary, and the circuit area can be reduced. Furthermore, there is an advantage that the circuit area of the first sample and hold circuit 40b is much smaller than that of the first sample and hold circuit 40 of FIG.

実施の形態では、ピーク電流モードのパルス変調器２０を説明したが、パルス変調器２０は、平均電流モード、あるいは電圧モードであってもよい。   Although the pulse modulator 20 in the peak current mode has been described in the embodiment, the pulse modulator 20 may be in an average current mode or a voltage mode.

実施の形態ではインダクタを用いた非絶縁型のＤＣ／ＤＣコンバータを説明したが、本発明はトランスを用いた絶縁型のＤＣ／ＤＣコンバータにも適用可能である。   In the embodiment, a non-insulated DC / DC converter using an inductor has been described. However, the present invention can also be applied to an isolated DC / DC converter using a transformer.

実施の形態では、発光装置２のアプリケーションとして電子機器を説明したが、用途は特に限定されず、照明などにも利用できる。   In the embodiment, an electronic apparatus has been described as an application of the light emitting device 2, but the application is not particularly limited and can be used for lighting or the like.

また、本実施の形態において、ハイレベル、ローレベルの論理信号の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。たとえば負論理系では、アサートをローレベル、ネゲートをハイレベルに割り当てても良い。   In the present embodiment, the setting of the high level and low level logic signals is merely an example, and can be freely changed by appropriately inverting it with an inverter or the like. For example, in a negative logic system, assertion may be assigned to a low level and negate may be assigned to a high level.

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。   Although the present invention has been described using specific terms based on the embodiments, the embodiments only illustrate the principles and applications of the present invention, and the embodiments are defined in the claims. Many variations and modifications of the arrangement are permitted without departing from the spirit of the present invention.

１…電子機器、２…発光装置、３…ホストプロセッサ、４…ＤＣ／ＤＣコンバータ、５…ＬＣＤパネル、６…ＬＥＤストリング、１００…駆動回路、１０２…出力回路、１０…誤差増幅器、１２…論理ゲート、１４…ＤＣ／ＤＣコンバータ制御部、１６…セレクタ、ＳＷ１１…第１スイッチ、ＳＷ１２…第２スイッチ、２０…パルス変調器、２２…ソフトスタート回路、２４…コンパレータ、２６…ロジック部、２８…スロープ補償回路、３０…ドライバ、３２…停止回路、４０…第１サンプルホールド回路、４２…第１Ａ／Ｄコンバータ、４４…第１ラッチ回路、４６…第１Ｄ／Ａコンバータ、５０…第２サンプルホールド回路、５２…第２Ａ／Ｄコンバータ、５４…第２ラッチ回路、５６…第２Ｄ／Ａコンバータ、６０…コンパレータ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流ダイオード、Ｍ１…スイッチングトランジスタ。 DESCRIPTION OF SYMBOLS 1 ... Electronic device, 2 ... Light-emitting device, 3 ... Host processor, 4 ... DC / DC converter, 5 ... LCD panel, 6 ... LED string, 100 ... Drive circuit, 102 ... Output circuit, 10 ... Error amplifier, 12 ... Logic Gate, 14 ... DC / DC converter control unit, 16 ... selector, SW11 ... first switch, SW12 ... second switch, 20 ... pulse modulator, 22 ... soft start circuit, 24 ... comparator, 26 ... logic unit, 28 ... Slope compensation circuit, 30 driver, 32 stop circuit, 40 first sample hold circuit, 42 first A / D converter, 44 first latch circuit, 46 first D / A converter, 50 second sample hold Circuit: 52 ... 2nd A / D converter, 54 ... 2nd latch circuit, 56 ... 2nd D / A converter, 60 ... Comparator, 1 ... inductor, C1 ... output capacitor, D1 ... rectifier diode, M1 ... switching transistor.

Claims (12)

ｎ個（ｎは自然数）の発光素子の共通接続された第１端子に駆動電圧を生成するためのＤＣ／ＤＣコンバータを制御するとともに、前記ｎ個の発光素子それぞれに駆動電流を供給する駆動回路であって、
それぞれが前記発光素子ごとに設けられ、それぞれが対応する前記発光素子の第２端子と接続されるべき、ｎ個の駆動端子と、
それぞれが前記駆動端子ごとに設けられ、それぞれが対応するパルス調光信号を受け、対応するパルス調光信号がアサートされる期間、対応する前記駆動端子を介して対応する前記発光素子に駆動電流を供給する、ｎ個の電流源と、
フィードバックキャパシタが接続されるフィードバック端子と、
前記ｎ個の駆動端子それぞれの電圧のうち最も低い電圧と、所定の基準電圧との誤差を増幅して誤差信号を生成し、当該誤差信号に応じて、前記フィードバック端子に生ずるフィードバック電圧を変化させる誤差増幅器と、
前記ｎ個の電流源に対するｎ個の前記パルス調光信号がすべてネゲートされるときにアサートされ、少なくともひとつのパルス調光信号がアサートされるときにネゲートされる全チャンネルオフ信号を受け、前記全チャンネルオフ信号がアサートされるタイミングにおいて、前記フィードバック電圧をサンプルホールドする第１サンプルホールド回路と、
前記駆動電圧に応じた検出電圧を、前記全チャンネルオフ信号がアサートされるタイミングにおいてサンプリングし、サンプリングされた前記検出電圧に応じたしきい値電圧を出力する第２サンプルホールド回路と、
前記検出電圧を前記しきい値電圧と比較し、前記検出電圧の方が低いときにアサートされる比較信号を生成するコンパレータと、
（i）前記全チャンネルオフ信号がネゲートされるとき、少なくとも前記フィードバック端子に生ずる前記フィードバック電圧にもとづき、(ii)前記全チャンネルオフ信号がアサートされるとき、前記第１サンプルホールド回路によりサンプルホールドされた前記フィードバック電圧にもとづいて、パルス信号を生成するパルス変調器を含み、前記比較信号がアサートされるとき、または全チャンネルオフ信号がネゲートされるとき、前記パルス信号にもとづき前記ＤＣ／ＤＣコンバータのスイッチングトランジスタを駆動し、それ以外のとき、前記スイッチングトランジスタの駆動を停止するＤＣ／ＤＣコンバータ制御部と、
を備えることを特徴とする駆動回路。 A driving circuit that controls a DC / DC converter for generating a driving voltage at a first terminal commonly connected to n (n is a natural number) light emitting elements and supplies a driving current to each of the n light emitting elements. Because
N drive terminals, each of which is provided for each of the light emitting elements, each of which should be connected to a second terminal of the corresponding light emitting element;
Each is provided for each drive terminal, each receives a corresponding pulse dimming signal, and during the period when the corresponding pulse dimming signal is asserted, a driving current is supplied to the corresponding light emitting element via the corresponding driving terminal. N current sources to be supplied;
A feedback terminal to which a feedback capacitor is connected;
An error signal is generated by amplifying an error between the lowest voltage of the n drive terminals and a predetermined reference voltage, and a feedback voltage generated at the feedback terminal is changed according to the error signal. An error amplifier;
Receiving all channel off signals asserted when all the n pulse dimming signals for the n current sources are negated and negated when at least one pulse dimming signal is asserted; A first sample and hold circuit that samples and holds the feedback voltage at a timing when a channel off signal is asserted;
A second sample and hold circuit that samples a detection voltage corresponding to the drive voltage at a timing when the all-channel off signal is asserted, and outputs a threshold voltage corresponding to the sampled detection voltage;
A comparator that compares the detection voltage with the threshold voltage and generates a comparison signal that is asserted when the detection voltage is lower;
(I) when the all-channel off signal is negated, based on at least the feedback voltage generated at the feedback terminal; and (ii) when the all-channel off signal is asserted, sampled and held by the first sample and hold circuit. A pulse modulator for generating a pulse signal based on the feedback voltage, and when the comparison signal is asserted or when an all-channel off signal is negated, the DC / DC converter of the DC / DC converter is based on the pulse signal. A DC / DC converter controller that drives the switching transistor and otherwise stops driving the switching transistor;
A drive circuit comprising: （i）前記全チャンネルオフ信号がネゲートされるとき、前記フィードバック端子に、前記最も低い電圧と前記基準電圧の誤差に応じた前記誤差信号が印加され、（ii）前記全チャンネルオフ信号がアサートされるとき、前記フィードバック端子に、前記第１サンプルホールド回路の出力信号が印加されるように、本駆動回路の状態を切りかえるセレクタをさらに備えることを特徴とする請求項１に記載の駆動回路。   (I) When the all channel off signal is negated, the error signal corresponding to an error between the lowest voltage and the reference voltage is applied to the feedback terminal, and (ii) the all channel off signal is asserted. 2. The drive circuit according to claim 1, further comprising a selector that switches a state of the drive circuit so that an output signal of the first sample hold circuit is applied to the feedback terminal. 前記セレクタは、
２入力１出力を有し、その出力端子が前記誤差増幅器の反転入力端子と接続され、その第１入力端子に所定のハイレベル電圧を受け、その第２入力端子に前記誤差増幅器の出力信号を受け、前記全チャンネルオフ信号がネゲートされるとき、前記ハイレベル電圧を選択し、前記全チャンネルオフ信号がアサートされるとき、前記誤差増幅器の出力信号を選択する第１スイッチと、
２入力１出力を有し、その出力端子が前記誤差増幅器の非反転入力端子と接続され、その第１入力端子に前記基準電圧を受け、その第２入力端子に前記第１サンプルホールド回路の出力信号を受け、前記全チャンネルオフ信号がネゲートされるとき、前記基準電圧を選択し、前記全チャンネルオフ信号がアサートされるとき、前記第１サンプルホールド回路の出力信号を選択する第２スイッチと、
を含むことを特徴とする請求項２に記載の駆動回路。 The selector is
It has two inputs and one output, its output terminal is connected to the inverting input terminal of the error amplifier, receives a predetermined high level voltage at its first input terminal, and receives the output signal of the error amplifier at its second input terminal. And a first switch that selects the high level voltage when the all channel off signal is negated, and selects an output signal of the error amplifier when the all channel off signal is asserted;
It has two inputs and one output, its output terminal is connected to the non-inverting input terminal of the error amplifier, receives the reference voltage at its first input terminal, and outputs the first sample and hold circuit at its second input terminal Receiving a signal, selecting the reference voltage when the all channel off signal is negated, and selecting the output signal of the first sample and hold circuit when the all channel off signal is asserted;
The drive circuit according to claim 2, comprising: 前記セレクタは、２入力１出力を有し、その出力端子が前記フィードバック端子と接続され、その第１入力端子に、前記誤差増幅器の出力信号を受け、その第２入力端子に、前記第１サンプルホールド回路の出力信号を受け、前記全チャンネルオフ信号がネゲートされるとき、前記誤差増幅器の出力信号を選択し、前記全チャンネルオフ信号がアサートされるとき、前記第１サンプルホールド回路の出力信号を選択するスイッチを含むことを特徴とする請求項２に記載の駆動回路。   The selector has two inputs and one output, its output terminal is connected to the feedback terminal, receives the output signal of the error amplifier at its first input terminal, and receives the first sample at its second input terminal. When the output signal of the hold circuit is received and the all channel off signal is negated, the output signal of the error amplifier is selected, and when the all channel off signal is asserted, the output signal of the first sample hold circuit is The drive circuit according to claim 2, further comprising a switch to be selected. 前記第１サンプルホールド回路は、
前記フィードバック端子に生ずるフィードバック電圧をデジタル値に変換する第１Ａ／Ｄコンバータと、
前記第１Ａ／Ｄコンバータの出力に応じたデータを、前記全チャンネルオフ信号がアサートされるタイミングでラッチする第１ラッチ回路と、
前記第１ラッチ回路の出力データに応じた電圧を出力する第１Ｄ／Ａコンバータと、
を含むことを特徴とする請求項１から４のいずれかに記載の駆動回路。 The first sample and hold circuit includes:
A first A / D converter for converting a feedback voltage generated at the feedback terminal into a digital value;
A first latch circuit that latches data according to the output of the first A / D converter at a timing when the all-channel off signal is asserted;
A first D / A converter that outputs a voltage corresponding to output data of the first latch circuit;
The drive circuit according to claim 1, further comprising: 前記第１Ａ／Ｄコンバータおよび前記第１Ｄ／Ａコンバータはそれぞれ、抵抗ストリング型であり、
前記第１Ａ／Ｄコンバータおよび前記第１Ｄ／Ａコンバータそれぞれの抵抗ストリングは共有されることを特徴とする請求項５に記載の駆動回路。 Each of the first A / D converter and the first D / A converter is a resistance string type,
6. The drive circuit according to claim 5, wherein the resistance strings of the first A / D converter and the first D / A converter are shared. 前記第１サンプルホールド回路は、
前記誤差増幅器の出力端子と前記フィードバック端子の間に設けられ、（i）前記全チャンネルオフ信号がネゲートされるときオン、（ii）前記全チャンネルオフ信号がアサートされるときオフするスイッチを含み、
前記フィードバック端子の電圧を出力することを特徴とする請求項１に記載の駆動回路。 The first sample and hold circuit includes:
A switch provided between the output terminal of the error amplifier and the feedback terminal; (i) turned on when the all channel off signal is negated; and (ii) turned off when the all channel off signal is asserted;
The drive circuit according to claim 1, wherein the voltage of the feedback terminal is output. 前記第２サンプルホールド回路は、
前記検出電圧をデジタル値に変換する第２Ａ／Ｄコンバータと、
前記第２Ａ／Ｄコンバータの出力に応じたデータを、前記全チャンネルオフ信号がアサートされるタイミングでラッチする第２ラッチ回路と、
前記第２ラッチ回路の出力データに応じた前記しきい値電圧を出力する第２Ｄ／Ａコンバータと、
を含むことを特徴とする請求項１から７のいずれかに記載の駆動回路。 The second sample and hold circuit includes:
A second A / D converter for converting the detected voltage into a digital value;
A second latch circuit for latching data according to the output of the second A / D converter at a timing when the all-channel off signal is asserted;
A second D / A converter that outputs the threshold voltage according to output data of the second latch circuit;
The drive circuit according to claim 1, comprising: 前記第２Ａ／Ｄコンバータおよび前記第２Ｄ／Ａコンバータはそれぞれ、抵抗ストリング型であり、
前記第２Ａ／Ｄコンバータおよび前記第２Ｄ／Ａコンバータそれぞれの抵抗ストリングは共有されることを特徴とする請求項８に記載の駆動回路。 Each of the second A / D converter and the second D / A converter is a resistance string type,
9. The drive circuit according to claim 8, wherein the resistance strings of the second A / D converter and the second D / A converter are shared. ひとつの半導体基板上に一体集積化されることを特徴とする請求項１から９のいずれかに記載の駆動回路。   The drive circuit according to claim 1, wherein the drive circuit is integrated on a single semiconductor substrate. ｎ個（ｎは自然数）の発光素子と、
前記ｎ個の発光素子の共通接続された一端に駆動電圧を供給するＤＣ／ＤＣコンバータの出力回路と、
前記ＤＣ／ＤＣコンバータを制御するとともに、前記ｎ個の発光素子それぞれに駆動電流を供給する、請求項１から１０のいずれかに記載の駆動回路と、
を備えることを特徴とする発光装置。 n light emitting elements (n is a natural number);
An output circuit of a DC / DC converter that supplies a driving voltage to one end of the n light emitting elements connected in common;
The drive circuit according to any one of claims 1 to 10, wherein the drive circuit controls the DC / DC converter and supplies a drive current to each of the n light emitting elements.
A light emitting device comprising: 液晶パネルと、
前記液晶パネルのバックライトとして設けられた請求項１１に記載の発光装置と、
を備えることを特徴とする電子機器。 LCD panel,
The light emitting device according to claim 11 provided as a backlight of the liquid crystal panel;
An electronic device comprising:
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