JP5779355B2 - 薄膜ウエハレベルパッケージ - Google Patents

Description

本発明は薄膜ウエハレベルパッケージと、そのような薄膜ウエハレベルパッケージの製造方法に関する。

先の１０年におけるマイクロエレクトロニクスメカニカル（ＭＥＭデバイス）の成功に伴い、パッケージによりＭＥＭデバイスを封止するパッケージ技術が必要となる。それらのパッケージは、しばしば、その上にＭＥＭデバイスが形成される基板のダイシングやアセンブリ中の処理環境等から、壊れやすいＭＥＭデバイスを保護する。更に、それらのパッケージは、ＭＥＭデバイスの良好な動作や十分な寿命の提供を支える。

ＭＥＭデバイスの上をパッケージするために多くの選択肢が存在する。それらは、ウエハ・トゥ・ウエハアプローチ、チップ・トゥ・ウエハアプローチ、および薄膜封止プロセスである。最初の２つのアプローチは、２つの異なる基板の処理が必要で、その結果パッケージされたＭＥＭデバイスは大きな面積と体積を有するため、高価である。ＭＥＭデバイスの上のパッケージを形成するために、しばしばゼロレベルパッケージングと呼ばれる薄膜封止プロセスを使用することは、それがバッチプロセスであるため、より簡潔である。更に、このアプローチは、小型の解決法となる。ＭＥＭデバイスの構造材料および薄膜パッケージ層の双方としての多結晶ＳｉＧｅ（ｐｏｌｙ−ＳｉＧｅ）の使用は、多結晶ＳｉＧｅの低い堆積温度（＜４５０℃）のおかげで、ＣＭＯＳ基板上にパッケージされたＭＥＭデバイスを集積可能とする。

強固な０−レベルパッケージを確実にして、ダイシング、ワイヤボンディング、および１−レベルプラスチックモールドパッケージプロセスのような続くプロセスに耐えるために、パッケージの剪断強度（shear strength）は非常に重要である。

本説明は、薄膜パッケージ、即ち０−レベルパッケージに関し、異なるアンカーデザインパラメータ有し、パラメータを処理し、異なる解放プロセス（release process）を用いる、好適には、薄膜パッケージを形成するために、ＳｉＧｅが使用される。

本発明は、添付の請求の範囲に記載されたような、薄膜パッケージ、方法、およびマイクロエレクトロニクスデバイスに関する。

第１の形態では、本発明は、基板、膜、および膜を支持するために形成され、膜を基板に接続するアンカーフレームを含み、アンカーフレームは内壁と外壁を有し、これにより内壁の中で、基板と膜との間にチャンバを形成する薄膜ウエハレベルパッケージであって、アンカーフレームは、内壁と外壁との間に、少なくとも１つのキャビティまたは少なくとも１つのグループのキャビティを含み、キャビティまたはキャビティのグループはチャンバの周囲を囲む薄膜ウエハレベルパッケージに関する。囲むとは、少なくとも１つのキャビティがチャンバ領域の周囲に閉ループ（closed loop）を形成すること、または複数のキャビティがチャンバ領域の全周の複数の空間に配置されること、を意味する。キャビティは空の開口部（即ち、固体で充填されない）、またはアンカーフレーム材料とは異なる材料で満たされた開口部である。

１つの具体例では、アンカーフレームは少なくとも２つの閉ループの壁を含み、２つの隣り合った閉ループの壁の間の空間によりキャビティが形成される。閉ループの壁は同軸でも良い。それらは同じ幅を有しても良い。

キャビティは、好適には相互接続された、碁盤状のキャビティとして形成されても良い。

膜およびアンカーフレームは、同じ材料から形成されても良い。好適な具体例では、この材料はシリコン−ゲルマニウムである。

１つの具体例では、アンカーフレーム中の、少なくとも１つのキャビティまたはキャビティのグループは、アンカーフレームの材料とは異なる材料で満たされる。そのような材料は、シリコン酸化物でも良い。

本発明は、同様に、本発明にかかる薄膜ウエハレベルパッケージを含むマイクロエレクトロニクスデバイスに関する。本発明のマイクロエレクトロニクスデバイスの好適な具体例では、薄膜ウエハレベルパッケージは、チャンバ中に含まれるＭＥＭデバイスを封止する。

本発明は、同様に、基板上に薄膜ウエハレベルパッケージを製造する方法に関し、この方法は、
基板上に犠牲層を形成する工程と、
犠牲層中に、犠牲層により隔てられ、犠牲層の全膜厚を通って形成された少なくとも２つの閉ループのトレンチを形成する工程であって、少なくとも２つのトレンチは、内部トレンチと外部トレンチとを有し、内部トレンチは、内部トレンチ中にチャンバ領域を形成する工程と、
それらの少なくとも２つのトレンチを充填する層を形成して、これによりアンカーフレームを形成し、充填された内部および外部のトレンチがアンカーフレームの内壁と外壁を形成する工程と、
充填されたトレンチ、充填されたトレンチの間の領域、およびチャンバ領域を覆う層を形成して、これにより膜層を形成する工程と、
少なくともチャンバ領域から犠牲層を除去して、これによりアンカーフレームの内壁内に、膜と基板との間のチャンバを形成する工程とを含む。

この方法は、更に、犠牲層の上と充填されたトレンチの上に、膜を形成する前に、Ｔｉ−ＴｉＮ中間層を形成する工程を含む。この方法は、更に、Ｔｉ−ＴｉＮ中間層の形成前に、ソフトスパッタエッチ工程を含む。

１つの具体例では、少なくとも２つの閉ループトレンチを形成する工程は、それらの閉ループトレンチを接続する複数のトレンチを形成する工程を含む。１つの具体例では、少なくとも２つの閉ループトレンチを形成する工程は、それらの閉ループトレンチの間、およびそれらの閉ループトレンチから離れて複数のトレンチを形成する工程を含む。

充填層と覆う層は、同時に形成されても良い。

本発明にかかる薄膜ウエハレベルパッケージの、ＭＥＭデバイスを囲む犠牲ＳｉＯ_２層を覆うＳｉＧｅ膜中に解放孔（release hole）を有するパッケージ内のＭＥＭデバイスの解放前の、模式的断面図を示す。 （ａ）および（ｂ）は、本発明にかかる薄膜ウエハレベルパッケージのための異なるアンカーデザインの例を示す。（ａ）ＳｉＧｅフレーム中のキャビティが、連続した線として形成される。（ｂ）ＳｉＧｅフレーム中のキャビティが、選択的に相互に接続された碁盤状のキャビティとして形成される。灰色の線はＳｉＧｅフレームの多結晶ＳｉＧｅ壁であり、一方、白色は、ＳｉＯ_２で充填されたこのＳｉＧｅフレーム中のキャビティを表す。 本発明にかかる１０の異なる薄膜ウエハパッケージで行われた剪断力テスト測定を示す。ピーク高さはパッケージを破壊するのに必要な力を示す。 本発明にかかる、封止ＭＥＭデバイスの、ウエット（黒色の三角）またはドライ（灰色の星）の解放プロセスを用いて解放された、異なるアンカーデザインの剪断力値を示す。また、剪断力強度のＭＩＬスタンダード（１ｘ）が、参照としてプロットされている（傾斜線）。 （ａ）剪断テスト前のパッケージ、（ｂ）ＭＥＭデバイスのＢＨＦ解放後およびリング領域のＳｉＣの剥離を示す剪断テスト後の（ａ）のパッケージ、（ｃ）薄いＳｉＧｅフレームが、ＳｉＧｅ−ＳｉＧｅアンカー剥離を示す場所にある剪断テスト後のＶＨＦ解放された従来技術のパッケージ、の光学顕微鏡像を示す。 ＳｉＧｅフレーム中のアンカー通の数を変えた場合の、図２の列（ａ）にかかるＶＨＦ解放された薄膜ウエハレベルパッケージの剪断力値を示す。それぞれの測定点では、対応するアンカー構造が、図の上部に示される。 （ａ）ＭＥＭデバイスの６０’ＶＨＦ後の、本発明にかかる薄膜ウエハレベルパッケージのアンカーの走査電子顕微鏡（ＳＥＭ）像である。アンカーは、アンカーフレーム中に碁盤状のキャビティとして形成される。外部アンカー線中で、キャビティ中のＳｉＯ_２が除去されていることが明らかである。（ｂ）（ａ）のアンカーのキャビティ中での、ＳｉＯ_２へのＶＨＦ攻撃を示す。酸化物は白色で示され、一方、ＳｉＧｅアンカーフレームは灰色で示される。アンカーの外方部分では、酸化物が除去される（黒色）。 ２０ｎｍのソフトスパッタエッチ（ＳＳＲ）とＴｉ−ＴｉＮ中間層（ダイアモンド）を有する本発明にかかる薄膜ウエハレベルパッケージからの剪断力の結果を、標準プロセス（四角）とＭＩＬスタンダード（傾斜線）からの結果と比較して示す。試料は、６０’ＶＨＦ解放プロセスを用いて解放された。示されたＡｒＳＳＥ工程中に除去された膜厚は、ブランケットウエハ上のＳｉＯ_２に対してこのプロセスで除去された膜厚と同等である。 ＭＩＬスタンダード特性には合致しない、本発明にかかるアンカーデザインを示す。アンカーは、同軸のＳｉＧｅ多角形のアレイとして形成され、これにより異なる多角形の間の空間はＳｉＯ_２で充填される。それらのアンカーデザインは、ＭＩＬ参照を示す傾斜線（ＭＩＬ）の下方に落ちる図８の点に対応する。 図９からのアンカー（ｃ）のＳＥＭ像を示す。ＶＨＦ解放液が、アンカーの内側のＳｉＯ_２を攻撃したことが見られる。 最も長いアンカーデザイン、即ち６０’ＶＨＦ解放後の本発明にかかるキャビティが碁盤状に配置されたアンカーデザイン（ダイアモンド）と、標準解放プロセスを用いた比較（三角）との剪断力を示す。ＭＩＬ参照線（ＭＩＬ）が付加されている。それぞれの測定点で、対応するアンカー構造が、図の上部に示される。 ＶＨＦを用いて解放されたＳＳＥ試料について、アンカー線の数を変えた場合の、本発明にかかる異なるアンカーデザインについての剪断力の結果（ダイアモンド）と、ＢＨＦを用いて解放した試料についての剪断力の結果（四角）を示す。ＭＩＬ参照線（ＭＩＬ）が付加されている。それぞれの測定点で、対応するアンカー構造が、図の上部に示される。 本発明にかかるプロセスフローの模式的な断面図を示す。 本発明にかかるプロセスフローの模式的な断面図を示す。 本発明にかかるプロセスフローの模式的な断面図を示す。 本発明にかかるプロセスフローの模式的な断面図を示す。 本発明にかかるプロセスフローの模式的な断面図を示す。 本発明にかかるプロセスフローの模式的な断面図を示す。

記載された図面は、単に模式的で、限定するものではない。図面において、いくつかの要素の大きさは、図示目的で誇張され、寸法通りではない。寸法と相対寸法は、必ずしも本発明を実施するための、実際の縮尺に対応していない。

更に、記載や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、一連のまたは時間的な順序を表す必要はない。用語は、適当な状況下で入替え可能であり、本発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。

また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された本発明の具体例は、ここに記載や図示されたものと異なる位置でも操作できる。

また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈すべきではなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。

第１の形態では、アンカーフレームにより支持され、アンカーフレームを介して基板に接続されてチャンバを形成する膜を含み、アンカーフレームは少なくとも１つのキャビティを含む薄膜ウエハレベルパッケージが開示される。それらの閉ループ壁は、同軸である。それらの閉ループ壁は、好適には同じ幅である。

閉ループ壁の間のキャビティは、それらの閉ループ壁の間の空間によって形成されても良く、または碁盤状のキャビティとして形成されて、これにより閉ループ壁が相互接続されても良い。

膜とアンカーフレームは、同じ材料から形成されても良い。好適には、この材料はシリコン−ゲルマニウムである。

アンカーフレーム中のキャビティは、好適にはシリコン酸化物により充填されても良い。

第２の形態では、第１の形態にかかる薄膜ウエハレベルパッケージを含むマイクロエレクトロニクスデバイスが開示される。このマイクロエレクトロニクスデバイスは、更に、薄膜ウエハレベルパッケージのチャンバに含まれたＭＥＭデバイスを含んでも良い。

第３の形態では、基板上に薄膜ウエハレベルパッケージを形成する方法が記載され、この方法は、基板上に犠牲層を形成する工程と、この犠牲層を通って少なくとも２つの閉ループのトレンチを形成する工程と、それらの閉ループのトレンチを充填する層を形成し、これにより閉ループのトレンチの組のそれぞれの間にキャビティを形成する工程であって、キャビティは犠牲層の材料で充填される工程と、閉ループのトレンチと、閉ループのトレンチの間の領域を覆う層を形成する工程とを含む。少なくとも２つの閉ループのトレンチを形成する工程は、更にそれらの閉ループのトレンチを接続する少なくとも１つのトレンチを形成する工程を含む。覆う層は、薄膜ウエハレベルパッケージの膜を形成し、一方、充填材料は、そのアンカーフレームの一部である。

充填層および覆う層は、同時に形成される。好適には、シリコン−ゲルマニウムが、充填層および覆う層を形成するために使用される。好適には、犠牲層の材料はシリコン酸化物である。

説明のために、ＭＥＭデバイスを含むチャンバを覆う膜と、膜を支持し膜を基板に接続するアンカーとを形成するための構造材料としてＳｉＧｅを使用して、本発明の薄膜ウエハレベルパッケージが製造された。封止されたＭＥＭデバイスとともに、薄膜ウエハレベルパッケージを形成するためにＳｉＧｅを使用することは、集積の点から有利である。しかしながら、本発明は、ＳｉＧｅパッケージに限定されない。薄膜ウエハレベルパッケージを形成するために他の材料も使用でき、使用される材料は、ＭＥＭデバイスを形成するのに使用される材料と同じである必要はない。

図１は、薄膜ウエハレベルパッケージにより封止されたチャンバ内の犠牲層を除去する前の、本発明にかかる薄膜ウエハレベルパッケージの模式的な断面図である。チャンバの犠牲層を覆う膜中に、解放孔またはエッング孔１４が、この目的のために存在する。

図１の薄膜ウエハレベルパッケージは、膜層として、ＳｉＧｅ、好適には多結晶ＳｉＧｅを用いて実現された。図１のテスト構造は、半導体、即ちＳｉの基板上に形成された。テスト構造は、閉じたチャンバ、ここでは多結晶ＳｉＧｅで縁取られたチャンバとして、保護層の上、ここでは（４×１００ｎｍとして堆積される）４００ｎｍＳｉＣ層の上に形成される。このＳｉＣ層は、それらのＣＭＯＳ互換パッケージがＣＭＯＳの上に形成された場合、即ち、一般にＣＭＯＳプロセス技術を用いて形成された電子回路を含む基板の上に形成された場合、ＣＭＯＳ保護層として働く。

この保護層の上に、ここではＳｉＣの上に、４００ｎｍ膜厚のＳｉＧｅ層が堆積されてパターニングされ、薄膜パッケージのアンカーの位置に残る。同様にＭＥＭデバイスを形成するために、ＳｉＧｅが使用された場合、このＳｉＧｅ層はＭＥＭデバイスの、下方の電極層を形成するために使用されても良い。

次に、犠牲層、ここでは３μｍ膜厚の高密度プラズマ（ＨＤＰ）ＳｉＯ_２が堆積されて、犠牲層として使用された。通常の操作では、ＭＥＭデバイスはこの犠牲層中に埋め込まれる。閉ループのトレンチは、この犠牲層を通ってエッチングされ、下層のパターニングされた多結晶ＳｉＧｅ層の上で停止する。これらのトレンチは、チャンバの領域を囲み、この領域は通常の操作ではＭＥＭデバイスを含む。それぞれのトレンチのペアの間に、犠牲層の材料が残り、それらのトレンチの間に間隔を形成する。それらのトレンチのレイアウトは、下の文節でより詳細に検討される。

それらのトレンチは、膜層の材料の堆積中に充填され、ここでは４μｍ膜厚の多結晶ＳｉＧｅが堆積された。充填されたトレンチは、残った犠牲層の材料で充填されるキャビティを形成する。多結晶ＳｉＧｅ膜層の堆積後の平坦化された膜層を確実にするために、小さな幅のトレンチ幅に対して１つの値、例えば１μｍが使用される。トレンチのこの幅は、複数の連続して形成された膜層に、最小の影響を与え、または影響を与えないように選択される。必要であれば、アンカーフレームの全面積を増加させるために、更にトレンチを形成しても良い。従来技術の薄膜ウエハレベルパッケージでは、同じアンカーを形成するために１つのトレンチがパターニングされ、これにより、このトレンチの幅がアンカーフレームの幅と同様になるようにした。そのような１つの広いトレンチは、膜の連続した形成に負の影響を与え、膜層の表面を平坦にするために追加のプロセスが必要となる。充填されたトレンチは、チャンバの側壁を覆う、薄膜ウエハレベルパッケージのアンカーフレームを形成し、膜層は、解放開口部が閉じられた後に、チャンバの上部の封止を提供する。

次に、膜層がパターニングされて、１つの基板上に薄膜ウエハレベルパッケージを形成する。このパターニング工程中に、エッチングホールの形成も行われ、これらのエッチングホールはパッケージ内のチャンバから犠牲層を除去するために必要である。

図２の（ａ）および（ｂ）は、本発明にかかる薄膜ウエハレベルパッケージの異なるアンカーデザインを示す。（ａ）では、アンカーフレーム、ここではＳｉＧｅ中にキャビティが連続した線として形成され、（ｂ）では、アンカーフレーム、ここではＳｉＧｅ中にキャビティが選択的に相互接続された碁盤状のキャビティとして形成される。灰色の線はＳｉＧｅフレームの多結晶ＳｉＧｅ壁であり、一方、白色は、犠牲材料、ここではＳｉＯ_２で充填されたこのＳｉＧｅフレーム中のキャビティを表す。アンカーデザインは、このように少なくとも２つの、好適には同じ幅で、接続を有するものと有しないもの、および異なる間隔の、同軸のトレンチリングの組み合わせである。

解放プロセス中に、チャンバの犠牲層が、膜層中のエッチング孔または解放孔を通って除去される。本発明では、ウエットバッファードＨＦ（ＢＨＦ）およびドライ気相ＨＦ（ＶＨＦ）の双方の解放プロセスが、約６０分間、用いられた。アンカー領域の上に解放孔が存在しないため、アンカーフレーム中に含まれる犠牲材料、ここではＳｉ酸化物が、そこに残ることが期待される。パッケージの内側のサイズは１００×１００μｍ^２であった。アンカー幅は、１μｍから２０μｍで変化する。

剪断テストが、ＸＹＺＴＥＣ製のＣｏｎｄｏｒ２５０ツールを用いて行われた。幅１００μｍの針が、解放されたパッケージを含む表面上を水平に移動する。このツールは、針を移動させるのに必要な力を登録する。そのような測定の例が、図３に示される。このグラフの全てのピークは、針がパッケージに触れる位置に対応する。より高いピークは、より強いパッケージに対応する。薄膜パッケージ上に力を加えることにより、それらはついに剥離し、記録された力が、パッケージ、特にアンカーフレームの剪断力を特徴づける値とできる。

図４は、ＢＨＦ（黒色の三角）またがＶＨＦ（灰色の星）の双方で解放された異なるアンカーデザインに対して得られた剪断力を、ＭＩＬ−ＳＴＤ８８３Ｅスタンダード（方法２０１９．５）で特定される最小剪断力ととともに示す。ＢＨＦ解放試料は、対応する点がＭＩＬ参照線より上方であるため、すべてスタンダードの要求に合致し、一方で、ＶＨＦ試料の全てがこのＭＩＬ仕様に達するわけではない。テストされたアンカーデザインの約６２．５％がＭＩＬ仕様に達した。

ＢＨＦとＶＨＦ解放試料の双方についての失敗のメカニズムは、図５の（ａ）および（ｂ）に示された写真から得られる。ＢＨＦ解放試料では、図５（ｂ）に、解放プロセス中に剥離した下層のＳｉＣ保護層が見られる。これは、アンカー自身が、図４にプロットされた値より強いことを意味する。ＶＨＦ解放試料について、５（ｃ）において薄膜多結晶ＳｉＧｅフレームが見られることから、剥離は、薄膜多結晶ＳｉＧｅフレームと４μｍ膜厚の多結晶ＳｉＧｅ膜との間で発生した。このように、ＶＨＦ解放後に、アンカーと膜との間の界面は最も弱い界面となり、それらの試料の結果が、パッケージの機械的強度へのアンカーデザインの影響を学習するために使用された。

図６は、ＶＨＦ解放試料について、増加するアンカー幅、即ち増加するＳｉＧｅアンカー線の数とともに、剪断力を示す。それぞれのアンカー線は、犠牲層中にトレンチをパターニングして得られた同じ幅を有するためである。剪断力は、アンカー線の数とともに増加することがわかる。１から３のＳｉＧｅアンカー線を有する試料の間では、単調な直線挙動がある。４または５の線を有するアンカーを有する試料では、剪断力の上方へのシフトがある。異なる数のアンカー線、ここではＳｉＧｅ壁を有するアンカーフレームの間のオフセットは、更に検討されるように、アンカーフレーム中に組み込まれたＳｉＯ_２の攻撃により説明できる。

ＶＨＦ解放プロセスは、非常に攻撃的で、アンカー−膜界面、ここではＳｉＧｅ−ＳｉＧｅ界面を突き抜けることができ、この後に、ＶＨＦは、アンカーフレーム中に形成されたキャビティ中に含まれる犠牲材料、ここではＳｉＯ_２を攻撃する。図７の（ａ）は、ＭＥＭデバイスの６０’ＶＨＦ解放後の、本発明にかかる薄膜ウエハレベルパッケージのアンカーの走査電子顕微鏡（ＳＥＭ）像を示す。アンカーは、アンカーフレーム中の、碁盤状のキャビティとして形成される。キャビティ中のＳｉＯ_２は、外方のアンカー線中で除去されていることが明かである。中間部分のＳｉＯ_２は解放液より攻撃され、一方、内方部分は無傷である。図７の（ｂ）は、（ａ）のアンカーのキャビティ中のＳｉＯ_２のＶＨＦ攻撃を表す。酸化物は白色で示され、一方、ＳｉＧｅアンカーフレームは灰色で示される。アンカーの外方部分では、酸化物が除去される（暗い色）。

アンカーフレーム中のキャビティから材料が除去されるため、アンカーと基板との間のコンタクト面積が減少し、パッケージを破壊するのに必要な力も少なくなる。この例では、３つの線までは、実質的に全てのＳｉＯ_２が、アンカー領域から除去されたと推測され、一方、更に多くの線を有するアンカーでは、いくらかのＳｉＯ_２が残るであろう。解放プロセス中に、キャビティ材料がアンカーフレームから除去される程度は、アンカーフレームに用いられた材料、フレームの寸法、特に犠牲層中にエッチングされたトレンチにより規定されるアンカー線の幅、使用される犠牲材料、および解放プロセス自身に依存する。

図６の結果に基づいて、もしこの突き抜けプロセスが回避できたら、ＶＨＦ解放試料は、ＢＨＦ解放試料と同様に、非常に強固になることが期待される。それゆえに、改良されたプロセスフローを有する新しいテスト試料が作製された。

新しい試料は、膜層、ここでは多結晶ＳｉＧｅの堆積前に、Ａｒソフトスパッタエッチ（ＳＳＥ）を使用し、犠牲層上にＴｉ−ＴｉＮ（５〜１０ｎｍ）界面層を堆積して準備された。ソフトスパッタエッチは、薄い多結晶ＳｉＧｅアンカーフレームの露出した表面に存在する自然酸化物を除去した。また、Ｔｉ−ＴｉＮ界面層は、残る自然酸化物の影響を低減した。それらの自然酸化物は、ＶＨＦ解放液が、アンカーの内側のＳｉＯ_２を攻撃する経路を形成する。自然酸化物の除去は、アンカーのＶＨＦの互換性を向上させる。加えて、Ｔｉ−ＴｉＮ界面層は、薄いＳｉＧｅアンカーフレームとＳｉＧｅ膜層との間の接着性を改良した。

図８は、ソフトスパッタエッチ、ここでは２０ｎｍＳＳＥと、界面層、ここではＴｉ−ＴｉＮ界面層を有さない製造プロセス（標準：灰色の四角）と、有する製造プロセス（ＳＳＥ＋Ｔｉ＿ＴｉＮ：黒色のダイアモンド）とを用いて準備したテスト試料について、６０’ＶＨＦ解放プロセスを行った後の、異なるアンカーデザインについて必要とされる剪断力を示す。参考として、ＭＩＬ標準も併せて示す。図８から見られるように、殆どのアンカーデザインについて、ソフトスパッタエッチと界面層を有する製造プロセスを用いた場合、アンカー強度は大きく改良された。全てのアンカーデザインの約８５％が、ＭＩＬ使用に合致した。

図９は、ＭＩＬスタンダードに合致しなかった、ＳＳＥおよびＴｉ−ＴｉＮ界面を有する試料のアンカーデザインを示す。ＳｉＯ_２とＳｉＧｅ膜のコンタクト面積は、それらのアンカーレイアウトにおいて、ＳｉＧｅとＳｉＧｅ膜コンタクト面積より広かった。これは、Ｔｉ−ＴｉＮ界面を有する試料について、アンカー強度は主にＳｉＧｅとＳｉＧｅの界面から来ることを示す。

図９（ｃ）のアンカーデザインに対して、より深い検査が行われた。思いがけず、図１０に示すように、ＶＨＦ解放液はなおもＳｉＧｅ−ＳｉＧｅアンカー界面を突き抜け、アンカーフレームの内側のＳｉＯ_２を攻撃することができた。アンカーフレームの内部の酸化物の解放は、全アンカーコンタクト界面を減らし、これによりアンカーの全体の機械的強度を低下させた。研究された試料では、多分、全ての界面酸化物は除去されず、これによりキャビティ中で望まない酸化物解放が起きた。より長時間のＳＳＥが、ＶＨＦ解放液がキャビティ充填材料を攻撃するのを完全に防止するために、必要とされるであろう。

しかしながら、ＶＨＦ解放液がなおもアンカー中に含まれるＳｉＯ_２を攻撃したため、比率（ＳｉＧｅ−ＳｉＧｅアンカー面積／ＳｉＯ_２−ＳｉＧｅアンカー面積）が１より大きかったそれぞれのアンカーデザインは、ＭＩＬスタンダードに到達した。薄膜パッケージのアンカーデザイン中でこの比率を決定することにより、アンカーは、より解放プロセスにあわず、より高い剪断力を有する。この増加した機械的強度は、アンカー領域中の、２つのＳｉＧｅ層の間、即ちアンカーフレームと膜層との間、の改良された接着性の結果と信じられる。

図１１は、ＳＳＥおよびＴｉ−ＴｉＮ中間層を用いて、および用いずに作製した試料についての最強のアンカーデザインを示す。全てのテストしたアンカーデザインから、それらのデザインは、上述の結論と一致して最も広いＳｉＧｅ−ＳｉＧｅアンカー面積／ＳｉＯ_２−ＳｉＧｅアンカー面積を有した。この増加したコンタクト面積は、アンカーフレームを碁盤状のＳｉＧｅ壁としてレイアウトして、それらの間を酸化物で充填することで得られた。

図１２は、ＶＨＦを用いて解放したＳＳＥ試料（ダイアモンド）と、ＢＨＦを用いて解放した試料（四角）とについて、アンカー線の数を変化させた、本発明にかかる異なるアンカーデザインの剪断力の結果を示す。ＭＩＬ参照線（ＭＩＬ）も付加される。それぞれの測定点に対して、対応するアンカー構造が、図の上部に示される。

図１２から、単に１つの多結晶ＳｉＧｅアンカー線からなるアンカーデザイン（図２（ａ）の左のデザイン）について、剪断テスト値がＭＩＬスタンダードを越えることが分かる。それらの試料の値は、ＭＩＬスタンダードの要求を越えたため、この型のアンカーは、薄膜パッケージ応用に使用するのに十分に強いと結論づけることができる。このため、１００×１００μｍ^２を覆う薄膜パッケージに対して、４０４μｍ^２のアンカー面積のみが必要となる。そのような単体の線のアンカーデザインは、薄膜パッケージの全占有面積を大きく低減でき、更に薄膜パッケージプロセスのコスト低減が可能となる。

図１３から図１８は、本発明にかかるパッケージされたＭＥＭデバイスの製造方法のプロセスフローを模式的に示す。図１３は、例えばシリコンウエハのような基板１を含む。シリコンウエハの主表面の上に、約３００ｎｍの膜厚を有するシリコン酸化物（ＳｉＯ_２）層２が堆積される。異なる副層（sub layer）３を含むパターニングされた導電層が、層２の上に形成される。副層は、例えば、２０ｎｍ／５９０ｎｍ／２０ｎｍ／４５ｎｍの膜厚を有するＴｉ／ＡｌＣｕ／Ｔｉ／ＴｉＮスタックを含む。もし、基板１がＣＭＯＳ基板の場合、金属層３は、回路のような能動部品を含むこの半導体基板の相互接続スキームの上部金属層でも良い。ＭＥＭＳデバイスは、次に、この基板上に形成された電子回路の上で処理される。

パターニングされた金属層３を覆って、約１５００ｎｍの膜厚のシリコン酸化物（ＳｉＯ_２）層４が堆積される。３００〜４００ｎｍのＳｉＣ保護層５は、酸化物層４の上に堆積される。層５、４の中に開口部が存在し、金属層３へのコンタクトホールを形成する。コンタクトホールを介して、一方のキャビティ中のＭＥＭＳデバイスと、他方のキャビティに隣り合ったボンドパッドとの間に、電気的接続が形成される。

ついに、シリコンゲルマニウム電極層６が、例えば４００ｎｍの膜厚を有して、上部ＣＭＯＳ電極層３に接続されるように、化学気相堆積（ＣＶＤ）の手段で堆積される。シリコンゲルマニウム層６は、図１４に示すように、シリコンゲルマニウム電極にパターニングされる。このパターニングされたＳｉＧｅ層６は、アンカーフレームが形成される領域７３を含む。

他の犠牲シリコン酸化物（ＳｉＯ_２）層７（一般には約１〜３μｍの膜厚）が堆積される。化学機械研磨工程を適用することにより、犠牲層が平坦化され、更なるリソグラフィ工程のために表面形状が低減される。犠牲酸化物７を開口することにより、コンタクトエッチが行われ、図１５に示すように、パッケージアンカー７２、ＭＥＭＳフィイードスルー７３、およびＭＥＭデバイスへのコンタクト７１が形成される。

ここで、一般には１μｍ〜８μｍの膜厚を有する構造シリコンゲルマニウム層８が、選択的には１００ｎｍのＳｉＣ層９（図示せず）とともに、堆積される。構造層は、ＭＥＭＳデバイスと薄膜パッケージのアンカーを形成するために使用される。次に、構造シリコンゲルマニウム層（および、選択的にＳｉＣ層）がパターニングされて、ＭＥＭＳデバイス８４、パッケージアンカー８２の一部、および埋め込み金属層３とボンドパッドとの間の電気的接続８３の一部が形成される。パッケージアンカー８２のパターニングは、上述のレイアウトの考慮により行われる。図１３から図１８に示されるプロセスフローでは、アンカーは単体のＳｉＧｅ線として示される、次に、図１６に示されるように、ＳｉＧｅアンカー壁の間の空間を含む構造層中のギャップを埋める、犠牲シリコン酸化物層１０を堆積することにより、構造が覆われる。

ここで、酸化物層１０中で、膜コンタクトエッチが行われ、キャップ層のアンカー８２とボンドパッドへの電気的接続８１の一部を形成する。アンカー８２に関して酸化層１０のパターニングは、上述のレイアウトの考慮により行われる。なお、犠牲層の残った部分１０１が存在し、これが電気的接続８１と、パッケージ側壁またはキャビティ側壁とを支持できる。残った部分は、実質的に平坦な上面を有する。次に、（一般には４〜１０μｍの膜厚を有する）多結晶シリコンゲルマニウム膜１２の堆積が行われ、実質的に平坦なシリコンゲルマニウム膜を得る。なお、犠牲材料１０１の残った部分の実質的に平坦な上面のレベルは、膜層１２の下面のレベルに対応する。次に、エッチホール形成が行われ、図１７に示すような、膜層１２の下の犠牲材料１０の除去に使用される解放孔１４を形成する。上述のように、解放孔は、アンカー領域内には形成されない。

ここで、膜層と、形成されたキャビティ内の機能的シリコンゲルマニウム層の解放（release）が、例えば気相のＨＦのようなエッチング薬品を用いて行われ、この薬品は、犠牲層１０（選択的に１１）、７の材料を除去するために、膜層１２中の開口部または解放孔１４を通り、これにより、図１８に示すように、ＭＥＭＳ後処理デバイスを含みキャビティ（チャンバ）またはギャップ１５を膜層１２の下に形成する。

パッケージＭＥＭデバイスの更なる処理は、公知の製造技術を用いて行われ、例えば解放孔１４の封止工程、ＭＥＭボンディングパッドへの電気的接続の形成工程、および独立したパッケージＭＥＭデバイスのダイシング工程が行われる。

Claims (16)

1. 基板、膜、および膜を支持し膜と基板とを接続するアンカーフレームを含む薄膜ウエハレベルパッケージであって、
   アンカーフレームは内壁と外壁とを有し、これにより内壁の内側の、基板と膜との間にチャンバを有し、
   アンカーフレームは、少なくとも１つのキャビティまたは少なくとも１つのキャビティのグループを、内壁と外壁との間に含み、キャビティまたはキャビティのグループがチャンバを囲む薄膜ウエハレベルパッケージ。
2. アンカーフレームが、少なくとも２つの閉ループの壁を含み、キャビティが、２つの隣り合う閉ループの壁の間の空間により形成される請求項１に記載の薄膜ウエハレベルパッケージ。
3. それらの閉ループの壁が、同軸である請求項２に記載の薄膜ウエハレベルパッケージ。
4. それらの閉ループの壁が、同じ幅を有する請求項２または３に記載の薄膜ウエハレベルパッケージ。
5. キャビティが、碁盤状のキャビティとして形成される請求項１〜４のいずれかに記載の薄膜ウエハレベルパッケージ。
6. 碁盤状のキャビティが、相互接続されている請求項５に記載の薄膜ウエハレベルパッケージ。
7. 膜とアンカーフレームとが、同じ材料から形成される請求項１〜６のいずれかに記載の薄膜ウエハレベルパッケージ。
8. 材料が、シリコン−ゲルマニウムである請求項７に記載の薄膜ウエハレベルパッケージ。
9. アンカーフレーム中の、少なくとも１つのキャビティまたは少なくとも１つのキャビティのグループが、アンカーフレームの材料とは異なる材料で充填される請求項１〜８のいずれかに記載の薄膜ウエハレベルパッケージ。
10. アンカーフレームの材料とは異なる材料が、シリコン酸化物である請求項９に記載の薄膜ウエハレベルパッケージ。
11. 請求項１〜１０のいずれかに記載の薄膜ウエハレベルパッケージを含むマイクロエレクトロニクスデバイス。
12. 薄膜ウエハレベルパッケージが、チャンバ中に含まれるＭＥＭデバイスを封止する請求項１１に記載のマイクロエレクトロデバイス。
13. 薄膜ウエハレベルパッケージを基板上に作製する方法であって、
    基板上に犠牲層を形成する工程と、
    犠牲層中に、間隔を隔て、犠牲層の全膜厚を通って、少なくとも２つの閉ループのトレンチを形成する工程であって、少なくとも２つの閉ループのトレンチは内部トレンチと外部トレンチとを含み、内部トレンチはチャンバ領域を内部トレンチ内に形成する工程と、
    少なくとも２つのトレンチを充填する層を形成してこれによりアンカーフレームを形成し、充填された内部トレンチと外部トレンチは、アンカーフレームの内壁と外壁を形成する工程と、
    充填されたトレンチ、充填されたトレンチの間の領域、およびチャンバ領域を覆う層を形成する工程と、
    少なくともチャンバ領域から犠牲層を除去して、これによりアンカーフレームの内壁の中に、膜と基板との間のチャンバを形成する工程と、を含む薄膜ウエハレベルパッケージの製造方法。
14. 更に、膜層の形成前に、犠牲層の上および充填されたトレンチの上に、Ｔｉ−ＴｉＮ中間層を形成する工程を含む請求項１３に記載の製造方法。
15. 少なくとも２つの閉ループトレンチを形成する工程が、それらの閉ループトレンチを接続する複数のトレンチを形成する工程を含む請求項１３または１４に記載の製造方法。
16. 充填層および覆う層が、同時に形成される請求項１３〜１５のいずれかに記載の製造方法。