JP5772934B2 - データ変換装置、およびデータ変換方法、並びにコンピュータ・プログラム - Google Patents
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(1)最大差分確率が十分小さい
(2)最大線形確率が十分小さい
(3)ブール多項式表現を行った際のブール代数次数が十分大きい
(4)入出力を多項式表現した際の項数が十分多い
データ変換装置であり、
入力データを分割した分割データ各々の非線形変換処理を実行する複数の小型非線形変換部からなる第1段非線形変換部と、
前記第1段非線形変換部を構成する複数の小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部と、
前記線形変換部の出力データを分割した分割データ各々の非線形変換処理を実行する複数の小型非線形変換部からなる第2段非線形変換部とを有し、
前記線形変換部は、
前記入力データのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり、行列がm×m行列である場合、少なくともm以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行する構成であることを特徴とするデータ変換装置にある。
データ変換装置において実行するデータ変換方法であり、
第1段非線形変換部において、複数の小型非線形変換部を適用して、入力データを分割した分割データ各々の非線形変換処理を実行する第1段非線形変換ステップと、
線形変換部において、前記第1段非線形変換部を構成する複数の小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換ステップと、
第2段非線形変換部において、複数の小型非線形変換部を適用して、前記線形変換部の出力データを分割した分割データ各々の非線形変換処理を実行する第2段非線形変換ステップとを有し、
前記線形変換ステップは、
前記入力データのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり、行列がm×m行列である場合、少なくともm以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行するステップであることを特徴とするデータ変換方法にある。
データ変換装置においてデータ変換処理を実行させるコンピュータ・プログラムであり、
第1段非線形変換部において、複数の小型非線形変換部を適用して、入力データを分割した分割データ各々の非線形変換処理を実行させる第1段非線形変換ステップと、
線形変換部において、前記第1段非線形変換部を構成する複数の小型非線形変換部からの出力をすべて入力して線形変換を実行させる線形変換ステップと、
第2段非線形変換部において、複数の小型非線形変換部を適用して、前記線形変換部の出力データを分割した分割データ各々の非線形変換処理を実行させる第2段非線形変換ステップとを有し、
前記線形変換ステップは、
前記入力データのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり、行列がm×m行列である場合、少なくともm以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行させるステップであることを特徴とするコンピュータ・プログラムにある。
1.共通鍵ブロック暗号の概要
2.暗号攻撃の概要
3.複数の小型Sボックスの組み合わせからなる非線形変換処理構成
(3−1)複数の小型Sボックスの組み合わせからなる非線形変換処理構成の有効性について
(3−2)従来型の複数の小型Sボックスの組み合わせからなる非線形変換処理構成と問題点
(3−3)本発明に係る複数の小型Sボックスの組み合わせからなる非線形変換処理構成
4.暗号処理装置の構成例
まず、本発明の適用可能な通鍵ブロック暗号の概要について説明する。本明細書において、共通鍵ブロック暗号(以下ではブロック暗号)は、以下に定義するものを指すものとする。
平文[P]、暗号文[C]、鍵[K]の各ビットサイズは、以下のように示される。
平文P:nビット
暗号文C:nビット
鍵K:kビット
(ア)SPN(Substitution Permutation Network)構造、
(イ)Feistel構造、
(ウ)拡張Feistel構造、
がある。以下、これらの具体的構成について、図4〜図6を参照して説明する。
まず、図4を参照して、ラウンド関数実行部20の一構成例としてのSPN構造ラウンド関数について説明する。SPN構造ラウンド関数実行部20aは、非線形変換層(S層)と線形変換層(P層)を接続したいわゆるSP型の構成を有する。図4に示すように、nビットの入力データすべてに対して、ラウンド鍵との排他的論理和(XOR)演算を実行する排他的論理和演算部21、排他的論理和演算部21の演算結果を入力し、入力データの非線形変換を実行する非線形変換処理部22、非線形変換処理部22における非線形変換処理結果を入力し、入力データに対する線形変換処理を実行する線形変換処理部23などによって構成される。線形変換処理部23の線形変換処理結果が、次のラウンドに出力される。最終ラウンドでは暗号文となる。なお、図4に示す例では、排他的論理和演算部21、非線形変換処理部22、線形変換処理部23の処理順を示しているが、これらの処理部の順番は、限定されるものではなく、他のシーケンスで処理を行なう構成としてもよい。
次に、図5を参照してラウンド関数実行部20の一構成例としてのFeistel(フェイステル)構造について説明する。Feistel構造は、図5に示すように、前ラウンドからの入力(第1ラウンドでは入力文)であるnビットの入力データをn/2ビットの2つのデータに分割して、各ラウンドにおいて入れ替えながら処理を実行する。
次に、図6を参照してラウンド関数実行部20の一構成例としての拡張Feistel構造について説明する。先に、図5を参照して説明したFeistel構造は、nビットの平文を2つに分割してn/2ビットずつに区分して処理を実行していた。すなわち、分割数:d=2とした処理である。なお、この分割数は、データ系列数とも呼ばれる。
(ア)SPN(Substitution Permutation Network)構造、
(イ)Feistel構造、
(ウ)拡張Feistel構造、
これらの構造をとり得る。これらのラウンド関数実行部は、いずれも非線形変換層(S層)と線形変換層(P層)を接続したいわゆるSP型の構成を有する。すなわち、非線形変換処理を実行する非線形変換処理部と、線形変換処理を実行する線形変換処理部とを有する。以下、これらの変換処理構成について説明する。
非線形変換処理部の具体例について、図7を参照して説明する。図7に示すように、非線形変換処理部50は、具体的には、Sボックス(S−box)51と呼ばれるsビット入力sビット出力の非線形変換テーブルがm個並んだものであり、msビットの入力データがsビットずつ分割されてそれぞれ対応するSボックス(S−box)51に入力されデータが変換される。各Sボックス51では、例えば変換テーブルを適用した非線形変換処理が実行される。
線形変換処理部の具体例について、図8を参照して説明する。線形変換処理部は、入力値、例えば、Sボックスからの出力データであるmsビットの出力値を入力値Xとして入力し、この入力に対して線形変換を施しmsビットの結果を出力する。線形変換処理は、例えば、入力ビット位置の入れ替え処理などの線形変換処理を実行して、msビットの出力値Yを出力する。線形変換処理は、例えば、入力に対して、線形変換行列を適用して入力ビット位置の入れ替え処理を行なう。この行列の一例が図8に示す線形変換行列である。
上述した共通鍵ブロック暗号に対する暗号攻撃、すなわち、適用している鍵の解析やアルゴリズムの解析手法として様々な手法が知られている。以下、この暗号攻撃の概要について説明する。以下の各攻撃について、順次説明する。
(2−1)差分攻撃
(2−2)線形攻撃
(2−3)高階差分攻撃
(2−4)補間攻撃
共通鍵暗号の攻撃法の一つとして差分解読法(Differential Cryptanalysis)がある。差分解読法については、例えば、文献「E.Biham,A.Shamir,"Differential Cryptanalysis of DES−like Cryptosystems,"Journal of Cryptology,Vol.4,No.1,pp.3−72,1991.」に記述されている。
さらに、共通鍵暗号の攻撃法の一つとして線形解読法(Linear Cryptanalysis)がある。線形解読法については、例えば、文献「M.Matsui,"Linear Cryptanalysis Method for DES Cipher,"EUROCRYPT'93,LNCS 765,pp.386−397,1994.」に記述されている。
さらに、共通鍵暗号の攻撃法の一つとして高階差分攻撃法(Higher Order Differential Attack)がある。高階差分攻撃法については、例えば、文献「L.R.Knudsen、"Truncated and Higher Order Differentials,"FSE '94、 LNCS 1008,pp.196−211」に記述されている。
さらに、共通鍵暗号の攻撃法の一つとして補間攻撃法(Interpolation Attack)がある。補間攻撃については、例えば、文献「T.Jakobsen and L.R.Knudsen,"The Interpolation Attack on Block Cipher,"FSE'97,LNCS 1267,pp.28−40,1997.」に記述されている。
(3−1)複数の小型Sボックスの組み合わせからなる非線形変換処理構成の有効性について
上述したように、共通鍵ブロック暗号は、ラウンド関数の繰り返しによる暗号処理を行なう構成である。この共通鍵ブロック暗号処理は、ラウンド関数を繰り返し実行する構成であり、ラウンド関数では、線形変換処理、および非線形変換処理が実行される。非線形変換処理においては、例えば、図7を参照して説明したように、S−box(Sボックス)を適用した非線形変換処理が実行される。上述した共通鍵ブロック暗号処理の他にも、例えばハッシュ関数などのデータ変換においても非線形変換処理にSボックスが適用可能である。
(1)最大差分確率が十分小さい
(2)最大線形確率が十分小さい
(3)ブール多項式表現を行った際のブール代数次数が十分大きい
(4)入出力を多項式表現した際の項数が十分多い
(1)最大差分確率が十分小さい
(2)最大線形確率が十分小さい
(3)ブール多項式表現を行った際のブール代数次数が十分大きい
(4)入出力を多項式表現した際の項数が十分多い
これらの特性があるが、このような要求を満たすS−boxを効率よく生成する手法として、拡大体上のべき乗関数を用いる方法がよく知られている。この手法で拡大体の次数とべき乗の乗数を適切に選べば、非常に特性の良いS−boxが生成できる。
AESやCamelliaのS−boxはGF((24)2)上の逆元関数としてS−boxを構成することもできるため、安全性の観点からも特性が非常に良く、さらに非常に高いハードウェア実装性能も持つと言える。
CRYPTON ver.0.5、
CRYPTON ver.1.0、
Whirlpool、
FOX
などのS−boxなどがこのような手法に基づいて生成されたS−boxだと考えることができる。以下、これらの具体的な構成例およびその問題点について説明する。
以下、従来型の複数の小型Sボックスの組み合わせからなる非線形変換処理構成と問題点について、以下の各構成について説明する。
(a)CRYPTON ver.0.5、
(b)CRYPTON ver.1.0、
(c)Whirlpool、
(d)FOX
例えば、CRYPTON ver.0.5のS−boxは、図9に示す構造を持つ。S−box[S40]101、S−box[S41]102、S−box[S42]103は、4ビット入出力のS−boxであり、これらの3つのS−boxと、排他的論理和演算部111〜113が組み合わされて、入力8ビットを非線形変換して、出力8ビットを得る構成を持つ。なお、図に示すS−boxの表記[S4n]において、4は4ビット入出力のSボックスであることを示し、nは、S−boxの識別子である。S−box[S40]101、S−box[S41]102、S−box[S42]103は、すべて4ビット入出力のS−boxであり、それぞれ異なる非線形変換処理を実行する異なるS−boxである。
また、CRYPTON ver.1.0のS−boxは図10に示す構造を持つ。S−box[S40]121、S−box[S41]122と、S−box[S41]122の逆変換を実行するS−box[S41 −1]123、S−box[S40]121の逆変換を実行するS−box[S40 −1]124と、ビット演算による線形変換処理を実行するビット演算部131,132から構成される。
また、WhirlpoolのS−boxは図11のような構造をしている。S−box[S40]141、144,S−box[S40]の逆変換を実行するS−box[S40 −1]142,145と、S−box[S41]143を用い、排他論理和演算部151〜153によって、これらのS−boxを結合した構成を持つ。
さらに、FOXのS−boxは図12に示す構成をしている。3種類の4ビット入出力S−box161〜163と、4ビット入出力OR回路171,172を用い、これらを排他的論理和演算部によって接続した構成を持つ。
次に、本発明に係る複数の小型Sボックスの組み合わせからなる非線形変換処理構成について説明する。上述したように、複数の小型Sボックスの組み合わせからなる非線形変換処理構成については、すでに複数のタイプが提案されているが、それぞれクリティカルパスが長いという問題点や、線形変換行列の設定の困難性等の問題点を有している。
(a)分岐数および最適拡散層
(b)拡大体上の行列演算
まず、分岐数、および最適拡散変換(Optimal Diffusion Mappings)について説明する。
基礎体GF(2)上で定義されるn次の既約多項式p(x)によって作られる拡大体GF(2n)上で行われる行列演算を拡大体上の行列演算と呼ぶ。
例えば、
上記の行列演算において、出力y0,y1はそれぞれ、
y0=a0,0x0+a0,1x1
y1=a1,0x0+a1,1x1
と表現される。
AA−1=A−1A=E、
ただしEは単位行列、
上記式が成立する逆行列A−1を持つ行列Aが正則行列である。
z[0]=w[0](XOR)w[1]×2
z[1]=w[0]×2(XOR)w[1]
4ビット入出力S−box321〜324が、図16(b)に示すテーブルに従った非線形変換を実行すること、
線形変換処理部331が、図17(c)に従った変換処理を行なうこと、
これらの処理が異なっている。
z[0]=w[0](XOR)w[1]
z[1]=w[0](XOR)w[1]×2
入力データを分割した分割データ各々の非線形変換処理を実行する複数の小型非線形変換部(小さなSボックス)からなる第1段非線形変換部と、
第1段非線形変換部を構成する複数の小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部と、
線形変換部の出力データを分割した分割データ各々の非線形変換処理を実行する複数の小型非線形変換部(小さなSボックス)からなる第2段非線形変換部とを有し、
線形変換部は、入力データのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり、行列がm×m行列である場合、少なくともm以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行する構成である。
(ア)SPN(Substitution Permutation Network)構造、
(イ)Feistel構造、
(ウ)拡張Feistel構造、
これらの構造を適用した暗号処理を行なう装置における非線形変換部に適用可能である。なお、本発明の構成は、暗号処理以外にもハッシュ関数など、非線形変換を行う演算装置において適用可能である。
最後に、上述した実施例に従ったデータ変換処理を実行する装置例として暗号処理装置としてのICモジュール700の構成例を図19に示す。上述の処理は、例えばPC、ICカード、リーダライタ、その他、様々な情報処理装置において実行可能であり、図19に示すICモジュール700は、これら様々な機器に構成することが可能である。
(ア)SPN(Substitution Permutation Network)構造、
(イ)Feistel構造、
(ウ)拡張Feistel構造、
これらの各構成のいずれかの構造を適用した共通鍵ブロック暗号処理アルゴリズムに従った暗号処理、復号処理、さらに、ハッシュ関数を適用した演算処理などを実行する。
11 鍵スケジューリング部
12 暗号処理部
20 ラウンド関数実行部
21 排他的論理和演算部
22 非線形変換処理部
23 線形変換処理部
30 F関数部
31 排他的論理和演算部
32 非線形変換処理部
33 線形変換処理部
34 排他的論理和演算部
41,42 F関数部
50 非線形変換処理部
51 Sボックス
101〜103 Sボックス(S−box)
111〜113 排他的論理和演算部
121〜124 Sボックス(S−box)
131 ビット演算部
141〜145 Sボックス(S−box)
151〜153 排他的論理和演算部
161〜163 Sボックス(S−box)
171,172 OR回路
200 Sボックス(S−box)
201〜204 Sボックス(S−box)
211 線形変換処理部
200 Sボックス(S−box)
301〜304 Sボックス(S−box)
311 線形変換処理部
320 Sボックス(S−box)
321〜324 Sボックス(S−box)
331 線形変換処理部
700 ICモジュール
701 CPU(Central processing Unit)
702 メモリ
703 暗号処理部
704 乱数発生器
705 送受信部
Claims (8)
- データ変換装置であり、
前記データ変換装置は、F関数を複数ラウンド繰り返し実行する構成を有し、
前記F関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように変換対象データを分割する第1データ分割部と、
前記第1データ分割部で分割された分割データに前記ラウンド鍵の鍵加算を実行する鍵加算部と、
前記鍵加算部で鍵加算された前記分割データを入力して非線形変換処理を実行するF関数内非線形変換部と、
前記F関数内非線形変換部の出力に対する線形変換処理を実行するF関数内線形変換部を有し、
前記F関数内非線形変換部は、
前記鍵加算部で鍵加算された前記分割データをさらに分割する第2データ分割部と、
前記第2データ分割部で分割された分割データ各々の非線形処理を実行する複数の小型非線形変換部からなる第1段サブ非線形変換部と、
前記第1段サブ非線形変換部を構成する複数の小型非線形変換部からの出力をすべて入力して線形変換を実行するサブ線形変換部と、
前記サブ線形変換部の出力データを分割する第3データ分割部と、
前記第3データ分割部で分割した分割データ各々の非線形変換処理を前記サブ線形変換部による線形変換の直後に実行する複数の小型非線形変換部からなる第2段サブ非線形変換部とを有し、
前記サブ線形変換部は、
前記第1段サブ非線形変換部の出力データのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり、行列がm×m行列である場合、少なくともm以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行する構成であることを特徴とするデータ変換装置。 - 前記第1段サブ非線形変換部に対する入力データがnビットデータである場合、
前記第1段サブ非線形変換部は、入力データであるnビットデータの分割データであるn/kビットを各々入力して非線形変換処理結果としてのn/kビットを出力するk個の小型非線形変換部から構成され、
前記サブ線形変換部は、前記k個の小型非線形変換部の出力する総計nビットのデータを入力して、高分岐数の行列を適用したデータ変換処理によりnビットの出力を生成する構成であり、
前記第2段サブ非線形変換部は、前記サブ線形変換部から出力されるnビットデータの分割データであるn/kビットを各々入力して非線形変換処理結果としてのn/kビットを出力するk個の小型非線形変換部を有する構成であることを特徴とする請求項1に記載のデータ変換装置。 - 前記段サブ線形変換部は、最適拡散変換(ODM(Optimal Diffusion Mappings))処理を実行するMDS(Maximum Distance Separable)行列を適用したデータ変換処理を実行する構成であることを特徴とする請求項1に記載のデータ変換装置。
- 前記サブ線形変換部は、
前記入力データがnビットデータである場合、
GF(2)上で定義されるn次の既約多項式p(x)によって定義される拡大体GF(2n)上の行列を適用したデータ変換処理を実行する構成であることを特徴とする請求項1に記載のデータ変換装置。 - 前記データ変換装置は、
非線形変換処理を伴う暗号処理を実行する構成であることを特徴とする請求項1〜4いずれかに記載のデータ変換装置。 - 前記暗号処理は、共通鍵ブロック暗号処理であることを特徴とする請求項5に記載のデータ変換装置。
- データ変換装置において実行するデータ変換方法であり、
前記データ変換装置は、ラウンド関数を複数ラウンド繰り返し実行する構成を有し、
第1データ分割部において、前記ラウンド関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように変換対象データを分割する第1データ分割ステップと、
鍵加算部において、前記第1データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算ステップと、
F関数内非線形変換部において、前記鍵加算部で鍵加算された前記分割データを入力して非線形変換処理を実行するF関数内非線形変換ステップと、
F関数内線形変換部において、前記F関数内非線形変換部の出力に対する線形変換処理を実行するF関数内線形変換ステップを実行し、
前記F関数内非線形変換ステップは、
第2データ分割部において、前記鍵加算部で鍵加算された前記分割データをさらに分割する第2データ分割ステップと、
第1段サブ非線形変換部において、前記第2データ分割部で分割された分割データ各々の非線形変換処理を実行する第1段サブ非線形変換ステップと、
サブ線形変換部において、前記第1段サブ非線形変換部を構成する複数の小型非線形変換部からの出力をすべて入力して線形変換を実行するサブ線形変換ステップと、
第3データ分割部において、前記サブ線形変換部の出力データを分割する第3データ分割ステップと、
第2段サブ非線形変換部において、複数の小型非線形変換部を適用して、前記第3データ分割部で分割した分割データ各々の非線形変換処理を前記サブ線形変換部の線形変換直後に実行する第2段サブ非線形変換ステップとを有し、
前記サブ線形変換ステップは、
前記第1段サブ非線形変換部の出力データのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり、行列がm×m行列である場合、少なくともm以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行するステップであることを特徴とするデータ変換方法。 - データ変換装置においてデータ変換処理を実行させるコンピュータ・プログラムであり、
前記データ変換装置は、ラウンド関数を複数ラウンド繰り返し実行する構成を有し、
第1データ分割部において、前記ラウンド関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように変換対象データを分割させる第1データ分割ステップと、
鍵加算部において、前記第1データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行させる鍵加算ステップと、
F関数内非線形変換部において、前記鍵加算部で鍵加算された前記分割データを入力して非線形変換処理を実行させるF関数内非線形変換ステップと、
F関数内線形変換部において、前記F関数内非線形変換部の出力に対する線形変換処理を実行させるF関数内線形変換ステップを実行し、
前記F関数内非線形変換ステップにおいては、
第2データ分割部において、前記鍵加算部で鍵加算された前記分割データをさらに分割させる第2データ分割ステップと、
第1段サブ非線形変換部において、前記第2データ分割部で分割された分割データ各々の非線形変換処理を実行させる第1段サブ非線形変換ステップと、
サブ線形変換部において、前記第1段サブ非線形変換部を構成する複数の小型非線形変換部からの出力をすべて入力して線形変換を実行させるサブ線形変換ステップと、
第3データ分割部において、前記サブ線形変換部の出力データを分割させる第3データ分割ステップと、
第2段サブ非線形変換部において、複数の小型非線形変換部を適用して、前記第3データ分割部で分割した分割データ各々の非線形変換処理を前記サブ線形変換部の線形変換直後に実行させる第2段サブ非線形変換ステップとを有し、
前記サブ線形変換ステップは、
前記第1段サブ非線形変換部の出力データのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり、行列がm×m行列である場合、少なくともm以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行させるステップであることを特徴とするコンピュータ・プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013249046A JP5772934B2 (ja) | 2013-12-02 | 2013-12-02 | データ変換装置、およびデータ変換方法、並びにコンピュータ・プログラム |
Applications Claiming Priority (1)
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---|---|---|---|
JP2013249046A JP5772934B2 (ja) | 2013-12-02 | 2013-12-02 | データ変換装置、およびデータ変換方法、並びにコンピュータ・プログラム |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012102624A Division JP5680016B2 (ja) | 2012-04-27 | 2012-04-27 | 復号処理装置、情報処理装置、および復号処理方法、並びにコンピュータ・プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014041389A JP2014041389A (ja) | 2014-03-06 |
JP5772934B2 true JP5772934B2 (ja) | 2015-09-02 |
Family
ID=50393627
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013249046A Expired - Fee Related JP5772934B2 (ja) | 2013-12-02 | 2013-12-02 | データ変換装置、およびデータ変換方法、並びにコンピュータ・プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5772934B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7296609B2 (ja) * | 2017-11-14 | 2023-06-23 | 地方独立行政法人東京都立産業技術研究センター | デジタル処理装置、デジタル処理装置の製造方法及びプログラム |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2927079B2 (ja) * | 1991-10-02 | 1999-07-28 | 松下電器産業株式会社 | データ暗号化方法およびデータ暗号化装置 |
JP3499810B2 (ja) * | 2000-03-06 | 2004-02-23 | 株式会社東芝 | 暗号化装置、暗号化方法及び暗号化装置としてコンピュータを機能させるためのプログラムを記録したコンピュータ読取り可能な記録媒体並びに復号装置、復号方法及び復号装置としてコンピュータを機能させるためのプログラムを記録したコンピュータ読取り可能な記録媒体 |
DK1686722T3 (en) * | 2000-03-09 | 2017-02-20 | Mitsubishi Electric Corp | Block encryption device and block encryption method comprising rotation key programming |
EP1480371A1 (en) * | 2003-05-23 | 2004-11-24 | Mediacrypt AG | Device and method for encrypting and decrypting a block of data |
JP4561252B2 (ja) * | 2004-09-03 | 2010-10-13 | ソニー株式会社 | 暗号処理装置、および暗号処理方法、並びにコンピュータ・プログラム |
-
2013
- 2013-12-02 JP JP2013249046A patent/JP5772934B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2014041389A (ja) | 2014-03-06 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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