JP5766141B2 - Ceramic multilayer substrate and semiconductor package - Google Patents

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Description

本発明は、セラミック多層基板及びこれを使用した半導体パッケージに関する。   The present invention relates to a ceramic multilayer substrate and a semiconductor package using the same.

セラミック多層基板は、複数層の焼成前グリーンシートに回路パターンを形成した後、グリーンシートを積層し、プレスすることによって一つの積層体を形成し、積層体を焼成することで基板として完成する。さらに、実装性、劣化防止等の目的で基板に金めっき処理を施すことも多い。   The ceramic multilayer substrate is formed as a substrate by forming a circuit pattern on a plurality of green sheets before firing, then laminating and pressing the green sheets to form one laminate, and firing the laminate. Furthermore, the substrate is often subjected to a gold plating process for the purpose of mountability and prevention of deterioration.

基板にはキャビティが形成され、その部分に半導体チップなどの部品を実装し、金属部品で蓋をすることで、パッケージが形成される。パッケージは、半導体チップなどの部品の劣化を防ぐために気密性が求められることが多い。   A cavity is formed in the substrate, a part such as a semiconductor chip is mounted on the cavity, and a package is formed by covering with a metal part. The package is often required to be airtight in order to prevent deterioration of components such as a semiconductor chip.

高周波回路では線路長を最短化することで通過損失の低減が見込まれるため、実装した部品を基板回路に接続しさらにパッケージを外部の部品に接続する場合には、フィードスルー構造を形成する必要がある。   In high-frequency circuits, the path loss is expected to be reduced by minimizing the line length, so when connecting the mounted components to the board circuit and connecting the package to external components, it is necessary to form a feed-through structure. is there.

このようなセラミック多層基板や半導体パッケージは特許文献１〜３に開示されている。   Such ceramic multilayer substrates and semiconductor packages are disclosed in Patent Documents 1 to 3.

特開２００３−０８６９８７号公報JP 2003-086987 A 特開２０００−１６４７４３号公報JP 2000-164743 A 特開平９−１３９５７８号公報JP-A-9-139578

しかしながら、上記従来の技術では、回路パターンと基材（セラミック部）との界面で気密漏れが発生する。   However, in the above conventional technique, an airtight leak occurs at the interface between the circuit pattern and the base material (ceramic part).

気密性を確保しようとした場合、リークパスを作らないように迂回した構造をとることになる。この場合、線路長の増加による通過損失増大や、配線スペース確保による基板サイズ増大などの問題が発生し、設計上の制約が大きくなる。   In order to ensure airtightness, a detour structure is adopted so as not to create a leak path. In this case, problems such as an increase in passage loss due to an increase in the line length and an increase in the substrate size due to securing of wiring space occur, resulting in a greater design constraint.

リークパスは、回路パターンに使用している金属材料の種類や、めっき時のダメージなどの材料やプロセスに起因して発生するため、これら全てを最適化することでリークパスが発生しないようにできる可能性がある。しかし、既存のプロセスを全て置き換えるとなると、コストの上昇や開発期間の長期化、同時形成している素子との相性の低下などを招く原因ともなるため、実現は難しい。   Since leak paths occur due to the type of metal material used in the circuit pattern and materials and processes such as damage during plating, there is a possibility that all of these can be optimized to prevent leak paths from occurring There is. However, if all the existing processes are replaced, it will be difficult to realize this because it may cause an increase in cost, a longer development period, and a decrease in compatibility with the simultaneously formed elements.

本発明は、上記に鑑みてなされたものであって、チップ部品が実装されるキャビティの気密を維持しつつ外部接続線路の線路長が最短化された構造を持つセラミック多層基板及び半導体パッケージを得ることを目的とする。   The present invention has been made in view of the above, and obtains a ceramic multilayer substrate and a semiconductor package having a structure in which the line length of the external connection line is minimized while maintaining the airtightness of the cavity in which the chip component is mounted. For the purpose.

上述した課題を解決し、目的を達成するために、本発明は、セラミック基材を複数積層して形成されたセラミック多層基板であって、チップ部品が実装される実装領域を囲むように環状に形成され、実装領域に実装されたチップ部品を気密封止して気密エリアを形成する上蓋が設置される上蓋取付部と、上蓋取付部の内周面よりも内側においてセラミック多層基板の表面に露出するように形成され、チップ部品に接続される第１の回路パターンと、第１の回路パターンが設けられた層よりも１層上のセラミック基材上かつ上蓋取付部の内周面よりも外側に形成されて第１の回路パターンと一部が重なり、上蓋取付部の外周面よりも外側でセラミック多層基板の表面に露出した第２の回路パターンと、第１の回路パターンと第２の回路パターンとが重なった部分に設けられて、第１の回路パターンと第２の回路パターンとを接続するビアと、を備えることを特徴とする。   In order to solve the above-mentioned problems and achieve the object, the present invention is a ceramic multilayer substrate formed by laminating a plurality of ceramic base materials, and is formed in an annular shape so as to surround a mounting region on which chip components are mounted. An upper lid mounting portion on which an upper lid is formed that hermetically seals chip components formed and mounted in the mounting area to form an airtight area, and is exposed on the surface of the ceramic multilayer substrate inside the inner peripheral surface of the upper lid mounting portion. A first circuit pattern formed to be connected to the chip component, and on the ceramic substrate one layer higher than the layer on which the first circuit pattern is provided and outside the inner peripheral surface of the upper lid mounting portion A second circuit pattern that partially overlaps with the first circuit pattern and is exposed on the surface of the ceramic multilayer substrate outside the outer peripheral surface of the upper lid mounting portion, and the first circuit pattern and the second circuit pattern Provided that overlapping part, characterized in that it comprises a via for connecting the first circuit pattern and second circuit pattern.

本発明によれば、気密エリア内に実装されるチップ部品と気密エリア外の外部部品とを接続するための外部接続線路はビアを一つだけ経由するため線路長を短くして通過損失を低減し、かつ気密エリアの気密性を確保できるという効果を奏する。   According to the present invention, the external connection line for connecting the chip component mounted in the hermetic area and the external component outside the hermetic area passes only one via, so the line length is shortened to reduce the passage loss. In addition, the airtightness of the airtight area can be secured.

図１は、本発明にかかる半導体パッケージの実施の形態１の構成を示す図である。FIG. 1 is a diagram showing a configuration of a semiconductor package according to a first embodiment of the present invention. 図２は、実施の形態１にかかる半導体パッケージの上面図である。FIG. 2 is a top view of the semiconductor package according to the first embodiment. 図３は、従来の半導体パッケージの構造の一例を示す図である。FIG. 3 is a diagram showing an example of the structure of a conventional semiconductor package. 図４は、外部接続線路が曲がった半導体パッケージの構造の一例を示す図である。FIG. 4 is a diagram illustrating an example of a structure of a semiconductor package in which an external connection line is bent. 図５は、従来の半導体パッケージの構造のさらに別の一例を示す図である。FIG. 5 is a diagram showing still another example of the structure of a conventional semiconductor package. 図６は、本発明にかかる半導体パッケージの実施の形態２の構成を示す図である。FIG. 6 is a diagram showing the configuration of the second embodiment of the semiconductor package according to the present invention. 図７は、本発明にかかる半導体パッケージの実施の形態３の構成を示す図である。FIG. 7 is a diagram showing the configuration of the semiconductor package according to the third embodiment of the present invention. 図８は、部品接続層と外部接続層との間に形成される溝の位置を示す図である。FIG. 8 is a diagram showing the position of the groove formed between the component connection layer and the external connection layer. 図９は、本発明にかかる半導体パッケージの実施の形態４の構成を示す図である。FIG. 9 is a diagram showing the configuration of the semiconductor package according to the fourth embodiment of the present invention. 図１０は、実施の形態４にかかる半導体パッケージの別の構成を示す図である。FIG. 10 is a diagram illustrating another configuration of the semiconductor package according to the fourth embodiment.

以下に、本発明にかかる半導体パッケージの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。   Embodiments of a semiconductor package according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.

実施の形態１．
図１は、本発明にかかる半導体パッケージの実施の形態１の構成を示す図である。半導体パッケージは、セラミック多層基板３、チップ部品１、上蓋５を有する。セラミック多層基板３は、セラミック基材である基材８が複数層積層された構造となっている。基材８は、グリーンシートを焼成して硬化させることによって形成される。セラミック多層基板３の上面中央部は、チップ部品１が実装される実装領域を形成する部品収容キャビティ３ａが設けられて凹状に窪んでいる。部品収容キャビティ３ａは、穴（キャビティ穴）が形成されたグリーンシートを重ねて焼成し、各グリーンシートを基材８とすることによって形成される。 Embodiment 1 FIG.
FIG. 1 is a diagram showing a configuration of a semiconductor package according to a first embodiment of the present invention. The semiconductor package has a ceramic multilayer substrate 3, a chip component 1, and an upper lid 5. The ceramic multilayer substrate 3 has a structure in which a plurality of base materials 8 which are ceramic base materials are laminated. The base material 8 is formed by baking and hardening a green sheet. The central portion of the upper surface of the ceramic multilayer substrate 3 is recessed in a concave shape with a component receiving cavity 3a that forms a mounting region on which the chip component 1 is mounted. The component accommodating cavity 3 a is formed by stacking and firing green sheets having holes (cavity holes) and using the green sheets as the base material 8.

また、セラミック多層基板３は、部品収容キャビティ３ａが形成された層よりも上層として、部品収容キャビティ３ａを取り囲むように外部接続層１２と上蓋取付部６とが形成されている。外部接続層１２の詳細については後述する。上蓋取付部６は、部品収容キャビティ３ａの上方に上蓋取付用キャビティ３ｂを形成する。上蓋取付用キャビティ３ｂは、穴（キャビティ穴）が形成されたグリーンシートを重ねて焼成し、各グリーンシートを基材８とすることによって形成される。上蓋取付部６に上蓋５が取り付けられることにより、部品収容キャビティ３ａ及び上蓋取付用キャビティ３ｂは気密エリア７を構成する。   Further, the ceramic multilayer substrate 3 is formed with an external connection layer 12 and an upper lid attaching portion 6 so as to surround the component accommodating cavity 3a as an upper layer than the layer in which the component accommodating cavity 3a is formed. Details of the external connection layer 12 will be described later. The upper lid attaching portion 6 forms an upper lid attaching cavity 3b above the component accommodating cavity 3a. The upper lid mounting cavity 3b is formed by stacking and firing green sheets having holes (cavity holes) and using the green sheets as the base material 8. By attaching the upper lid 5 to the upper lid attaching portion 6, the component accommodating cavity 3 a and the upper lid attaching cavity 3 b constitute an airtight area 7.

部品収容キャビティ３ａを形成する最上層（以下、部品接続層という）１８の基材８の上面には第１の回路パターンとしての回路パターン９ａが、上蓋取付部６の内周面よりも内側においてセラミック多層基板３の表面に露出するように形成されている。また、外部接続層１２の上面には、第２の回路パターンとしての回路パターン９ｂが上蓋取付部６の内周面よりも外側に形成されている。回路パターン９ｂは、上蓋取付部６の外周面よりも外側でセラミック多層基板３の表面に露出している。回路パターン９ａと回路パターン９ｂとは一部が重なっている。外部接続層１２は、上蓋取付部６が積層される部分にビア１２ａを備えている。ビア１２ａは、回路パターン９ａと回路パターン９ｂとが重なった部分に設けられているため、回路パターン９ａと回路パターン９ｂとが接続されて、外部接続線路を構成している。外部接続層１２は、グリーンシートを焼成することによって形成されている。   On the upper surface of the base material 8 of the uppermost layer (hereinafter referred to as “component connection layer”) 18 forming the component housing cavity 3 a, a circuit pattern 9 a as a first circuit pattern is located on the inner side of the inner peripheral surface of the upper lid mounting portion 6. It is formed so as to be exposed on the surface of the ceramic multilayer substrate 3. Further, on the upper surface of the external connection layer 12, a circuit pattern 9 b as a second circuit pattern is formed outside the inner peripheral surface of the upper lid attaching portion 6. The circuit pattern 9 b is exposed on the surface of the ceramic multilayer substrate 3 outside the outer peripheral surface of the upper lid mounting portion 6. The circuit pattern 9a and the circuit pattern 9b partially overlap each other. The external connection layer 12 includes a via 12a in a portion where the upper lid attaching portion 6 is laminated. Since the via 12a is provided at a portion where the circuit pattern 9a and the circuit pattern 9b overlap, the circuit pattern 9a and the circuit pattern 9b are connected to form an external connection line. The external connection layer 12 is formed by firing a green sheet.

図２は、実施の形態１にかかる半導体パッケージの上面図であり、上蓋５の図示は省略している。また、上蓋取付部６の部分は透過して示している。回路パターン９ｂは、気密エリア７まで達していないため、気密エリア７の外周部は、上蓋取付部６の最下層を形成する基材８と外部接続層１２を形成する基材８との接合面１３で囲まれている。   FIG. 2 is a top view of the semiconductor package according to the first embodiment, and illustration of the upper lid 5 is omitted. Further, the upper lid attaching portion 6 is shown in a transparent manner. Since the circuit pattern 9 b does not reach the airtight area 7, the outer peripheral portion of the airtight area 7 is a joint surface between the base material 8 that forms the lowermost layer of the upper lid attaching portion 6 and the base material 8 that forms the external connection layer 12. 13 is surrounded.

チップ部品１は、部品収容キャビティ３ａに実装され、回路パターン９ａにボンディングワイヤ２で接続されている。回路パターン９ｂは、ワイヤ２０で外部部品４に接続されている。これにより、チップ部品１と外部部品４とは、ボンディングワイヤ２、回路パターン９ａ、ビア１２ａ、回路パターン９ｂ及びワイヤ２０を介して電気的に接続されている。   The chip component 1 is mounted in the component receiving cavity 3a and connected to the circuit pattern 9a by a bonding wire 2. The circuit pattern 9 b is connected to the external component 4 with a wire 20. Thereby, the chip component 1 and the external component 4 are electrically connected via the bonding wire 2, the circuit pattern 9 a, the via 12 a, the circuit pattern 9 b, and the wire 20.

比較のため、従来の半導体パッケージの構造について説明する。図３は、従来の半導体パッケージの構造の一例を示す図である。半導体パッケージは、セラミック多層基板１０３、チップ部品１０１、上蓋１０５を有する。セラミック多層基板１０３は、基材１０８を複数積層した構造となっている。基材１０８は、グリーンシートを焼成して硬化させることによって形成される。セラミック多層基板１０３の上面中央部は、部品収容キャビティ１０３ａが形成されて凹状に窪んでいる。部品収容キャビティ１０３ａは、穴が形成されたグリーンシートを重ねて焼成し、各グリーンシートを基材１０８とすることによって形成される。   For comparison, the structure of a conventional semiconductor package will be described. FIG. 3 is a diagram showing an example of the structure of a conventional semiconductor package. The semiconductor package includes a ceramic multilayer substrate 103, a chip component 101, and an upper lid 105. The ceramic multilayer substrate 103 has a structure in which a plurality of base materials 108 are stacked. The base material 108 is formed by baking and curing a green sheet. A central portion of the upper surface of the ceramic multilayer substrate 103 is formed with a component housing cavity 103a and is recessed in a concave shape. The component housing cavity 103a is formed by stacking and firing green sheets in which holes are formed, and using each green sheet as a base material.

また、セラミック多層基板１０３は、部品収容キャビティ１０３ａが形成された層よりも上層として、部品収容キャビティ１０３ａを取り囲むように上蓋取付部１０６が形成されている。上蓋取付部１０６は、部品収容キャビティ１０３ａの上方に上蓋取付用キャビティ１０３ｂを形成する。上蓋取付部１０６には上蓋１０５が取り付けられ、部品収容キャビティ１０３ａ及び上蓋取付用キャビティ１０３ｂは気密エリア１０７を構成する。   In addition, the ceramic multilayer substrate 103 has an upper lid attaching portion 106 as an upper layer than the layer in which the component accommodating cavity 103a is formed so as to surround the component accommodating cavity 103a. The upper lid attaching portion 106 forms an upper lid attaching cavity 103b above the component accommodating cavity 103a. An upper lid 105 is attached to the upper lid attaching portion 106, and the component housing cavity 103 a and the upper lid attaching cavity 103 b constitute an airtight area 107.

部品接続層１１８の基材１０８の上には回路パターン１０９が形成されている。回路パターン１０９は、気密エリア１０７の内外に跨りフィードスルー構造をなしている。   A circuit pattern 109 is formed on the base material 108 of the component connection layer 118. The circuit pattern 109 has a feedthrough structure straddling the inside and outside of the airtight area 107.

チップ部品１０１は、部品収容キャビティ１０３ａに実装され、回路パターン１０９にボンディングワイヤ１０２で接続されている。回路パターン９は、ワイヤ１２０で外部部品１０４に接続されている。これにより、チップ部品１０１と外部部品１０４とは、ボンディングワイヤ１０２、回路パターン９及びワイヤ１２０を介して電気的に接続されている。   The chip component 101 is mounted in the component receiving cavity 103 a and connected to the circuit pattern 109 with a bonding wire 102. The circuit pattern 9 is connected to the external component 104 with a wire 120. Thereby, the chip component 101 and the external component 104 are electrically connected via the bonding wire 102, the circuit pattern 9, and the wire 120.

実装不良などの製造不良に起因するのではなく、構造的に発生する気密漏れは、導体（回路パターン）と基材との界面が気密エリア１０７の内外に跨る構造（図３）の場合に起きやすい。外部接続線路が曲がっていたり、長くなっていたりしても、気密漏れは発生する。図４は、外部接続線路が曲がった半導体パッケージの構造の一例を示す図であり、（ａ）は断面図、（ｂ）は上面図である。なお、図４（ｂ）では上蓋１０５の図示を省略し、上蓋取付部１０６を透過して示している。回路パターン１０９と基材１０８との界面が気密エリア１０７の内外に跨ることにより、リークパス１１１が形成されている。気密性を確保するためには、気密エリア１０７の外周全てを基材同士の接合面によって囲む必要がある。   Airtight leakage that occurs structurally, not due to a manufacturing failure such as mounting failure, occurs when the interface between the conductor (circuit pattern) and the substrate straddles the inside and outside of the airtight area 107 (FIG. 3). Cheap. Even if the external connection line is bent or lengthened, an airtight leak occurs. 4A and 4B are diagrams illustrating an example of the structure of a semiconductor package in which an external connection line is bent, in which FIG. 4A is a cross-sectional view and FIG. 4B is a top view. In FIG. 4B, the illustration of the upper lid 105 is omitted, and the upper lid attachment portion 106 is shown in a transparent manner. A leak path 111 is formed by the interface between the circuit pattern 109 and the base material 108 straddling the inside and outside of the airtight area 107. In order to ensure hermeticity, it is necessary to surround the entire outer periphery of the hermetic area 107 with a joint surface between the substrates.

図５は、従来の半導体パッケージの構造のさらに別の一例を示す図である。図３に示した構造との違いは、部品接続層１１８の基材１０８には、回路パターン１０９ａに繋がるビア１１０ａが形成されていることである。ビア１１０ａは、部品接続層１１８の一つ下の層１１９の基材１０８に形成された回路パターン１１０ｃに繋がっている。また、部品接続層１１８の基材１０８には、気密エリア１０７の外側に回路パターン１０９ｂが形成されている。部品接続層１１８の基材１０８には、回路パターン１０９ｂに繋がるビア１１０ｂが形成されている。ビア１１０ｂは、回路パターン１１０ｃに繋がっている。   FIG. 5 is a diagram showing still another example of the structure of a conventional semiconductor package. The difference from the structure shown in FIG. 3 is that a via 110a connected to the circuit pattern 109a is formed in the base material 108 of the component connection layer 118. The via 110 a is connected to the circuit pattern 110 c formed on the base material 108 of the layer 119 immediately below the component connection layer 118. A circuit pattern 109 b is formed on the base 108 of the component connection layer 118 on the outside of the airtight area 107. A via 110 b connected to the circuit pattern 109 b is formed in the base material 108 of the component connection layer 118. The via 110b is connected to the circuit pattern 110c.

図５に示した従来の半導体パッケージでは、外部接続線路は１層下に迂回した後に元の層に戻るために、気密エリアの外周全てを基材同士の接合面によって囲う構造となっており、気密エリアの気密性が確保されている。しかし、図５に示す構造では、外部接続線路は、ビアを二つ以上経由することになるため、線路長が長くなり、通過損失が増大してしまう。   In the conventional semiconductor package shown in FIG. 5, the external connection line has a structure in which the outer periphery of the hermetic area is surrounded by the joint surface between the base materials in order to return to the original layer after detouring one layer below. The airtightness of the airtight area is secured. However, in the structure shown in FIG. 5, since the external connection line goes through two or more vias, the line length becomes long and the passage loss increases.

本実施の形態にかかる半導体パッケージでは、外部接続線路はビアを一つだけ（ビア１２ａだけ）経由するため、外部接続線路の線路長を短くすることができ、通過損失を低減できる。   In the semiconductor package according to the present embodiment, since the external connection line passes through only one via (only the via 12a), the line length of the external connection line can be shortened and the passage loss can be reduced.

外部接続層１２を形成する基材８は、シート厚の薄いグリーンシートを用いて形成することで、外部接続線路の線路長をより短くすることが可能となる。外部接続層１２の元とするグリーンシートは、取り扱い性や製造上の制約を考慮した場合、概ね４０μｍ以上（焼成後の基材８が３０μｍ程度）ものを適用すると、歩留まりを大きく低下させることなくセラミック多層基板３を製造可能である。ただし、これはあくまでも一例であり、より薄いグリーンシートを用いて外部接続線路の線路長を短くするほど、通過損失を低減できる。   By forming the base material 8 forming the external connection layer 12 using a green sheet having a thin sheet thickness, the line length of the external connection line can be further shortened. If the green sheet used as the base of the external connection layer 12 is about 40 μm or more (the substrate 8 after firing is about 30 μm) in consideration of handling and manufacturing restrictions, the yield is not greatly reduced. The ceramic multilayer substrate 3 can be manufactured. However, this is merely an example, and the passage loss can be reduced as the line length of the external connection line is shortened using a thinner green sheet.

また、ビア１２ａは、気密エリアから離れた位置に形成すると、上蓋取付部６を形成する基材８と外部接続層１２を形成する基材８との接合面が大きくなり、気密エリア７の気密性を高めることができる。なお、上蓋取付部６よりも外側に形成すると、セラミック多層基板３の表面にビア１２ａが露出してデッドスペースが増えるため、基板サイズの増大の原因となる。これを防ぐためには、上蓋取付部６をなす基材８が積層される部分にビア１２ａを形成することが好ましい。   Further, when the via 12a is formed at a position away from the airtight area, the joint surface between the base material 8 that forms the upper lid attaching portion 6 and the base material 8 that forms the external connection layer 12 becomes large, and the airtightness of the airtight area 7 is increased. Can increase the sex. In addition, if it forms outside the upper lid attaching portion 6, the via 12a is exposed on the surface of the ceramic multilayer substrate 3 and the dead space increases, which causes an increase in the substrate size. In order to prevent this, it is preferable to form a via 12a in a portion where the base material 8 constituting the upper lid attaching portion 6 is laminated.

このように、本実施の形態によれば、従来では気密を確保するために迂回させていた外部接続線路を直線化することが可能になり、基板を小型化できる。また、基板の設計の自由度が上がるため、より高機能な回路設計を行うことも可能である。また、既存の製造設備を利用して製造可能であるため、開発期間を短縮し開発コストを低減できる。また、特定の材料やプロセスによらずに製造可能であるため、要求される高周波特性における通過損失の許容値やコストに応じて材料やプロセスを選定できる。   As described above, according to the present embodiment, it is possible to straighten the external connection line that has been bypassed in order to ensure airtightness in the related art, and to reduce the size of the substrate. In addition, since the degree of freedom in designing the substrate is increased, it is possible to design a more sophisticated circuit. Moreover, since it can manufacture using the existing manufacturing equipment, a development period can be shortened and development cost can be reduced. Further, since it can be manufactured without depending on a specific material or process, the material or process can be selected according to the allowable value and cost of passing loss in the required high frequency characteristics.

実施の形態２．
図６は、本発明にかかる半導体パッケージの実施の形態２の構成を示す図である。実施の形態２にかかる半導体パッケージの構成は実施の形態１とほぼ同様であるが、部品接続層１８の基材１４の厚さ寸法は、外部接続層１２の厚さ分他の層の基材８よりも薄くなっている。すなわち、部品接続層１８の基材８と、外部接続層１２の基材８との厚さの和が、これら以外の層の基材８の厚さと同じとなっている。 Embodiment 2. FIG.
FIG. 6 is a diagram showing the configuration of the second embodiment of the semiconductor package according to the present invention. The configuration of the semiconductor package according to the second embodiment is substantially the same as that of the first embodiment, but the thickness dimension of the base material 14 of the component connection layer 18 is equal to the thickness of the external connection layer 12 and the base material of another layer. It is thinner than 8. That is, the sum of the thicknesses of the base material 8 of the component connection layer 18 and the base material 8 of the external connection layer 12 is the same as the thickness of the base material 8 of the other layers.

本実施の形態にかかる半導体パッケージは、回路パターン９ｂの高さが従来の半導体パッケージ（図３）と同じであるため、半導体パッケージを使用する製品（デバイス）の寸法増加を抑えることができる。すなわち、セラミック多層基板３の構造変更による影響が半導体パッケージ内で収まる構造となる。   In the semiconductor package according to the present embodiment, since the height of the circuit pattern 9b is the same as that of the conventional semiconductor package (FIG. 3), an increase in the size of a product (device) using the semiconductor package can be suppressed. That is, the structure is such that the influence of the structural change of the ceramic multilayer substrate 3 is accommodated in the semiconductor package.

この他については実施の形態１と同様であるため、重複する説明は割愛する。   Since other aspects are the same as those in the first embodiment, a duplicate description is omitted.

実施の形態３．
図７は、本発明にかかる半導体パッケージの実施の形態３の構成を示す図である。実施の形態３にかかる半導体パッケージの構成は実施の形態１とほぼ同様であるが、部品接続層１８の基材８に外部接続層１２が埋め込まれている。 Embodiment 3 FIG.
FIG. 7 is a diagram showing the configuration of the semiconductor package according to the third embodiment of the present invention. The configuration of the semiconductor package according to the third embodiment is substantially the same as that of the first embodiment, but the external connection layer 12 is embedded in the base material 8 of the component connection layer 18.

本実施の形態にかかる半導体パッケージは、回路パターン９ｂの高さが従来の半導体パッケージ（図３）と同じであるため、半導体パッケージを使用する製品（デバイス）の寸法増加を抑えることができる。すなわち、セラミック多層基板３の構造変更による影響が半導体パッケージ内で収まる構造となる。   In the semiconductor package according to the present embodiment, since the height of the circuit pattern 9b is the same as that of the conventional semiconductor package (FIG. 3), an increase in the size of a product (device) using the semiconductor package can be suppressed. That is, the structure is such that the influence of the structural change of the ceramic multilayer substrate 3 is accommodated in the semiconductor package.

なお、本実施の形態においては、部品接続層１８と外部接続層１２との間に溝が形成されるため、グリーンシートの厚さや製造プロセスによっては、溝がリークパスとなる可能性がある。   In the present embodiment, since a groove is formed between the component connection layer 18 and the external connection layer 12, the groove may become a leak path depending on the thickness of the green sheet and the manufacturing process.

図８は、部品接続層と外部接続層との間に形成される溝の位置を示す図である。図８（ａ）に示す部品接続層１８と外部接続層１２との間に形成される溝１６は、気密エリア７内に収まっており、リークパスを形成しない。図８（ｂ）に示す部品接続層１８と外部接続層１２との間に形成される溝１７は、気密エリア７の内外にまたがっており、リークパスを形成する可能性がある。図８（ｃ）に示す部品接続層１８と外部接続層１２との間に形成される溝１９は、気密エリア７内に形成されないため、リークパスを形成しない。   FIG. 8 is a diagram showing the position of the groove formed between the component connection layer and the external connection layer. The groove 16 formed between the component connection layer 18 and the external connection layer 12 shown in FIG. 8A is contained in the hermetic area 7 and does not form a leak path. The groove 17 formed between the component connection layer 18 and the external connection layer 12 shown in FIG. 8B extends over the inside and outside of the hermetic area 7 and may form a leak path. The groove 19 formed between the component connection layer 18 and the external connection layer 12 shown in FIG. 8C is not formed in the hermetic area 7 and therefore does not form a leak path.

このため、図８（ｂ）のように、気密エリア外周を溝が分断するような構造は回避することが好ましい。ただし、溝がリークパスを形成しないことが保証できるのであれば、このような構造としても差し支えない。   For this reason, it is preferable to avoid a structure in which a groove divides the outer periphery of the hermetic area as shown in FIG. However, such a structure may be used as long as it can be ensured that the groove does not form a leak path.

本実施の形態のセラミック多層基板は、複数枚重ねた未焼成グリーンシートに回路パターン９ａを形成した後、外部接続層１２とするグリーンシートを積層し、プレスして一つの積層体としてから焼成することで形成される。   In the ceramic multilayer substrate according to the present embodiment, after forming a circuit pattern 9a on a plurality of unfired green sheets, a green sheet as an external connection layer 12 is laminated, pressed into a single laminate, and fired. Is formed.

本実施の形態のセラミック多層基板を形成する一つ目の方法は、外部接続層１２とするグリーンシートとして、ビア、回路パターン及びキャビティ穴が形成されたものを用意する。基板製造時には、外部接続層１２となるグリーンシートを部品接続層１８の基材８となるグリーンシートの上に重ね、平坦なプレートでプレスする。この際には、部品接続層１８の基材８となるグリーンシートと外部接続層１２となるグリーンシートとの段差が無くなるように平坦なプレートを用いてプレスする。これにより、グリーンシートの境界部が平坦になるため、これ以降の工程は従来のセラミック多層基板の製造工程と同様となる。   In the first method of forming the ceramic multilayer substrate of the present embodiment, a green sheet for forming the external connection layer 12 is prepared with vias, circuit patterns, and cavity holes formed therein. At the time of manufacturing the substrate, the green sheet to be the external connection layer 12 is overlaid on the green sheet to be the base material 8 of the component connection layer 18 and pressed with a flat plate. At this time, pressing is performed using a flat plate so that a step between the green sheet to be the base material 8 of the component connection layer 18 and the green sheet to be the external connection layer 12 is eliminated. As a result, the boundary portion of the green sheet becomes flat, and the subsequent steps are the same as the manufacturing steps of the conventional ceramic multilayer substrate.

本実施の形態のセラミック多層基板を形成する二つ目の方法は、外部接続層１２となるグリーンシートに予めビアや回路パターンを形成するのではなく、プレスで積層体としてから印刷する方法である。   The second method of forming the ceramic multilayer substrate according to the present embodiment is a method in which a via and a circuit pattern are not formed in advance on the green sheet to be the external connection layer 12 but are printed after being formed into a laminate by a press. .

外部接続層１２とするグリーンシートとして、ビア用の穴及びキャビティ穴が形成されたものを用意する。なお、この時点ではビア用の穴には導体は充填されていない。基板製造時には、外部接続層１２となるグリーンシートを部品接続層１８の基材８となるグリーンシートの上に重ね、平坦なプレートでプレスする。プレス後の積層体に回路パターンを印刷する。この際に、ビア用の穴に導体を充填する。これ以降の工程は、従来のセラミック多層基板の製造工程と同様である。   A green sheet having via holes and cavity holes is prepared as a green sheet for the external connection layer 12. At this point, the via hole is not filled with a conductor. At the time of manufacturing the substrate, the green sheet to be the external connection layer 12 is overlaid on the green sheet to be the base material 8 of the component connection layer 18 and pressed with a flat plate. A circuit pattern is printed on the laminate after pressing. At this time, the via hole is filled with a conductor. The subsequent steps are the same as the conventional steps for manufacturing a ceramic multilayer substrate.

上記の例のように、外部接続層１２となるグリーンシートを部品接続層１８の基材８となるグリーンシートの上に重ね、平坦なプレートでプレスすることで、外部接続層１２を部品接続層１８の基材８に埋め込むことができる。   As in the above example, the green sheet to be the external connection layer 12 is overlaid on the green sheet to be the base material 8 of the component connection layer 18 and pressed with a flat plate, whereby the external connection layer 12 is made to the component connection layer. It can be embedded in 18 substrates 8.

この他については実施の形態１と同様である。   Others are the same as in the first embodiment.

実施の形態４．
図９は、本発明にかかる半導体パッケージの実施の形態４の構成を示す図である。実施の形態４にかかる半導体パッケージの構成は実施の形態１とほぼ同様であるが、外部接続層を備えない点で相違している。部品接続層１８の基材８には第１の回路パターンとしての回路パターン８ａ及びビア８ｂが形成されている。回路パターン８ａは、上蓋取付部６の外周面よりも内側に、上蓋取付部６の内周面よりも内側においてセラミック多層基板３の表面に露出するように形成されている。また、部品接続層１８の一つ下の層の基材８には第２の回路パターンとしての回路パターン８ｃが形成されている。回路パターン８ｃは、回路パターン８ａと一部が重なり、上蓋取付部６の外周面よりも外側でセラミック多層基板３の表面に露出している。ビア８ｂは、回路パターン８ａと回路パターン８ｃとが重なった部分に設けられて、回路パターン８ａと回路パターン８ｃとを接続している。 Embodiment 4 FIG.
FIG. 9 is a diagram showing the configuration of the semiconductor package according to the fourth embodiment of the present invention. The configuration of the semiconductor package according to the fourth embodiment is substantially the same as that of the first embodiment, but is different in that it does not include an external connection layer. A circuit pattern 8a as a first circuit pattern and a via 8b are formed on the base material 8 of the component connection layer 18. The circuit pattern 8 a is formed so as to be exposed on the surface of the ceramic multilayer substrate 3 on the inner side of the outer peripheral surface of the upper lid attaching portion 6 and on the inner side of the inner peripheral surface of the upper lid attaching portion 6. Further, a circuit pattern 8 c as a second circuit pattern is formed on the base material 8 that is one layer below the component connection layer 18. The circuit pattern 8 c partially overlaps the circuit pattern 8 a and is exposed on the surface of the ceramic multilayer substrate 3 outside the outer peripheral surface of the upper lid attaching portion 6. The via 8b is provided at a portion where the circuit pattern 8a and the circuit pattern 8c overlap each other, and connects the circuit pattern 8a and the circuit pattern 8c.

図１０は、実施の形態４にかかる半導体パッケージの別の構成を示す図である。部品接続層１８の基材８は、キャビティ穴の一部が上蓋取付部６を構成する基材８のキャビティ穴と同程度に広がっており、部品接続層１８の一つ下の層の基材８の上面が露出している。また、部品接続層の基材８は、ビア８ｅ及び回路パターン８ｄを備えている。回路パターン８ｄは、上蓋取付部６の内周面よりも外側に形成されて、上蓋取付部６の外周面よりも外側でセラミック多層基板３の表面に露出している。また、部品接続層１８の一つ下の層の基材８には回路パターン８ｆが形成されている。回路パターン８ｆは、回路パターン８ｄと一部が重なっている。ビア８ｅは、回路パターン８ｄと回路パターン８ｆとが重なった部分に設けられて、回路パターン８ｄと回路パターン８ｆとを接続している。   FIG. 10 is a diagram illustrating another configuration of the semiconductor package according to the fourth embodiment. The base material 8 of the component connection layer 18 is such that a part of the cavity hole extends to the same extent as the cavity hole of the base material 8 constituting the upper lid mounting portion 6. The upper surface of 8 is exposed. The base material 8 of the component connection layer includes a via 8e and a circuit pattern 8d. The circuit pattern 8 d is formed outside the inner peripheral surface of the upper lid attaching portion 6 and exposed on the surface of the ceramic multilayer substrate 3 outside the outer peripheral surface of the upper lid attaching portion 6. A circuit pattern 8 f is formed on the base material 8 that is one layer below the component connection layer 18. The circuit pattern 8f partially overlaps the circuit pattern 8d. The via 8e is provided at a portion where the circuit pattern 8d and the circuit pattern 8f overlap each other, and connects the circuit pattern 8d and the circuit pattern 8f.

本実施の形態においては、チップ部品と外部接続線路との接続位置及び外部接続線路と外部部品との接続位置のいずれかが、従来の半導体パッケージよりも一段上下にずれることとなるが、このずれを許容できるのであれば、外部接続層を設けることなく外部接続線路の線路長を短縮することができる。   In the present embodiment, any one of the connection position between the chip component and the external connection line and the connection position between the external connection line and the external component is shifted up and down by one level from the conventional semiconductor package. Can be reduced, the line length of the external connection line can be shortened without providing an external connection layer.

この他については実施の形態１と同様である。   Others are the same as in the first embodiment.

以上のように、本発明にかかる半導体パッケージは、既存のセラミック多層基板の製造設備を変更することなく設計を変更するだけで製造できる点で有用であり、特に、これまでは導体の材料やプロセスの制約でフィードスルー構造を形成できなかった半導体パッケージへの適用に適している。   As described above, the semiconductor package according to the present invention is useful in that it can be manufactured only by changing the design without changing the existing manufacturing equipment for the ceramic multilayer substrate. It is suitable for application to a semiconductor package in which a feedthrough structure could not be formed due to the above restrictions.

１、１０１ チップ部品
２、１０２ ボンディングワイヤ
３、１０３ セラミック多層基板
３ａ、１０３ａ 部品収容キャビティ
３ｂ、１０３ｂ 上蓋取付用キャビティ
４、１０４ 外部部品
５、１０５ 上蓋
６、１０６ 上蓋取付部
７、１０７ 気密エリア
８、１４、１０８ 基材
８ａ、８ｃ、８ｄ、８ｆ、９ａ、９ｂ、１０９、１０９ａ、１０９ｂ、１１０ｃ 回路パターン
８ｂ、８ｅ、１２ａ、１１０ａ、１１０ｂ ビア
１２ 外部接続層
１３ 接合面
１６、１７、１９ 溝
１８、１１８ 部品接続層
２０、１２０ ワイヤ
１１１ リークパス DESCRIPTION OF SYMBOLS 1,101 Chip component 2,102 Bonding wire 3,103 Ceramic multilayer substrate 3a, 103a Component accommodation cavity 3b, 103b Upper lid mounting cavity 4, 104 External component 5, 105 Upper lid 6, 106 Upper lid mounting portion 7, 107 Airtight area 8 , 14, 108 Substrate 8a, 8c, 8d, 8f, 9a, 9b, 109, 109a, 109b, 110c Circuit pattern 8b, 8e, 12a, 110a, 110b Via 12 External connection layer 13 Bonding surface 16, 17, 19 Groove 18, 118 Component connection layer 20, 120 Wire 111 Leak path

Claims (5)

セラミック基材を複数積層して形成されたセラミック多層基板であって、
チップ部品が実装される実装領域を囲むように環状に形成され、該実装領域に実装された前記チップ部品を気密封止して気密エリアを形成する上蓋が設置される上蓋取付部と、
前記上蓋取付部の内周面よりも内側において前記セラミック多層基板の表面に露出するように前記上蓋取付部と一部が重なって形成され、前記チップ部品に接続される第１の回路パターンと、
前記第１の回路パターンが設けられた層よりも１層上の前記セラミック基材上かつ前記上蓋取付部の内周面よりも外側に形成されて前記第１の回路パターン及び前記上蓋取付部と一部が重なり、前記上蓋取付部の外周面よりも外側で前記セラミック多層基板の表面に露出した第２の回路パターンと、
前記第１の回路パターンと前記第２の回路パターンと前記上蓋取付部とが重なった部分に設けられて、前記第１の回路パターンと前記第２の回路パターンとを接続するビアと、
を備えることを特徴とするセラミック多層基板。 A ceramic multilayer substrate formed by laminating a plurality of ceramic base materials,
An upper lid mounting portion that is formed in an annular shape so as to surround a mounting region on which the chip component is mounted, and an upper lid is installed to form an airtight area by hermetically sealing the chip component mounted in the mounting region;
A first circuit pattern formed to partially overlap the upper lid mounting portion so as to be exposed on the surface of the ceramic multilayer substrate inside the inner peripheral surface of the upper lid mounting portion, and connected to the chip component;
The first circuit pattern and the upper lid mounting portion are formed on the ceramic base material one layer higher than the layer on which the first circuit pattern is provided and outside the inner peripheral surface of the upper lid mounting portion . A second circuit pattern partially overlapping and exposed on the surface of the ceramic multilayer substrate outside the outer peripheral surface of the upper lid mounting portion;
A via that connects the first circuit pattern and the second circuit pattern, provided in a portion where the first circuit pattern, the second circuit pattern, and the upper lid attaching portion overlap;
A ceramic multilayer substrate comprising: 前記第１の回路パターンが形成された層よりも１層上の前記セラミック基材は、他の層の前記セラミック基材よりも薄いことを特徴とする請求項１に記載のセラミック多層基板。   2. The ceramic multilayer substrate according to claim 1, wherein the ceramic base material on one layer above the layer on which the first circuit pattern is formed is thinner than the ceramic base material of another layer. 前記第１の回路パターンが形成された層の前記セラミック基材と、該第１の回路パターンが形成された層よりも１層上の前記セラミック基材との厚さの和が、これら以外の層の前記セラミック基材の厚さと同じであることを特徴とする請求項２に記載のセラミック多層基板。   The sum of the thicknesses of the ceramic base material of the layer on which the first circuit pattern is formed and the ceramic base material one layer higher than the layer on which the first circuit pattern is formed is other than these. The ceramic multilayer substrate according to claim 2, wherein the thickness of the ceramic base material is the same as that of the layer. 前記第１の回路パターンが形成された層よりも１層上の前記セラミック基材が、前記第１の回路パターンが形成された層の前記セラミック基材に埋め込まれていることを特徴とする請求項２に記載のセラミック多層基板。   The ceramic base material one layer higher than the layer on which the first circuit pattern is formed is embedded in the ceramic base material on the layer on which the first circuit pattern is formed. Item 3. The ceramic multilayer substrate according to Item 2. 請求項１から４のいずれか１項に記載のセラミック多層基板を用いた半導体パッケージであって、
前記実装領域に実装され、前記第１の回路パターンにワイヤボンディングされたチップ部品と、
前記上蓋取付部に設置されて前記気密エリアを気密封止した上蓋とを備えることを特徴とする半導体パッケージ。 A semiconductor package using the ceramic multilayer substrate according to any one of claims 1 to 4 ,
A chip component mounted in the mounting region and wire-bonded to the first circuit pattern;
A semiconductor package comprising: an upper lid that is installed on the upper lid mounting portion and hermetically seals the hermetic area.
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