JP5754037B2 - ランク別巡回冗長検査 - Google Patents
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Description
本願は、米国特許出願第13/175,472号(出願日:2011年7月1日、発明の名称:「RANK−SPECIFIC CYCLIC REDUNDANCY CHECK(ランク別巡回冗長検査)」)に基づき優先権を主張する。当該出願の開示内容は全て、参照により本願に組み込まれる。
Claims (29)
- SDDC(Single Device Data Correction)メモリモジュールであるメモリモジュールと、
前記メモリモジュールの複数のランクのうち第1のランクの一のデバイスで障害が発生することを条件とするトリガ条件であって、前記第1のランクに関して巡回冗長検査(CRC)プロセスをトリガするCRCトリガ条件の検出を示す情報を受信し、前記情報の受信に基づいてCRCイネーブル信号を生成するCRCイネーブル部と、
前記CRCイネーブル部に結合されている複数のタイミング素子と
を備え、
前記複数のタイミング素子のそれぞれは、前記複数のランクのうち一つのランクに対応し、
前記複数のランクのうち前記第1のランクに対応する、前記複数のタイミング素子のうちの第1のタイミング素子は、前記CRCイネーブル信号の受信に基づいて、前記第1のランクについてCRCを可能とするべく前記複数のランクに対してカウントダウンタイマが満了するまでメモリコマンドをスケジューリングしないコマンドブラックアウト制御を生成する、装置。 - DDDC(Dual Device Data Correction)メモリモジュールであるメモリモジュールと、
前記メモリモジュールの複数のランクのうち第1のランクの2個のデバイスで障害が発生することを条件とするトリガ条件であって、前記第1のランクに関して巡回冗長検査(CRC)プロセスをトリガするCRCトリガ条件の検出を示す情報を受信し、前記情報の受信に基づいてCRCイネーブル信号を生成するCRCイネーブル部と、
前記CRCイネーブル部に結合されている複数のタイミング素子と
を備え、
前記複数のタイミング素子のそれぞれは、前記複数のランクのうち一つのランクに対応し、
前記複数のランクのうち前記第1のランクに対応する、前記複数のタイミング素子のうちの第1のタイミング素子は、前記CRCイネーブル信号の受信に基づいて、前記第1のランクについてCRCを可能とするべく前記複数のランクに対してカウントダウンタイマが満了するまでメモリコマンドをスケジューリングしないコマンドブラックアウト制御を生成する、装置。 - 前記第1のタイミング素子は、
前記CRCイネーブル信号に基づいて複数の値のうち第1の値を選択的に出力する選択ロジックと、
前記選択ロジックに結合されており、前記第1の値に基づいて前記コマンドブラックアウト制御を生成するタイマと
を有する、請求項1又は2に記載の装置。 - 前記複数のランクは、メモリコントローラロジックと前記メモリモジュールとの間の一のメモリチャネルを介してアクセスするように構成されており、前記第1の値は、前記第1のランクにスケジューリングされているメモリコマンドが前記一のメモリチャネルをクリアした後に後続のメモリコマンドを前記複数のランクのうち任意の他のランクにスケジューリングするように、十分な複数のデータクロックサイクルを割り当てる、請求項3に記載の装置。
- 前記選択ロジックに結合されている複数の設定レジスタ(複数のCR)
をさらに備え、
前記選択ロジックは、CRCがイネーブルされている場合においてメモリコマンドを実行するのに必要な時間であるCRCイネーブルランク間ターンアラウンドレイテンシ(CRCイネーブルITL)およびCRCがディセーブルされている場合においてメモリコマンドを実行するのに必要な時間であるCRCディセーブルITLを前記複数のCRから受信し、前記CRCイネーブル信号の受信に基づいて前記CRCイネーブルITLを出力するマルチプレクサを有する、請求項3に記載の装置。 - モードレジスタセット(MRS)のプログラミングまたはオンザフライでCRCを利用することで、前記第1のランクを宛先とするメモリコマンドについてCRCプロセスを動的にイネーブルするCRC素子をさらに備える、請求項1から5のいずれか一項に記載の装置。
- SDDC(Single Device Data Correction)メモリモジュールであるメモリモジュールの複数のランクのうち第1のランクに関して巡回冗長検査トリガ条件(CRCトリガ条件)を検出する段階であって、前記CRCトリガ条件は、前記メモリモジュールの前記第1のランクの一のデバイスで障害が発生することを条件とする段階と、
前記検出する段階に基づいて前記第1のランクに対して発行されたメモリコマンドについてCRCプロセスを動的にイネーブルする段階と、
前記第1のランクとメモリチャネルを共有する前記複数のランクのうちのランクについてCRCタイミングを動的にイネーブルする段階と
を備える方法。 - DDDC(Dual Device Data Correction)メモリモジュールであるメモリモジュールの複数のランクのうち第1のランクに関して巡回冗長検査トリガ条件(CRCトリガ条件)を検出する段階であって、前記CRCトリガ条件は、前記メモリモジュールの前記第1のランクの2個のデバイスで障害が発生することを条件とする段階と、
前記検出する段階に基づいて前記第1のランクに対して発行されたメモリコマンドについてCRCプロセスを動的にイネーブルする段階と、
前記第1のランクとメモリチャネルを共有する前記複数のランクのうちのランクについてCRCタイミングを動的にイネーブルする段階と
を備える方法。 - 前記CRCプロセスを動的にイネーブルする段階は、前記第1のランクのメモリデバイスのレジスタで構成されるモードレジスタセットをプログラミングする段階を有する
請求項7又は8に記載の方法。 - 前記CRCプロセスを動的にイネーブルする段階は、
前記第1のランクに対して発行されたメモリコマンドにおいてCRCイネーブルビットを設定する段階を有する
請求項7又は8に記載の方法。 - 前記CRCタイミングを動的にイネーブルする段階は、CRCがイネーブルされている場合においてメモリコマンドを実行するのに必要な時間であるCRCイネーブルランク間ターンアラウンドレイテンシ(CRCイネーブルITL)に基づいて前記複数のランクに対してカウントダウンタイマが満了するまでメモリコマンドをスケジューリングしないコマンドブラックアウト制御を生成する段階を有する、請求項7又は8に記載の方法。
- 前記コマンドブラックアウト制御を生成する段階は、
前記CRCイネーブルITLを出力するように、前記第1のランクに対応するタイミング素子内の選択ロジックを制御する段階と、
タイマを用いて、前記CRCイネーブルITLに基づいて前記コマンドブラックアウト制御を生成する段階と
を有する請求項11に記載の方法。 - 前記選択ロジックを制御する段階は、前記CRCイネーブルITL、および、CRCがディセーブルされている場合においてメモリコマンドを実行するのに必要な時間であるCRCディセーブルITLを受信するマルチプレクサを、前記CRCイネーブルITLを出力するように制御する段階を含む、請求項12に記載の方法。
- 請求項7から13のいずれか一項に記載の方法を実行する装置。
- コンピュータに、請求項7から13のいずれか一項に記載の方法を実行させるためのプログラム。
- 複数の要求を発行する処理ロジックと、
SDDC(Single Device Data Correction)メモリモジュールであり、複数のランクを有するメモリモジュールと、
前記処理ロジックおよび前記メモリモジュールと結合されているメモリコントローラロジックと、
を備え、
前記メモリコントローラロジックは、前記複数の要求に基づいて前記複数のランクに対して複数のメモリコマンドを発行し、
前記複数のメモリコマンドに対応するデータは、一の共通メモリチャネルを介して転送され、
前記メモリコントローラロジックは、前記複数のランクのそれぞれにおいてイネーブルされた巡回冗長検査(CRC)プロセスを許容するように、前記複数のメモリコマンドをスケジューリングするスケジューリングユニットを有し、
前記スケジューリングユニットは、前記複数のランクのうち第1のランクの一のデバイスで障害が発生することを条件とするトリガ条件であって、前記第1のランクに関してCRCプロセスをトリガするCRCトリガ条件の検出を示す情報を受信し、前記情報の受信に基づいてCRCイネーブル信号を生成するCRCイネーブル部と、
前記CRCイネーブル部に結合されている複数のタイミング素子とを含み、
前記複数のタイミング素子のそれぞれは、前記複数のランクのうち一つのランクに対応し、
前記複数のランクのうち前記第1のランクに対応する、前記複数のタイミング素子のうちの第1のタイミング素子は、前記CRCイネーブル信号の受信に基づいて、前記第1のランクについてCRCを可能とするべく前記複数のランクに対してカウントダウンタイマが満了するまでメモリコマンドをスケジューリングしないコマンドブラックアウト制御を生成する、
システム。 - 複数の要求を発行する処理ロジックと、
DDDC(Double Device Data Correction)メモリモジュールであり、複数のランクを有するメモリモジュールと、
前記処理ロジックおよび前記メモリモジュールと結合されているメモリコントローラロジックと、
を備え、
前記メモリコントローラロジックは、前記複数の要求に基づいて前記複数のランクに対して複数のメモリコマンドを発行し、
前記複数のメモリコマンドに対応するデータは、一の共通メモリチャネルを介して転送され、
前記メモリコントローラロジックは、前記複数のランクのそれぞれにおいてイネーブルされたCRCプロセスを許容するように、前記複数のメモリコマンドをスケジューリングするスケジューリングユニットを有し、
前記スケジューリングユニットは、前記複数のランクのうち第1のランクの2個のデバイスで障害が発生することを条件とするトリガ条件であって、前記第1のランクに関して巡回冗長検査(CRC)プロセスをトリガするCRCトリガ条件の検出を示す情報を受信し、前記情報の受信に基づいてCRCイネーブル信号を生成するCRCイネーブル部と、
前記CRCイネーブル部に結合されている複数のタイミング素子とを含み、
前記複数のタイミング素子のそれぞれは、前記複数のランクのうち一つのランクに対応し、
前記複数のランクのうち前記第1のランクに対応する、前記複数のタイミング素子のうちの第1のタイミング素子は、前記CRCイネーブル信号の受信に基づいて、前記第1のランクについてCRCを可能とするべく前記複数のランクに対してカウントダウンタイマが満了するまでメモリコマンドをスケジューリングしないコマンドブラックアウト制御を生成する、
システム。 - 前記メモリコントローラロジックは、前記複数のランクのそれぞれにおいてCRCプロセスをイネーブルするCRC素子を有する、
請求項16又は17に記載のシステム。 - 前記複数のメモリコマンドは複数のリードコマンドであり、
前記メモリコントローラロジックは、
前記複数のリードコマンドのうち一のリードコマンドに応じて前記複数のランクのうち第1のランクからリターンされたデータに対してエラー訂正符号チェック(ECCチェック)を実行し、前記ECCチェックに基づきECCチェック結果を生成するECCチェッカと、
前記データに対してCRCチェックを実行し、前記CRCチェックに基づいてCRCチェック結果を生成するCRCチェッカと、
前記第1のランクについてCRCプロセスがイネーブルされている場合には前記ECCチェック結果および前記CRCチェック結果の両方に基づいて、または、前記第1のランクについてCRCプロセスがイネーブルされていない場合には前記ECCチェック結果のみに基づいて、前記データが有効である旨を示す信号を発行するトラッカと
を有する、請求項16又は17に記載のシステム。 - 前記複数のメモリコマンドは複数のライトコマンドであり、
前記メモリコントローラロジックは、
前記処理ロジックから受信した、前記複数のランクのうち第1のランクに書き込むべきデータに基づいてCRCを生成するCRC生成部と、
前記第1のランクについてCRCプロセスがイネーブルされているか否かの判断に基づいて、前記CRCを選択的に出力するようにマルチプレクサを制御するCRC制御ユニットと
を有する、請求項16又は17に記載のシステム。 - 1以上のアンテナを有し、無線ネットワークの1以上のコンポーネントとの間で無線通信リンクを構築および維持する無線ネットワークインターフェースコントローラをさらに備える、請求項16又は17に記載のシステム。
- モバイルコンピューティングデバイスを構成する請求項16から21のいずれか一項に記載のシステム。
- SDDC(Single Device Data Correction)メモリモジュールであるメモリモジュールの複数のランクのうち第1のランクについて巡回冗長検査(CRC)トリガ条件の検出を行う手段であって、前記CRCトリガ条件は、前記第1のランクの一のデバイスで障害が発生することを条件とする手段と、
前記検出の結果に基づいて前記第1のランクに対して発行されたメモリコマンドについてCRCプロセスを動的にイネーブルする手段と、
前記第1のランクとメモリチャネルを共有する前記複数のランクのうちのランクについてCRCタイミングを動的にイネーブルする手段と
を備える装置。 - DDDC(Double Device Data Correction)メモリモジュールであるメモリモジュールの複数のランクのうち第1のランクについて巡回冗長検査(CRC)トリガ条件の検出を行う手段であって、前記CRCトリガ条件は、前記第1のランクの2個のデバイスで障害が発生することを条件とする手段と、
前記検出の結果に基づいて前記第1のランクに対して発行されたメモリコマンドについてCRCプロセスを動的にイネーブルする手段と、
前記第1のランクとメモリチャネルを共有する前記複数のランクのうちのランクについてCRCタイミングを動的にイネーブルする手段と
を備える装置。 - 前記CRCプロセスを動的にイネーブルする手段は、前記第1のランクのメモリデバイスのレジスタのモードレジスタセットをプログラミングする手段を有する
請求項23又は24に記載の装置。 - 前記CRCプロセスを動的にイネーブルする手段は、前記第1のランクに対して発行されたメモリコマンドにおいてCRCイネーブルビットを設定する手段を有する、請求項23又は24に記載の装置。
- 前記CRCタイミングを動的にイネーブルする手段は、CRCがイネーブルされている場合においてメモリコマンドを実行するのに必要な時間であるCRCイネーブルランク間ターンアラウンドレイテンシ(CRCイネーブルITL)に基づいて前記複数のランクに対してカウントダウンタイマが満了するまでメモリコマンドをスケジューリングしないコマンドブラックアウト制御を生成する手段を有する請求項23又は24に記載の装置。
- 前記コマンドブラックアウト制御を生成する手段は、
前記CRCイネーブルITLを出力するように、前記第1のランクに対応するタイミング素子内の選択ロジックを制御する手段と、
タイマで、前記CRCイネーブルITLに基づき前記コマンドブラックアウト制御を生成する手段と
を含む、請求項27に記載の装置。 - 前記選択ロジックを制御する手段は、
前記CRCイネーブルITL、および、CRCがディセーブルされている場合においてメモリコマンドを実行するのに必要な時間であるCRCディセーブルITLを受信するマルチプレクサを、前記CRCイネーブルITLを出力するように制御する手段を含む、請求項28に記載の装置。
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