JP5742134B2

JP5742134B2 - Manufacturing method of semiconductor device

Info

Publication number: JP5742134B2
Application number: JP2010186478A
Authority: JP
Inventors: 山田　敦史; 敦史山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-08-23
Filing date: 2010-08-23
Publication date: 2015-07-01
Anticipated expiration: 2030-08-23
Also published as: JP2012044115A

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

化合物半導体デバイスについて、高い飽和電子速度や広いバンドギャップなどの特徴を利用して、高耐圧・高出力デバイスとしての開発が活発に行われている。化合物半導体デバイスについては、電界効果トランジスタ、特に高電子移動度トランジスタ（ＨＥＭＴ）についての報告が数多くなされている。ＨＥＭＴについては、例えば、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮＨＥＭＴが知られている。ＡｌＧａＮ／ＧａＮ
ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差に起因したひずみがＡｌＧａＮに生じる。これにより発生したピエゾ分極により、高濃度の二次元電子ガスが得られるため、ＡｌＧａＮ／ＧａＮＨＥＭＴについては、高出力デバイスが実現できる。 Compound semiconductor devices have been actively developed as high breakdown voltage / high output devices utilizing characteristics such as high saturation electron velocity and wide band gap. For compound semiconductor devices, many reports have been made on field effect transistors, particularly high electron mobility transistors (HEMTs). As for the HEMT, for example, an AlGaN / GaN HEMT using AlGaN as an electron supply layer is known. AlGaN / GaN
In HEMT, strain is caused in AlGaN due to the difference in lattice constant between AlGaN and GaN. Due to the piezo polarization generated thereby, a high-concentration two-dimensional electron gas is obtained, so that a high-power device can be realized for the AlGaN / GaN HEMT.

特開平０５−３６６９９号公報JP 05-36699 A 特開平１０−２８７４９７号公報JP-A-10-287497 特開２００８−２１８４７９号公報JP 2008-218479 A

基板に化合物半導体を結晶成長する際、結晶成長が所定の温度以上で行われると、基板と化合物半導体との熱膨張係数差に起因して、基板に反りが発生するという問題がある。本件は、基板に化合物半導体を結晶成長する際の基板の反りを抑制する技術を提供することを目的とする。 When crystal growth of a compound semiconductor on a substrate is performed at a predetermined temperature or higher, there is a problem that the substrate is warped due to a difference in thermal expansion coefficient between the substrate and the compound semiconductor. The object of the present invention is to provide a technique for suppressing warping of a substrate when a compound semiconductor is crystal-grown on the substrate.

本件の一観点による半導体装置の製造方法は、基板の一方の面にアモルファス半導体層を形成する工程と、基板の他方の面に化合物半導体層を形成する際の加熱処理により、アモルファス半導体層を結晶化させる工程と、を備える。 A method for manufacturing a semiconductor device according to an aspect of the present invention includes a step of forming an amorphous semiconductor layer on one surface of a substrate and a heat treatment when forming a compound semiconductor layer on the other surface of the substrate. And the step of making it.

本件によれば、基板に化合物半導体を結晶成長する際の基板の反りを抑制することができる。 According to this case, it is possible to suppress warping of the substrate when the compound semiconductor is crystal-grown on the substrate.

実施例１に係る半導体装置の製造工程図（その１）である。FIG. 6 is a manufacturing process diagram (No. 1) of a semiconductor device according to the first embodiment; 実施例１に係る半導体装置の製造工程図（その２）である。6 is a manufacturing process diagram (No. 2) of the semiconductor device according to the first embodiment; FIG. 実施例１に係る半導体装置の製造工程図（その３）である。FIG. 6 is a manufacturing process diagram (No. 3) of the semiconductor device according to the first embodiment; 実施例１に係る半導体装置の製造工程図（その４）である。FIG. 7 is a manufacturing process diagram (No. 4) of the semiconductor device according to the first embodiment; 実施例１に係る半導体装置の製造工程図（その５）である。FIG. 6 is a manufacturing process diagram (No. 5) of the semiconductor device according to the first embodiment; 実施例１の変形例に係る半導体装置の製造工程図である。6 is a manufacturing process diagram of a semiconductor device according to a variation of Example 1. FIG. 実施例２に係る半導体装置の製造工程図（その１）である。FIG. 6A is a manufacturing process diagram (No. 1) of a semiconductor device according to a second embodiment; 実施例２に係る半導体装置の製造工程図（その２）である。FIG. 6 is a manufacturing process diagram (No. 2) of a semiconductor device according to the second embodiment; 実施例２に係る半導体装置の製造工程図（その３）である。FIG. 11 is a manufacturing process diagram (No. 3) of a semiconductor device according to the second embodiment; 実施例２に係る半導体装置の製造工程図（その４）である。FIG. 6D is a manufacturing process diagram (No. 4) of the semiconductor device according to the second embodiment. 実施例２に係る半導体装置の製造工程図（その５）である。FIG. 10 is a manufacturing process diagram (No. 5) of a semiconductor device according to the second embodiment; 実施例２に係る半導体装置の製造工程図（その６）である。FIG. 11 is a sixth manufacturing process diagram of a semiconductor device according to Example 2; 実施例２に係る半導体装置の製造工程図（その７）である。FIG. 7D is a manufacturing process diagram (No. 7) of the semiconductor device according to Example 2; 実施例２に係る半導体装置の製造工程図（その８）である。FIG. 9D is a manufacturing process diagram (No. 8) of the semiconductor device according to Example 2; 実施例２に係る半導体装置の製造工程図（その９）である。FIG. 9D is a manufacturing process diagram (No. 9) of the semiconductor device according to Example 2; 実施例２に係る半導体装置の製造工程図（その１０）である。FIG. 10A is a manufacturing process diagram (No. 10) of a semiconductor device according to Example 2. 実施例２の変形例に係る半導体装置の製造工程図である。FIG. 10 is a manufacturing process diagram of a semiconductor device according to a modification of Example 2; 実施例２の変形例に係る半導体装置の製造工程図である。FIG. 10 is a manufacturing process diagram of a semiconductor device according to a modification of Example 2; 本実施形態に係る半導体装置を利用した電源装置を示す図である。It is a figure which shows the power supply device using the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置を利用した高出力増幅器を示す図である。It is a figure which shows the high output amplifier using the semiconductor device which concerns on this embodiment.

以下、図面を参照して、発明を実施するための形態（以下、実施形態という）に係る半導体装置の製造方法について実施例を挙げて説明する。以下の実施例の構成は例示であり、本実施形態は実施例の構成に限定されない。 Hereinafter, a method for manufacturing a semiconductor device according to a mode for carrying out the invention (hereinafter referred to as an embodiment) will be described with reference to the drawings. The configurations of the following examples are illustrative, and the present embodiment is not limited to the configurations of the examples.

実施例１に係る半導体装置及びその製造方法について説明する。実施例１においては、ＭＥＳ−ＦＥＴ(Metal Semiconductor Field Effect Transistor)構造のＨＥＭＴ（High Electron Mobility Transistor）である半導体装置を例として説明する。 A semiconductor device and a manufacturing method thereof according to the first embodiment will be described. In the first embodiment, a semiconductor device which is a HEMT (High Electron Mobility Transistor) having a MES-FET (Metal Semiconductor Field Effect Transistor) structure will be described as an example.

まず、イオン注入により、半導体基板１の裏面にＣ（炭素）を導入し、図１に示すように、半導体基板１の裏面にα−ＳｉＣ（アモルファス炭化ケイ素）層２を形成する。 First, C (carbon) is introduced into the back surface of the semiconductor substrate 1 by ion implantation, and an α-SiC (amorphous silicon carbide) layer 2 is formed on the back surface of the semiconductor substrate 1 as shown in FIG.

半導体基板１は、例えば、Ｓｉ（シリコン）基板である。Ｃ（炭素）のイオン注入は、例えば、ドーズ量約１．０×１０¹⁸／ｃｍ²、注入電圧約１５０ｋｅＶ、室温の条件で行
われる。Ｃ（炭素）のイオン注入は、室温で行われるため、半導体基板１の裏面にアモルファス状態のＳｉＣが形成される。半導体基板１の裏面に形成されたＳｉＣはアモルファス状態であるため、応力はほとんど生じないので、半導体基板１に反りが発生しない。半導体体基板１に反りがなく、半導体基板１が略平板である場合、半導体基板１を加熱しても、半導体基板１の温度分布を均一にすることができる。 The semiconductor substrate 1 is, for example, a Si (silicon) substrate. C (carbon) ion implantation is performed, for example, under the conditions of a dose of about 1.0 × 10 ¹⁸ / cm ² , an implantation voltage of about 150 keV, and room temperature. Since the C (carbon) ion implantation is performed at room temperature, amorphous SiC is formed on the back surface of the semiconductor substrate 1. Since the SiC formed on the back surface of the semiconductor substrate 1 is in an amorphous state, almost no stress is generated, so that the semiconductor substrate 1 is not warped. When the semiconductor substrate 1 is not warped and the semiconductor substrate 1 is substantially flat, the temperature distribution of the semiconductor substrate 1 can be made uniform even when the semiconductor substrate 1 is heated.

次に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法又はＭＢ
Ｅ（Molecular Beam Epitaxy）法によって、半導体基板１の表面に化合物半導体を結晶成長することにより、図２に示すように、半導体基板１の表面に化合物半導体層３を形成する。 Next, for example, MOCVD (Metal Organic Chemical Vapor Deposition) method or MB
A compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1 as shown in FIG. 2 by crystal growth of the compound semiconductor on the surface of the semiconductor substrate 1 by an E (Molecular Beam Epitaxy) method.

化合物半導体層３は、電子走行層１０、スペーサ層１１、電子供給層１２及びキャップ層１３を有する。電子走行層１０は、例えば、ｉ−ＧａＮ等である。スペーサ層１１は、例えば、ｉ−ＡｌＧａＮやｉ−ＩｎＡｌＮ等である。電子供給層１２は、例えば、ｎ−ＡｌＧａＮやｎ−ＩｎＡｌＮ等である。キャップ層１３は、例えば、ｎ−ＧａＮ等である。ただし、これに限定されず、化合物半導体層３は、同様の機能を生じる半導体構造であってもよく、例えば、酸化亜鉛（ＺｎＯ）等のII−VI族化合物半導体により化合物半導体層３を形成してもよい。 The compound semiconductor layer 3 includes an electron transit layer 10, a spacer layer 11, an electron supply layer 12 and a cap layer 13. The electron transit layer 10 is, for example, i-GaN. The spacer layer 11 is, for example, i-AlGaN or i-InAlN. The electron supply layer 12 is, for example, n-AlGaN or n-InAlN. The cap layer 13 is, for example, n-GaN. However, the present invention is not limited thereto, and the compound semiconductor layer 3 may have a semiconductor structure that produces the same function. For example, the compound semiconductor layer 3 is formed of a II-VI group compound semiconductor such as zinc oxide (ZnO). May be.

半導体基板１の表面に化合物半導体層３を形成する方法の一例を以下で説明する。まず、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、半導体基板１の表面に、例えば、ｉ−ＧａＮを結晶成長することにより、半導体基板１の表面に約２μｍの膜厚の電子走行層１０を形成する。例えば、Ｇａ（ガリウム）原料として（ＣＨ₃）₃Ｇａ、Ｎ（窒素）原料としてＮＨ₃を用いる。ここでは、ｉ−ＧａＮの結晶成長時の圧力を常圧とし、成長温度を１０
００℃以上１１００℃以下としている。ｉ−ＧａＮは、意図的に不純物のドーピングを行
っていないＧａＮである。 An example of a method for forming the compound semiconductor layer 3 on the surface of the semiconductor substrate 1 will be described below. First, the electron transit layer 10 having a thickness of about 2 μm is formed on the surface of the semiconductor substrate 1 by, for example, crystal growth of i-GaN on the surface of the semiconductor substrate 1 by, for example, MOCVD or MBE. For example, (CH ₃ ) ₃ Ga is used as a Ga (gallium) source, and NH ₃ is used as an N (nitrogen) source. Here, the pressure during i-GaN crystal growth is normal pressure, and the growth temperature is 10
It is set as 00 degreeC or more and 1100 degrees C or less. i-GaN is GaN that is not intentionally doped with impurities.

次に、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子走行層１０の上に、例えば、ｉ−ＡｌＧａＮを結晶成長することにより、電子走行層１０の上に約５ｎｍの膜厚のスペーサ層１１を形成する。例えば、Ａｌ（アルミニウム）原料として（ＣＨ₃）₃Ａｌ、Ｇａ（ガリウム）原料として（ＣＨ₃）₃Ｇａ、Ｎ（窒素）原料としてＮＨ₃を用いる。ここでは
、ｉ−ＡｌＧａＮの結晶成長時の圧力を常圧とし、成長温度を１０００℃以上１１００℃以下としている。ｉ−ＡｌＧａＮは、意図的に不純物のドーピングを行っていないＡｌＧａＮである。 Next, a spacer layer 11 having a thickness of about 5 nm is formed on the electron transit layer 10 by, for example, crystal growth of i-AlGaN on the electron transit layer 10 by, for example, MOCVD or MBE. To do. For example, Al (aluminum) as a starting material _{_{(CH 3) 3 Al, Ga}} ( gallium) as a starting material (CH _{₃₎ 3} Ga, and NH ₃ is used as the N (nitrogen) material. Here, the pressure during i-AlGaN crystal growth is normal pressure, and the growth temperature is 1000 ° C. or higher and 1100 ° C. or lower. i-AlGaN is AlGaN not intentionally doped with impurities.

次に、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、スペーサ層１１の上に、例えば、ｎ−ＡｌＧａＮを結晶成長することにより、スペーサ層１１の上に約３０ｎｍの電子供給層１２を形成する。例えば、Ａｌ（アルミニウム）原料として（ＣＨ₃）₃Ａｌ、Ｇａ（ガリウム）原料として（ＣＨ₃）₃Ｇａ、Ｎ（窒素）原料としてＮＨ₃を用いる。ｎ−ＡｌＧａ
Ｎの結晶成長時の圧力を常圧とし、成長温度を約１０００℃以上１１００℃以下としている。ｎ−ＡｌＧａＮは、ｎ型の不純物のドーピングを行っているＡｌＧａＮである。例えば、ｎ型の不純物としてＳｉ（ケイ素）を用い、不純物濃度は１×１０¹⁸／ｃｍ³以上１
×１０²⁰／ｃｍ³以下である。 Next, an electron supply layer 12 of about 30 nm is formed on the spacer layer 11 by, for example, crystal growth of n-AlGaN on the spacer layer 11 by MOCVD or MBE, for example. For example, Al (aluminum) as a starting material _{_{(CH 3) 3 Al, Ga}} ( gallium) as a starting material (CH _{₃₎ 3} Ga, and NH ₃ is used as the N (nitrogen) material. n-AlGa
The pressure during N crystal growth is normal pressure, and the growth temperature is about 1000 ° C. or higher and 1100 ° C. or lower. n-AlGaN is AlGaN doped with n-type impurities. For example, Si (silicon) is used as an n-type impurity, and the impurity concentration is 1 × 10 ¹⁸ / cm ³ or more and 1
× 10 ²⁰ / cm ³ or less

電子供給層１２に含まれるｎ型の不純物の電子走行層１０への拡散は、スペーサ層１１によって防止される。電子走行層１０中のキャリアが不純物によって散乱されるのを抑制することができ、キャリアの移動度を高めることによるデバイスの高出力化を図ることができる。ただし、電子走行層１０中のキャリアの散乱が問題にならない場合には、スペーサ層１１の形成を省略して、電子走行層１０の上に電子供給層１２を直接形成してもよい。 The spacer layer 11 prevents the n-type impurities contained in the electron supply layer 12 from diffusing into the electron transit layer 10. Carriers in the electron transit layer 10 can be prevented from being scattered by impurities, and the output of the device can be increased by increasing the carrier mobility. However, when the scattering of carriers in the electron transit layer 10 does not matter, the formation of the spacer layer 11 may be omitted and the electron supply layer 12 may be formed directly on the electron transit layer 10.

次に、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子供給層１２の上に、例えば、ｎ−ＧａＮを結晶成長することにより、電子供給層１２の上に約１０ｎｍのキャップ層１３を形成する。例えば、Ｇａ（ガリウム）原料として（ＣＨ₃）₃Ｇａ、Ｎ（窒素）原料としてＮＨ₃を用いる。ｎ−ＧａＮの結晶成長時の圧力を常圧とし、成長温度を約１０００℃
以上１１００℃以下としている。ｎ−ＧａＮは、ｎ型の不純物のドーピングを行っているＧａＮである。例えば、ｎ型の不純物としてＳｉ（ケイ素）を用い、不純物濃度は１×１０¹⁸／ｃｍ³以上１×１０²⁰／ｃｍ³以下である。 Next, a cap layer 13 of about 10 nm is formed on the electron supply layer 12 by, for example, crystal growth of n-GaN on the electron supply layer 12 by, for example, MOCVD or MBE. For example, (CH ₃ ) ₃ Ga is used as a Ga (gallium) source, and NH ₃ is used as an N (nitrogen) source. The pressure during n-GaN crystal growth is normal pressure and the growth temperature is about 1000 ° C.
The temperature is set to 1100 ° C. or lower. n-GaN is GaN doped with n-type impurities. For example, Si (silicon) is used as the n-type impurity, and the impurity concentration is 1 × 10 ¹⁸ / cm ³ or more and 1 × 10 ²⁰ / cm ³ or less.

半導体基板１の表面に、電子走行層１０、スペーサ層１１、電子供給層１２及びキャップ層１３を形成することで、半導体基板１の表面に化合物半導体層３が形成される。一般的に、アモルファスＳｉＣを１０００℃以上に加熱することにより、アモルファスＳｉＣの再結晶化が行われる。上述のように、半導体基板１の表面に化合物半導体層３を形成する際に、半導体基板１は１０００℃以上の温度になる。そのため、半導体基板１の裏面に形成されたα−ＳｉＣ層２が、化合物半導体層３の形成時に結晶化する。半導体基板１の裏面に形成されたα−ＳｉＣ層２が結晶化することにより、図３に示すように、半導体基板１の裏面に結晶ＳｉＣ層２０が形成される。すなわち、半導体基板１の表面に化合物半導体層３を形成する際の加熱処理により、半導体基板１の裏面に形成されたα−ＳｉＣ層２を結晶化させて、半導体基板１の裏面に結晶ＳｉＣ層２０を形成する。結晶ＳｉＣ層２０は、単結晶ＳｉＣであってもよいし、多結晶ＳｉＣであってもよい。なお、実施例１では、例えば、約０．７μｍの膜厚の結晶ＳｉＣ層２０が形成される。 By forming the electron transit layer 10, the spacer layer 11, the electron supply layer 12 and the cap layer 13 on the surface of the semiconductor substrate 1, the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1. In general, amorphous SiC is recrystallized by heating amorphous SiC to 1000 ° C. or higher. As described above, when the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1, the temperature of the semiconductor substrate 1 is 1000 ° C. or higher. Therefore, the α-SiC layer 2 formed on the back surface of the semiconductor substrate 1 is crystallized when the compound semiconductor layer 3 is formed. As the α-SiC layer 2 formed on the back surface of the semiconductor substrate 1 is crystallized, a crystalline SiC layer 20 is formed on the back surface of the semiconductor substrate 1 as shown in FIG. That is, the α-SiC layer 2 formed on the back surface of the semiconductor substrate 1 is crystallized by heat treatment when forming the compound semiconductor layer 3 on the surface of the semiconductor substrate 1, and the crystalline SiC layer is formed on the back surface of the semiconductor substrate 1. 20 is formed. The crystalline SiC layer 20 may be single crystal SiC or polycrystalline SiC. In Example 1, for example, the crystalline SiC layer 20 having a thickness of about 0.7 μm is formed.

Ｓｉ（ケイ素）の熱膨張係数は、２．６×１０^-6／Ｋである。結晶ＳｉＣ層２０の大部分は３Ｃ−ＳｉＣであり、３Ｃ−ＳｉＣの熱膨張係数は、３．８×１０^-6／Ｋである。例えば、半導体基板１がＳｉ基板の場合、結晶ＳｉＣ層２０の熱膨張係数は、半導体基板１
の熱膨張係数よりも大きい。ＧａＮのａ軸の熱膨張係数は、５．６×１０^-6／Ｋであり、ＡｌＮのａ軸の熱膨張係数は、４．２×１０^-6／Ｋである。ＡｌＧａＮのａ軸の熱膨張係数は、Ａｌ（アルミニウム）の比率により、４．２×１０^-6〜５．６×１０^-6／Ｋの間で変動する。例えば、半導体基板１がＳｉ基板であり、化合物半導体層３が、ＧａＮ、ＡｌＮ及びＡｌＧａＮを含む場合、化合物半導体層３の熱膨張係数は、半導体基板１の熱膨張係数よりも大きい。 The thermal expansion coefficient of Si (silicon) is 2.6 × 10 ⁻⁶ / K. Most of the crystalline SiC layer 20 is 3C—SiC, and the thermal expansion coefficient of 3C—SiC is 3.8 × 10 ⁻⁶ / K. For example, when the semiconductor substrate 1 is a Si substrate, the thermal expansion coefficient of the crystalline SiC layer 20 is
Greater than the coefficient of thermal expansion. The a-axis thermal expansion coefficient of GaN is 5.6 × 10 ⁻⁶ / K, and the a-axis thermal expansion coefficient of AlN is 4.2 × 10 ⁻⁶ / K. The thermal expansion coefficient of the a-axis of AlGaN varies between 4.2 × 10 ^{−6 and} 5.6 × 10 ⁻⁶ / K depending on the ratio of Al (aluminum). For example, when the semiconductor substrate 1 is a Si substrate and the compound semiconductor layer 3 contains GaN, AlN, and AlGaN, the thermal expansion coefficient of the compound semiconductor layer 3 is larger than the thermal expansion coefficient of the semiconductor substrate 1.

化合物半導体層３の熱膨張係数が半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、化合物半導体層３に応力が生じる。また、結晶ＳｉＣ層２０の熱膨張係数が半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、結晶ＳｉＣ層２０に応力が生じる。したがって、化合物半導体層３の応力と同じ方向の応力が、結晶ＳｉＣ層２０に生じるため、半導体基板１に化合物半導体層３を形成する際に発生する半導体基板１の反りが抑制される。そして、化合物半導体層３の応力と、結晶ＳｉＣ層２０の応力とが釣り合うことにより、半導体基板１が略平板の状態となる。 When the thermal expansion coefficient of the compound semiconductor layer 3 is larger than the thermal expansion coefficient of the semiconductor substrate 1, when the compound semiconductor crystal is grown on the semiconductor substrate 1 at a temperature of 1000 ° C. or higher and then the semiconductor substrate 1 is cooled to room temperature Stress is generated in the compound semiconductor layer 3. When the thermal expansion coefficient of the crystalline SiC layer 20 is larger than the thermal expansion coefficient of the semiconductor substrate 1, the compound semiconductor is grown on the semiconductor substrate 1 at a temperature of 1000 ° C. or higher, and then the semiconductor substrate 1 is cooled to room temperature. As a result, stress is generated in the crystalline SiC layer 20. Therefore, since stress in the same direction as the stress of the compound semiconductor layer 3 is generated in the crystalline SiC layer 20, warpage of the semiconductor substrate 1 that occurs when the compound semiconductor layer 3 is formed on the semiconductor substrate 1 is suppressed. And the stress of the compound semiconductor layer 3 and the stress of the crystalline SiC layer 20 balance, and the semiconductor substrate 1 will be in a substantially flat state.

化合物半導体層３及び結晶ＳｉＣ層２０のそれぞれについて、ヤング率×熱膨張係数×膜厚により算出される値が、略等しくなる場合、化合物半導体層３の応力と結晶ＳｉＣ層２０との応力とが釣り合う。ここで、化合物半導体層３についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ａとし、結晶ＳｉＣ層２０についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ｂとする。算出値Ａと算出値Ｂとの差の絶対値が所定値α以下の場合、算出値Ａと算出値Ｂとが略等しくなるとしてもよい。所定値αは、実験又はシミュレーションにより求めてもよい。 For each of the compound semiconductor layer 3 and the crystalline SiC layer 20, when the values calculated by Young's modulus × thermal expansion coefficient × film thickness are substantially equal, the stress of the compound semiconductor layer 3 and the stress of the crystalline SiC layer 20 are balance. Here, a value calculated by Young's modulus × thermal expansion coefficient × film thickness of the compound semiconductor layer 3 is defined as a calculated value A, and a value calculated by Young's modulus × thermal expansion coefficient × film thickness of the crystalline SiC layer 20 is calculated. Calculated value B. When the absolute value of the difference between the calculated value A and the calculated value B is less than or equal to the predetermined value α, the calculated value A and the calculated value B may be substantially equal. The predetermined value α may be obtained by experiment or simulation.

半導体基板１の表面に化合物半導体層３を形成する際の半導体基板１に対する加熱によって、半導体基板１の裏面に形成されたα−ＳｉＣ層２が結晶化して、半導体基板１の裏面に結晶ＳｉＣ層２０が形成される。したがって、化合物半導体層３の応力と、結晶ＳｉＣ層２０の応力とがほぼ同時に発生するため、半導体基板１の表面に化合物半導体層３を形成する前後で、半導体基板１の反りの発生を抑制することができる。 By heating the semiconductor substrate 1 when forming the compound semiconductor layer 3 on the surface of the semiconductor substrate 1, the α-SiC layer 2 formed on the back surface of the semiconductor substrate 1 is crystallized, and a crystalline SiC layer is formed on the back surface of the semiconductor substrate 1. 20 is formed. Therefore, since the stress of the compound semiconductor layer 3 and the stress of the crystalline SiC layer 20 are generated almost simultaneously, the occurrence of warpage of the semiconductor substrate 1 is suppressed before and after the formation of the compound semiconductor layer 3 on the surface of the semiconductor substrate 1. be able to.

半導体基板１の裏面に結晶ＳｉＣ層２０を形成せずに、半導体基板１の表面に化合物半導体層３を形成すると、半導体基板１の熱膨張係数と、化合物半導体層３の熱膨張係数とが近似していない場合、半導体基板１に大きい反りが発生する。すなわち、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、化合物半導体層３の熱膨張係数が半導体基板１の熱膨張係数よりも大きい場合、化合物半導体層３に応力が生じる。化合物半導体層３に応力が生じることにより、半導体基板１に大きな反りが発生する。 When the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1 without forming the crystalline SiC layer 20 on the back surface of the semiconductor substrate 1, the thermal expansion coefficient of the semiconductor substrate 1 and the thermal expansion coefficient of the compound semiconductor layer 3 are approximated. If not, a large warp occurs in the semiconductor substrate 1. That is, when the compound semiconductor is crystal-grown at a temperature of 1000 ° C. or higher on the semiconductor substrate 1 and then the semiconductor substrate 1 is cooled to room temperature, the thermal expansion coefficient of the compound semiconductor layer 3 is higher than the thermal expansion coefficient of the semiconductor substrate 1. When it is large, stress is generated in the compound semiconductor layer 3. When the compound semiconductor layer 3 is stressed, the semiconductor substrate 1 is greatly warped.

半導体装置の製造方法の説明に戻る。開口部を有するレジストパターンを化合物半導体層３の上に形成し、レジストパターンの開口部に、例えば、Ｔｉ（チタン）及びＡｌ（アルミニウム）を蒸着法により形成する。そして、レジストパターンをリフトオフすることにより、図４に示すように、ソース電極３０及びドレイン電極３１を化合物半導体層３の上に形成する。その後、窒素雰囲気中にて約６００℃で熱処理を行い、オーミックコンタクトを確立する。 Returning to the description of the semiconductor device manufacturing method. A resist pattern having an opening is formed on the compound semiconductor layer 3, and, for example, Ti (titanium) and Al (aluminum) are formed in the opening of the resist pattern by vapor deposition. Then, by lifting off the resist pattern, the source electrode 30 and the drain electrode 31 are formed on the compound semiconductor layer 3 as shown in FIG. Thereafter, heat treatment is performed at about 600 ° C. in a nitrogen atmosphere to establish ohmic contact.

次に、例えば、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法により
、化合物半導体層３、ソース電極３０及びドレイン電極３１を覆うように、パッシベーション膜３２を形成する。パッシベーション膜３２は、例えば、ＳｉＮ膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜３２にゲ
ート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜３２の上に形成し、レジストパターンの開口部に、例えば、Ｎｉ（ニッケル）及びＡｕ（金）を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図５に示すように、ゲート電極３３を化合物半導体層３の上に形成する。その後、必要に応じて、配線（図示せず）等を形成する。 Next, a passivation film 32 is formed so as to cover the compound semiconductor layer 3, the source electrode 30, and the drain electrode 31 by, for example, PECVD (plasma-enhanced chemical vapor deposition). The passivation film 32 is, for example, a SiN film. Then, an opening for forming the gate electrode is formed in the passivation film 32 by, for example, photolithography and anisotropic etching. Next, for example, a resist pattern having an opening is formed on the passivation film 32, and, for example, Ni (nickel) and Au (gold) are formed in the opening of the resist pattern by a vapor deposition method. Next, the resist pattern is lifted off to form the gate electrode 33 on the compound semiconductor layer 3 as shown in FIG. Then, wiring (not shown) etc. are formed as needed.

実施例１では、ノーマリオン（デプレッションモード）の半導体装置の製造方法を示した。しかし、本実施形態はこれに限定されず、実施例１に係る半導体装置の製造方法を、ノーマリオフ（エンハンスドモード）の半導体装置の製造方法に適用してもよい。実施例１に係る半導体装置の製造方法を、ノーマリオフの半導体装置の製造方法に適用する場合、以下に示すように、実施例１を変形するようにすればよい。 In the first embodiment, a method for manufacturing a normally-on (depletion mode) semiconductor device has been described. However, the present embodiment is not limited to this, and the semiconductor device manufacturing method according to Example 1 may be applied to a normally-off (enhanced mode) semiconductor device manufacturing method. When the semiconductor device manufacturing method according to the first embodiment is applied to a normally-off semiconductor device manufacturing method, the first embodiment may be modified as described below.

例えば、図４に示した工程を行った後、例えば、ＰＥＣＶＤ法により、化合物半導体層３、ソース電極３０及びドレイン電極３１を覆うように、パッシベーション膜３２を形成する。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜３２にゲート電極形成用の開口部を形成するとともに、電子供給層１２及びキャップ層１３にリセスを形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜３２の上に形成し、レジストパターンの開口部に、例えば、Ｎｉ（ニッケル）及びＡｕ（金）を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図６に示すように、電子供給層１２及びキャップ層１３に形成されたリセスにゲート電極３３を形成する。その後、必要に応じて、配線（図示せず）等を形成する。 For example, after the process shown in FIG. 4 is performed, the passivation film 32 is formed so as to cover the compound semiconductor layer 3, the source electrode 30, and the drain electrode 31, for example, by PECVD. Then, for example, an opening for forming a gate electrode is formed in the passivation film 32 by photolithography and anisotropic etching, and a recess is formed in the electron supply layer 12 and the cap layer 13. Next, for example, a resist pattern having an opening is formed on the passivation film 32, and, for example, Ni (nickel) and Au (gold) are formed in the opening of the resist pattern by a vapor deposition method. Next, by lifting off the resist pattern, a gate electrode 33 is formed in the recess formed in the electron supply layer 12 and the cap layer 13 as shown in FIG. Then, wiring (not shown) etc. are formed as needed.

実施例２に係る半導体装置及びその製造方法について説明する。なお、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。 A semiconductor device and a manufacturing method thereof according to the second embodiment will be described. In addition, about the component same as Example 1, the code | symbol same as Example 1 is attached | subjected and the description is abbreviate | omitted.

まず、例えば、イオン注入により、半導体基板１の裏面に、Ｇｅ（ゲルマニウム）を導入し、図７に示すように、半導体基板１の裏面にα−ＳｉＧｅ（アモルファスシリコンゲルマニウム）層４０を形成する。Ｇｅ（ゲルマニウム）のイオン注入は、例えば、ドーズ量約１．０×１０¹⁸／ｃｍ²、注入電圧約８０ｋｅＶ、室温の条件で行われる。Ｇｅ（ゲ
ルマニウム）のイオン注入は、室温で行われるため、半導体基板１の裏面にアモルファス状態のＳｉＧｅが形成される。半導体基板１の裏面に形成されたＳｉＧｅはアモルファス状態であるため、応力はほとんど生じないので、半導体基板１に反りが発生しない。半導体体基板１に反りがなく、半導体基板１が略平板である場合、半導体基板１を加熱しても、半導体基板１の温度分布を均一にすることができる。 First, for example, Ge (germanium) is introduced into the back surface of the semiconductor substrate 1 by ion implantation, and an α-SiGe (amorphous silicon germanium) layer 40 is formed on the back surface of the semiconductor substrate 1 as shown in FIG. The ion implantation of Ge (germanium) is performed, for example, under conditions of a dose of about 1.0 × 10 ¹⁸ / cm ² , an implantation voltage of about 80 keV, and room temperature. Since Ge (germanium) ion implantation is performed at room temperature, amorphous SiGe is formed on the back surface of the semiconductor substrate 1. Since SiGe formed on the back surface of the semiconductor substrate 1 is in an amorphous state, almost no stress is generated, so that the semiconductor substrate 1 is not warped. When the semiconductor substrate 1 is not warped and the semiconductor substrate 1 is substantially flat, the temperature distribution of the semiconductor substrate 1 can be made uniform even when the semiconductor substrate 1 is heated.

次に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法又はＭＢ
Ｅ（Molecular Beam Epitaxy）法によって、半導体基板１の表面に化合物半導体を結晶成長することにより、図８に示すように、半導体基板１の表面に化合物半導体層３を形成する。 Next, for example, MOCVD (Metal Organic Chemical Vapor Deposition) method or MB
The compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1 as shown in FIG. 8 by crystal growth of the compound semiconductor on the surface of the semiconductor substrate 1 by the E (Molecular Beam Epitaxy) method.

半導体基板１の表面に形成される化合物半導体層３、及び、半導体基板１の表面に化合物半導体層３を形成する方法については、実施例１と同様であるのでその説明を省略する。なお、実施例１と同様に、スペーサ層１１の形成を省略して、電子走行層１０の上に電子供給層１２を直接形成してもよい。 Since the compound semiconductor layer 3 formed on the surface of the semiconductor substrate 1 and the method of forming the compound semiconductor layer 3 on the surface of the semiconductor substrate 1 are the same as those in Example 1, the description thereof is omitted. As in Example 1, the formation of the spacer layer 11 may be omitted, and the electron supply layer 12 may be formed directly on the electron transit layer 10.

一般的に、アモルファスＳｉＧｅを８００℃以上に加熱することにより、アモルファスＳｉＧｅの再結晶化が行われる。上述のように、半導体基板１の表面に化合物半導体層３を形成する際に、半導体基板１は１０００℃以上の温度になる。そのため、半導体基板１の裏面に形成されたα−ＳｉＧｅ層４０が、化合物半導体層３の形成時に結晶化する。半
導体基板１の裏面に形成されたα−ＳｉＧｅ層４０が結晶化することにより、図９に示すように、半導体基板１の裏面に結晶ＳｉＧｅ層５０が形成される。すなわち、半導体基板１の表面に化合物半導体層３を形成する際の加熱処理により、半導体基板１の裏面に形成されたα−ＳｉＧｅ層４０を結晶化させて、半導体基板１の裏面に結晶ＳｉＧｅ層５０を形成する。結晶ＳｉＧｅ層５０は、単結晶ＳｉＧｅであってよいし、多結晶ＳｉＧｅであってもよい。 Generally, amorphous SiGe is recrystallized by heating amorphous SiGe to 800 ° C. or higher. As described above, when the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1, the temperature of the semiconductor substrate 1 is 1000 ° C. or higher. Therefore, the α-SiGe layer 40 formed on the back surface of the semiconductor substrate 1 is crystallized when the compound semiconductor layer 3 is formed. As the α-SiGe layer 40 formed on the back surface of the semiconductor substrate 1 is crystallized, a crystalline SiGe layer 50 is formed on the back surface of the semiconductor substrate 1 as shown in FIG. That is, the α-SiGe layer 40 formed on the back surface of the semiconductor substrate 1 is crystallized by heat treatment when forming the compound semiconductor layer 3 on the surface of the semiconductor substrate 1, and the crystalline SiGe layer is formed on the back surface of the semiconductor substrate 1. 50 is formed. The crystalline SiGe layer 50 may be single crystal SiGe or polycrystalline SiGe.

Ｓｉ（ケイ素）の熱膨張係数は、２．６×１０^-6／Ｋである。結晶ＳｉＧｅ層５０の熱膨張係数は、約４．４×１０^-6／Ｋである。例えば、半導体基板１がＳｉ基板の場合、結晶ＳｉＧｅ層５０の熱膨張係数は、半導体基板１の熱膨張係数よりも大きい。ＧａＮのａ軸の熱膨張係数は、５．６×１０^-6／Ｋであり、ＡｌＮのａ軸の熱膨張係数は、４．２×１０^-6／Ｋである。ＡｌＧａＮのａ軸の熱膨張係数は、Ａｌ（アルミニウム）の比率により、４．２×１０^-6〜５．６×１０^-6／Ｋの間で変動する。例えば、半導体基板１がＳｉ基板であり、化合物半導体層３が、ＧａＮ、ＡｌＮ及びＡｌＧａＮを含む場合、化合物半導体層３の熱膨張係数は、半導体基板１の熱膨張係数よりも大きい。 The thermal expansion coefficient of Si (silicon) is 2.6 × 10 ⁻⁶ / K. The thermal expansion coefficient of the crystalline SiGe layer 50 is about 4.4 × 10 ⁻⁶ / K. For example, when the semiconductor substrate 1 is a Si substrate, the thermal expansion coefficient of the crystalline SiGe layer 50 is larger than the thermal expansion coefficient of the semiconductor substrate 1. The a-axis thermal expansion coefficient of GaN is 5.6 × 10 ⁻⁶ / K, and the a-axis thermal expansion coefficient of AlN is 4.2 × 10 ⁻⁶ / K. The thermal expansion coefficient of the a-axis of AlGaN varies between 4.2 × 10 ^{−6 and} 5.6 × 10 ⁻⁶ / K depending on the ratio of Al (aluminum). For example, when the semiconductor substrate 1 is a Si substrate and the compound semiconductor layer 3 contains GaN, AlN, and AlGaN, the thermal expansion coefficient of the compound semiconductor layer 3 is larger than the thermal expansion coefficient of the semiconductor substrate 1.

化合物半導体層３の熱膨張係数が、半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、化合物半導体層３に応力が生じる。結晶ＳｉＧｅ層５０の熱膨張係数が、半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、結晶ＳｉＧｅ層５０に応力が生じる。したがって、化合物半導体層３の応力と同じ方向の応力が、結晶ＳｉＧｅ層５０に生じるため、半導体基板１に化合物半導体層３を形成する際に発生する半導体基板１の反りが抑制される。そして、化合物半導体層３の応力と、結晶ＳｉＧｅ層５０の応力とが釣り合うことにより、半導体基板１が略平板の状態となる。 When the thermal expansion coefficient of the compound semiconductor layer 3 is larger than the thermal expansion coefficient of the semiconductor substrate 1, after crystal growth of the compound semiconductor on the semiconductor substrate 1 at a temperature of 1000 ° C. or more, the semiconductor substrate 1 is cooled to room temperature. When stress is generated in the compound semiconductor layer 3. When the thermal expansion coefficient of the crystalline SiGe layer 50 is larger than the thermal expansion coefficient of the semiconductor substrate 1, the compound semiconductor is grown on the semiconductor substrate 1 at a temperature of 1000 ° C. or higher, and then the semiconductor substrate 1 is cooled to room temperature. When stress is generated in the crystalline SiGe layer 50. Therefore, since stress in the same direction as the stress of the compound semiconductor layer 3 is generated in the crystalline SiGe layer 50, warpage of the semiconductor substrate 1 that occurs when the compound semiconductor layer 3 is formed on the semiconductor substrate 1 is suppressed. Then, the stress of the compound semiconductor layer 3 and the stress of the crystalline SiGe layer 50 are balanced, so that the semiconductor substrate 1 is in a substantially flat state.

なお、化合物半導体層３及び結晶ＳｉＧｅ層５０のそれぞれについて、ヤング率×熱膨張係数×膜厚により算出される値が、略等しくなる場合、化合物半導体層３の応力と結晶ＳｉＧｅ層５０の応力とが釣り合う。ここで、化合物半導体層３についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ａとし、結晶ＳｉＧｅ層５０についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ｃとする。算出値Ａと算出値Ｃとの差の絶対値が所定値β以下の場合、算出値Ａと算出値Ｃとが略等しくなるとしてもよい。所定値βは、実験又はシミュレーションにより求めてもよい。 In addition, for each of the compound semiconductor layer 3 and the crystalline SiGe layer 50, when the values calculated by Young's modulus × thermal expansion coefficient × film thickness are substantially equal, the stress of the compound semiconductor layer 3 and the stress of the crystalline SiGe layer 50 are Are balanced. Here, a value calculated by Young's modulus x thermal expansion coefficient x film thickness of the compound semiconductor layer 3 is defined as a calculated value A, and a value calculated by Young's modulus x thermal expansion coefficient x film thickness of the crystalline SiGe layer 50 is calculated. Calculated value C. When the absolute value of the difference between the calculated value A and the calculated value C is equal to or less than the predetermined value β, the calculated value A and the calculated value C may be substantially equal. The predetermined value β may be obtained by experiment or simulation.

半導体基板１の表面に化合物半導体層３を形成する際の半導体基板１に対する加熱によって、半導体基板１の裏面に形成されたα−ＳｉＧｅ層４０が結晶化して、半導体基板１の裏面に結晶ＳｉＧｅ層５０が形成される。したがって、化合物半導体層３の応力と、結晶ＳｉＧｅ層５０の応力とがほぼ同時に発生するため、半導体基板１の表面に化合物半導体層３を形成する前後で、半導体基板１の反りの発生を抑制することができる。 By heating the semiconductor substrate 1 when forming the compound semiconductor layer 3 on the surface of the semiconductor substrate 1, the α-SiGe layer 40 formed on the back surface of the semiconductor substrate 1 is crystallized, and a crystalline SiGe layer is formed on the back surface of the semiconductor substrate 1. 50 is formed. Therefore, since the stress of the compound semiconductor layer 3 and the stress of the crystalline SiGe layer 50 are generated almost simultaneously, the occurrence of warpage of the semiconductor substrate 1 is suppressed before and after the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1. be able to.

半導体基板１の裏面に結晶ＳｉＧｅ層５０を形成せずに、半導体基板１の表面に化合物半導体層３を形成すると、半導体基板１の熱膨張係数と、化合物半導体層３の熱膨張係数とが近似していない場合、半導体基板１に大きい反りが発生する。すなわち、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、化合物半導体層３の熱膨張係数が半導体基板１の熱膨張係数よりも大きい場合、化合物半導体層３に応力が生じる。化合物半導体層３に応力が生じることにより、半導体基板１に大きな反りが発生する。 When the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1 without forming the crystalline SiGe layer 50 on the back surface of the semiconductor substrate 1, the thermal expansion coefficient of the semiconductor substrate 1 and the thermal expansion coefficient of the compound semiconductor layer 3 are approximated. If not, a large warp occurs in the semiconductor substrate 1. That is, when the compound semiconductor is crystal-grown at a temperature of 1000 ° C. or higher on the semiconductor substrate 1 and then the semiconductor substrate 1 is cooled to room temperature, the thermal expansion coefficient of the compound semiconductor layer 3 is higher than the thermal expansion coefficient of the semiconductor substrate 1. When it is large, stress is generated in the compound semiconductor layer 3. When the compound semiconductor layer 3 is stressed, the semiconductor substrate 1 is greatly warped.

半導体装置の製造方法の説明に戻る。例えば、開口部を有するレジストパターンを化合物半導体層３の上に形成し、レジストパターンの開口部に例えばＴｉ（チタン）及びＡｌ
（アルミニウム）を蒸着法により形成する。そして、レジストパターンをリフトオフすることにより、図１０に示すように、ソース電極３０及びドレイン電極３１を化合物半導体層３の上に形成する。その後、例えば、窒素雰囲気中にて６００℃で熱処理を行い、オーミックコンタクトを確立する。 Returning to the description of the semiconductor device manufacturing method. For example, a resist pattern having an opening is formed on the compound semiconductor layer 3, and for example, Ti (titanium) and Al are formed in the opening of the resist pattern.
(Aluminum) is formed by vapor deposition. Then, by lifting off the resist pattern, the source electrode 30 and the drain electrode 31 are formed on the compound semiconductor layer 3 as shown in FIG. Thereafter, for example, heat treatment is performed at 600 ° C. in a nitrogen atmosphere to establish ohmic contact.

次に、例えば、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法により
、化合物半導体層３、ソース電極３０及びドレイン電極３１を覆うように、パッシベーション膜３２を形成する。パッシベーション膜３２は、例えば、ＳｉＮ膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜３２にゲート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜３２の上に形成し、レジストパターンの開口部に例えばＮｉ（ニッケル）及びＡｕ（金）を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図１１に示すように、ゲート電極３３を化合物半導体層３の上に形成する。その後、必要に応じて、配線（図示せず）等を形成する。 Next, a passivation film 32 is formed so as to cover the compound semiconductor layer 3, the source electrode 30, and the drain electrode 31 by, for example, PECVD (plasma-enhanced chemical vapor deposition). The passivation film 32 is, for example, a SiN film. Then, an opening for forming the gate electrode is formed in the passivation film 32 by, for example, photolithography and anisotropic etching. Next, for example, a resist pattern having an opening is formed on the passivation film 32, and Ni (nickel) and Au (gold), for example, are formed in the opening of the resist pattern by vapor deposition. Next, the resist pattern is lifted off to form the gate electrode 33 on the compound semiconductor layer 3 as shown in FIG. Then, wiring (not shown) etc. are formed as needed.

半導体基板１の裏面にα−ＳｉＣ層２を形成せずに、半導体基板１の裏面にα−ＳｉＧｅ層４０のみを形成する場合、半導体基板１の表面に窒化物半導体層３を形成する前に半導体基板１の裏面に結晶ＳｉＧｅ層５０が形成される場合がある。半導体基板１の表面に窒化物半導体層３を形成する前に半導体基板１の裏面に結晶ＳｉＧｅ層５０が形成される場合、半導体基板１に反りが発生する可能性がある。実施例２に係る半導体装置及びその製造方法においては、半導体基板１と結晶ＳｉＧｅ層５０との間に、結晶ＳｉＣ層２０を設けることが好ましい。以下では、半導体基板１と結晶ＳｉＧｅ層５０との間に、結晶ＳｉＣ層２０を設ける例について、図１２から図１６を参照して説明する。 When only the α-SiGe layer 40 is formed on the back surface of the semiconductor substrate 1 without forming the α-SiC layer 2 on the back surface of the semiconductor substrate 1, before forming the nitride semiconductor layer 3 on the surface of the semiconductor substrate 1. A crystalline SiGe layer 50 may be formed on the back surface of the semiconductor substrate 1. When the crystalline SiGe layer 50 is formed on the back surface of the semiconductor substrate 1 before the nitride semiconductor layer 3 is formed on the surface of the semiconductor substrate 1, the semiconductor substrate 1 may be warped. In the semiconductor device and the manufacturing method thereof according to Example 2, it is preferable to provide the crystalline SiC layer 20 between the semiconductor substrate 1 and the crystalline SiGe layer 50. Hereinafter, an example in which the crystalline SiC layer 20 is provided between the semiconductor substrate 1 and the crystalline SiGe layer 50 will be described with reference to FIGS. 12 to 16.

まず、例えば、イオン注入により、半導体基板１の裏面に、例えば、Ｃ（炭素）を導入し、半導体基板１の裏面にα−ＳｉＣ層２を形成する。次に、例えば、イオン注入により、半導体基板１の裏面に、例えば、Ｇｅ（ゲルマニウム）を導入し、図１２に示すように、半導体基板１の裏面にα−ＳｉＧｅ（アモルファスシリコンゲルマニウム）層４０を形成する。ここでは、Ｃ（炭素）のイオン注入を先に行い、Ｇｅ（ゲルマニウム）のイオン注入を後に行っている。ただし、Ｇｅ（ゲルマニウム）のイオン注入を先に行い、Ｃ（炭素）のイオン注入を後に行ってもよい。 First, for example, C (carbon) is introduced into the back surface of the semiconductor substrate 1 by ion implantation, for example, and the α-SiC layer 2 is formed on the back surface of the semiconductor substrate 1. Next, for example, Ge (germanium) is introduced into the back surface of the semiconductor substrate 1 by ion implantation, for example, and an α-SiGe (amorphous silicon germanium) layer 40 is formed on the back surface of the semiconductor substrate 1 as shown in FIG. Form. Here, C (carbon) ion implantation is performed first, and Ge (germanium) ion implantation is performed later. However, Ge (germanium) ion implantation may be performed first, and C (carbon) ion implantation may be performed later.

Ｃ（炭素）のイオン注入は、例えば、ドーズ量約１．０×１０¹⁸／ｃｍ²、注入電圧約
１５０ｋｅＶ、室温の条件で行われる。Ｃ（炭素）のイオン注入は、室温で行われるため、半導体基板１の裏面にアモルファス状態のＳｉＣが形成される。Ｇｅ（ゲルマニウム）のイオン注入は、例えば、ドーズ量約１．０×１０¹⁸／ｃｍ²、注入電圧約８０ｋｅＶ、
室温の条件で行われる。Ｇｅ（ゲルマニウム）のイオン注入は、室温で行われるため、半導体基板１の裏面にアモルファス状態のＳｉＧｅが形成される。半導体基板１の裏面に形成されたＳｉＣ及びＳｉＧｅはアモルファス状態であるため、応力はほとんど生じないので、半導体基板１に反りが発生しない。半導体体基板１に反りがなく、半導体基板１が略平板である場合、半導体基板１を加熱しても、半導体基板１の温度分布を均一にすることができる。 C (carbon) ion implantation is performed, for example, under the conditions of a dose of about 1.0 × 10 ¹⁸ / cm ² , an implantation voltage of about 150 keV, and room temperature. Since the C (carbon) ion implantation is performed at room temperature, amorphous SiC is formed on the back surface of the semiconductor substrate 1. For example, Ge (germanium) ion implantation is performed at a dose of about 1.0 × 10 ¹⁸ / cm ² , an implantation voltage of about 80 keV,
Performed at room temperature. Since Ge (germanium) ion implantation is performed at room temperature, amorphous SiGe is formed on the back surface of the semiconductor substrate 1. Since SiC and SiGe formed on the back surface of the semiconductor substrate 1 are in an amorphous state, almost no stress is generated, so that the semiconductor substrate 1 is not warped. When the semiconductor substrate 1 is not warped and the semiconductor substrate 1 is substantially flat, the temperature distribution of the semiconductor substrate 1 can be made uniform even when the semiconductor substrate 1 is heated.

Ｃ（炭素）のイオン注入の際の注入電圧が、Ｇｅ（ゲルマニウム）のイオン注入の際の注入電圧よりも大きいため、図１２に示すように、α−ＳｉＣ層２は、α−ＳｉＧｅ層４０よりも半導体基板１の内部に形成される。α−ＳｉＣ層２によって、α−ＳｉＧｅ層４０に含まれるＧｅ（ゲルマニウム）の半導体基板１への拡散を抑止することができる。 Since the implantation voltage at the time of C (carbon) ion implantation is larger than the implantation voltage at the time of Ge (germanium) ion implantation, the α-SiC layer 2 is composed of an α-SiGe layer 40 as shown in FIG. Rather, it is formed inside the semiconductor substrate 1. The α-SiC layer 2 can suppress the diffusion of Ge (germanium) contained in the α-SiGe layer 40 into the semiconductor substrate 1.

次に、例えば、ＭＯＣＶＤ法又はＭＢＥ法によって、半導体基板１の表面に窒化物半導体を結晶成長することにより、図１３に示すように、半導体基板１の表面に化合物半導体
層３を形成する。 Next, a compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1 as shown in FIG. 13, for example, by crystal growth of a nitride semiconductor on the surface of the semiconductor substrate 1 by MOCVD or MBE.

半導体基板１の表面に化合物半導体層３を形成する際に、半導体基板１は１０００℃以上になる。そのため、半導体基板１の裏面に形成されたα−ＳｉＣ層２及びα−ＳｉＧｅ層４０は結晶化する。 When the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1, the semiconductor substrate 1 becomes 1000 ° C. or higher. Therefore, the α-SiC layer 2 and the α-SiGe layer 40 formed on the back surface of the semiconductor substrate 1 are crystallized.

上述のように、アモルファスＳｉＣを１０００℃以上に加熱することにより、アモルファスＳｉＣの再結晶化が行われ、アモルファスＳｉＧｅを８００℃以上に加熱することにより、アモルファスＳｉＧｅの再結晶化が行われる。半導体基板１の表面に化合物半導体層３を形成する際に、半導体基板１は１０００℃以上の温度になる。そのため、半導体基板１の裏面に形成されたα−ＳｉＣ層２及びα−ＳｉＧｅ層４０が、化合物半導体層３の形成時に結晶化する。半導体基板１の裏面に形成されたα−ＳｉＣ層２及びα−ＳｉＧｅ層４０が結晶化することにより、図１４に示すように、半導体基板１の裏面に結晶ＳｉＣ層２０及び結晶ＳｉＧｅ層５０が形成される。すなわち、半導体基板１の表面に化合物半導体層３を形成する際の加熱処理により、半導体基板１の裏面に形成されたα−ＳｉＣ層２及びα−ＳｉＧｅ層４０を結晶化させて、半導体基板１の裏面に結晶ＳｉＣ層２０及び結晶ＳｉＧｅ層５０を形成する。結晶ＳｉＣ層２０は、単結晶ＳｉＣであってもよいし、多結晶ＳｉＣであってもよい。また、結晶ＳｉＧｅ層５０は、単結晶ＳｉＧｅであってよいし、多結晶ＳｉＧｅであってもよい。なお、実施例２では、例えば、約０．７μｍの膜厚の結晶ＳｉＣ層２０が形成され、例えば、約０．１μｍの膜厚の結晶ＳｉＧｅ層が形成される。 As described above, amorphous SiC is recrystallized by heating amorphous SiC to 1000 ° C. or higher, and amorphous SiGe is recrystallized by heating amorphous SiGe to 800 ° C. or higher. When the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1, the semiconductor substrate 1 is at a temperature of 1000 ° C. or higher. Therefore, the α-SiC layer 2 and the α-SiGe layer 40 formed on the back surface of the semiconductor substrate 1 are crystallized when the compound semiconductor layer 3 is formed. As the α-SiC layer 2 and the α-SiGe layer 40 formed on the back surface of the semiconductor substrate 1 are crystallized, the crystal SiC layer 20 and the crystal SiGe layer 50 are formed on the back surface of the semiconductor substrate 1 as shown in FIG. It is formed. That is, the α-SiC layer 2 and the α-SiGe layer 40 formed on the back surface of the semiconductor substrate 1 are crystallized by heat treatment when the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1, so that the semiconductor substrate 1 A crystalline SiC layer 20 and a crystalline SiGe layer 50 are formed on the back surface of the substrate. The crystalline SiC layer 20 may be single crystal SiC or polycrystalline SiC. The crystalline SiGe layer 50 may be single-crystal SiGe or polycrystalline SiGe. In Example 2, for example, a crystalline SiC layer 20 having a thickness of about 0.7 μm is formed, and for example, a crystalline SiGe layer having a thickness of about 0.1 μm is formed.

α−ＳｉＧｅ層４０は、α−ＳｉＣ層２よりも結晶化温度が低い。しかし、α−ＳｉＧｅ層４０は、半導体基板１と直接接していないため、半導体基板１と直接接しているα−ＳｉＣ層２が結晶化するまでは、α−ＳｉＧｅ層４０は結晶化しない。α−ＳｉＣ層２及びα−ＳｉＧｅ層４０を結晶化させる場合、下地となる結晶の結晶面上に結晶方位を揃えることにより、新しい結晶層を積み重ねて結晶化が行われる。つまり、α−ＳｉＣ層２は、半導体基板１を下地として結晶化が行われ、α−ＳｉＧｅ層４０は、結晶ＳｉＣ層２０を下地として結晶化が行われる。そのため、α−ＳｉＣ層２が先に結晶化し、続いて、α−ＳｉＧｅ層４０が結晶化する。したがって、α−ＳｉＧｅ層４０の結晶化温度が１０００℃未満であっても、半導体基板１に表面に化合物半導体層３を形成する際の温度（例えば、約１０００℃以上１１００℃以下の温度）で、半導体基板１の裏面に結晶ＳｉＧｅ層５０を形成することができる。 The α-SiGe layer 40 has a crystallization temperature lower than that of the α-SiC layer 2. However, since the α-SiGe layer 40 is not in direct contact with the semiconductor substrate 1, the α-SiGe layer 40 is not crystallized until the α-SiC layer 2 in direct contact with the semiconductor substrate 1 is crystallized. When the α-SiC layer 2 and the α-SiGe layer 40 are crystallized, new crystal layers are stacked and crystallized by aligning the crystal orientation on the crystal plane of the underlying crystal. That is, the α-SiC layer 2 is crystallized using the semiconductor substrate 1 as a base, and the α-SiGe layer 40 is crystallized using the crystalline SiC layer 20 as a base. Therefore, the α-SiC layer 2 is crystallized first, and then the α-SiGe layer 40 is crystallized. Therefore, even when the crystallization temperature of the α-SiGe layer 40 is less than 1000 ° C., the temperature at which the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1 (for example, a temperature of about 1000 ° C. or more and 1100 ° C. or less). The crystalline SiGe layer 50 can be formed on the back surface of the semiconductor substrate 1.

化合物半導体層３の熱膨張係数が、半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、化合物半導体層３に応力が生じる。結晶ＳｉＣ層２０の熱膨張係数が半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、結晶ＳｉＣ層２０に応力が生じる。結晶ＳｉＧｅ層５０の熱膨張係数が、半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、結晶ＳｉＧｅ層５０に応力が生じる。したがって、化合物半導体層３の応力と同じ方向の応力が、結晶ＳｉＣ層２０及び結晶ＳｉＧｅ層５０に生じるため、半導体基板１に化合物半導体層３を形成する際に発生する半導体基板１の反りが抑制される。そして、化合物半導体層３の応力と、結晶ＳｉＣ層２０
及び結晶ＳｉＧｅ層５０の合計応力とが釣り合うことにより、半導体基板１が略平板の状態となる。 When the thermal expansion coefficient of the compound semiconductor layer 3 is larger than the thermal expansion coefficient of the semiconductor substrate 1, after crystal growth of the compound semiconductor on the semiconductor substrate 1 at a temperature of 1000 ° C. or more, the semiconductor substrate 1 is cooled to room temperature. When stress is generated in the compound semiconductor layer 3. When the thermal expansion coefficient of the crystalline SiC layer 20 is larger than the thermal expansion coefficient of the semiconductor substrate 1, when the compound semiconductor is grown on the semiconductor substrate 1 at a temperature of 1000 ° C. or higher, and then the semiconductor substrate 1 is cooled to room temperature. Stress is generated in the crystalline SiC layer 20. When the thermal expansion coefficient of the crystalline SiGe layer 50 is larger than the thermal expansion coefficient of the semiconductor substrate 1, the compound semiconductor is grown on the semiconductor substrate 1 at a temperature of 1000 ° C. or higher, and then the semiconductor substrate 1 is cooled to room temperature. When stress is generated in the crystalline SiGe layer 50. Accordingly, since stress in the same direction as the stress of the compound semiconductor layer 3 is generated in the crystalline SiC layer 20 and the crystalline SiGe layer 50, warpage of the semiconductor substrate 1 that occurs when the compound semiconductor layer 3 is formed on the semiconductor substrate 1 is suppressed. Is done. The stress of the compound semiconductor layer 3 and the crystalline SiC layer 20
And the total stress of the crystalline SiGe layer 50 is balanced, so that the semiconductor substrate 1 is in a substantially flat state.

上述のように、化合物半導体層３についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ａとする。結晶ＳｉＣ層２０についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ｂとする。結晶ＳｉＧｅ層５０についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ｃとする。算出値Ａと、算出値Ｂ及び算出値Ｃの合計値とが、略等しくなる場合、化合物半導体層３の応力と、結晶ＳｉＣ層２０及び結晶ＳｉＧｅ層５０の合計応力とが釣り合う。算出値Ａと、算出値Ｂ及び算出値Ｃの合計値との差の絶対値が所定値γ以下の場合、算出値Ａと、算出値Ｂ及び算出値Ｃの合計値とが、略等しくなるとしてもよい。所定値γは、実験又はシミュレーションにより求めてもよい。 As described above, a value calculated by Young's modulus × thermal expansion coefficient × film thickness of the compound semiconductor layer 3 is defined as a calculated value A. A value calculated by Young's modulus × thermal expansion coefficient × film thickness of the crystalline SiC layer 20 is defined as a calculated value B. A value calculated by Young's modulus × thermal expansion coefficient × film thickness of the crystalline SiGe layer 50 is defined as a calculated value C. When the calculated value A and the total value of the calculated value B and the calculated value C are substantially equal, the stress of the compound semiconductor layer 3 and the total stress of the crystalline SiC layer 20 and the crystalline SiGe layer 50 are balanced. When the absolute value of the difference between the calculated value A and the total value of the calculated value B and the calculated value C is equal to or less than the predetermined value γ, the calculated value A is approximately equal to the total value of the calculated value B and the calculated value C. It is good. The predetermined value γ may be obtained by experiment or simulation.

半導体基板１の表面に化合物半導体層３を形成する際の半導体基板１に対する加熱によって、半導体基板１の裏面に形成されたα−ＳｉＣ層２及びα−ＳｉＧｅ層４０が結晶化して、半導体基板１の裏面に結晶ＳｉＣ層２０及び結晶ＳｉＧｅ層５０が形成される。したがって、化合物半導体層３の応力と、結晶ＳｉＣ層２０の応力及び結晶ＳｉＧｅ層５０の応力とがほぼ同時に発生するため、半導体基板１の表面に化合物半導体層３を形成する前後で、半導体基板１の反りの発生を抑制することができる。 By heating the semiconductor substrate 1 when forming the compound semiconductor layer 3 on the surface of the semiconductor substrate 1, the α-SiC layer 2 and the α-SiGe layer 40 formed on the back surface of the semiconductor substrate 1 are crystallized, and the semiconductor substrate 1 A crystalline SiC layer 20 and a crystalline SiGe layer 50 are formed on the back surface of the substrate. Therefore, since the stress of the compound semiconductor layer 3 and the stress of the crystalline SiC layer 20 and the stress of the crystalline SiGe layer 50 are generated almost simultaneously, the semiconductor substrate 1 before and after the compound semiconductor layer 3 is formed on the surface of the semiconductor substrate 1. The occurrence of warpage can be suppressed.

半導体装置の製造方法の説明に戻る。例えば、開口部を有するレジストパターンを化合物半導体層３の上に形成し、レジストパターンの開口部に例えばＴｉ（チタン）及びＡｌ（アルミニウム）を蒸着法により形成する。そして、レジストパターンをリフトオフすることにより、図１５に示すように、ソース電極３０及びドレイン電極３１を化合物半導体層３の上に形成する。その後、例えば、窒素雰囲気中にて６００℃で熱処理を行い、オーミックコンタクトを確立する。 Returning to the description of the semiconductor device manufacturing method. For example, a resist pattern having an opening is formed on the compound semiconductor layer 3, and, for example, Ti (titanium) and Al (aluminum) are formed in the opening of the resist pattern by vapor deposition. Then, by lifting off the resist pattern, the source electrode 30 and the drain electrode 31 are formed on the compound semiconductor layer 3 as shown in FIG. Thereafter, for example, heat treatment is performed at 600 ° C. in a nitrogen atmosphere to establish ohmic contact.

次に、例えば、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法により
、化合物半導体層３、ソース電極３０及びドレイン電極３１を覆うように、パッシベーション膜３２を形成する。パッシベーション膜３２は、例えば、ＳｉＮ膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜３２にゲート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜３２の上に形成し、レジストパターンの開口部に例えばＮｉ（ニッケル）及びＡｕ（金）を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図１６に示すように、ゲート電極３３を化合物半導体層３の上に形成する。その後、必要に応じて、配線（図示せず）等を形成する。 Next, a passivation film 32 is formed so as to cover the compound semiconductor layer 3, the source electrode 30, and the drain electrode 31 by, for example, PECVD (plasma-enhanced chemical vapor deposition). The passivation film 32 is, for example, a SiN film. Then, an opening for forming the gate electrode is formed in the passivation film 32 by, for example, photolithography and anisotropic etching. Next, for example, a resist pattern having an opening is formed on the passivation film 32, and Ni (nickel) and Au (gold), for example, are formed in the opening of the resist pattern by vapor deposition. Next, the resist pattern is lifted off to form the gate electrode 33 on the compound semiconductor layer 3 as shown in FIG. Then, wiring (not shown) etc. are formed as needed.

実施例２では、ノーマリオン（デプレッションモード）の半導体装置の製造方法を示した。しかし、本実施形態はこれに限定されず、実施例２に係る半導体装置の製造方法を、ノーマリオフ（エンハンスドモード）の半導体装置の製造方法に適用してもよい。実施例２に係る半導体装置の製造方法を、ノーマリオフの半導体装置の製造方法に適用する場合、以下に示すように、実施例２を変形するようにすればよい。 In the second embodiment, a method for manufacturing a normally-on (depletion mode) semiconductor device has been described. However, the present embodiment is not limited to this, and the semiconductor device manufacturing method according to Example 2 may be applied to a normally-off (enhanced mode) semiconductor device manufacturing method. When the semiconductor device manufacturing method according to the second embodiment is applied to a normally-off semiconductor device manufacturing method, the second embodiment may be modified as described below.

例えば、図１０又は図１５に示した工程を行った後、例えば、ＰＥＣＶＤ法により、化合物半導体層３、ソース電極３０及びドレイン電極３１を覆うように、パッシベーション膜３２を形成する。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜３２にゲート電極形成用の開口部を形成するとともに、電子供給層１２及びキャップ層１３にリセスを形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜３２の上に形成し、レジストパターンの開口部に、例えば、Ｎｉ（ニッケル）及びＡｕ（金）を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図１７又は図１８に示すように、電子供給層１２及びキャップ
層１３に形成されたリセスにゲート電極３３を形成する。その後、必要に応じて、配線（図示せず）等を形成する。 For example, after the process shown in FIG. 10 or FIG. 15 is performed, the passivation film 32 is formed so as to cover the compound semiconductor layer 3, the source electrode 30, and the drain electrode 31, for example, by PECVD. Then, for example, an opening for forming a gate electrode is formed in the passivation film 32 by photolithography and anisotropic etching, and a recess is formed in the electron supply layer 12 and the cap layer 13. Next, for example, a resist pattern having an opening is formed on the passivation film 32, and, for example, Ni (nickel) and Au (gold) are formed in the opening of the resist pattern by a vapor deposition method. Next, by lifting off the resist pattern, the gate electrode 33 is formed in the recess formed in the electron supply layer 12 and the cap layer 13 as shown in FIG. Then, wiring (not shown) etc. are formed as needed.

本実施形態に係る半導体装置を利用した電源装置６０を図１９に示す。図１９に示す電源装置は、高圧の一次側回路６１、低圧の二次側回路６２及び一次側回路６１と二次側回路６２との間に配設されるトランス６３を備えている。一次測回路６１は、交流電源６４、いわゆるブリッジ整流回路６５、複数（図１９に示す例では４つ）のスイッチング素子６６及び一つのスイッチング素子６７等を備えている。二次側回路６２は、複数（図１９に示す例では３つ）のスイッチング素子６８を備えている。図１９に示す例では、本実施形態に係る半導体装置を、一次側回路６１のスイッチング素子６６及び６７として用いている。なお、一次側回路６１のスイッチング素子６６及び６７としての半導体装置は、ノーマリオフの半導体装置であることが好ましい。また、図１９に示す例では、シリコンを用いた通常のMetal Insulator Semiconductor Field Effect Transistor（MISFET）を、
二次側回路のスイッチング素子６８として用いている。 FIG. 19 shows a power supply device 60 using the semiconductor device according to the present embodiment. The power supply device shown in FIG. 19 includes a high-voltage primary circuit 61, a low-voltage secondary circuit 62, and a transformer 63 disposed between the primary circuit 61 and the secondary circuit 62. The primary measuring circuit 61 includes an AC power source 64, a so-called bridge rectifier circuit 65, a plurality (four in the example shown in FIG. 19) switching elements 66, one switching element 67, and the like. The secondary side circuit 62 includes a plurality of (three in the example shown in FIG. 19) switching elements 68. In the example shown in FIG. 19, the semiconductor device according to the present embodiment is used as the switching elements 66 and 67 of the primary circuit 61. Note that the semiconductor devices as the switching elements 66 and 67 of the primary circuit 61 are preferably normally-off semiconductor devices. Further, in the example shown in FIG. 19, a normal Metal Insulator Semiconductor Field Effect Transistor (MISFET) using silicon is used.
It is used as the switching element 68 of the secondary side circuit.

本実施形態に係る半導体装置を利用した高周波増幅器７０を図２０に示す。本実施形態に係る半導体装置を利用した高周波増幅器７０を、例えば、携帯電話の基地局用パワーアンプに適用してもよい。図２０に示す高周波増幅器７０は、ディジタル・プレディストーション回路７１、ミキサー７２、パワーアンプ７３及び方向性結合器７４を備えている。ディジタル・プレディストーション回路７１は、入力信号の非線形歪みを補償する。ミキサー７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ７３は、交流信号とミキシングされた入力信号を増幅する。図２０に示す例では、パワーアンプ７３は、本実施形態に係る半導体装置を有している。方向性結合器７４は、入力信号や出力信号のモニタリング等を行う。なお、図２０に示す回路では、例えば、スイッチの切り替えにより、ミキサー７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路７１に送出することが可能である。 A high frequency amplifier 70 using the semiconductor device according to the present embodiment is shown in FIG. The high frequency amplifier 70 using the semiconductor device according to the present embodiment may be applied to, for example, a power amplifier for a base station of a mobile phone. A high frequency amplifier 70 shown in FIG. 20 includes a digital predistortion circuit 71, a mixer 72, a power amplifier 73, and a directional coupler 74. The digital predistortion circuit 71 compensates for non-linear distortion of the input signal. The mixer 72 mixes the input signal compensated for nonlinear distortion and the AC signal. The power amplifier 73 amplifies the input signal mixed with the AC signal. In the example illustrated in FIG. 20, the power amplifier 73 includes the semiconductor device according to the present embodiment. The directional coupler 74 performs monitoring of input signals and output signals. In the circuit shown in FIG. 20, for example, the output signal can be mixed with the AC signal by the mixer 72 and sent to the digital predistortion circuit 71 by switching the switch.

１半導体基板
２ α−ＳｉＣ（アモルファス炭化ケイ素）層
３化合物半導体層
１０電子走行層
１１スペーサ層
１２電子供給層
１３キャップ層
２０結晶ＳｉＣ層
３０ソース電極
３１ドレイン電極
３２パッシベーション膜
３３ゲート電極
４０ α−ＳｉＧｅ（アモルファスシリコンゲルマニウム）層
５０結晶ＳｉＧｅ層 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 (alpha) -SiC (amorphous silicon carbide) layer 3 Compound semiconductor layer 10 Electron transit layer 11 Spacer layer 12 Electron supply layer 13 Cap layer 20 Crystal SiC layer 30 Source electrode 31 Drain electrode 32 Passivation film 33 Gate electrode 40 α- SiGe (amorphous silicon germanium) layer 50 Crystalline SiGe layer

Claims

Forming an amorphous semiconductor layer by ion implantation on one surface of the substrate;
Crystallization of the amorphous semiconductor layer by heat treatment when forming a compound semiconductor layer on the other surface of the substrate;
Equipped with a,
The amorphous semiconductor layer is an amorphous SiC layer and the amorphous SiGe layer, the amorphous SiC layer, a method of manufacturing a semiconductor device according to claim Rukoto formed inside the substrate than the amorphous SiGe layer.