JP5729371B2

JP5729371B2 - Semiconductor device

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Publication number: JP5729371B2
Application number: JP2012284039A
Authority: JP
Inventors: 武義西村; 小林　孝; 小林　　孝; 康新村; 忠則山田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2015-06-03
Anticipated expiration: 2027-08-09
Also published as: JP2013084979A

Description

本発明は、ポリシリコンゲート電極を有するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置およびポリシリコンなどのゲート電極材料を使用するバイポーラ型半導体装置であって、ゲート電極−主電極との間に、ポリシリコン層を利用して、所定の電圧以上の過大電圧から半導体装置を保護するための双方向(双方向阻止型と同義、以降同じ)ツェナーダイオードを形成した半導体装置に関する。 The present invention relates to a MOS type semiconductor device such as a MOSFET (insulated gate type field effect transistor) and an IGBT (insulated gate type bipolar transistor) having a polysilicon gate electrode, and a bipolar type semiconductor device using a gate electrode material such as polysilicon. A bidirectional (synonymous with bidirectional blocking type, hereinafter the same) Zener for protecting a semiconductor device from an overvoltage higher than a predetermined voltage by using a polysilicon layer between the gate electrode and the main electrode. The present invention relates to a semiconductor device in which a diode is formed.

従来から、ポリシリコンゲート電極を有するＭＯＳＦＥＴは、ゲート・ソース間、またはゲート・ドレイン間に、ゲート絶縁膜の静電破壊を防止するために、双方向ツェナーダイオードなどの保護ダイオードを挿入することが行われている。この保護ダイオードは活性部の端部に形成されることがあり、また図７（ａ）〜図８に示す従来の保護ダイオードを有するＭＯＳ型半導体装置のようにゲート電極パッドの内周に沿って形成されることがあり、静電破壊耐量（ＥＳＤ耐量）を大きくしようとしてツェナーダイオード面積を大きくすると、主電流容量に係わる活性部面積の減少となってオン抵抗が増加するという問題があった。 Conventionally, a MOSFET having a polysilicon gate electrode has a protective diode such as a bidirectional Zener diode inserted between the gate and source or between the gate and drain in order to prevent electrostatic breakdown of the gate insulating film. Has been done. The protection diode may be formed at the end of the active portion, and along the inner periphery of the gate electrode pad as in the MOS type semiconductor device having the conventional protection diode shown in FIGS. If the Zener diode area is increased in order to increase the electrostatic breakdown resistance (ESD resistance), there is a problem in that the area of the active portion related to the main current capacity decreases and the on-resistance increases.

前記図７、図８に示す従来の保護ダイオードを有するＭＯＳ型半導体装置について説明する。図７（ａ）は保護ダイオードを有するＭＯＳ型半導体装置（チップ）の平面図であり、符号Ｓがソース金属電極８または端子を表し、符号Ｇはゲート金属電極パッド９または端子を表す。図７（ｂ）は、図７（ａ）で、破線ａで囲んだゲート金属電極パッド近傍の、リング状のツェナーダイオード領域１０を透視させた拡大平面図、図７（ｃ）は図７（ｂ）の破線枠ｂ部分の拡大平面図であり、ツェナーダイオードを構成するｐｎ接合と、ＭＯＳ型半導体装置の、ソースおよびゲートとそれぞれ接続されるコンタクト７−１、７−２と、透視状態のソース金属電極膜８とゲート金属電極パッド９を分離する層間絶縁膜７とを示している。図７（ｄ）は図７（ａ）に示す保護ダイオードを有するＭＯＳ型半導体装置の等価回路である。図８は図７（ｂ）のＫ−Ｋ'線の拡大断面図である。この保護ダイオードを有するＭＯＳ型半導体装置は、図８に示すように、低抵抗のｎ型シリコン基板１００上に成長させた高抵抗のｎ型シリコンエピタキシャル層からなるドリフト層１の表面層に、選択的に形成されるｐウエル２とこのｐウエル２の表面から選択的に形成されるｐ⁺コンタクト領域３と高濃度ｎ⁺⁺型ソース領域４を備える。このｎ⁺⁺型ソース領域４と前記ドリフト層１表面とに挟まれるｐウエル２の表面に厚さ１０００オングストローム程度のゲート酸化膜５を介して低抵抗ポリシリコン層からなるゲート電極６およびその上部を覆う層間絶縁膜７を備える。主動作領域である活性部表面には前記ｐ⁺コンタクト領域３と高濃度ｎ⁺⁺型ソース領域４とポリシリコンゲート電極６とをそれぞれ備えるユニットセルを高密度に有する構造を有している。前記ポリシリコンゲート電極６は、各ユニットセルからそれぞれ引き出されてゲート金属電極パッド９に集束される。各ユニットセルの表面を覆う層間絶縁膜７にはｎ⁺⁺型ソース領域４表面とｐ⁺コンタクト領域３表面とを共通に露出させる開口部がそれぞれ設けられてソース金属電極８がコンタクトしている。このソース金属電極８とゲート金属電極パッド９とがそれぞれ跨る層間絶縁膜７を介して下層に設けられるポリシリコン層には多段のｐｎ層が直列に形成される構成のツェナーダイオード１０が形成される。前記図７（ｂ）に示す拡大平面図では、このソース金属電極８とゲート金属電極パッド９との間に見える部分であって、両者を絶縁分離する層間絶縁膜７の部分のみを斜線ハッチングにより示し、矩形のリング状に示す領域が透視的に見たツェナーダイオード１０である。図７（ｃ）に示すように、このツェナーダイオード１０は所要のダイオード耐圧、たとえば、数ボルト（Ｖ）〜数１０ボルト（Ｖ）が得られるようにｐｎ接合の段数を選択して層間絶縁膜７に開口部７−１、７−２を設けている。ソース側に設けられた開口部７−１がソース金属電極８にコンタクトされ、ゲート側に設けられた開口部７−２がゲート金属電極膜９にコンタクトされることにより、ＭＯＳ型半導体装置のゲートとソース間にツェナーダイオード１０が接続される構成となる。 The conventional MOS type semiconductor device having the protection diode shown in FIGS. 7 and 8 will be described. FIG. 7A is a plan view of a MOS type semiconductor device (chip) having a protection diode, where S represents the source metal electrode 8 or terminal, and G represents the gate metal electrode pad 9 or terminal. FIG. 7B is an enlarged plan view of the ring-shaped Zener diode region 10 in the vicinity of the gate metal electrode pad surrounded by the broken line a in FIG. 7A, and FIG. FIG. 7B is an enlarged plan view of a broken line frame b portion of b), a pn junction constituting a Zener diode, contacts 7-1 and 7-2 connected to a source and a gate of a MOS type semiconductor device, respectively, The source metal electrode film 8 and the interlayer insulating film 7 separating the gate metal electrode pad 9 are shown. FIG. 7D is an equivalent circuit of the MOS type semiconductor device having the protection diode shown in FIG. FIG. 8 is an enlarged cross-sectional view taken along the line KK ′ of FIG. As shown in FIG. 8, the MOS type semiconductor device having this protection diode is selected as a surface layer of the drift layer 1 made of a high resistance n-type silicon epitaxial layer grown on a low resistance n-type silicon substrate 100. A p well 2 formed selectively, a p ⁺ contact region 3 selectively formed from the surface of the p well 2, and a high concentration n ⁺⁺ type source region 4. A gate electrode 6 made of a low resistance polysilicon layer and an upper portion thereof on the surface of the p well 2 sandwiched between the n ⁺⁺ type source region 4 and the surface of the drift layer 1 with a gate oxide film 5 having a thickness of about 1000 angstroms. An interlayer insulating film 7 is provided. The active portion surface, which is the main operation region, has a structure having high density unit cells each including the p ⁺ contact region 3, the high concentration n ⁺⁺ type source region 4, and the polysilicon gate electrode 6. The polysilicon gate electrode 6 is drawn from each unit cell and focused on the gate metal electrode pad 9. The interlayer insulating film 7 covering the surface of each unit cell is provided with an opening that exposes the surface of the n ^{+ +} type source region 4 and the surface of the p ⁺ contact region 3 in common, and the source metal electrode 8 is in contact therewith. . A Zener diode 10 having a structure in which a multi-stage pn layer is formed in series is formed in a polysilicon layer provided in a lower layer via an interlayer insulating film 7 across the source metal electrode 8 and the gate metal electrode pad 9. . In the enlarged plan view shown in FIG. 7 (b), only the portion of the interlayer insulating film 7 that is visible between the source metal electrode 8 and the gate metal electrode pad 9 and insulates and separates them is hatched. The region shown in a rectangular ring shape is the zener diode 10 seen through. As shown in FIG. 7 (c), the Zener diode 10 has an interlayer insulating film selected by selecting the number of pn junctions so as to obtain a required diode breakdown voltage, for example, several volts (V) to several tens of volts (V). 7 is provided with openings 7-1 and 7-2. The opening 7-1 provided on the source side is brought into contact with the source metal electrode 8, and the opening 7-2 provided on the gate side is brought into contact with the gate metal electrode film 9, whereby the gate of the MOS type semiconductor device. The zener diode 10 is connected between the source and the source.

この構成によれば、このツェナーダイオード１０が、設定されたダイオード耐圧を越える電圧によってブレークダウンすることにより、ゲートに前記設定耐圧以上の電圧が加わることが避けられるので、ゲート絶縁膜５を静電破壊から保護することができる。その際に、ツェナーダイオード１０自体をブレークダウンによる熱破壊から防ぐにはツェナーダイオード１０のｐｎ接合面積も所要の大きさが必要である。 According to this configuration, since the Zener diode 10 is broken down by a voltage exceeding the set diode withstand voltage, a voltage exceeding the set withstand voltage is avoided from being applied to the gate. Can be protected from destruction. At this time, the pn junction area of the Zener diode 10 needs to have a required size in order to prevent the Zener diode 10 itself from being thermally destroyed by breakdown.

以上説明したように、従来の半導体装置のゲート・ソース電極間に挿入され、ゲート絶縁膜の静電破壊を防止するための保護用ツェナーダイオードは、主動作領域である活性部の外側外周端やゲートパッドの内周に沿って、接合面積を大きくするために周囲長をかせいだ単体のツェナーダイオードもしくは、所要の耐圧とするため折り返して多段のｐｎ接合を直列結合化させたものが使われている。必要に応じて、ゲート・ソース間だけでなく、ゲート・ドレイン間にもクランプダイオードとして挿入されることがある。 As described above, the protective Zener diode inserted between the gate and source electrodes of the conventional semiconductor device to prevent electrostatic breakdown of the gate insulating film is the outer peripheral edge of the active portion that is the main operating region. Along the inner periphery of the gate pad, a single zener diode with a large perimeter is used to increase the junction area, or a multistage pn junction is connected in series to achieve the required breakdown voltage. Yes. If necessary, a clamp diode may be inserted not only between the gate and the source but also between the gate and the drain.

一方、公知文献の面からは、ゲート抵抗を挿入することにより、ゲート・ソース間の静電破壊耐量を向上するＭＯＳＦＥＴについてはよく知られている（特許文献１）。
また、半導体装置を静電破壊から防止するための抵抗体およびツェナーダイオードを挿入すると、実動作領域面積を減少させる問題が生じることに関する記述も見られる（特許文献２）。 On the other hand, from the viewpoint of publicly known literature, a MOSFET that improves the gate-source electrostatic breakdown resistance by inserting a gate resistor is well known (Patent Document 1).
There is also a description regarding the problem that the insertion of a resistor and a Zener diode for preventing a semiconductor device from electrostatic breakdown causes a problem of reducing the actual operating area (Patent Document 2).

さらに、半導体装置を静電破壊から防止するためのツェナーダイオードを、電極パッドの外周部およびチップの外周部に設けたポリシリコン層に設けて、それぞれ直列に接続する構造を有する半導体装置が知られている（特許文献３）。 Furthermore, a semiconductor device having a structure in which Zener diodes for preventing the semiconductor device from electrostatic breakdown are provided in a polysilicon layer provided on the outer peripheral portion of the electrode pad and the outer peripheral portion of the chip and connected in series, respectively. (Patent Document 3).

特開２００６−９３５０５号公報JP 2006-93505 A 特開２００１−２５７３４９号公報JP 2001-257349 A 特許第３８６９５８０号公報Japanese Patent No. 3869580

しかしながら、保護用ツェナーダイオードをゲート電極パッド内周に形成する場合は、ゲート電極パッドの面積は活性部面積に比べてはるかに小さいので、従来の大きさのゲートパッドの周辺長だけではダイオード面積を大きくすることに限界があって、ゲート・ソース間またはゲート・ドレイン間のＥＳＤ耐量（静電破壊耐量）が十分でない場合に、ＥＳＤ耐量をさらに上げようとすると、ゲート電極パッド面積を拡大する必要があった。しかし、その場合、相対的に活性部面積が減少し、オン抵抗が増加するという問題が発生する。また、一端をソース領域に導電接続した保護用ツェナーダイオードを活性部の外側辺に形成する場合では、ツェナーダイオードと活性部は表面構造が異なるため、簡単なツェナーダイオード構造とするには、活性部の外側辺をすべてツェナーダイオードとして使う必要があり、その分、活性部領域の減少となり、前述と同様に、オン抵抗が増加する。 However, when the protective Zener diode is formed on the inner periphery of the gate electrode pad, the area of the gate electrode pad is much smaller than the area of the active portion. When there is a limit to increasing the ESD resistance (electrostatic breakdown resistance) between the gate and source or between the gate and drain, if the ESD resistance is further increased, the gate electrode pad area needs to be increased. was there. However, in that case, there is a problem that the area of the active portion is relatively reduced and the on-resistance is increased. In addition, when a protective Zener diode having one end conductively connected to the source region is formed on the outer side of the active portion, the surface structure of the Zener diode is different from that of the active portion. It is necessary to use all of the outer sides of the zener diode as a Zener diode, and accordingly, the active region is reduced, and the on-resistance is increased as described above.

本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、オン抵抗の増大を抑えて、ゲート電極といずれか一方の主電極との間の静電破壊耐量を向上させる半導体装置を提供することである。 The present invention has been made in view of the above points, and an object of the present invention is to suppress an increase in on-resistance and to improve the electrostatic breakdown resistance between the gate electrode and one of the main electrodes. A semiconductor device is provided.

本発明によれば、半導体基板の一方の主面に、主動作領域である活性部と、該活性部表面に設けられる一方の主電極膜と、前記活性部を流れる主電流を制御するゲート電極と、を備え、該ゲート電極が、前記活性部内の表面に絶縁膜を介して設けられる複数のストライプ状ゲート電極用ポリシリコン層から引き出されて、前記活性部内に電気的に分離されて配置されるゲート金属電極パッドに集束される構造を有し、前記半導体基板の他方の主面には他方の主電極膜と、を有する半導体装置において、前記ゲート金属電極パッドの下部には、複数のストライプ状ゲート電極用ポリシリコン層とは電気的に分離された第１の複数のストライプ状ツェナーダイオード用ポリシリコン層を有し、該第１の複数のストライプ状ツェナーダイオード用ポリシリコン層のそれぞれの長手方向にｐｎ層が交互に多段形成され直列結合されてなる第１の複数のストライプ状ツェナーダイオードと、該第１の複数のストライプ状ツェナーダイオードの表面を覆う絶縁膜と、を備え、前記ゲート金属電極パッドの側縁には前記第１の複数のストライプ状ツェナーダイオード用ポリシリコン層の長手方向に直交して跨る複数の櫛歯状の延長部を有し、前記一方の主電極膜が前記複数の櫛歯状の延長部の側縁に沿って対向し、前記複数の櫛歯状の延長部および該複数の櫛歯状の延長部に対向する前記一方の主電極膜の下部には、前記絶縁膜を介して前記複数の櫛歯状の延長部の櫛歯状に突き出る方向と直交し、前記複数のストライプ状ゲート電極用ポリシリコン層とは電気的に分離された第２の複数のストライプ状ツェナーダイオード用ポリシリコン層を有し、該第２の複数のストライプ状ツェナーダイオード用ポリシリコン層のそれぞれの長手方向にｐｎ層が交互に多段形成され直列結合されてなる第２の複数のストライプ状ツェナーダイオードと、を備え、前記第１の複数のストライプ状ツェナーダイオード用ポリシリコン層、前記第２の複数のストライプ状ツェナーダイオード用ポリシリコン層、および前記複数のストライプ状ゲート電極用ポリシリコン層のそれぞれの長手方向は平行であり、前記第１の複数のストライプ状ツェナーダイオード用ポリシリコン層、および前記第２の複数のストライプ状ツェナーダイオード用ポリシリコン層は互いに隣接し、隣接する前記第１の複数のストライプ状ツェナーダイオード用ポリシリコン層、および前記第２の複数のストライプ状ツェナーダイオード用ポリシリコン層は前記複数のストライプ状ゲート電極用ポリシリコン層に環囲され、前記第１の複数のストライプ状ツェナーダイオードのそれぞれの一方の電極端が、共通の前記ゲート金属電極パッドに導電接続され、前記第１の複数のストライプ状ツェナーダイオードのそれぞれの他方の電極端が、共通の前記一方の主電極膜に導電接続され、かつ前記第１の複数のストライプ状ツェナーダイオードが相互に並列接続され、前記第２の複数のストライプ状ツェナーダイオードのそれぞれの一方の電極端が、共通の前記櫛歯状の延長部に導電接続され、前記第２の複数のストライプ状ツェナーダイオードのそれぞれの他方の電極端が、前記櫛歯状の延長部に対向する共通の前記一方の主電極膜に導電接続され、前記第２の複数のストライプ状ツェナーダイオードが相互に並列接続されている半導体装置とする。
According to the present invention, on one main surface of a semiconductor substrate, an active portion that is a main operating region, one main electrode film provided on the surface of the active portion, and a gate electrode that controls a main current flowing in the active portion The gate electrode is drawn out from a plurality of stripe-shaped gate electrode polysilicon layers provided on the surface in the active portion via an insulating film, and is electrically separated in the active portion. In the semiconductor device having a structure focused on the gate metal electrode pad and having the other main electrode film on the other main surface of the semiconductor substrate, a plurality of stripes are formed below the gate metal electrode pad. A plurality of stripe-shaped Zener diode polysilicon layers electrically isolated from the first gate electrode polysilicon layer, and the first plurality of stripe-shaped Zener diode polysilicon layers. A plurality of first stripe-shaped Zener diodes in which pn layers are alternately formed in multiple stages in the longitudinal direction of the silicon layers and coupled in series; and an insulating film covering the surfaces of the first plurality of stripe-shaped Zener diodes; A plurality of comb-like extensions extending perpendicularly to the longitudinal direction of the first plurality of stripe Zener diode polysilicon layers on the side edge of the gate metal electrode pad, The main electrode film faces along the side edges of the plurality of comb-like extensions, and the one main electrode film faces the plurality of comb-like extensions and the plurality of comb-like extensions. The plurality of comb-like extensions projecting in a comb-teeth shape through the insulating film is perpendicular to the comb-teeth-like direction and electrically separated from the plurality of stripe-shaped gate electrode polysilicon layers. Second plurality of strata A second plurality of stripe-shaped Zener diode polysilicon layers, wherein a plurality of pn layers are alternately formed in the longitudinal direction of the second plurality of stripe-shaped Zener diode polysilicon layers and coupled in series. A plurality of stripe zener diode polysilicon layers, a plurality of stripe zener diode polysilicon layers, and a plurality of stripe gate electrode polysilicons. The longitudinal directions of the layers are parallel to each other, and the first plurality of stripe zener diode polysilicon layers and the second plurality of stripe zener diode polysilicon layers are adjacent to each other, A plurality of stripe zener diode polysilicon layers, and And the second plurality of stripe zener diode polysilicon layers are surrounded by the plurality of stripe gate electrode polysilicon layers, and one end of each of the first plurality of stripe zener diodes is , Conductively connected to the common gate metal electrode pad, and the other electrode end of each of the first plurality of stripe-shaped Zener diodes is conductively connected to the common one main electrode film, and the first A plurality of striped zener diodes are connected in parallel to each other, and one electrode end of each of the second plurality of striped zener diodes is conductively connected to the common comb-shaped extension, and the second The other main electrode end of each of the plurality of striped Zener diodes is opposed to the comb-shaped extension portion. Is conductively connected to the electrode membrane, said second plurality of striped Zener diode is a semiconductor device connected in parallel to each other.

前記ｐｎ層のｐｎ接合面が、前記第１の複数のストライプ状ツェナーダイオード用ポリシリコン層、および前記第２の複数のストライプ状ツェナーダイオード用ポリシリコン層の長手方向に対して斜めとなる角度を有してもよい。
前記第１の複数のストライプ状ツェナーダイオード用ポリシリコン層、および前記第２の複数のストライプ状ツェナーダイオード用ポリシリコン層の隣り合う間隔が、前記複数のストライプ状ゲート電極用ポリシリコン層の隣り合う間隔よりも狭くてもよい。
あるいは、前記第１の複数のストライプ状ツェナーダイオード、および前記第２の複数のストライプ状ツェナーダイオードのそれぞれの他方の電極端がそれぞれ共通の前記他方の主電極膜に導電接続されてもよい。

An angle at which the pn junction surface of the pn layer is inclined with respect to the longitudinal direction of the first plurality of stripe-shaped Zener diode polysilicon layers and the second plurality of stripe-type Zener diode polysilicon layers You may have.
The adjacent intervals between the first plurality of stripe-shaped zener diode polysilicon layers and the second plurality of stripe-shaped zener diode polysilicon layers are adjacent to the plurality of stripe-shaped gate electrode polysilicon layers. It may be narrower than the interval.
Alternatively, the other electrode ends of the first plurality of stripe Zener diodes and the second plurality of stripe Zener diodes may be conductively connected to the other main electrode film, respectively.

要するに、本発明は、ＥＳＤ耐量を向上させるために、ポリシリコンゲート層を利用して形成したツェナーダイオードを並列接続させる構造を有する半導体装置とするものであって、ストライプ状または矩形状のツェナーダイオードを並列接続させて、それぞれ活性部内部に形成する半導体装置とするものである。 In short, the present invention provides a semiconductor device having a structure in which Zener diodes formed using a polysilicon gate layer are connected in parallel in order to improve ESD tolerance, and is a striped or rectangular Zener diode. Are connected in parallel to form a semiconductor device formed inside each active portion.

本発明によれば、オン抵抗の増大を抑えて、ゲート電極といずれか一方の主電極間の静電破壊耐量（ＥＳＤ耐量）を向上させることのできる半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device capable of improving the electrostatic breakdown resistance (ESD resistance) between the gate electrode and any one of the main electrodes while suppressing an increase in on-resistance.

本発明にかかる実施例１の半導体装置の平面図（ａ）と、ゲート金属電極パッド近傍の拡大平面図（その１）（ｂ）と、ゲート金属電極パッド近傍の拡大平面図（その２）（ｃ）と、ゲート金属電極パッド近傍の拡大平面図（その３）（ｄ）である。Plan view (a) of semiconductor device of Example 1 according to the present invention, enlarged plan view (part 1) (b) near gate metal electrode pad, enlarged plan view (part 2) near gate metal electrode pad (part 2) c) and an enlarged plan view in the vicinity of the gate metal electrode pad (part 3) (d). 本発明にかかる前記図１（ｂ）のＨ−Ｈ'線断面図である。It is the HH 'sectional view taken on the line of the said FIG.1 (b) concerning this invention. 本発明にかかる実施例２の半導体装置の平面図（ａ）と、活性部内のツェナーダイオード部分の拡大平面図（ｂ）である。7A is a plan view of a semiconductor device according to a second embodiment of the present invention, and FIG. 10B is an enlarged plan view of a Zener diode portion in an active portion. 本発明にかかる実施例２の半導体装置の活性部内のツェナーダイオード部分の拡大平面図（その１）（ａ）と、本発明にかかる実施例２の半導体装置の活性部内のツェナーダイオード部分の拡大平面図（その２）（ｂ）と、（ａ）のＣ−Ｃ'線断面図（ｃ）である。Enlarged plan view of the Zener diode part in the active part of the semiconductor device of Example 2 according to the present invention (Part 1) (a), and an enlarged plan view of the Zener diode part in the active part of the semiconductor device of Example 2 of the present invention It is a figure (the 2), (b), and CC 'line sectional view (c) of (a). 本発明にかかる実施例２の半導体装置の活性部内のツェナーダイオード部分の拡大平面図（その３）（ｄ）である。FIG. 6 is an enlarged plan view (No. 3) (d) of a Zener diode portion in an active portion of a semiconductor device according to a second embodiment of the present invention; 本発明にかかる実施例２の半導体装置の図４（ａ）のＥ−Ｅ'線断面とＦ−Ｆ'線断面を含む斜視断面図である。FIG. 5 is a perspective cross-sectional view including a cross section taken along line EE ′ and a cross section taken along line FF ′ in FIG. 4A of the semiconductor device according to the second embodiment of the present invention. 従来の半導体装置の平面図（ａ）と、ゲート金属電極パッド部分の拡大平面図（ｂ）と、（ｃ）の破線枠部分の拡大平面図と、従来の半導体装置の等価回路図（ｄ）である。A plan view (a) of a conventional semiconductor device, an enlarged plan view (b) of a gate metal electrode pad portion, an enlarged plan view of a broken-line frame portion of (c), and an equivalent circuit diagram (d) of a conventional semiconductor device It is. 従来の半導体装置の図７（ｂ）のＫ−Ｋ'線の拡大断面図である。It is an expanded sectional view of the KK 'line of FIG.7 (b) of the conventional semiconductor device. 本発明にかかるゲート−ドレイン間にツェナーダイオードを接続したことを示す拡大断面図である。It is an expanded sectional view which shows having connected the zener diode between the gate-drain concerning this invention.

以下、本発明にかかる半導体装置について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。 Hereinafter, a semiconductor device according to the present invention will be described in detail with reference to the drawings. The present invention is not limited to the description of the examples described below unless it exceeds the gist.

図１、図２に、本発明の半導体装置の実施例１にかかる、ゲート・ソース間にツェナーダイオードを挿入させたＭＯＳ型半導体装置を示す。図１（ａ）は本発明にかかるＭＯＳ型半導体装置の平面図である。図１（ｂ）は図１（ａ）の破線枠ｃで示すゲート金属電極パッドＧ近傍の拡大平面図である。図１、図２では共に符号Ｓはソース金属電極またはソース端子を示し、符号Ｇはゲート金属電極パッド８またはゲート端子を示す。斜線ハッチング部分はソース金属電極とゲート金属電極パッドを絶縁分離するために上方から見える部分の層間絶縁膜７とチップ周辺に形成される耐圧構造の保護膜としての絶縁膜２０である。ツェナーダイオード１０の両端には点状ハッチングで示すコンタクト７−１、７−２が示されている。図１（ｃ）は図１（ｂ）とは異なるツェナーダイオード配列を備える金属電極パッドＧ近傍の拡大平面図である。図１（ｄ）はツェナーダイオードのシート抵抗を利用したゲート抵抗を直列接続させたツェナーダイオード配置を有する拡大平面図である。図２は図１（ｂ）におけるＨ−Ｈ’線の拡大断面図である。 1 and 2 show a MOS semiconductor device according to a first embodiment of the semiconductor device of the present invention, in which a Zener diode is inserted between a gate and a source. FIG. 1A is a plan view of a MOS type semiconductor device according to the present invention. FIG. 1B is an enlarged plan view in the vicinity of the gate metal electrode pad G indicated by a broken line frame c in FIG. 1 and 2, reference numeral S indicates a source metal electrode or source terminal, and reference numeral G indicates a gate metal electrode pad 8 or gate terminal. The hatched portion is a portion of the interlayer insulating film 7 that can be seen from above in order to insulate and separate the source metal electrode and the gate metal electrode pad, and an insulating film 20 as a protective film of a breakdown voltage structure formed around the chip. At both ends of the Zener diode 10, contacts 7-1 and 7-2 indicated by dotted hatching are shown. FIG. 1C is an enlarged plan view in the vicinity of the metal electrode pad G having a Zener diode arrangement different from that in FIG. FIG. 1D is an enlarged plan view having a Zener diode arrangement in which gate resistors using the sheet resistance of a Zener diode are connected in series. FIG. 2 is an enlarged cross-sectional view taken along line H-H ′ in FIG.

図１（ｂ）、図２に示すように、符号Ｇで示す透視状態のゲート金属電極パッド９の下層には層間絶縁膜（ボロフォスフォシリケートガラス膜、ＢＰＳＧ膜）７を挟んで矩形状ポリシリコン層に形成された多段ツェナーダイオード１０が配置されている。図１（ｂ）に示す矩形状のツェナーダイオードは任意のツェナーダイオード電圧を得るために、コンタクト７−１、７−２の場所を選択することにより、ｐｎ接合１２の段数で耐圧の調整を行なう双方向型ツェナーダイオードとなっている。 As shown in FIGS. 1B and 2, rectangular polysilicon is formed by sandwiching an interlayer insulating film (borophosphosilicate glass film, BPSG film) 7 under the see-through gate metal electrode pad 9 indicated by the symbol G. A multi-stage Zener diode 10 formed in the layer is arranged. In the rectangular Zener diode shown in FIG. 1B, the withstand voltage is adjusted by the number of stages of the pn junction 12 by selecting the locations of the contacts 7-1 and 7-2 in order to obtain an arbitrary Zener diode voltage. It is a bidirectional Zener diode.

図１（ｃ）はツェナーダイオードの耐圧が図１（ｂ）に示すものより低耐圧でよい場合、多段ｐｎ接合１２の数を減らし、空いたポリシリコン層にｐｎ接合１２を形成する方向の異なる複数のツェナーダイオードを形成した例である。この場合は、元のツェナーダイオードと増加したツェナーダイオード間を金属配線で並列接続させる構造とすることにより、ＥＳＤ耐量をいっそう向上させることができる。各ツェナーダイオード端部に形成した点状ハッチングした領域は金属電極とのコンタクト領域である。 In FIG. 1C, when the withstand voltage of the Zener diode may be lower than that shown in FIG. 1B, the number of multi-stage pn junctions 12 is reduced and the direction in which the pn junction 12 is formed in the vacant polysilicon layer is different. This is an example in which a plurality of Zener diodes are formed. In this case, the ESD tolerance can be further improved by adopting a structure in which the original Zener diode and the increased Zener diode are connected in parallel by a metal wiring. A dotted hatched region formed at each end of each zener diode is a contact region with the metal electrode.

図１（ｄ）は、図１（ｂ）に示すツェナーダイオードの金属電極とのコンタクト領域７−１、７−２をコンタクト領域７−３、７−４のように変更した場合である。このコンタクト形成位置を選ぶことにより、ツェナーダイオードに直列に抵抗Ｒを挿入することができ、ＥＳＤ耐量の向上に貢献できる。この抵抗Ｒはツェナーダイオードを構成する拡散層のシート抵抗を利用するものであり、抵抗値はコンタクト間距離を変えることにより調整することが可能となる。 FIG. 1D shows a case where the contact regions 7-1 and 7-2 with the metal electrode of the Zener diode shown in FIG. 1B are changed to contact regions 7-3 and 7-4. By selecting the contact formation position, the resistor R can be inserted in series with the Zener diode, which can contribute to the improvement of the ESD resistance. This resistance R uses the sheet resistance of the diffusion layer constituting the Zener diode, and the resistance value can be adjusted by changing the distance between the contacts.

図３〜図６に、本発明の半導体装置の実施例２にかかる、ゲート・ソース間にツェナーダイオードを挿入したＭＯＳ型半導体装置を示す。図３（ａ）の平面図に示す本発明の実施例２にかかる半導体装置は、活性部１５内のセル構造を構成するストライプ状ポリシリコンと同様のストライプ状パターンを有する複数のポリシリコン層６に、それぞれｐｎ層を多段に直列結合となるように形成することにより、複数のストライプ状ツェナーダイオード１０を構成する。この複数のストライプ状ツェナーダイオード１０の上には、図３では図示しない層間絶縁膜（ＢＰＳＧ膜）を挟んで、ゲート金属電極パッド９が覆っている。ツェナーダイオード１０の両電極にはソース金属電極８とゲート金属電極パッド９とがそれぞれコンタクトする。図３（ｂ）はそのようなストライプ状ツェナーダイオード１０の一つについて、拡大した平面図である。ゲート金属電極パッド９は図示しないＢＰＳＧ膜に設けられた、破線で示すコンタクト７−２でツェナーダイオード１０の一方の電極と導電接続する。ソース金属電極８は図示しないＢＰＳＧ膜に設けられた、破線で示すコンタクト７−１でツェナーダイオード１０の他方の電極と導電接続する。このような細いストライプ状ツェナーダイオード１０が複数あるので、ソース金属電極８とゲート金属電極パッド９は共通に各コンタクトにそれぞれ接続することにより、複数のツェナーダイオード１０は相互に並列接続される。図３において、符号１６は活性部１５内のセル構造を構成する複数のストライプ状ポリシリコンゲート電極へ均一にゲート電圧を加えるための金属ゲートランナーであり、その外側の符号１７は、活性部を覆うソース金属電極と同電位にして、電圧印加時に生じる電界集中を緩和して耐圧を安定にするための金属フィールドプレートの機能を有するソースランナーであり、耐圧構造部の表面に形成される絶縁膜上に形成されるアルミニウムなどからなる金属膜が好ましい。 3 to 6 show a MOS semiconductor device according to a second embodiment of the semiconductor device of the present invention, in which a Zener diode is inserted between the gate and the source. The semiconductor device according to Example 2 of the present invention shown in the plan view of FIG. 3A has a plurality of polysilicon layers 6 having a stripe pattern similar to the stripe polysilicon constituting the cell structure in the active portion 15. In addition, a plurality of striped Zener diodes 10 are formed by forming pn layers in multiple stages in series connection. On the plurality of stripe-shaped Zener diodes 10, a gate metal electrode pad 9 covers an interlayer insulating film (BPSG film) not shown in FIG. A source metal electrode 8 and a gate metal electrode pad 9 are in contact with both electrodes of the Zener diode 10. FIG. 3B is an enlarged plan view of one such stripe-shaped Zener diode 10. The gate metal electrode pad 9 is conductively connected to one electrode of the Zener diode 10 by a contact 7-2 shown by a broken line provided on a BPSG film (not shown). The source metal electrode 8 is conductively connected to the other electrode of the Zener diode 10 through a contact 7-1 indicated by a broken line provided on a BPSG film not shown. Since there are a plurality of such thin striped zener diodes 10, the source metal electrode 8 and the gate metal electrode pad 9 are connected to each contact in common, so that the plurality of zener diodes 10 are connected in parallel to each other. In FIG. 3, reference numeral 16 denotes a metal gate runner for uniformly applying a gate voltage to a plurality of stripe-shaped polysilicon gate electrodes constituting the cell structure in the active part 15, and reference numeral 17 on the outside thereof denotes an active part. An insulating film formed on the surface of the withstand voltage structure, which is a source runner having the function of a metal field plate for stabilizing the withstand voltage by relaxing the electric field concentration generated when applying a voltage to the same potential as the source metal electrode to be covered A metal film made of aluminum or the like formed thereon is preferable.

前記ゲート金属電極パッドと複数のストライプ状ツェナーダイオード１０とをコンタクトさせる場所は所望の耐圧となるように選択することができる。たとえば、前述の図３（ｂ）では、ストライプ状ツェナーダイオード１０の中央のｎ型層でゲート金属電極パッド９とコンタクトさせ、ストライプ状ツェナーダイオード１０の両端のｎ型層でソース金属電極とコンタクトさせ、複数のストライプ状ツェナーダイオード間を並列接続となるように形成したが、ツェナー電圧をさらに高くしたいときは、ゲート電極パッド９とのコンタクトを前述の中央ではなく、ツェナーダイオードの一方の端部にするとよい。 The place where the gate metal electrode pad and the plurality of stripe-shaped Zener diodes 10 are contacted can be selected so as to have a desired breakdown voltage. For example, in FIG. 3B described above, the gate metal electrode pad 9 is brought into contact with the central n-type layer of the stripe Zener diode 10, and the source metal electrode is brought into contact with the n-type layers at both ends of the stripe Zener diode 10. The plurality of striped Zener diodes are formed to be connected in parallel. However, when it is desired to further increase the Zener voltage, the contact with the gate electrode pad 9 is not at the center described above but at one end of the Zener diode. Good.

図４（ａ）は、前記図３（ａ）に示すツェナーダイオードに加えて、さらに、任意の活性部中に形成されているストライプ状ポリシリコン層を利用して、ゲート金属電極パッド部分以外の場所に形成した複数のツェナーダイオード部分の拡大平面図である。図４（ａ）のＣ−Ｃ’線における断面図を図４（ｃ）に示す。図４（ｃ）に示すように活性部と同じセル構造のゲート部分にツェナーダイオード形成したものを複数個、互いに並列接続となる配線によりゲート・ソース間に接続している。このように、任意に必要なツェナーダイオード面積を増加することができる。図４（ａ）のＥ−Ｅ'線とＦ−Ｆ'線の各拡大断面を図６の斜視断面図に示す。図４（ａ）のＦ−Ｆ'線と図６のＦ−Ｆ'線とは断面をとる場所が異なるが、断面形状は同じである。この図６では図４（ａ）では図示されなかった層間絶縁膜（ＢＰＳＧ膜）７をツェナーダイオード１０とゲート金属電極パッド９とソース電極８との間に挟んでいることを示している。各金属電極８，９とツェナーダイオード１０との接触は層間絶縁膜７にコンタクト用開口部（図６には図示せず）を設けることにより行われる。 FIG. 4A shows a structure other than the gate metal electrode pad portion by utilizing a striped polysilicon layer formed in an arbitrary active portion in addition to the Zener diode shown in FIG. It is an enlarged plan view of a plurality of Zener diode portions formed in place. FIG. 4C shows a cross-sectional view taken along line C-C ′ of FIG. As shown in FIG. 4C, a plurality of zener diodes formed in the gate portion of the same cell structure as the active portion are connected between the gate and the source by wirings connected in parallel to each other. In this way, the necessary Zener diode area can be increased arbitrarily. Each enlarged cross section of the EE 'line and FF' line of Fig.4 (a) is shown in the perspective cross section of FIG. The FF ′ line in FIG. 4A and the FF ′ line in FIG. 6 are different in the cross-sectional location, but the cross-sectional shape is the same. FIG. 6 shows that an interlayer insulating film (BPSG film) 7 not shown in FIG. 4A is sandwiched between the Zener diode 10, the gate metal electrode pad 9, and the source electrode 8. Contact between the metal electrodes 8 and 9 and the Zener diode 10 is performed by providing a contact opening (not shown in FIG. 6) in the interlayer insulating film 7.

また、図４（ｂ）は前記図４（ａ）に示す半導体装置の変形例であり、図４（ａ）と同様に活性部内のセル構造と同じストライプ状ポリシリコン層にツェナーダイオードを形成し相互に並列接続したＭＯＳ型半導体装置を示す。図４（ａ）と異なるのはストライプ状ポリシリコン層にツェナーダイオードを形成する際、ｐｎ接合１２をポリシリコン層の長辺に対して垂直ではなく角度を付けて斜めに形成しており、これによりｐｎ接合１２面積が拡大するので、ＥＳＤ耐量がより向上する。 FIG. 4B is a modification of the semiconductor device shown in FIG. 4A, and a zener diode is formed in the same stripe-like polysilicon layer as the cell structure in the active portion as in FIG. 4A. A MOS type semiconductor device connected in parallel to each other is shown. The difference from FIG. 4A is that when forming a Zener diode in a striped polysilicon layer, the pn junction 12 is formed obliquely with an angle rather than perpendicular to the long side of the polysilicon layer. As a result, the area of the pn junction 12 is expanded, so that the ESD tolerance is further improved.

図５（ｄ）は前記図４（ａ）に示す半導体装置の変形例であり、図４（ａ）と同様に活性部内のセル構造と同じストライプ状ポリシリコン層にツェナーダイオードを形成し相互に並列接続したＭＯＳ型半導体装置を示す。図４（ａ）と異なるのはストライプ状ポリシリコン層にツェナーダイオードを形成する際、図４（ａ）よりストライプ状ポリシリコン層の数を増加させていること、すなわち、図４（ａ）のストライプ状ポリシリコンからなるゲート電極とゲート電極の間にもストライプ状ポリシリコン層を形成してツェナーダイオードを形成しており、相互に並列接続しているので、これによりツェナーダイオード面積が拡大し、ＥＳＤ耐量がより向上させることができる。 FIG. 5 (d) is a modification of the semiconductor device shown in FIG. 4 (a). Like FIG. 4 (a), a zener diode is formed on the same stripe-shaped polysilicon layer as the cell structure in the active part, A MOS type semiconductor device connected in parallel is shown. 4A differs from FIG. 4A in that the number of stripe polysilicon layers is increased from that in FIG. 4A when forming zener diodes in the stripe polysilicon layer. A zener diode is formed by forming a stripe polysilicon layer also between the gate electrode made of stripe polysilicon and the gate electrode, and since it is connected in parallel to each other, this increases the zener diode area, The ESD tolerance can be further improved.

図９はゲート−ドレイン間にツェナーダイオード１０を接続するようにストライプ状ポリシリコン層に多段ｐｎ接合を形成したことを示す断面図である。
以上述べた本発明によれば、ゲートパッド内により多くのツェナーダイオードを形成することができ、ゲート抵抗もコンタクト位置により付加させることができるので、従来のゲートパッド内周にツェナーダイオードを形成したものに比べＥＳＤ耐量を向上させることができる。さらにＥＳＤ耐量の向上を図ると共に、保護用やセンシング用などにツェナーダイオードをゲートパッド以外にも形成しなければならない場合、従来のツェナーダイオード部と活性部との表面構造が異なるため、分離用の無効面積が必要となって初めからチップ設計をやり直さなければならなかった。本発明によれば、活性部内のセルと同じ構造のツェナーダイオードを形成するためチップ設計を初めからやり直さなくても一部の修正でツェナーダイオードの形成が可能となり、また、ツェナーダイオード構造を形成する元の部分であるポリシリコン層が活性部内のゲート電極用ポリシリコン層と同じであることから、活性部に寄与しない付加的な領域を形成する必要がないためオン抵抗の上昇を抑制することができる。 FIG. 9 is a cross-sectional view showing that a multi-stage pn junction is formed in the striped polysilicon layer so as to connect the Zener diode 10 between the gate and the drain.
According to the present invention described above, more Zener diodes can be formed in the gate pad, and gate resistance can be added depending on the contact position. Therefore, the conventional Zener diode is formed on the inner periphery of the gate pad. Compared to the above, the ESD tolerance can be improved. In addition to improving the ESD tolerance, when the Zener diode must be formed other than the gate pad for protection or sensing, the surface structure of the conventional Zener diode part and the active part is different, so that Since invalid area was required, chip design had to be started from the beginning. According to the present invention, since a Zener diode having the same structure as the cell in the active portion is formed, the Zener diode can be formed with a partial modification without redesigning the chip from the beginning, and the Zener diode structure is formed. Since the polysilicon layer that is the original part is the same as the polysilicon layer for the gate electrode in the active part, it is not necessary to form an additional region that does not contribute to the active part, thereby suppressing an increase in on-resistance. it can.

１：ドリフト層
２：ｐウエル
３：ｐ⁺コンタクト領域
４：ｎ⁺⁺型ソース領域
５：ゲート絶縁膜
６：ポリシリコンゲート電極
７：層間絶縁膜、ＢＰＳＧ膜
７−１、７−２、７−３、７−４：ツェナーダイオードのコンタクト領域
８：ソース金属電極
９：ゲート金属電極パッド
１０：ツェナーダイオード
１１：ドレイン金属電極
１２；ｐｎ接合
１００：シリコン低抵抗基板。 1: Drift layer 2: p well 3: p ⁺ contact region 4: n ⁺⁺ type source region 5: gate insulating film 6: polysilicon gate electrode 7: interlayer insulating film, BPSG film 7-1, 7-2, 7 -3, 7-4: Zener diode contact region 8: Source metal electrode 9: Gate metal electrode pad 10: Zener diode 11: Drain metal electrode 12; pn junction 100: Silicon low resistance substrate

Claims

On one main surface of the semiconductor substrate,
An active part which is the main operating region;
One main electrode film provided on the surface of the active part;
A gate electrode for controlling a main current flowing through the active part,
A gate metal electrode pad in which the gate electrode is drawn out from a plurality of stripe-shaped gate electrode polysilicon layers provided on the surface in the active part via an insulating film and is electrically separated in the active part Having a structure focused on,
In the semiconductor device having the other main electrode film on the other main surface of the semiconductor substrate,
Wherein the lower portion of the gate metal electrode pad, and the plurality of stripe-shaped gate electrode polysilicon layer having a first polysilicon layer for a plurality of striped Zener diode is electrically isolated, a plurality of first A plurality of stripe-shaped Zener diodes having a plurality of pn layers alternately formed in the longitudinal direction of the polysilicon layers for stripe-shaped Zener diodes and coupled in series;
And an insulating film covering the surface of said first plurality of striped Zener diode,
The side edge of the gate metal electrode pad has a plurality of comb-like extensions extending perpendicular to the longitudinal direction of the first plurality of stripe zener diode polysilicon layers,
The one main electrode film is opposed along a side edge of the plurality of comb-like extensions,
The combs of the plurality of comb-like extensions are disposed below the one main electrode film facing the plurality of comb-like extensions and the plurality of comb-like extensions. A second plurality of stripe-shaped zener diode polysilicon layers which are perpendicular to the teeth protruding direction and electrically separated from the plurality of stripe-shaped gate electrode polysilicon layers; A plurality of stripe-shaped Zener diodes in which pn layers are alternately formed in multiple stages in the longitudinal direction of the polysilicon layers for stripe-shaped Zener diodes and are coupled in series.
The longitudinal directions of the first plurality of stripe Zener diode polysilicon layers, the second plurality of stripe Zener diode polysilicon layers, and the plurality of stripe gate electrode polysilicon layers are parallel to each other. Yes,
The first plurality of stripe zener diode polysilicon layers and the second plurality of stripe zener diode polysilicon layers are adjacent to each other, and the first plurality of stripe zener diode polysilicons are adjacent to each other. And the second plurality of stripe zener diode polysilicon layers are surrounded by the plurality of stripe gate electrode polysilicon layers,
One electrode end of each of the first plurality of striped Zener diodes is conductively connected to the common gate metal electrode pad,
The other electrode end of each of the first plurality of striped Zener diodes is conductively connected to the common one main electrode film,
And the first plurality of striped zener diodes are connected in parallel to each other,
One electrode end of each of the second plurality of striped Zener diodes is conductively connected to the common comb-like extension,
The other electrode end of each of the second plurality of striped Zener diodes is conductively connected to the common one main electrode film facing the comb-shaped extension,
The semiconductor device, wherein the second plurality of stripe Zener diodes are connected in parallel to each other.

An angle at which the pn junction surface of the pn layer is inclined with respect to the longitudinal direction of the first plurality of stripe-shaped Zener diode polysilicon layers and the second plurality of stripe-type Zener diode polysilicon layers The semiconductor device according to claim 1, comprising:

The adjacent intervals between the first plurality of stripe-shaped zener diode polysilicon layers and the second plurality of stripe-shaped zener diode polysilicon layers are adjacent to the plurality of stripe-shaped gate electrode polysilicon layers. The semiconductor device according to claim 1, wherein the semiconductor device is narrower than the interval.

The other electrode ends of each of the first plurality of stripe-shaped Zener diodes and the second plurality of stripe-shaped Zener diodes are conductively connected to the other main electrode film, respectively. Item 4. The semiconductor device according to any one of Items 1 to 3.