JP5686913B2 - Driver circuit and driver circuit adjustment method - Google Patents
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Description
ドライバ回路及びドライバ回路の調整方法に関する。 The present invention relates to a driver circuit and a driver circuit adjustment method.
従来、互いに通信を行う複数の機器は、それぞれ信号を送受信するドライバ回路を有している。複数の機器を接続するケーブルとして、同軸ケーブルのように、芯数(信号線数)の少ないケーブルを用いて全2重通信を行うことが提案されている(例えば、特許文献1参照)。 Conventionally, a plurality of devices that communicate with each other have driver circuits that transmit and receive signals. It has been proposed to perform full-duplex communication using a cable having a small number of cores (number of signal lines), such as a coaxial cable, as a cable for connecting a plurality of devices (see, for example, Patent Document 1).
しかしながら、同軸ケーブルを用いた通信のように、単線による相互通信では、送信信号と受信信号とが多重化されているため、互いの装置から同期間に信号を送信すると、それぞれの装置において自装置が送出した送信信号が受信回路に混入する場合がある。この場合、混入する送信信号の電圧レベルによっては、送信信号が受信信号を受信する妨げになり、受信状態が劣化する。 However, in communication using a single line, such as communication using a coaxial cable, a transmission signal and a reception signal are multiplexed. Therefore, when a signal is transmitted from each device during the same period, each device transmits its own device. In some cases, the transmission signal sent out by the receiver is mixed in the receiving circuit. In this case, depending on the voltage level of the mixed transmission signal, the transmission signal interferes with reception of the reception signal, and the reception state deteriorates.
このドライバ回路で、受信状態の劣化を抑制することを目的とする。 The purpose of this driver circuit is to suppress degradation of the reception state.
本発明の一観点によれば、ドライバ回路は、出力部と、前記出力部に接続された終端抵抗と前記出力部との間の第1電圧を分圧する分圧部と、前記終端抵抗と伝送路との間の第2電圧、及び前記分圧部から出力される第3電圧の差分を、前記第1電圧又は前記第2電圧と比較する比較部と、前記比較部による比較結果に基づいて、前記分圧部の分圧比を調整する調整部と、を有する。 According to an aspect of the present invention, the driver circuit includes: an output unit; a voltage dividing unit that divides a first voltage between the output unit and a termination resistor connected to the output unit; Based on the comparison result by the comparison part by the comparison part which compares the difference of the 2nd voltage between a path and the 3rd voltage output from the voltage dividing part with the 1st voltage or the 2nd voltage And an adjusting unit that adjusts a voltage dividing ratio of the voltage dividing unit.
本発明の一観点によれば、受信状態の劣化が抑制される。 According to one aspect of the present invention, degradation of the reception state is suppressed.
以下、一実施形態を図1〜図9に従って説明する。
図1に示すように、通信システムは複数(図1では2つ)の電子機器11a,11bを
含み、2つの電子機器11a,11bは、伝送線路12を介して相互通信可能に接続されている。
Hereinafter, an embodiment will be described with reference to FIGS.
As shown in FIG. 1, the communication system includes a plurality (two in FIG. 1) of
電子機器11aは、内部回路21aとドライバ回路22aを含む。内部回路21aは、電子機器11aの機能を実行するための回路である。内部回路21aは、機能に応じて、送信データTDaをドライバ回路22aに出力する。ドライバ回路22aは、送信データTDaに基づいて電圧の信号を出力する。この信号は伝送線路12を介して通信相手の電子機器11bに送信される。また、ドライバ回路22aは、伝送線路12を介して受信した信号の電圧に基づいて生成した受信データRDaを出力する。内部回路21aは、ドライバ回路22aから出力される受信データRDaを受け取る。
The electronic device 11a includes an internal circuit 21a and a
同様に、電子機器11bは内部回路21bとドライバ回路22bを含む。内部回路21bは送信データTDbを出力し、受信データRDbを受け取る。ドライバ回路22bは、送信データTDbに基づく信号を出力し、伝送線路12を介して受信した信号に基づく受信データRDbを出力する。
Similarly, the
伝送線路12は単線を含む。この単線は信号を伝達するために用いられる1つの経路を形成するものであり、1本又は複数本の導線により形成される。本実施形態では、伝送線路12は同軸ケーブルである。電子機器11a,11bは同軸ケーブルの芯線を利用して信号の授受を行い、同軸ケーブルのシールド線は例えばグランドに接続されている。
The
ドライバ回路22a,22bは、単線を介して全2重方式の通信が可能に構成されている。即ち、ドライバ回路22a,22bは、一方のドライバ回路(例えば22a)が信号を送信しているときに、他方のドライバ回路(22b)から信号を送信することが可能に構成されている。従って、ドライバ回路22aは、送信データTDに基づく電圧の送信信号を出力しているときに、伝送線路12から供給される受信信号に基づいて受信データRDを生成する。このとき、伝送線路12に含まれる単線を介して送受信を行うため、送信データTDaに基づく送信信号が受信信号に重畳して入力される。ドライバ回路22bにおいても同様の現象が発生する。このため、ドライバ回路22a,22bは、受信信号における送信信号の影響を低減するように構成されている。
The
図2に示すように、ドライバ回路22aは、出力部31、分圧部32、入力部33、制御部34、可変抵抗器VR1を含む。
出力部31は、送信データTDに基づいて、送信データTDに応じた電圧の信号Txを出力する。例えば、送信データTDは2値のデータであり、出力部31は、送信データTDが「0」の場合にグランドレベルの信号Txを出力し、送信データTDが「1」の場合に第1の電圧レベルの信号Txを出力する。
As shown in FIG. 2, the
The
出力部31の出力端子には可変抵抗器VR1が接続されている。この可変抵抗器VR1は、第1の端子と第2の端子との間の抵抗値が、制御端子に供給される制御信号SC1に応じて変化するものである。そして、可変抵抗器VR1の第1端子は出力部31に接続され、第2端子は伝送線路12の第1端に接続されている。この伝送線路12の第2端は、図1に示すように、電子機器11bのドライバ回路22bに接続されている。ドライバ回路22aから出力される送信信号は、伝送線路12を介してドライバ回路22bに供給される。そして、伝送線路12は特性インピーダンスを有している。可変抵抗器VR1は、信号源である出力部31と伝送線路12との間に直列に挿入接続された終端抵抗器であり、出力部31のインピーダンスを伝送線路12の特性インピーダンスと整合させる。
A variable resistor VR <b> 1 is connected to the output terminal of the
出力部31と可変抵抗器VR1との間のノードN1は分圧部32に接続され、可変抵抗器VR1と伝送線路12との間のノードN2は入力部33に接続されている。
分圧部32は、固定抵抗器R2と可変抵抗器VR3とを含み、これらの抵抗器R2,VR3はノードN1とグランドとの間に直列接続されている。この可変抵抗器VR3は、第1の端子と第2の端子との間の抵抗値が、制御端子に供給される制御信号SC3に応じて変化するものである。固定抵抗器R2と可変抵抗器VR3との間のノードN3は入力部33に接続されている。分圧部32は、ノードN1の電圧(以下、第1電圧V1という)を、固定抵抗器R2の抵抗値と可変抵抗器VR3の抵抗値に応じた分圧比にて第1電圧V1を分圧した電圧をノードN3に生じさせる。このノードN3における電圧、即ち分圧電圧を第3電圧V3とする。ノードN1は、出力部31と可変抵抗器VR1との間であるため、ノードN1の電圧V1は、出力部31が出力する信号Txの電圧である。即ち、分圧部32は、固定抵抗器R2の抵抗値と可変抵抗器VR3の抵抗値に基づく分圧比にて出力部31の出力信号Txの電圧を分圧して第3電圧V3を生成する。
A node N1 between the
The
入力部33は演算回路であり、2つの入力端子を有している。第1の入力端子はノードN2に接続され、第2の入力端子はノードN3に接続されている。従って、入力部33には、ノードN2の第2電圧V2とノードN3の第3電圧V3が供給される。入力部33は、2つの電圧V2,V3の差に応じた電圧V4を出力する。本実施形態では、図4に示すように、入力部33はゲインが1倍に設定された差動増幅回路であり、ノードN2の第2電圧V2からノードN3の第3電圧V3を減算した結果、即ち差電圧V4を出力する。図面では省略しているが、差電圧V4を2値化する2値化回路(例えばコンパレータ)を含み、その差電圧V4を2値化して受信データRDが生成される。
The
制御部34は、第3電圧V3と第4電圧V4に基づいて、可変抵抗器VR1,VR3の抵抗値を調整するための制御信号SC1,SC3を生成する。
制御部34は、極性検出回路35、振幅検出回路36、調整回路37を含む。
The
The
極性検出回路35は、第3電圧V3と第4電圧V4に基づいて、第2電圧V2に対する第3電圧V3の極性を検出し、その検出結果に応じた検出信号SR1を出力する。極性は、基準とする電圧に対する対象とする電圧の高低である。本実施形態では、第2電圧V2を基準電圧とし、第3電圧を対象電圧としている。振幅検出回路36は、第4電圧V4の振幅に応じた検出信号SR2を出力する。
The
調整回路37は、検出信号SR1,SR2に基づいて、可変抵抗器VR1,VR3の抵抗値を調整するための制御信号SC1,SC3を生成する。本実施形態の調整回路37は、検出信号SR1に基づいて制御信号SC3を生成し、第2電圧V2の極性と第3電圧V3の極性が一致するように、可変抵抗器VR3の抵抗値を調整する。また、調整回路37は、検出信号SR2に基づいて制御信号SC1を生成し、第4電圧V4が最小となるように可変抵抗器VR1の抵抗値を調整する。
The
ここで、単線を介して全2重通信を行う構成を説明する。
図3には、図1に示すドライバ回路22aのうち、送信信号と受信信号に係わる構成を示している。尚、図2における可変抵抗器VR1,VR3を、それぞれ固定抵抗器R1,R3として示している。また、通信相手のドライバ回路22bは、ドライバ回路22aと同様に構成されているため、ドライバ回路22bの回路部に対して同じ符号を付している。
Here, a configuration in which full duplex communication is performed via a single line will be described.
FIG. 3 shows a configuration related to a transmission signal and a reception signal in the
ドライバ回路22aの出力部31は、送信データTDに基づいて信号Txを出力する。従って、ノードN1における電圧の振幅は、信号Txの電圧V1となる。この信号Txは、抵抗器R1と伝送線路12を介してドライバ回路22bに供給される。従って、ノードN2の電圧V2は、抵抗器R1の抵抗値と、ノードN2から受信端までのインピーダンス(伝送線路12の特性インピーダンスを含む)に応じた電位となる。
The
同様に、ドライバ回路22bの出力部31から出力される信号Txは、抵抗器R1と伝送線路12を介してドライバ回路22aの入力部33に供給される。両ドライバ回路22a,22bから同時に信号Txが出力されると、ドライバ回路22aの入力部33の入力端子には、ドライバ回路22bから出力される信号Txによる電圧と、自回路22aの出力部31から出力される信号Txに基づくノードN2の電圧が加わる。つまり、入力部33には、通信相手の出力部31が出力した電圧に基づくノードN2の電圧に、自回路22aの出力部31が出力した電圧に基づくノードN2の電圧が重畳して供給される。
Similarly, the signal Tx output from the
分圧部32は、抵抗器R2,R3により電圧V1を分圧して第3電圧V3を生成する。通信相手から信号が出力されていない場合、入力部33には、出力部31から出力される電圧V1に基づくノードN2の電圧V2と、分圧部32により電圧V1を分圧した電圧V3が供給される。従って、分圧部32により生成する電圧V3を、ノードN2の電圧V2と等しくするように、抵抗器R2,R3の抵抗値を設定し、入力部33において、ノードN2を介して供給される電圧から電圧V3を差し引くようにすると、その演算結果は、通信相手から出力される電圧となる。
The
上記したように、ノードN2の電圧は、抵抗器R1の抵抗値と、ノードN2から受信端までのインピーダンス(伝送線路12の特性インピーダンスを含む)に応じた電位となる。一方、分圧電圧V3は、抵抗器R2の抵抗値と、抵抗器R3の抵抗値とに応じた電位となる。従って、抵抗器R2の抵抗値と抵抗器R3の抵抗値の比(抵抗比又は分圧比)を、抵抗器R1の抵抗値とノードN2から受信端までのインピーダンスの比と等しくすることにより、単線による全2重方式の通信において、受信信号から自ドライバが出力する信号の影響を除去することが可能となる。 As described above, the voltage at the node N2 is a potential corresponding to the resistance value of the resistor R1 and the impedance (including the characteristic impedance of the transmission line 12) from the node N2 to the receiving end. On the other hand, the divided voltage V3 has a potential corresponding to the resistance value of the resistor R2 and the resistance value of the resistor R3. Therefore, by making the ratio of the resistance value of the resistor R2 and the resistance value of the resistor R3 (resistance ratio or voltage dividing ratio) equal to the ratio of the resistance value of the resistor R1 and the impedance from the node N2 to the receiving end, a single line is obtained. In the full-duplex communication according to, it is possible to remove the influence of the signal output from the driver from the received signal.
次に、極性検出回路35の構成例を説明する。
図4に示すように、極性検出回路35は、コンパレータ41〜44、ローパスフィルタ(LPF)45,46、論理回路47〜50を含む。
Next, a configuration example of the
As shown in FIG. 4, the
コンパレータ41の反転入力端子には第3電圧V3が供給され、非反転入力端子には基準電圧Veが供給される。基準電圧Veは、第3電圧V3を二値化するために設定されている。例えば、第3電圧V3は、インピーダンスが整合しているときに、第1電圧V1の1/2となる。従って、第3電圧V3は、インピーンダンスの不整合があっても、第1電圧V1の1/2付近の電圧に調整される。このため、調整後の第3電圧V3の1/2(又は第1電圧V1の1/4)程度の電圧に設定されている。インピーダンスが整合している場合、第2電圧V2は、出力部31の出力電圧V1と、信号Txが伝達される信号経路のインピーダンスに応じて決定され、例えば出力電圧V1の1/2となる。この電圧が基準電圧Veとして設定される。従って、基準電圧Veは、インピーダンスが整合しているときの理想的な電圧である。コンパレータ41は、基準電圧Veと第3電圧V3とを大小比較し、その比較結果に応じた信号S11を出力する。本実施形態において、電圧V3が基準電圧Veより高いときにLレベルの信号S11が出力され、電圧V3が基準電圧Veより低いときにHレベルの信号S11が出力される。
The third voltage V3 is supplied to the inverting input terminal of the
コンパレータ42の反転入力端子には入力部33から出力される差電圧V4が供給され、非反転入力端子はLPF45に接続されている。LPF45には、差電圧V4が供給される。LPF45は、差電圧V4を平均化した電圧V11を出力する。コンパレータ42は、電圧V11と差電圧V4とを大小比較し、その比較結果に応じた信号S12を出力する。本実施形態において、電圧V4が電圧V11より高いときにLレベルの信号S12が出力され、電圧V4が電圧V11より低いときにHレベルの信号S12が出力される。
The differential voltage V4 output from the
論理回路47は排他的論理和回路(EOR)であり、信号S11,S12を排他的論理和演算した結果に応じた信号S13を出力する。
LPF46は、信号S13のレベルを平均化した電圧V12を出力する。
The
The
コンパレータ43の反転入力端子には電圧V12が供給され、非反転入力端子には基準電圧Ve1が供給されている。基準電圧Ve1は、論理回路47が出力するHレベルの信号の電圧の1/2の電圧に対して一致検出のための検出幅に応じた電圧(例えば10mV)高い電圧である。コンパレータ43は、電圧V12と基準電圧Ve1とを大小比較し、その比較結果に応じた信号S14を出力する。本実施形態において、電圧V12が基準電圧Ve1より高いときにLレベルの信号S14が出力され、電圧V12が基準電圧Ve1より低いときにHレベルの信号S14が出力される。
The voltage V12 is supplied to the inverting input terminal of the
コンパレータ44の反転入力端子には電圧V12が供給され、非反転入力端子には基準電圧Ve2が供給されている。基準電圧Ve2は、基準電圧Ve1と同様に、論理回路47が出力するHレベルの信号の電圧の1/2の電圧に対して一致検出のための検出幅に応じた電圧(例えば10mV)低い電圧である。コンパレータ44は、電圧V12と基準電圧Ve2とを大小比較し、その比較結果に応じた信号S15を出力する。本実施形態において、電圧V12が基準電圧Ve2より高いときにLレベルの信号S15が出力され、電圧V12が基準電圧Ve2より低いときにHレベルの信号S15が出力される。
The voltage V12 is supplied to the inverting input terminal of the
論理回路48はノア回路であり、信号S14,S15を否定論理和演算し、その演算結果に応じた検出信号SHを出力する。論理回路49アンド回路であり、信号S14,S15を論理積演算し、その演算結果に応じた検出信号SLを出力する。論理回路50はアンド回路であり、信号S14と、信号S15を論理反転した信号とを論理積演算し、その演算結果に応じた検出信号SIを出力する。上記の検出信号SR1は、これらの検出信号SH,SL,SIを含む。
The
上記の構成により、極性検出回路35は、第4電圧V4の極性、第2電圧V2に対する第3電圧V3の極性に応じた信号SR(SH,SL,SI)を出力する。本実施形態において、第4電圧V4の極性がプラス、即ち第2電圧V2より第3電圧V3が低い場合にHレベルの検出信号SLをLレベルの検出信号SH,SIを出力する。また、第4電圧V4の極性がマイナス、即ち第2電圧V2が第3電圧V3より低い場合にHレベルの検出信号SHとLレベルの検出信号SL,SIを出力する。また、第4電圧V4が検出幅の範囲内のときにHレベルの検出信号SIとLレベルの検出信号SH,SLを出力する。
With the above configuration, the
即ち、検出信号SH,SL,SIは、第3電圧V3の極性と第4電圧(差電圧)V4の極性とを判定した結果に応じて、何れか1つの検出信号が所定レベル(Hレベル)となる。そして、これらの検出信号SH,SL,SIは、第2電圧V2に対する第3電圧(分圧電圧)V3の値の適否を示す。例えば、検出信号SIは第4電圧V4が零又は零に近い値であることを示す。従って、第2電圧V2と第3電圧V3が等しい又はほぼ等しいことになる。一方、検出信号SLは第4電圧V4が正の電圧であることを示す。従って、第2電圧V2に対して第3電圧V3が小さい、即ち減算量が少ないことになる。また、検出信号SHは第4電圧V4が負の電圧であることを示す。従って、第2電圧V2に対して第3電圧V3が大きい、即ち減算量が多すぎることになる。 That is, any one of the detection signals SH, SL, and SI has a predetermined level (H level) according to the result of determining the polarity of the third voltage V3 and the polarity of the fourth voltage (difference voltage) V4. It becomes. These detection signals SH, SL, and SI indicate whether the value of the third voltage (divided voltage) V3 with respect to the second voltage V2 is appropriate. For example, the detection signal SI indicates that the fourth voltage V4 is zero or a value close to zero. Therefore, the second voltage V2 and the third voltage V3 are equal or substantially equal. On the other hand, the detection signal SL indicates that the fourth voltage V4 is a positive voltage. Therefore, the third voltage V3 is smaller than the second voltage V2, that is, the subtraction amount is small. The detection signal SH indicates that the fourth voltage V4 is a negative voltage. Therefore, the third voltage V3 is larger than the second voltage V2, that is, the subtraction amount is too large.
次に、振幅検出回路36の構成例を説明する。
図5に示すように、振幅検出回路36は、整流回路51、ローパスフィルタ(LPF)52、A/D変換器53、前値保持レジスタ54、比較器55を含む。
Next, a configuration example of the
As shown in FIG. 5, the
整流回路51は、第4電圧V4を全波整流して生成した電圧V21を出力する。
LPF52は、電圧V21を平均化した電圧V22を出力する。
A/D変換器53は、電圧V22をデジタル値に変換し、そのデジタル値(信号)D1を出力する。前値保持レジスタ54は、A/D変換器53から出力される値D1を保持し、その保持した値と等しい値(信号)D2を出力する。
The
The A /
比較器55は、A/D変換器53から出力される値D1と、前値保持レジスタ54から出力される値D2、即ちレジスタ54に保持された値とを大小比較し、その比較結果に応じて検出信号SDを出力する。例えば、比較器55は、A/D変換器53の出力値D1がレジスタ54に保持された値D2より大きい場合にHレベルの検出信号SDを出力し、出力値D1が保持値D2より小さい場合にLレベルの検出信号SDを出力する。
The comparator 55 compares the value D1 output from the A /
尚、図示しないが、A/D変換器53は、調整回路37から出力されるスタート信号に応答して電圧V22をA/D変換し、変換後のデジタル値D1を出力する。尚、クロック信号等の周期的な信号に基づいて一定期間スタート信号を周期的に供給する構成としてもよい。また、前値保持レジスタ54は、調整回路37から出力されるトリガ信号に応答して入力信号を保持する。なお、後述する比較器55の出力信号に応じて、A/D変換器53の出力値D1がレジスタ54の保持値D2より小さい場合にA/D変換器53から出力される値D1を保持するようにしてもよい。
Although not shown, the A / D converter 53 A / D converts the voltage V22 in response to the start signal output from the
調整回路37は、極性検出回路35から出力される検出信号SR(SH,SL,SI)に基づいて、分圧部32の分圧比、即ち可変抵抗器VR3の抵抗値を調整する。上記したように、検出信号SR(SH,SL,SI)は、差電圧V4の極性、即ち第2電圧V2から減算する分圧電圧V3の量の適否を示す。従って、調整回路37は、検出信号SR(SH,SL,SI)に基づいて可変抵抗器VR3の抵抗値を増減するように制御信号SC3を生成する。
The
例えば、図6に示すように、第2電圧V2を3.15V、第3電圧V3を2.8Vとすると、第4電圧V4は0.35Vとなり、検出信号SLがHレベルとなる。第4電圧V4が正の電圧であるため、第2電圧V2に対する減算量が少ない。従って、調整回路37は、第3電圧V3を現在値よりも高くする、即ち可変抵抗器VR3の抵抗値を現在値から大きくするように制御信号SC3を生成する。
For example, as shown in FIG. 6, when the second voltage V2 is 3.15V and the third voltage V3 is 2.8V, the fourth voltage V4 is 0.35V and the detection signal SL is at the H level. Since the fourth voltage V4 is a positive voltage, the subtraction amount with respect to the second voltage V2 is small. Therefore, the
そして、第3電圧V3が3.23Vになると、第4電圧V4が−0.08Vとなり、検出信号SLがHレベルになる。第4電圧V4が負の電圧であるため、第2電圧V2に対する減算量が多すぎる。従って、調整回路37は、第3電圧V3を現在値よりも低くする、即ち可変抵抗器VR3の抵抗値を現在値から小さくするように制御信号SC3を生成する。
When the third voltage V3 becomes 3.23V, the fourth voltage V4 becomes −0.08V and the detection signal SL becomes H level. Since the fourth voltage V4 is a negative voltage, the amount of subtraction for the second voltage V2 is too large. Therefore, the
そして、第3電圧V3が3.164Vになると、第4電圧V4が−0.014Vとなり、検出信号SIがHレベルとなる。この時、論理回路47からLレベルの信号S13とHレベルの信号S13が交互に繰り返し出力されている。これは、コンパレータ42に入力される第4電圧V4とその第4電圧V4の平均値がほぼ等しく、コンパレータ42が入力電圧のわずかな変動等によって、Hレベルの信号S12とLレベルの信号S12とを交互に繰り返し出力しているためである。従って、調整回路37は、Hレベルの検出信号SIに基づいて、第4電圧V4がほぼ0Vであると判定し、可変抵抗器VR3の調整を終了する。
When the third voltage V3 becomes 3.164V, the fourth voltage V4 becomes −0.014V, and the detection signal SI becomes H level. At this time, the
次に、調整回路37は、振幅検出回路36から出力されるデータに基づいて、可変抵抗器VR1の抵抗値を調整する。比較器55から出力される検出信号SDは、2つのデジタル値(A/D変換器53の出力データと前値保持レジスタ54の出力データ)の大小に対
応している。従って、調整回路37は、可変抵抗器VR1の調整前のデジタル値をレジスタ54に記憶させ、可変抵抗器VR1を調整した後のデジタル値と比較することにより、可変抵抗器VR1に対する調整が適切か否かを判定することができる。そして、第4電圧V4の振幅を最小とするように可変抵抗器VR1の抵抗値を調整することで、受信信号に対する送信信号の影響を少なくすることができる。
Next, the
尚、整流回路51を用いるのは、調整方向を容易に判定するためである。負の電圧に対応するデジタル値を生成するA/D変換器を利用することもできる。しかし、可変抵抗器VR1の調整は、差電圧V4を最小、即ち0Vに近づけるように調整するものである。従って、調整前後の値の大小が、正の値に対応するデジタル値と、負の値に対応するデジタル値とでは異なる。このため、差電圧V4を全波整流した電圧V21をデジタル値に変換する、即ち差電圧V4の絶対値をデジタル値に変換することにより、判定及び調整を容易にしている。
Note that the
A/D変換器53から出力されるデータD1は、差電圧V4の振幅値(電圧値)に対応している。従って、A/D変換器53から出力されるデータD1が所定値以下である場合、差電圧V4がほぼ0Vであると判定できる。このため、調整回路37は、データD1が所定値以下(例えば、5mV(ミリボルト)に対応するデジタル値)である場合に可変抵抗器VR1に対する調整が完了と判定して処理を終了する。
Data D1 output from the A /
例えば、図7に示すように、第2電圧V2を3.15V、第3電圧V3を3.164Vとすると、第4電圧V4の振幅は14mV(平均値は7mV)となる。このため、調整回路37は可変抵抗器VR1の抵抗値を変更するように制御信号SC1を生成する。調整後の第2電圧V2を3.118Vとすると、差電圧V4の振幅が48mVとなるため、調整回路37は、可変抵抗器VR1の抵抗値の変化を逆にするように制御信号SC1を生成する。また、調整回路37は、レジスタ54に対する値の更新をキャンセルする。これにより、レジスタ54には、最小値が保持される。
For example, as shown in FIG. 7, when the second voltage V2 is 3.15V and the third voltage V3 is 3.164V, the amplitude of the fourth voltage V4 is 14 mV (average value is 7 mV). For this reason, the
次の調整後の第2電圧V2を3.185Vとすると、差電圧V4の振幅は21mVとなる。この値は、レジスタ54に保持した最小値よりも大きい。つまり、抵抗値を増加する方向と抵抗値を減少する方向の何れに調整しても、差電圧V4が増加することになる。つまり、レジスタ54に保持した値に対応する抵抗値が、最も差電圧V4を小さくする。従って、調整回路37は、レジスタ54に保持した値に対応する抵抗値に可変抵抗器VR1の抵抗値を調整するように、制御信号SC1を生成する。
If the second voltage V2 after the next adjustment is 3.185V, the amplitude of the difference voltage V4 is 21 mV. This value is larger than the minimum value held in the
次に、制御部34の処理を、図8,図9に示すフローチャートに従って説明する。
図8に示すように、制御部34は、差電圧V4の極性を検出し(ステップ61)、H検出(検出信号SHがHレベル)の場合には可変抵抗器VR3の抵抗値を設定値A1(例えば、可変抵抗器VR3の最大抵抗値の10パーセント)低下させる(ステップ62)。
Next, the process of the
As shown in FIG. 8, the
次に、制御部34は、差電圧V4の極性を検出し(ステップ63)、H検出の場合には可変抵抗器VR3の抵抗値を設定値A2(例えば、5パーセント)低下させ(ステップ64)、再度極性を検出する(ステップ63)。一方、L検出(検出信号SLがHレベル)の場合には可変抵抗器VR3の抵抗値を設定値A2(5パーセント)増加させる(ステップ65)。
Next, the
次に、制御部34は、差電圧V4の極性を検出し(ステップ66)、L検出の場合には可変抵抗器VR3の抵抗値を設定値A3(例えば、3パーセント)増加させ(ステップ67)、再度極性を検出する(ステップ66)。一方、H検出の場合には可変抵抗器VR3の抵抗値を設定値A3(3パーセント)減少させ(ステップ65)、振幅検出処理を実行
する。
Next, the
ステップ61において、制御部34は、L検出の場合には可変抵抗器VR3の抵抗値を設定値A1(10パーセント)増加させる(ステップ69)。
次に、制御部34は、差電圧V4の極性を検出し(ステップ70)、L検出の場合には可変抵抗器VR3の抵抗値を設定値A2(5パーセント)増加させ(ステップ71)、再度極性を検出する(ステップ70)。一方、H検出の場合には可変抵抗器VR3の抵抗値を設定値A2(5パーセント)減少させる(ステップ72)。
In
Next, the
次に、制御部34は、差電圧V4の極性を検出し(ステップ73)、H検出の場合には可変抵抗器VR3の抵抗値を設定値A3(3パーセント)減少させ(ステップ74)、再度極性を検出する(ステップ73)。一方、L検出の場合には可変抵抗器VR3の抵抗値を設定値A3(3パーセント)増加させ(ステップ75)、振幅検出処理を実行する。
Next, the
尚、各極性検出(ステップ61,63,66,70,73)において、一致検出(検出信号SIがHレベル)の場合、制御部34は極性検出処理を終了して振幅検出処理を実行する。
In each polarity detection (
可変抵抗器VR3の抵抗値を変更する量を、順次小さくする。従って、最初は大きなステップで可変抵抗器VR3の抵抗値を変更することで、可変抵抗器VR3の調整に要する時間を短くすることができる。そして、ステップを細かくすることで精度よく可変抵抗器VR3の抵抗値を調整することができる。 The amount by which the resistance value of the variable resistor VR3 is changed is sequentially reduced. Therefore, the time required for adjusting the variable resistor VR3 can be shortened by changing the resistance value of the variable resistor VR3 in a large step at first. The resistance value of the variable resistor VR3 can be adjusted with high precision by making the steps fine.
図9に示すように、制御部34は、カウント値nを初期設定し(n=1)、振幅を測定(A/D変換をスタート)し、変換後のデジタル値をレジスタ54に保持させる(ステップ81)。次に、振幅(デジタル値D1)が所定値(5mV)より小さいか否かを判定し(ステップ82)、小さい場合には調整が終了したとして処理を終了する。一方、振幅が所定値以上の場合、所定値A4(例えば、可変抵抗器VR1の標準抵抗値の1パーセント)減少させる(ステップ83)。本実施形態では、可変抵抗器VR1の初期設定値をVRaとし、変更後の抵抗値VR1(ここでは同じ符号を用いる)を、
VR1=VRa×(1−A4×n)
により算出する。上記の式では1から所定値A4×カウント値nを減算しているため、抵抗値を減少させている。尚、実際には、上記の式により算出する値は制御信号SC1の値である。
As shown in FIG. 9, the
VR1 = VRa × (1−A4 × n)
Calculated by In the above equation, since the predetermined value A4 × count value n is subtracted from 1, the resistance value is decreased. In practice, the value calculated by the above equation is the value of the control signal SC1.
次に、振幅測定と大小比較を行い(ステップ84)、振幅検出結果を判定する(ステップ85)。振幅検出結果の判定は、デジタル値D1が所定値(5mVに相当する値)より小さい場合には一致と判定し、検出信号SDにより大小を判定する。 Next, amplitude measurement and magnitude comparison are performed (step 84), and the amplitude detection result is determined (step 85). The determination of the amplitude detection result is determined as coincidence when the digital value D1 is smaller than a predetermined value (a value corresponding to 5 mV), and the magnitude is determined by the detection signal SD.
一致と判定した場合、処理を終了する。
検出信号SDが小を示す、即ち、調整後のデジタル値D1がレジスタ54に保持した値よりも小さい場合、そのデジタル値D1をレジスタ54に保持させ、カウント値をカウントアップ(n=n+1)し(ステップ86)、可変抵抗器VR1の抵抗値を変更する(ステップ83)。
If it is determined that they match, the process ends.
When the detection signal SD indicates small, that is, the adjusted digital value D1 is smaller than the value held in the
検出信号SDが大を示す、即ち、調整後のデジタル値D1がレジスタ54に保持した値よりも大きい場合、カウント値nが1より大きいか否かを判定する(ステップ87)。カウント値nは、レジスタ54に値を保持したときにカウントアップされる。従って、カウント値nが1より大きいの場合には、このステップまでに最小値が存在し、その最小値を検出したときに設定した抵抗値を算出したカウント値n(実際にはn+1)を示す。従っ
て、カウント値nを1つ減少(n−1)して抵抗値を算出し、その抵抗値となるように可変抵抗器VR1を調整する。
If the detection signal SD indicates high, that is, if the adjusted digital value D1 is greater than the value held in the
一方、カウント値nが1の場合、このステップまでに最小値が存在していないため、調整方向を変更して抵抗値VR1を、
VR1=VRa×(1+A4×n)
により算出し、可変抵抗器VR1の抵抗値を調整する(ステップ89)。
On the other hand, when the count value n is 1, there is no minimum value until this step, so the adjustment direction is changed to change the resistance value VR1 to
VR1 = VRa × (1 + A4 × n)
And the resistance value of the variable resistor VR1 is adjusted (step 89).
次に、振幅測定と大小比較を行い(ステップ90)、振幅検出結果を判定する(ステップ91)。
一致と判定した場合、処理を終了する。
Next, amplitude measurement and size comparison are performed (step 90), and the amplitude detection result is determined (step 91).
If it is determined that they match, the process ends.
検出信号SDが小を示す場合、そのデジタル値D1をレジスタ54に保持させ、カウント値をカウントアップ(n=n+1)し(ステップ92)、可変抵抗器VR1の抵抗値を変更する(ステップ89)。
When the detection signal SD indicates small, the digital value D1 is held in the
検出信号SDが大を示す場合、カウント値nを1つ減少(n−1)して抵抗値を算出し、その抵抗値となるように可変抵抗器VR1を調整する(ステップ93)。そして、処理を終了する。 When the detection signal SD indicates large, the count value n is decreased by 1 (n−1), the resistance value is calculated, and the variable resistor VR1 is adjusted so as to be the resistance value (step 93). Then, the process ends.
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)分圧部32は、出力部31に接続された可変抵抗器VR1と出力部31との間の第1電圧V1を、固定抵抗器R2と可変抵抗器VR3とによる分圧比にて分圧して第3電圧V3を生成する。入力部33は、第2電圧V2から第3電圧V3を減算して第4電圧V4を生成する。極性検出回路35は、第4電圧V4の極性と第3電圧V3の極性を比較し、比較結果に応じた検出信号SR1を出力する。そして、調整回路37は、極性検出回路36から出力される検出信号SR1に基づいて、極性が一致するように分圧部32に含まれる可変抵抗器VR3を調整するようにした。その結果、受信電圧から送信電圧を除去するために生成する分圧電圧V3の調整を容易に行うことができ、受信状態の劣化を抑制することができる。
As described above, according to the present embodiment, the following effects can be obtained.
(1) The
(2)振幅検出回路36は、入力部33から出力される第4電圧V4の振幅を検出し、その検出結果に応じた検出信号SR2を出力する。調整回路37は、検出信号SR2に基づいて可変抵抗器VR1を調整するようにした。その結果、インピーダンスのミスマッチ、即ち可変抵抗器VR1の抵抗値と伝送線路12の特性インピーダンスの差を低減することができ、受信状態の劣化を抑制することができる。
(2) The
尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態では、極性検出回路35のコンパレータ41に第3電圧V3を供給して、第4電圧V4の極性を判定するようにしたが、第2電圧V2を用いて第4電圧V4の極性を判定するようにしてもよい。
In addition, you may implement the said embodiment in the following aspects.
In the above embodiment, the third voltage V3 is supplied to the
・上記実施形態では、伝送線路12を同軸ケーブルとしたが、伝送線路12を他の構造のケーブル、例えばツイストペアケーブルを用いても良い。
・上記実施形態では、分圧部32に含まれる固定抵抗器R2をノードN1に接続したが、可変抵抗器VR3をノードN1に接続してもよい。
In the above embodiment, the
In the above embodiment, the fixed resistor R2 included in the
・上記実施形態において、分圧部32に含まれる抵抗器R2を可変抵抗器としてもよい。
In the above embodiment, the resistor R2 included in the
12 伝送線路
22a,22b ドライバ回路
31 出力部
32 分圧部
33 入力部
34 制御部
35 極性検出回路(比較部)
36 振幅検出回路(整流部)
37 調整回路(調整部,終端抵抗調整部)
VR1 可変抵抗器(終端抵抗)
R2 固定抵抗器
VR3 可変抵抗器
V1〜V4 第1〜第4電圧
SR1,SR2 検出信号
12
36 Amplitude detection circuit (rectifier)
37 Adjustment circuit (adjustment unit, termination resistance adjustment unit)
VR1 variable resistor (termination resistor)
R2 fixed resistor VR3 variable resistor V1 to V4 first to fourth voltage SR1, SR2 detection signal
Claims (6)
前記出力部に接続された可変終端抵抗と前記出力部との間の第1電圧を分圧する分圧部と、
前記可変終端抵抗と伝送路との間の第2電圧、及び前記分圧部から出力される第3電圧の差分を、前記第2電圧又は前記第3電圧と比較する比較部と、
前記電圧の差分の振幅に応じて検出信号を出力する振幅検出部と、
前記比較部による比較結果に基づいて、前記分圧部の分圧比を調整し、前記検出信号に基づいて前記可変終端抵抗を調節する調整部と、
を有し、
前記調整部は、調整回数が増加すると前記分圧比の変化幅を小さくすることを特徴とするドライバ回路。 An output section;
A voltage dividing unit that divides a first voltage between the variable termination resistor connected to the output unit and the output unit;
A comparison unit that compares a difference between the second voltage between the variable termination resistor and the transmission line and a third voltage output from the voltage dividing unit with the second voltage or the third voltage;
An amplitude detector that outputs a detection signal according to the amplitude of the voltage difference;
An adjusting unit that adjusts a voltage dividing ratio of the voltage dividing unit based on a comparison result by the comparing unit, and adjusts the variable termination resistor based on the detection signal;
Have
The adjustment unit reduces a change width of the voltage division ratio as the number of adjustments increases.
前記整流部による結果に応じて、前記可変終端抵抗の抵抗値を調整する終端抵抗調整部と
を有することを特徴とする請求項1〜3の何れか1項に記載のドライバ回路。 A rectifying unit for rectifying the voltage of the difference ;
4. The driver circuit according to claim 1, further comprising: a termination resistance adjustment unit that adjusts a resistance value of the variable termination resistor according to a result of the rectification unit.
前記電圧の差分の振幅に応じて検出信号を出力し、
前記比較結果に基づいて、前記第3電圧を生成する分圧比、及び前記検出信号に基づいて前記可変終端抵抗を調整し、
調整回数が増加すると前記分圧比の変化幅を小さくする、
ことを特徴とするドライバ回路の調整方法。 The difference between the third voltage obtained by dividing the first voltage between the variable termination resistor connected to the output unit and the output unit, and the second voltage between the variable termination resistor and the transmission line is expressed as the first voltage. Compared to two voltages or the third voltage,
Output a detection signal according to the amplitude of the voltage difference,
Based on the comparison result, a voltage dividing ratio for generating the third voltage, and adjusting the variable termination resistor based on the detection signal,
When the number of adjustments increases, the change width of the partial pressure ratio is reduced.
A method of adjusting a driver circuit.
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