JP5680004B2 - Multistage amplifier - Google Patents
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Description
本発明は、高周波信号の増幅に用いられる多段増幅器に関する。 The present invention relates to a multistage amplifier used for amplification of a high-frequency signal.
従来の一般的な高周波信号の増幅に用いられる多段増幅器においては、増幅素子である電界効果トランジスタ(以下、FETと略称する)へのバイアス電圧が隣接する他FETへ漏洩しないように、直流成分遮断用のコンデンサを入力整合回路および出力整合回路の各間に各々直列に装荷している。 In conventional multi-stage amplifiers used for amplifying general high-frequency signals, the DC component is blocked so that the bias voltage to the field effect transistor (hereinafter abbreviated as FET), which is an amplifying element, does not leak to adjacent FETs. Are loaded in series between the input matching circuit and the output matching circuit.
近年、新たに開発されたGaN(窒化ガリウム)等のワイドバンドギャップ半導体FETは、低周波数帯域(数百MHz以下)の利得が一般的に用いられているGaAs(砒化ガリウム)FETに比較して高いため、低周波数帯域におけるドレインバイアスループの損失を上昇させる有効な解決手法が望まれている。 In recent years, newly developed wide bandgap semiconductor FETs such as GaN (gallium nitride) are compared to GaAs (gallium arsenide) FETs, which generally use a gain in the low frequency band (several hundred MHz or less). Therefore, an effective solution for increasing the loss of the drain bias loop in the low frequency band is desired.
一般に、多段増幅器においては、FETのドレインに各段共通のバイアス電源からバイアス電圧を印加する。このとき、2段目以降のFETのドレインとゲートとの間には、当該FETに対する出力整合回路と前段のFETに対する出力整合回路と直流成分遮断用のコンデンサとを介してドレインバイアスループが形成される。このドレインバイアスループの損失がFETの利得よりも小さい場合には、ドレインバイアスループに漏洩した信号が無限に大きくなり発振する可能性がある。 In general, in a multistage amplifier, a bias voltage is applied to the drain of an FET from a bias power supply common to each stage. At this time, a drain bias loop is formed between the drain and gate of the second and subsequent FETs via an output matching circuit for the FET, an output matching circuit for the previous FET, and a capacitor for blocking DC components. The When the loss of the drain bias loop is smaller than the gain of the FET, the signal leaked to the drain bias loop becomes infinitely large and may oscillate.
ドレインバイアスループを構成する出力整合回路は、直流のバイアス電圧を含む低周波数帯域成分を通過させ、FETの動作周波数を含む高周波数帯域成分を遮断する。したがって、この高周波数帯域成分に対しては、ドレインバイアスループの損失が大きくなる。一方、FETの動作周波数が重畳するパルス成分の基本波は、FETの動作周波数に対して十分に低いため、このような低周波数帯域成分に対しては、ドレインバイアスループの損失が小さくなる。 The output matching circuit constituting the drain bias loop passes a low frequency band component including a DC bias voltage and cuts off a high frequency band component including an operating frequency of the FET. Therefore, the loss of the drain bias loop becomes large for this high frequency band component. On the other hand, since the fundamental wave of the pulse component on which the operating frequency of the FET is superimposed is sufficiently lower than the operating frequency of the FET, the loss of the drain bias loop becomes small for such a low frequency band component.
なお、低周波数帯域成分を遮断する技術としては、例えば、一端がバイアス供給端子に接続された抵抗と、その抵抗の他端に一端が接続され他端が接地されたコンデンサとからなるRC直列回路により、低周波数帯域遮断回路を構成する技術が開示されている(例えば、特許文献1)。 As a technique for cutting off the low frequency band component, for example, an RC series circuit comprising a resistor having one end connected to a bias supply terminal and a capacitor having one end connected to the other end of the resistor and the other end grounded Discloses a technique for configuring a low-frequency band cutoff circuit (for example, Patent Document 1).
しかしながら、上記従来技術では、低周波数帯域遮断回路の遮断周波数を任意に設定することができないため、FETの利得やその周波数特性によっては、低周波数帯域においてドレインバイアスループの損失がFETの利得よりも小さくなり、低周波数帯域成分を十分に減衰させることができず、発振の発生を十分に抑制することができない場合がある、という問題があった。 However, in the above prior art, the cutoff frequency of the low frequency band cutoff circuit cannot be arbitrarily set. Therefore, depending on the gain of the FET and its frequency characteristics, the loss of the drain bias loop is lower than the gain of the FET in the low frequency band. There is a problem that the frequency band component becomes small and the low frequency band component cannot be sufficiently attenuated, and the occurrence of oscillation cannot be sufficiently suppressed.
本発明は、上記に鑑みてなされたものであって、低周波数帯域におけるドレインバイアスループの損失を上昇させ、低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することを可能とする多段増幅器を提供することを目的とする。 The present invention has been made in view of the above, and it is possible to increase the loss of the drain bias loop in the low frequency band and effectively suppress the occurrence of oscillation by effectively suppressing the gain in the low frequency band. An object of the present invention is to provide a multistage amplifier.
上述した課題を解決し、目的を達成するため、本発明にかかる多段増幅器は、複数段の増幅素子が多段接続され、前記増幅素子の出力端子にバイアス電圧を印加する出力整合回路を具備し、各段の前記出力整合回路を介してバイアスループが形成される多段増幅器であって、前記出力整合回路は、前記バイアスループに直列接続されたインダクタおよび当該インダクタに並列に接続された第1コンデンサを含み構成される並列回路と、抵抗および第2コンデンサを含み構成され、一端が前記並列回路の一端に接続され他端が接地された直列回路と、を備え、前記並列回路により共振回路が形成され、前記インダクタのインダクタンス値、前記第1コンデンサならびに前記第2コンデンサのキャパシタンス値、および前記抵抗の抵抗値は、前記増幅素子の動作周波数よりも低い周波数帯域において、前記バイアスループの損失が、前記増幅素子の利得よりも大きくなるように設定されたことを特徴とする。 In order to solve the above-described problems and achieve the object, a multistage amplifier according to the present invention includes an output matching circuit in which a plurality of stages of amplification elements are connected in multiple stages and a bias voltage is applied to an output terminal of the amplification element, A multi-stage amplifier in which a bias loop is formed via the output matching circuit of each stage, wherein the output matching circuit includes an inductor connected in series to the bias loop and a first capacitor connected in parallel to the inductor. A parallel circuit including a resistor and a second capacitor, one end of which is connected to one end of the parallel circuit and the other end of which is grounded, and the parallel circuit forms a resonance circuit. , The inductance value of the inductor, the capacitance value of the first capacitor and the second capacitor, and the resistance value of the resistor, In frequency band lower than the operating frequency of the wide element, losses of the bias loop, characterized in that it is set to be larger than the gain of the amplifying element.
本発明によれば、低周波数帯域におけるドレインバイアスループの損失を上昇させ、低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができる、という効果を奏する。 According to the present invention, it is possible to increase the loss of the drain bias loop in the low frequency band, and effectively suppress the gain in the low frequency band to suppress the occurrence of oscillation.
以下に添付図面を参照し、本発明の実施の形態にかかる多段増幅器について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。 A multistage amplifier according to an embodiment of the present invention will be described below with reference to the accompanying drawings. In addition, this invention is not limited by embodiment shown below.
実施の形態1.
図1は、実施の形態1にかかる多段増幅器の一構成例を示す図である。図1に示すように、実施の形態1にかかる多段増幅器は、増幅素子1と、増幅素子2と、増幅素子1に対する入力整合回路3と、増幅素子1に対する出力整合回路4と、増幅素子2に対する入力整合回路5と、増幅素子2に対する出力整合回路6と、直流成分遮断コンデンサ7,8,9とを備えている。なお、各増幅素子1,2としては、一般に、GaAs(砒化ガリウム)FETが用いられるが、特に、低周波数帯域(数百MHz以下)の利得がGaAsFETに比較して高いGaN(窒化ガリウム)等のワイドバンドギャップ半導体FETを用いる場合に、低周波数帯域におけるドレインバイアスループの損失を上昇させる有効な解決手法が望まれており、本実施の形態では、ワイドバンドギャップ半導体FETを用いる例について説明する。
FIG. 1 is a diagram of a configuration example of a multistage amplifier according to the first embodiment. As shown in FIG. 1, the multistage amplifier according to the first embodiment includes an
増幅素子1は、ソース端子(図示せず)が接地されており、増幅素子1のゲート(入力)端子(G)は、増幅素子1から多段増幅器の入力端子側を見たインピーダンスが増幅素子1に対して最適なインピーダンスとなるように入力インピーダンス整合をとる入力整合回路3が接続され、直流成分遮断コンデンサ7を介して多段増幅器の入力端子に接続されている。
The
増幅素子2は、増幅素子1と同様にソース端子(図示せず)が接地されており、増幅素子2のドレイン(出力)端子(D)は、増幅素子2から多段増幅器の出力端子側を見たインピーダンスが増幅素子2に対して最適になるように出力インピーダンス整合をとる出力整合回路6に接続され、直流成分遮断コンデンサ9を介して多段増幅器の出力端子に接続されている。
The
増幅素子1のドレイン(出力)端子(D)と増幅素子2のゲート(入力)端子(G)との間は、直流成分遮断コンデンサ8を介して接続され、増幅素子1と増幅素子2とのインピーダンス関係が最適になるように、増幅素子1のドレイン(出力)端子(D)と直流成分遮断コンデンサ8との接続点に出力整合回路4が接続され、増幅素子2のゲート(入力)端子(G)と直流成分遮断コンデンサ8との接続点に入力整合回路5が接続されている。
The drain (output) terminal (D) of the amplifying
各入力整合回路3,5は、各増幅素子1,2のゲート(入力)端子(G)へのバイアス回路も兼ねており、一端が各増幅素子1,2のゲート(入力)端子(G)に接続されたインダクタ10と、一端がインダクタ10の他端に接続され、他端が接地されたコンデンサ11とを備え、インダクタ10とコンデンサ11との接続点Vg1,Vg2がゲート電源(図示せず)に接続され、それぞれゲートバイアス電圧が印加される。
Each
また、各出力整合回路4,6は、各増幅素子1,2のドレイン(出力)端子(D)へのバイアス回路も兼ねており、一端が各増幅素子1,2のゲート(入力)端子(G)に接続されたインダクタ12と、一端がインダクタ12の他端に接続され、他端が接地されたコンデンサ13と、一端がインダクタ12とコンデンサ13との接続点に接続された低周波帯域遮断回路14と、一端が低周波帯域遮断回路14の他端に接続され、他端が接地されたコンデンサ15とを備え、低周波帯域遮断回路14とコンデンサ15との接続点Vd1,Vd2がドレイン電源16に接続され、それぞれドレインバイアス電圧が印加される。
Each of the output matching circuits 4 and 6 also serves as a bias circuit for the drain (output) terminal (D) of each of the amplifying
つぎに、実施の形態にかかる多段増幅器の各部動作について説明する。各入力整合回路3,5および各出力整合回路4,6は、それぞれドレイン電源16あるいはゲート電源からの直流バイアス電圧を通過させ、ドレイン電源16あるいはゲート電源への各増幅素子1,2の所望の動作周波数を含む高周波数帯域成分を遮断する。
Next, the operation of each part of the multistage amplifier according to the embodiment will be described. Each of the
ここで、増幅素子2に着目すると、増幅素子2のドレイン(出力)端子(D)とゲート(入力)端子(G)との間に、出力整合回路6と出力整合回路4と直流成分遮断コンデンサ8とを介してドレインバイアスループ(以下、単に「バイアスループ」という)17が形成される。前述のように、このバイアスループ17の損失が増幅素子2の利得よりも小さい場合には、バイアスループ17に漏洩した低周波数帯域成分が無限に大きくなり発振する可能性がある。特に、各増幅素子1,2としてGaN等のワイドバンドギャップ半導体FETを用いた場合には、低周波数帯域(数百MHz以下)の利得が大きいため、各増幅素子1,2の所望の動作周波数よりも低い周波数帯域において、バイアスループの損失を上昇させる有効な解決手段が望まれている。
Here, paying attention to the amplifying
したがって、本実施の形態では、低周波数帯域におけるバイアスループ17の損失を上昇させる有効な解決手段として、バイアスループ17を形成する出力整合回路4,6に低周波帯域遮断回路14を設けている。以下、この低周波帯域遮断回路14について説明する。
Therefore, in the present embodiment, the low frequency
低周波帯域遮断回路14は、バイアスループ17に直列に接続されたインダクタ18,19およびこれら2つのインダクタ18,19にそれぞれ並列に接続された第1コンデンサ20,21により構成された2つの並列回路25,26と、抵抗22および第2コンデンサ23を含み構成されて一端がインダクタ18,19の接続点に接続され他端が接地された直列回路24とを備えている。
The low-frequency band cut-off
本実施の形態では、並列回路25,26を、任意の低周波数で共振する共振回路として構成して機能させる。なお、この共振回路の共振周波数fcの算出式は、インダクタ18,19のインダクタンス値をLとし、第1コンデンサ20,21のキャパシタンス値をCとすると、下記(1)式で表される。
In the present embodiment, the
fc=1/(2π(√LC)) …(1) fc = 1 / (2π (√LC)) (1)
そして、増幅素子2の低周波利得の周波数特性に応じて、低周波数帯域におけるバイアスループ17の損失が増幅素子2の利得を上回るように、インダクタ18,19のインダクタンス値、第1コンデンサ20,21のキャパシタンス値、第2コンデンサ23のキャパシタンス値、および抵抗22の抵抗値を設定する。これにより、多段増幅器全体としての低周波数帯域の利得が効果的に抑圧され、発振の発生が抑制される。
The inductance values of the
なお、各入力整合回路3,5のコンデンサ11は、例えば、所望の動作周波数を含む高周波数帯域を抑圧する値とする等、任意に設定すればよく、また、各出力整合回路4,6の各コンデンサ13,15は、例えば、何れか一方を所望の動作周波数を含む高周波数帯域を抑圧する値とし、他方を数MHz以上の周波数帯域を抑圧する値とする等、任意に設定すればよい。これら各コンデンサ11,13,15のキャパシタンス値の設定手法により、本発明が限定されるものではない。
The capacitors 11 of the
図2は、実施の形態1にかかる多段増幅器のドレインバイアスループ損失特性の一例を示す図である。図2において、横軸は周波数を示し、縦軸はドレインバイアスループ損失を示している。図2に示す例では、増幅素子1,2として、ワイドバンドギャップ半導体FETを用いた場合の例を示している。また、図2に示す例では、2つの並列回路25,26の共振点をそれぞれ異なる低周波数とした例を示している。なお、図2において、図中に示す点線より上方の斜線で示した領域は、ドレインバイアスループ損失が増幅素子2の利得より小さくなる領域、つまり、発振が発生する発振領域を示している。この発振領域とそれ以下の領域とを隔てる点線を、以下「発振境界線」という。
FIG. 2 is a diagram illustrating an example of drain bias loop loss characteristics of the multistage amplifier according to the first embodiment. In FIG. 2, the horizontal axis indicates the frequency, and the vertical axis indicates the drain bias loop loss. In the example shown in FIG. 2, an example in which a wide band gap semiconductor FET is used as the amplifying
図2に示すように、本実施の形態にかかる構成を適用した場合には、低周波数帯域においてもドレインバイアスループ損失を増幅素子2の利得より大きくすることができ、ドレインバイアスループ損失特性線が発振境界線を下回っている。
As shown in FIG. 2, when the configuration according to the present embodiment is applied, the drain bias loop loss can be made larger than the gain of the amplifying
このように、本実施の形態にかかる構成では、ワイドバンドギャップ半導体FETを用いた場合でも、低周波数帯域におけるドレインバイアスループ損失を効果的に上昇させることができ、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができる。 As described above, in the configuration according to the present embodiment, even when a wide band gap semiconductor FET is used, the drain bias loop loss in the low frequency band can be effectively increased, and the low frequency band of the entire multistage amplifier can be increased. Can effectively suppress the occurrence of oscillation.
なお、図1に示す例では、インダクタ18,19と、これら2つのインダクタ18,19にそれぞれ並列に接続された第1コンデンサ20,21とにより、2つの並列回路25,26を形成し、これら2つの並列回路25,26をそれぞれ共振回路として機能させる例について説明したが、共振回路として機能させる並列回路の数はこれに限らず、増幅素子2の低周波利得の周波数特性に応じて、1つあるいは3つ以上の複数であってもよい。また、図2に示す例では、2つの並列回路25,26の共振点をそれぞれ異なる低周波数とした例について説明したが、複数の並列回路の共振点を同一にすることも可能であるし、3つ以上の並列回路を備える場合に、それぞれ異なる低周波数を共振点としてもよい。
In the example shown in FIG. 1, two
以上説明したように、実施の形態1の多段増幅器によれば、複数の各増幅素子の出力端子にバイアス電圧を印加する出力整合回路を介してバイアスループが形成される場合に、この出力整合回路に、バイアスループに直列接続されたインダクタおよびこのインダクタに並列接続された第1コンデンサを含み構成される並列回路と、抵抗および第2コンデンサを含み構成されて一端がインダクタの一端に接続され他端が接地された直列回路とを備え、インダクタおよび第1コンデンサにより構成される並列回路を共振回路として機能させ、増幅素子の動作周波数よりも低い周波数帯域において、バイアスループの損失が増幅素子の利得よりも大きくなるように、インダクタのインダクタンス値、第1コンデンサならびに第2コンデンサのキャパシタンス値、および抵抗の抵抗値を設定するようにしたので、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができる。 As described above, according to the multistage amplifier of the first embodiment, when a bias loop is formed via an output matching circuit that applies a bias voltage to the output terminals of a plurality of amplifying elements, this output matching circuit A parallel circuit including an inductor connected in series to the bias loop and a first capacitor connected in parallel to the inductor, a resistor and a second capacitor, and one end connected to one end of the inductor. And a parallel circuit constituted by an inductor and a first capacitor function as a resonance circuit, and in a frequency band lower than the operating frequency of the amplifying element, the loss of the bias loop is larger than the gain of the amplifying element. So that the inductance value of the inductor, the capacity of the first capacitor and the second capacitor Drawers value, and since so as to set the resistance value of the resistor, the gain of the low frequency band of the overall multi-stage amplifier effectively suppressed to be able to suppress the occurrence of oscillation.
実施の形態2.
図3は、実施の形態2にかかる多段増幅器の一構成例を示す図である。なお、実施の形態1と同一または同等の構成部には同一符号を付して、その詳細な説明は省略する。
FIG. 3 is a diagram of a configuration example of the multistage amplifier according to the second embodiment. In addition, the same code | symbol is attached | subjected to the component which is the same as that of
図3に示すように、実施の形態2にかかる多段増幅器は、実施の形態1において説明した並列回路25,26のインダクタ18,19を第1インダクタ18,19と称し、直列回路24に代えて、第2インダクタ27、抵抗22、および第2コンデンサ23を含み構成されて一端が第1インダクタ18,19の接続点に接続され他端が接地された直列回路28を備え、これら並列回路25,26および直列回路28により形成される低周波帯域遮断回路29を、任意の低周波数を除去するバンドリジェクションフィルタとして構成して機能させる。
As shown in FIG. 3, in the multistage amplifier according to the second embodiment, the
そして、増幅素子2の低周波利得の周波数特性に応じて、低周波数帯域におけるバイアスループ17の損失が増幅素子2の利得を上回るように、第1インダクタ18,19のインダクタンス値、第2インダクタ27のインダクタンス値、第1コンデンサ20,21のキャパシタンス値、第2コンデンサ23のキャパシタンス値、および抵抗22の抵抗値を、バンドリジェクションフィルタの特性算出式に基づき算出して設定する。これにより、第1インダクタ18,19、第2インダクタ27、第1コンデンサ20,21、第2コンデンサ23、および抵抗22の不要な共振を避けることができ、実施の形態1に比べて、広帯域で良好な特性を得ることができる。
The inductance values of the
なお、各入力整合回路3,5のコンデンサ11は、実施の形態1と同様に、例えば、所望の動作周波数を含む高周波数帯域を抑圧する値とする等、任意に設定すればよく、また、各出力整合回路4,6の各コンデンサ13,15についても、実施の形態1と同様に、例えば、何れか一方を所望の動作周波数を含む高周波数帯域を抑圧する値とし、他方を数MHz以上の周波数帯域を抑圧する値とする等、任意に設定すればよい。これら各コンデンサ11,13,15のキャパシタンス値の設定手法により、本発明が限定されるものではない。
The capacitors 11 of the
図4は、実施の形態2にかかる多段増幅器のドレインバイアスループ損失特性の一例を示す図である。図4において、横軸は周波数を示し、縦軸はドレインバイアスループ損失を示している。図4に示す例では、増幅素子1,2として、ワイドバンドギャップ半導体FETを用いた場合の例を示している。なお、図4においても、実施の形態1において図2に示した例と同様に、図中に点線で示した発振境界線より上方の斜線で示した領域は、ドレインバイアスループ損失が増幅素子2の利得より小さくなる領域、つまり、発振が発生する発振領域を示している。
FIG. 4 is a diagram illustrating an example of drain bias loop loss characteristics of the multistage amplifier according to the second embodiment. In FIG. 4, the horizontal axis indicates the frequency, and the vertical axis indicates the drain bias loop loss. In the example shown in FIG. 4, an example in which a wide band gap semiconductor FET is used as the amplifying
図4に示すように、本実施の形態にかかる構成を適用した場合には、実施の形態1にかかる構成を適用した場合(図2参照)よりも、低周波数帯域におけるドレインバイアスループ損失を増幅素子2の利得より十分に大きくすることができ、ドレインバイアスループ損失特性線が発振境界線を大きく下回っている。
As shown in FIG. 4, when the configuration according to the present embodiment is applied, the drain bias loop loss in the low frequency band is amplified more than when the configuration according to the first embodiment is applied (see FIG. 2). It can be made sufficiently larger than the gain of the
このように、本実施の形態にかかる構成では、ワイドバンドギャップ半導体FETを用いた場合でも、低周波帯域遮断回路29を形成する各構成要素の不要な共振を避けることができ、実施の形態1に比べて、広帯域で良好な特性を得ることができる。
As described above, in the configuration according to the present embodiment, even when a wide band gap semiconductor FET is used, unnecessary resonance of each component forming the low frequency
なお、図3に示す例では、第1インダクタ18,19と、これら2つの第1インダクタ18,19にそれぞれ並列に接続された第1コンデンサ20,21とにより、2つの並列回路25,26を形成する例について説明したが、並列回路の数はこれに限らず、増幅素子2の低周波利得の周波数特性に応じて、1つあるいは3つ以上の複数であってもよい。
In the example shown in FIG. 3, two
また、図3に示す例では、バンドリジェクションフィルタとして機能させる低周波帯域遮断回路29が1つである例について説明したが、低周波帯域遮断回路29の数はこれに限らず、2つ以上の複数であってもよいし、これら複数の低周波帯域遮断回路29により構成される各バンドリジェクションフィルタの除去周波数を同一にすることも可能であるし、それぞれ異なる除去周波数を設定することも可能である。
In the example illustrated in FIG. 3, the example in which the number of the low-frequency
以上説明したように、実施の形態2の多段増幅器によれば、複数の各増幅素子の出力端子にバイアス電圧を印加する出力整合回路を介してバイアスループが形成される場合に、この出力整合回路に、バイアスループに直列接続された第1インダクタおよびこのインダクタに並列接続された第1コンデンサを含み構成される並列回路と、第2インダクタ、抵抗、および第2コンデンサを含み構成されて一端が第1インダクタの一端に接続され他端が接地された直列回路とを備え、並列回路および直列回路により形成される低周波帯域遮断回路をバンドリジェクションフィルタとして機能させ、増幅素子の動作周波数よりも低い周波数帯域において、バイアスループの損失が増幅素子の利得よりも大きくなるように、第1インダクタならびに第2インダクタのインダクタンス値、第1コンデンサならびに第2コンデンサのキャパシタンス値、および抵抗の抵抗値を、バンドリジェクションフィルタの特性算出式に基づき算出して設定するようにしたので、低周波帯域遮断回路を形成する各構成要素の不要な共振を避けることができ、実施の形態1に比べて、広帯域で良好な特性を得ることができ、多段増幅器全体としての低周波数帯域の利得をより効果的に抑圧して発振の発生をさらに抑制することができる。 As described above, according to the multistage amplifier of the second embodiment, when a bias loop is formed via an output matching circuit that applies a bias voltage to the output terminals of a plurality of amplifying elements, this output matching circuit A parallel circuit including a first inductor connected in series to the bias loop and a first capacitor connected in parallel to the inductor, a second circuit including a second inductor, a resistor, and a second capacitor, one end of which is A series circuit connected to one end of one inductor and grounded at the other end, and a low frequency band cut-off circuit formed by the parallel circuit and the series circuit functions as a band rejection filter, which is lower than the operating frequency of the amplifying element In the frequency band, the first inductor and the second inductor are arranged so that the loss of the bias loop is larger than the gain of the amplifying element. Since the inductance value of the inductor, the capacitance value of the first capacitor and the second capacitor, and the resistance value of the resistor are calculated and set based on the characteristic calculation formula of the band rejection filter, a low frequency band cutoff circuit is formed. As compared with the first embodiment, it is possible to avoid unnecessary resonance of each component to be obtained, to obtain a good characteristic in a wide band, and to more effectively suppress a gain in a low frequency band as a whole multistage amplifier. Oscillation can be further suppressed.
なお、上述した実施の形態にかかる構成は、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができるため、低周波数帯域の利得が高いGaN等のワイドバンドギャップ半導体FETを適用する多段増幅器に用いて好適である。ワイドバンドギャップ半導体によって形成されたFETは、耐電圧性が高く、許容電流密度も高いため、増幅素子の小型化が可能である。さらに、ワイドバンドギャップ半導体は、電力効率が高いという特性も有している。つまり、実施の形態にかかる多段増幅器の増幅素子をワイドバンドギャップ半導体FETにより構成することにより、更なる回路の高密度実装や多段増幅器の小型化、高効率化が可能となる。 Note that the configuration according to the above-described embodiment can effectively suppress the low frequency band gain of the entire multistage amplifier and suppress the occurrence of oscillation, so that the low frequency band gain is high. It is suitable for use in a multistage amplifier to which a wide band gap semiconductor FET is applied. An FET formed of a wide band gap semiconductor has a high voltage resistance and a high allowable current density, so that the amplifying element can be miniaturized. Furthermore, the wide band gap semiconductor has a characteristic of high power efficiency. In other words, by configuring the amplifying element of the multistage amplifier according to the embodiment with a wide bandgap semiconductor FET, it is possible to further mount the circuit at a higher density and to reduce the size and efficiency of the multistage amplifier.
なお、多段増幅器の全ての増幅素子がワイドバンドギャップ半導体FETによって構成されていることが好ましいが、多段増幅器を構成する何れかの増幅素子がワイドバンドギャップ半導体FETによって構成されていてもよい。また、ワイドバンドギャップ半導体FETの材料として窒化ガリウムを一例として説明したが、炭化珪素、あるいはダイヤモンドであってもよく、実施の形態に記載の効果を得ることができる。 Although all the amplifying elements of the multistage amplifier are preferably configured by wide band gap semiconductor FETs, any one of the amplifying elements constituting the multistage amplifier may be configured by wide band gap semiconductor FETs. Further, although gallium nitride has been described as an example of the material of the wide band gap semiconductor FET, silicon carbide or diamond may be used, and the effects described in the embodiment can be obtained.
また、上述した実施の形態における各コンデンサ、各インダクタ、抵抗等は、それぞれチップ部品等を用いて構成してもよいし、基板上のパターンを用いて形成してもよい。なお、各コンデンサを基板上のパターンを用いて形成すると、回路規模が大型化し、また、インダクタをチップ部品等により構成すると、許容電流量が小さいため、ワイドバンドギャップ半導体FETを用いる場合に許容電流量を満たさない場合がある。したがって、各コンデンサはチップ部品等により構成し、各インダクタは基板上のパターンを用いて誘導性線路を形成する構成とするのが好ましい。 In addition, each capacitor, each inductor, resistor, and the like in the above-described embodiment may be configured using chip parts or the like, or may be formed using a pattern on the substrate. If each capacitor is formed using a pattern on the substrate, the circuit scale becomes large, and if the inductor is composed of chip parts or the like, the allowable current amount is small. May not meet quantity. Therefore, it is preferable that each capacitor is constituted by a chip part and each inductor has a configuration in which an inductive line is formed using a pattern on the substrate.
また、各インダクタをワイヤ、リボン線、あるいはテフロン(登録商標)線等の各種配線材を用いて構成することも可能である。 In addition, each inductor can be configured using various wiring materials such as a wire, a ribbon wire, or a Teflon (registered trademark) wire.
なお、ドレインバイアスループに直列に接続されるコンデンサ(実施の形態1の図1に示す例では、例えば直流成分遮断コンデンサ8)をチップ部品等により構成すれば、このコンデンサの電極を接地する必要がなく、直接バイアス電圧が印加されないので、低耐圧で小型のチップ部品で構成することが可能である。 If the capacitor connected in series to the drain bias loop (eg, the DC component blocking capacitor 8 in the example shown in FIG. 1 of the first embodiment) is configured by a chip component or the like, the electrode of this capacitor needs to be grounded. In addition, since a bias voltage is not directly applied, it is possible to configure the chip component with a low breakdown voltage and a small size.
また、ドレインバイアスループに直列に接続されるインダクタ(実施の形態1の図1に示す例では、インダクタ18,19)を基板上のパターンを用いて形成し、数百MHz程度で共振させる場合には、例えば、比誘電率εr=9.8のセラミックス基板を用いた場合、長さ20mm程度の誘導性線路により形成することができる。また線路幅に関しても、1mm厚のセラミックス基板を用いれば、線路幅0.4mmで70Ω超のインピーダンスを得ることができる。このため、増幅素子として、例えば、ドレイン電圧が高く、高効率化のために例えばF級動作させてドレイン電流を絞って動作させるGaN等のワイドバンドギャップ半導体FETを用いて、上述した実施の形態の多段増幅器を構成する場合には、上述したような細い誘導性線路を形成して構成することが可能である。
In addition, when an inductor connected in series with the drain bias loop (
なお、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。 Note that the configuration shown in the above embodiment is an example of the configuration of the present invention, and can be combined with another known technique, and a part thereof is omitted without departing from the gist of the present invention. Needless to say, it is possible to change the configuration.
1,2 増幅素子(FET)
3 入力整合回路(増幅素子1用)
4 出力整合回路(増幅素子1用)
5 入力整合回路(増幅素子2用)
6 出力整合回路(増幅素子2用)
7,8,9 直流成分遮断コンデンサ
10,12 インダクタ
11,13,15 コンデンサ
14 低周波帯域遮断回路
16 ドレイン電源
17 バイアスループ(ドレインバイアスループ)
18,19 インダクタ(第1インダクタ)
20,21 第1コンデンサ
22 抵抗
23 第2コンデンサ
24,28 直列回路
25,26 並列回路
27 第2インダクタ
1,2 Amplifier (FET)
3 Input matching circuit (for amplifying element 1)
4 Output matching circuit (for amplifying element 1)
5 Input matching circuit (for amplifying element 2)
6 Output matching circuit (for amplifying element 2)
7, 8, 9 DC
18, 19 Inductor (first inductor)
20, 21
Claims (4)
前記出力整合回路は、
前記バイアスループに直列接続されたインダクタおよび当該インダクタに並列に接続された第1コンデンサを含み構成される並列回路と、
抵抗および第2コンデンサを含み構成され、一端が前記並列回路の一端に接続され他端が接地された直列回路と、
を備え、
前記並列回路により低周波帯域遮断回路が形成され、前記インダクタのインダクタンス値、前記第1コンデンサならびに前記第2コンデンサのキャパシタンス値、および前記抵抗の抵抗値は、前記増幅素子の動作周波数よりも低い周波数帯域において、前記バイアスループの損失が、前記増幅素子の利得よりも大きくなるように設定された
ことを特徴とする多段増幅器。 A multi-stage amplifier in which a plurality of stages of amplifying elements are connected in multi-stages, an output matching circuit for applying a bias voltage to the output terminal of the amplifying element is provided, and a bias loop is formed via the output matching circuit of each stage. ,
The output matching circuit includes:
A parallel circuit including an inductor connected in series to the bias loop and a first capacitor connected in parallel to the inductor;
A series circuit including a resistor and a second capacitor, one end connected to one end of the parallel circuit and the other end grounded;
With
A low frequency band cut-off circuit is formed by the parallel circuit, and an inductance value of the inductor, a capacitance value of the first capacitor and the second capacitor, and a resistance value of the resistor are lower than the operating frequency of the amplification element. The multistage amplifier, wherein a loss of the bias loop is set to be larger than a gain of the amplifying element in a band.
前記出力整合回路は、
前記バイアスループに直列接続されたインダクタおよび当該インダクタに並列に接続された第1コンデンサを含み構成される並列回路と、
第2インダクタ、抵抗、および第2コンデンサを含み構成され、一端が前記並列回路の一端に接続され他端が接地された直列回路と、
を備え、
前記並列回路および前記直列回路によりバンドリジェクションフィルタが形成され、前記第1インダクタならびに前記第2インダクタのインダクタンス値、前記第1コンデンサならびに前記第2コンデンサのキャパシタンス値、および前記抵抗の抵抗値は、前記増幅素子の動作周波数よりも低い周波数帯域において、前記バイアスループの損失が、前記増幅素子の利得よりも大きくなるように設定された
ことを特徴とする多段増幅器。 A multi-stage amplifier in which a plurality of stages of amplifying elements are connected in multi-stages, an output matching circuit for applying a bias voltage to the output terminal of the amplifying element is provided, and a bias loop is formed via the output matching circuit of each stage. ,
The output matching circuit includes:
A parallel circuit including an inductor connected in series to the bias loop and a first capacitor connected in parallel to the inductor;
A series circuit including a second inductor, a resistor, and a second capacitor, one end connected to one end of the parallel circuit and the other end grounded;
With
A band rejection filter is formed by the parallel circuit and the series circuit, and an inductance value of the first inductor and the second inductor, a capacitance value of the first capacitor and the second capacitor, and a resistance value of the resistor are: The multistage amplifier, wherein a loss of the bias loop is set to be larger than a gain of the amplifying element in a frequency band lower than an operating frequency of the amplifying element.
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