JP5673165B2 - Error amplifier and DC-DC converter using error amplifier - Google Patents
Error amplifier and DC-DC converter using error amplifier Download PDFInfo
- Publication number
- JP5673165B2 JP5673165B2 JP2011023006A JP2011023006A JP5673165B2 JP 5673165 B2 JP5673165 B2 JP 5673165B2 JP 2011023006 A JP2011023006 A JP 2011023006A JP 2011023006 A JP2011023006 A JP 2011023006A JP 5673165 B2 JP5673165 B2 JP 5673165B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- converter
- current
- current converter
- error amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
本発明は、誤差増幅器及び誤差増幅器を用いたＤＣ−ＤＣコンバータに関し、より詳細には、ＤＣ−ＤＣコンバータの出力電圧制御に用いる誤差増幅器に関する。 The present invention relates to an error amplifier and a DC-DC converter using the error amplifier, and more particularly to an error amplifier used for output voltage control of the DC-DC converter.
ＤＣ−ＤＣコンバータは、バッテリー等から入力した直流電圧を昇圧又は降圧して所望の直流電圧に変換するために使用される。図１は、特許文献１に示されるようなオペアンプ型誤差増幅器を用いた従来のＤＣ−ＤＣコンバータの回路図を示す。図１に示されるように、オペアンプ型誤差増幅器を用いた従来のＤＣ−ＤＣコンバータ１００は、誤差増幅器１１０と、デューティー制御部１２０と、ＬＣフィルタ１３０とから構成されている。
The DC-DC converter is used for boosting or stepping down a DC voltage input from a battery or the like and converting it to a desired DC voltage. FIG. 1 is a circuit diagram of a conventional DC-DC converter using an operational amplifier type error amplifier as disclosed in
誤差増幅器１１０は、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔを分圧する抵抗Ｒｄ1及びＲｄ2を含む分圧抵抗Ｒｄと、分圧電圧Ｖｄと基準電圧Ｖｒｅｆとの誤差を増幅して誤差電圧Ｖｅａとして出力するオペアンプ１１１と、オペアンプ１１１に接続された位相補償素子Ｃ1、Ｃ2、Ｒ1とを含む。デューティー制御部１２０は、三角波信号Ｖａ（その振幅もＶａで表す）を出力する三角波発生器１２１と、オペアンプ１１１から出力された誤差電圧Ｖｅａと三角波発生器１２１から出力された三角波信号Ｖａとを比較して、デューティー比を制御するためのＰＷＭ信号を出力するＰＷＭ比較器１２２と、ＰＷＭ比較器１２２から出力されたＰＷＭ信号に基づいてオンオフをスイッチングするパワースイッチ１２３を含む。ＬＣフィルタ１３０は、インダクタＬと平滑化コンデンサＣとから構成される。
The
抵抗Ｒｄ1に並列に接続された位相補償素子Ｃ1、及び分圧抵抗Ｒｄは、オペアンプ１１１の−側入力端子に接続されている。オペアンプ１１１の−側入力端子と出力端子との間に位相補償素子Ｃ2及びＲ1で構成される直列回路が接続されている。オペアンプ１１１の＋側入力端子には、基準電圧Ｖｒｅｆが入力される。ＰＷＭ比較器１２２の＋側入力端子には、オペアンプ１１１の出力端子が接続され、ＰＷＭ比較器１２２の−側入力端子には、三角波発生器１２１が接続されている。ＰＷＭ比較器１２２の出力端子には、パワースイッチ１２３が接続されている。パワースイッチ１２３の出力端子には、インダクタＬ及び平滑化コンデンサＣから成るＬＣフィルタ１３０が接続されている。ＬＣフィルタ１３０は、抵抗Ｒｄ1及び位相補償素子Ｃ1を介してオペアンプ１１１の−側入力端子に接続されている。パワースイッチ１２３には、電源電圧Ｖｉｎが接続されている。抵抗Ｒｄ2、パワースイッチ１２３、及び平滑化コンデンサＣの一端は、接地されている。
The phase compensation element C 1 connected in parallel to the resistor Rd 1 and the voltage dividing resistor Rd are connected to the − side input terminal of the
ＤＣ−ＤＣコンバータ１００において、ＬＣフィルタ１３０の出力電圧であり、またＤＣ−ＤＣコンバータ１００の出力電圧でもある出力電圧Ｖｏｕｔは誤差増幅器１１０に負帰還され、分圧抵抗Ｒｄによって分圧されて分圧電圧Ｖｄとしてオペアンプ１１１の−側入力端子に入力される。オペアンプ１１１は、分圧電圧Ｖｄと基準電圧Ｖｒｅｆとの誤差を増幅して、誤差電圧ＶｅａとしてＰＷＭ比較器１２２に出力する。ＰＷＭ比較器１２２は、誤差電圧Ｖｅａと三角波発生器１２１から出力された三角波信号Ｖａとを比較して、当該比較に対応し出力電圧Ｖｏｕｔを目標値にするためのデューティー比のパルスを有するＰＷＭ信号をパワースイッチ１２３に出力する。パワースイッチ１２３は、電源電圧Ｖｉｎから供給される電圧ＶｉｎをＰＷＭ信号に基づいてオンオフを制御することにより、パルス電圧を生成する。該パルス電圧は、ＬＣフィルタ１３０に入力され、ＬＣフィルタ１３０においてインダクタＬを介して平滑化コンデンサＣに供給され、平滑化コンデンサＣによって平滑化されて、出力電圧Ｖｏｕｔとして図示しない負荷に供給される。さらに、出力電圧Ｖｏｕｔが負帰還され、ＤＣ−ＤＣコンバータ１００は、上述の動作を連続的に繰り返すことにより、出力電圧Ｖｏｕｔを制御する。
In the DC-
出力電圧Ｖｏｕｔは、負帰還回路にて制御されるため、ＤＣ−ＤＣコンバータ１００を安定に動作させるためには、オペアンプ１１１に接続される位相補償素子Ｃ1、Ｃ2、Ｒ1の容量値及び抵抗値を適切に設定する必要がある。
Since the output voltage Vout is controlled by a negative feedback circuit, in order to stably operate the DC-
ここで、ＤＣ−ＤＣコンバータ１００の一巡伝達関数は、誤差増幅器１１０の伝達関数Ｔeaと、デューティー制御部１２０の伝達関数Ｔconと、ＬＣフィルタ１３０の伝達関数ＴLCとの積となり、伝達関数Ｔea、Ｔcon、ＴLC（線形近似）は、ラプラス変数をｓとすると、以下のように示される。
Here, the loop transfer function of the DC-
Ｔcon＝Ｖｉｎ／Ｖａ （２） T con = Vin / Va (2)
ここで、ｎ、ｍを任意の自然数とすると、伝達関数の分母側のｓは、位相が９０°まで遅れる位相遅れ要素（極）であり、分母側がｓのｍ次式であれば、位相がｍ×９０°遅れる。伝達関数の分子側のｓは、位相が９０°まで進む位相進み要素（零）であり、分子側がｓのｎ次式であれば、位相がｎ×９０°進む。 Here, when n and m are arbitrary natural numbers, s on the denominator side of the transfer function is a phase delay element (pole) whose phase is delayed by 90 °, and if the denominator side is an m-order expression of s, the phase is Delayed by m × 90 °. S on the numerator side of the transfer function is a phase advance element (zero) in which the phase advances to 90 °. If the numerator side is an n-order expression of s, the phase advances by n × 90 °.
ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔを目標値と一致させるためには、直流利得を十分に高くする必要がある。一方、ＤＣ−ＤＣコンバータにおいては、ＤＣ−ＤＣコンバータの一巡伝達関数の位相が１８０°遅れた場合、その周波数における一巡伝達関数の利得が１倍より大きいと、ＤＣ−ＤＣコンバータが発振してしまうため、系を安定化することができない。（３）式で示されるように、ＬＣフィルタ１３０の伝達関数ＴLCの分母は、ｓの二次式となっており、位相が２×９０°＝１８０°遅れる。
In order to make the output voltage Vout of the DC-DC converter coincide with the target value, the DC gain needs to be sufficiently high. On the other hand, in the DC-DC converter, when the phase of the circular transfer function of the DC-DC converter is delayed by 180 °, the DC-DC converter oscillates if the gain of the circular transfer function at that frequency is greater than one time. Therefore, the system cannot be stabilized. As shown by the equation (3), the denominator of the transfer function T LC of the
誤差増幅器の伝達関数は、分母に（ｓ＋α）（α：定数）という形ではないｓ単独（＋αの項がない）の項を有する特性（直流利得が無限大）が望ましい。一方、ＤＣ−ＤＣコンバータを安定に動作させるためには、ＤＣ−ＤＣコンバータの利得が１以上となる周波数で、十分な位相余裕が確保できることが望ましい。 The transfer function of the error amplifier desirably has a characteristic (DC gain is infinite) having a term of s alone (no + α term) not in the form of (s + α) (α: constant) in the denominator. On the other hand, in order to operate the DC-DC converter stably, it is desirable that a sufficient phase margin can be secured at a frequency at which the gain of the DC-DC converter is 1 or more.
オペアンプ１１１を用いた従来のＤＣ−ＤＣコンバータ１００の一巡伝達関数（＝（１）×（２）×（３））の分母側の次数ｍはｍ＝３、分子側の次数ｎはｎ＝２でｍ＝ｎ＋１となる。これより、オペアンプ１１１を用いた従来のＤＣ−ＤＣコンバータ１００においては、ＬＣフィルタ１３０の共振周波数で位相が１８０°遅れる前に、位相進み要素で位相が進むように、位相補償素子Ｃ1、Ｃ2、Ｒ1の容量値及び抵抗値を設定することにより、ＤＣ−ＤＣコンバータ１００の位相遅れが９０°以上になることを防止し、ＤＣ−ＤＣコンバータ１００を安定に動作させることができる。しかしながら、図１に示されるように、オペアンプ１１１に位相補償素子Ｃ1、Ｃ2、Ｒ1による帰還をかけて誤差増幅器１１０を構成した場合、分圧電圧Ｖｄは、出力電圧Ｖｏｕｔに依存せず、オペアンプ１１１の−側入力端子と＋側入力端子とが仮想短絡されることにより常に基準電圧Ｖｒｅｆに等しくなる。なお、仮想短絡状態でも分圧抵抗Ｒｄから位相補償素子Ｃ2、Ｒ1に電流が供給されるため、分圧電圧Ｖｄは固定でも誤差電圧Ｖｅａは随時変化する。
The order m on the denominator side of the circular transfer function (= (1) × (2) × (3)) of the conventional DC-
一方、ＤＣ−ＤＣコンバータ１００は、出力電圧制御以外の目的でも出力電圧を検出する必要がある。例えば、誤差増幅器の応答は速くないため、負荷の急変等によって出力電圧Ｖｏｕｔが過電圧となった場合に、誤差増幅器による負帰還制御に割り込んで、スイッチングを停止する機能を設けることがある。このような場合に、Ｖｄ≒Ｖｒｅｆ（オペアンプの仮想短絡を用いる場合）ではなく、Ｖｄ＝Ｒｄ２Ｖｏｕｔ／（Ｒｄ１＋Ｒｄ２）であれば、比較器を用いて分圧電圧Ｖｄを所定の電圧と比較することでこの機能を実現することができるが、仮想短絡によりＶｄ＝Ｖｒｅｆで固定されているため、分圧電圧Ｖｄによって出力電圧Ｖｏｕｔを監視できないという問題が生じる。また、基準電圧Ｖｒｅｆの値を切り替えて使用する場合に、仮想短絡を維持するために、切り替えに連動して位相補償素子Ｃ2、Ｒ1に電流が流れることにより誤差増幅器１１０の出力電圧が急変し、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔにオーバーシュートやアンダーシュートが生じるという問題もある。
On the other hand, the DC-
また、特許文献２には、出力電圧を分圧する抵抗に付加するコンデンサの機能を強化し、当該コンデンサにより発生する極角周波数と零角周波数との比を大きくすることにより、スイッチングレギュレータの周波数特性を改善したＤＣ−ＤＣコンバータが示されている。しかしながら、特許文献２に示されるＤＣ−ＤＣコンバータも、オペアンプによる誤差増幅回路に係るものであり、特許文献１に示されるＤＣ−ＤＣコンバータと同様に誤差増幅回路に入力される分圧電圧では出力電圧を監視できないという問題が生じるものである。
Further, in Patent Document 2, the function of a capacitor added to a resistor that divides an output voltage is strengthened, and the frequency characteristic of a switching regulator is increased by increasing the ratio between the polar angular frequency and the zero angular frequency generated by the capacitor. A DC-DC converter with improved is shown. However, the DC-DC converter disclosed in Patent Document 2 is also related to an error amplifier circuit using an operational amplifier, and is output with a divided voltage input to the error amplifier circuit in the same manner as the DC-DC converter disclosed in
一方、電圧電流変換器の出力に負荷を接続した構成の誤差増幅器では、仮想短絡を使用しないため、これらの問題は生じない。図２は、電圧電流変換器を用いた従来の誤差増幅器２００を示す。図２に示されるように、誤差増幅器２００は、入力電圧Ｖｉを分圧する抵抗Ｒｄ1及びＲｄ2を含む分圧抵抗Ｒｄと、入力電圧Ｖｉの分圧電圧Ｖｄと基準電圧Ｖｒｅｆとの差電圧に応じた出力電流Ｉｏを出力する電圧電流変換器２１０と、位相補償素子Ｒ1、Ｃ1、Ｃ2とを備える。以下、電圧電流変換器の＋側出力端子に流れる電流と−側出力端子に流れる電流との絶対値は等しいものとする。
On the other hand, in an error amplifier having a configuration in which a load is connected to the output of the voltage-current converter, these problems do not occur because a virtual short circuit is not used. FIG. 2 shows a
電圧電流変換器２１０の−側入力端子には、抵抗Ｒｄ1及びＲｄ2、及び位相補償素子Ｃ1が接続され、電圧電流変換器２１０の＋側入力端子には、基準電圧Ｖｒｅｆが入力される。電圧電流変換器２１０の＋側出力端子には、位相補償素子Ｒ1及びＣ2からなる直列回路が接続されている。
Resistors Rd 1 and Rd 2 and a phase compensation element C 1 are connected to the negative input terminal of the voltage /
電圧電流変換器２１０のトランスコンダクタンスをＧｍとし、抵抗Ｒｄ1及びＲｄ2を並列接続したときの抵抗値をＲｄ1//Ｒｄ2とすると、誤差増幅器２００の伝達関数は、
When the transconductance of the voltage-
（４）式に示されるように、（４）式の分母には、（１）式の分母にはない、「ｓ＋１／Ｃ1Ｒｄ1//Ｒｄ2」の項が現れ、式（４）は、ｎ＝ｍとなる。ＤＣ−ＤＣコンバータの一巡伝達関数はさらに（３）式が付加されて分母の次数ｍが増加する（ｍ＝ｎ＋２になる）ため、最終的に、ＤＣ−ＤＣコンバータの位相遅れは１８０°となる。系の安定化のためには、位相遅れが１８０°になるときの周波数が、利得が１となる周波数に対して十分に高くなるようにすることが必要になる。ここで、分母にある（ｓ＋１／Ｃ1Ｒｄ1//Ｒｄ2）の項に係る極周波数を自由に決められるのならば、極周波数を高くすることにより、安定化については対処することができる。しかし、抵抗Ｒｄ1及びＲｄ2の比は、出力電圧Ｖｏｕｔの目標値と基準電圧Ｖｒｅｆとの関係で決まるため、この極周波数は自由に決めることはできない。多くの場合、（４）式において「ｓ＋１／Ｃ1Ｒｄ1//Ｒｄ2」で示される項によって生じる極は、（４）式の分子に示される「ｓ＋１／Ｃ1Ｒｄ1」の項によって生じる零点に比較的近い周波数になるため、ＤＣ−ＤＣコンバータを安定させることは困難になる。 As shown in the equation (4), a term “s + 1 / C 1 Rd 1 // Rd 2 ” that does not exist in the denominator of the equation (1) appears in the denominator of the equation (4), and the equation (4) N = m. Since the one-round transfer function of the DC-DC converter is further added with the expression (3) and the denominator order m increases (m = n + 2), the phase delay of the DC-DC converter finally becomes 180 °. . In order to stabilize the system, it is necessary to make the frequency when the phase delay is 180 ° sufficiently higher than the frequency at which the gain is 1. Here, if the pole frequency related to the term (s + 1 / C 1 Rd 1 // Rd 2 ) in the denominator can be freely determined, stabilization can be dealt with by increasing the pole frequency. . However, since the ratio of the resistors Rd 1 and Rd 2 is determined by the relationship between the target value of the output voltage Vout and the reference voltage Vref, this pole frequency cannot be determined freely. In many cases, the pole generated by the term “s + 1 / C 1 Rd 1 // Rd 2 ” in the equation (4) is determined by the term “s + 1 / C 1 Rd 1 ” shown in the numerator of the equation (4). Since the frequency becomes relatively close to the generated zero point, it is difficult to stabilize the DC-DC converter.
また、図２において位相補償素子Ｃ1を省略した場合（すなわち、Ｃ1＝０とした場合）についても、誤差増幅器の伝達関数ではｎ＝ｍ、ＤＣ−ＤＣコンバータの一巡伝達関数ではｍ＝ｎ＋２となる。従って、図２のような電圧電流変換器２１０を用いた従来の誤差増幅器２００では、抵抗及び容量で構成された位相補償回路を接続したとしても、オペアンプを用いた誤差増幅器と同等の位相補償特性を実現することは難しい。
Further, even when the phase compensation element C 1 is omitted in FIG. 2 (that is, when C 1 = 0), n = m in the transfer function of the error amplifier, and m = n + 2 in the circular transfer function of the DC-DC converter. It becomes. Therefore, in the
入力電圧と基準電圧との仮想短絡特性を用いずに、ＤＣ−ＤＣコンバータのＬＣフィルタによる位相遅れを補償可能な誤差増幅器を提供する。 Provided is an error amplifier capable of compensating for a phase delay due to an LC filter of a DC-DC converter without using a virtual short-circuit characteristic between an input voltage and a reference voltage.
上述の課題を解決するために、請求項１に係る誤差増幅器は、入力電圧と基準電圧との誤差電圧に応じた出力電流を出力する第１の電圧電流変換器と、前記第１の電圧電流変換器と接続された位相補償回路とを備える誤差増幅器であって、前記位相補償回路は、誘導性回路と、容量を有する第１の容量性回路とを直列接続した構成であり、前記誘導性回路は、＋側入力端子と−側入力端子との電位差に応じた出力電流を出力する第２の電圧電流変換器と、容量及び抵抗で構成され、前記第２の電圧電流変換器の＋側出力端子と−側出力端子との間に接続された第２の容量性回路と、前記第２の電圧電流変換器に接続され、前記第２の容量性回路の両端に発生する電圧を入力し、該電圧に応じた電流を出力端子及び前記第１の容量性回路に供給する第３の電圧電流変換器とを含むことを特徴とする。
In order to solve the above-mentioned problem, an error amplifier according to
請求項２に係る誤差増幅器は、請求項１に記載の誤差増幅器において、前記第１の電圧電流変換器の出力端子が前記第２の電圧電流変換器の一方の入力端子と前記第３の電圧電流変換器の一方の出力端子とに接続され、前記第１の容量性回路の一方の端子が前記第２の電圧電流変換器の他方の入力端子と前記第３の電圧電流変換器の他方の出力端子とに接続され、前記第１の容量性回路の他方の端子が基準電位に接続されていることを特徴とする。
The error amplifier according to claim 2 is the error amplifier according to
請求項３に係るＤＣ−ＤＣコンバータは、請求項１又は２に記載の誤差増幅器を備えたことを特徴とする。 A DC-DC converter according to a third aspect includes the error amplifier according to the first or second aspect.
請求項１に係る発明によれば、入力電圧と基準電圧の仮想短絡を用いないことにより、入力電圧からＤＣ−ＤＣコンバータの出力電圧が検知可能であり、さらには、基準電圧の切り替えにより誤差増幅器の出力電圧が急変しないため基準電圧を切り替える用途にも適しており、ＤＣ−ＤＣコンバータのＬＣフィルタによる位相遅れを補償可能な誤差増幅器が実現できる。 According to the first aspect of the present invention, the output voltage of the DC-DC converter can be detected from the input voltage by not using a virtual short circuit between the input voltage and the reference voltage, and further, the error amplifier is switched by switching the reference voltage Therefore, an error amplifier capable of compensating for the phase delay due to the LC filter of the DC-DC converter can be realized.
図３は、本発明に係る誤差増幅器３００を示す。図３に示されるように、本発明に係る誤差増幅器３００は、入力電圧Ｖｉを分圧する抵抗Ｒｄ1及びＲｄ2を含む分圧抵抗Ｒｄと、トランスコンダクタンスＧｍ1を有する第１の電圧電流変換器３１０と、位相補償回路３２０とを備える。第１の電圧電流変換器３１０の−側入力端子には、分圧抵抗Ｒｄが接続され、第１の電圧電流変換器３１０の＋側入力端子には、基準電圧Ｖｒｅｆが入力される。第１の電圧電流変換器３１０の＋側出力端子には、位相補償回路３２０が接続されている。
FIG. 3 shows an
位相補償回路３２０は、誘導性回路と、容量Ｃ4で構成された第１の容量性回路３３０とを備える。誘導性回路は、トランスコンダクタンスＧｍ2を有する第２の電圧電流変換器３４０と、容量Ｃ3と抵抗Ｒ2とで構成される第２の容量性回路３５０と、トランスコンダクタンスＧｍ3を有する第３の電圧電流変換器３６０とを含む。第２の電圧電流変換器３４０の＋側出力端子および−側出力端子からは、絶対値が同じで流れる方向が逆の電流が出力される。第３の電圧電流変換器３６０についても、＋側出力端子および−側出力端子から、絶対値が同じで流れる方向が逆の電流が出力される。
第１の電圧電流変換器３１０の＋側出力端子は、第２の電圧電流変換器３４０の＋側入力端子に接続されている。第２の電圧電流変換器３４０の＋側出力端子は、第３の電圧電流変換器３６０の−側入力端子と接続され、第２の電圧電流変換器３４０の−側出力端子は、第３の電圧電流変換器３６０の＋側入力端子と接続されている。第２の容量性回路３５０は、第２の電圧電流変換器３４０の＋側出力端子と−側出力端子との間に接続されている。第３の電圧電流変換器３６０の−側出力端子は、第２の電圧電流変換器３４０の−側入力端子及び第１の容量性回路３３０の一端と接続され、第３の電圧電流変換器３６０の＋側出力端子は、第２の電圧電流変換器３４０の＋側入力端子に接続されている。第１の容量性回路３３０の他端は基準電位である接地電位（ＧＮＤ）に接続されている。
The + side output terminal of the first voltage-
入力電圧Ｖｉは、分圧抵抗Ｒｄによって分圧され、分圧電圧Ｖｄとして第１の電圧電流変換器３１０の−側入力端子に入力される。第１の電圧電流変換器３１０は、分圧電圧Ｖｄと基準電圧Ｖｒｅｆとの誤差電圧に応じた出力電流Ｉｏを＋側出力端子から出力する。第２の電圧電流変換器３４０は、＋側端子と−側端子との間に印加される電圧Ｖｔに応じた電流を出力する。第３の電圧電流変換器３６０は、第２の容量性回路３５０の両端に発生する電圧を入力し、該電圧に応じた電流を出力する。
The input voltage Vi is divided by the voltage dividing resistor Rd and input to the negative input terminal of the first voltage-
図３に示される誤差増幅器３００の伝達関数Ｔを求める。Ｉｏを第１の電圧電流変換器３１０から出力される電流とし、Ｖｏを位相補償回路３２０に加わる電圧とし、ｉ1を抵抗Ｒ2に流れる電流とし、ｉ2を容量Ｃ3に流れる電流とし、ｉ1をラプラス変換した関数をＩ1とし、ｉ2をラプラス変換した関数をＩ2とし、Ｖｔを第２の電圧電流変換器３４０に加わる入力電圧（ラプラス変換前後で同じ記号を付す）とし、Ｖｃを容量Ｃ4に加わる電圧とする（ラプラス変換前後で同じ記号を付す）し、第３の電圧電流変換器３６０の＋側出力端子および−側出力端子からは絶対値が同じで流れる方向が逆の電流が出力されることを考慮すると、以下の式が成り立つ。
A transfer function T of the
であり、（６）式より、
Ｉ2＝ｓＣ3Ｒ2Ｉ1 （７）
となる。第２の電圧電流変換器３４０の出力電流は、（７）式を使うと、
Ｇｍ2Ｖｔ＝Ｉ1＋Ｉ2＝（１＋ｓＣ3Ｒ2）Ｉ1 （８）
となる。従って、
From equation (6),
I 2 = sC 3 R 2 I 1 (7)
It becomes. The output current of the second voltage-to-
Gm 2 Vt = I 1 + I 2 = (1 + sC 3 R 2 ) I 1 (8)
It becomes. Therefore,
となる。第３の電圧電流変換器３６０への入力電圧は、
It becomes. The input voltage to the third voltage-
であり、第３の電圧電流変換器３６０の出力電流は、
And the output current of the third voltage-
である。第３の電圧電流変換器３６０の出力電流は、（１１）式の右辺に「−」（マイナス記号）がついていることから負の値であり、これより第３の電圧電流変換器３６０の＋側端子には外部から、すなわち第１の電圧電流変換器３１０から、
It is. The output current of the third voltage-
の電流が流れ込み、同じ値の電流Ｉｏを−側端子から出力することになる。（５）式及び（１２）式より、 Current flows in, and the current Io having the same value is output from the negative terminal. From Equation (5) and Equation (12),
となり、従って、 And therefore
となる。 It becomes.
Ｉｏ＝ｓＣ4Ｖｃ （１５） Io = sC 4 Vc (15)
であり、（５）式及び（１５）式より、 From the equations (5) and (15),
以上により、誤差増幅器３００の一巡伝達関数Ｔは、
Thus, the circular transfer function T of the
となる。（１７）式に示されるように、図３に示されるような第１の電圧電流変換器３１０及び位相補償回路３２０を用いることにより、第１の電圧電流変換器３１０の出力側のみで、２個の零点を生成することができ、誤差増幅器３００の一巡伝達関数Ｔにおいて、ｍ＝（ｎ＋１）となる。従って、Ｇｍ2、Ｇｍ3、Ｒ2、Ｃ3、Ｃ4を適切に設定することにより、オペアンプを用いた場合と同等の位相補償特性を実現することができる。
It becomes. As shown in the equation (17), by using the first voltage-
さらに、図３に示される誤差増幅器において、抵抗Ｒ2を大きくした場合には、オペアンプを用いた場合では実現不可能な伝達関数（分子の２次式が複素解を有する場合）も実現可能である。なお、Ｒ２を省略した場合には、（１７）式でＲ2→∞とすると、 Furthermore, in the error amplifier shown in FIG. 3, when the resistance R 2 is increased, a transfer function (when the quadratic equation of the numerator has a complex solution) that cannot be realized by using the operational amplifier can be realized. is there. If R 2 is omitted, if R 2 → ∞ in equation (17),
が得られる。 Is obtained.
なお、「容量性回路」とは、容量及び抵抗で構成される回路であればよく、図３に示される第１の容量性回路３３０及び第２の容量性回路３５０の構成に限定されるものではない。例えば、容量Ｃ3又は容量Ｃ4と直列に抵抗を設ける等の改変も本発明の範疇に含まれる。また、Ｖｏは、Ｖｏのラインに接続されている微小容量（例えば、寄生容量や第２の電圧電流変換器３４０の入力端子を構成するＭＯＳＦＥＴのゲート容量など）を考慮した端子電圧とすることができる。但し、Ｖｏのラインに接続されている上記の容量は微小であるため、この容量に流れる電流は無視することができる。
The “capacitive circuit” may be a circuit including a capacitor and a resistor, and is limited to the configuration of the
図４は、本発明の実施例に係る誤差増幅器４００を示す。図４の誤差増幅器４００は、図３の誤差増幅器３００の分圧抵抗Ｒｄを除く部分（もしく誤差増幅器への図３の入力電圧Ｖｉに対する分圧比を１としたもの）に相当するものであり、その構成例をトランジスタレベルの回路図で示すものである。図４に示されるように、本発明の実施例に係る誤差増幅器４００は、トランスコンダクタンスＧｍ1を有する第１の電圧電流変換器４１０と、トランスコンダクタンスＧｍ2を有する第２の電圧電流変換器４２０と、トランスコンダクタンスＧｍ3を有する第３の電圧電流変換器４３０と、第１の容量性回路４４０と、第２の容量性回路４５０とを備える。本実施例では、トランジスタＭ11−Ｍ14、Ｍ21−Ｍ24、Ｍ31、Ｍ32は、ＭＯＳＦＥＴで構成されているものとする。
FIG. 4 shows an
第１の電圧電流変換器４１０は、電源電圧Ｖ１及びＶ２と、電流源Ｉｂ1と、トランジスタＭ11−Ｍ14とで構成されている。トランスコンダクタンスＧｍ1は、電流源Ｉｂ1の電流値とトランジスタＭ11、Ｍ12のチャネル長及びチャネル幅で決定される。第１の電圧電流変換器４１０では、トランジスタＭ13、Ｍ14から成るカレントミラー回路を用いて、シングルエンド出力としている。
The first voltage-
第２の電圧電流変換器４２０は、電源電圧Ｖ３及びＶ４と、電流源Ｉｂ2と、トランジスタＭ21−Ｍ24とで構成されている。トランスコンダクタンスＧｍ2は、電流源Ｉｂ2の電流値とトランジスタＭ21、Ｍ22のチャネル長及びチャネル幅で決定される。
Second voltage-
第３の電圧電流変換器４３０は、電源電圧Ｖ５及びＶ６と、電流源Ｉｂ3、Ｉｂ3a、Ｉｂ3bとトランジスタＭ31、Ｍ32とで構成されている。電流源Ｉｂ3a、Ｉｂ3bの電流値は、電流源Ｉｂ3の電流値の半分である。トランスコンダクタンスＧｍ3は、電流源Ｉｂ3の電流値とトランジスタＭ31、Ｍ32のチャネル長及びチャネル幅で決定される。
The third voltage /
第１の容量性回路４４０は、容量Ｃ4で構成され、一端は第２の電圧電流変換器４２０および第３の電圧電流変換器４３０に接続され、他端は接地されている。第２の容量性回路４５０は、抵抗Ｒ3a、Ｒ3bと容量Ｃ3とで構成される。抵抗Ｒ3a、Ｒ3bは、第２の電圧電流変換器４２０の同相出力電圧を適切な範囲にするためのコモンフィードバック回路も兼ねている。
The
電源電圧Ｖ１は、電流源Ｉｂ1を介してトランジスタＭ11、Ｍ12のソースに接続されている。トランジスタＭ11のゲートには、入力電圧Ｖｉが入力され、トランジスタＭ12のゲートには、基準電圧Ｖｒｅｆが入力される。トランジスタＭ11、Ｍ12のバックゲートには、電源電圧Ｖ２が接続されている。トランジスタＭ11のドレインは、ダイオード接続されたトランジスタＭ13のドレインに接続され、トランジスタＭ12のドレインは、トランジスタＭ14のドレインに接続されている。トランジスタＭ13、Ｍ14のゲートは、共通接続されている。トランジスタ素子Ｍ13、Ｍ14のソースは、共に接地されている。トランジスタＭ12のドレインとトランジスタＭ14のドレインとの間に設けられた出力端子４１１は、第２の電圧電流変換器４２０のトランジスタＭ21のゲートに接続されている。
The power supply voltage V1 is connected to the sources of the transistors M 11 and M 12 via the current source Ib 1 . The gate of the transistor M 11 is the input voltage Vi is input to the gate of the transistor M 12 is the reference voltage Vref is input. A power supply voltage V2 is connected to the back gates of the transistors M 11 and M 12 . The drain of the transistor M 11 is connected to the drain of the transistor M 13 which is diode-connected, the drain of the transistor M 12 is connected to the drain of the transistor M 14. The gates of the transistors M 13 and M 14 are commonly connected. The sources of the transistor elements M 13 and M 14 are both grounded. An
電源電圧Ｖ３は、電流源Ｉｂ2を介してトランジスタＭ21、Ｍ22のソースに接続されている。トランジスタＭ21のゲートには、出力端子４１１が接続され、その電圧はＶｏ（これは図３のＶｏと同じものである）である。トランジスタＭ22のゲートには、後述する第３の電圧電流変換器４３０の出力端子４３１が接続されている。トランジスタＭ21、Ｍ22のバックゲートには、電源電圧Ｖ４が接続されている。トランジスタＭ21のドレインは、トランジスタＭ23のドレインに接続され、トランジスタＭ22のドレインは、トランジスタＭ24のドレインに接続されている。トランジスタＭ23、Ｍ24のゲートは、共通接続されている。トランジスタＭ23、Ｍ24のソースは、共に接地されている。
Supply voltage V3 is coupled to the source of transistor M 21, M 22 via a current source Ib 2. The gate of the transistor M 21 is
トランジスタＭ21のドレインとトランジスタＭ23のドレインとの間のラインと、トランジスタＭ22のドレインとトランジスタ素子Ｍ24のドレインとの間のラインとの間には、第２の容量性回路４５０が接続される。すなわち、上記の２つのラインの間には、容量Ｃ3で構成される直列回路と、抵抗Ｒ2a、Ｒ2bで構成される直列回路とが接続されている。抵抗Ｒ2a及びＲ2bの接続点は、トランジスタＭ23、Ｍ24のゲートに接続されている。
A
トランジスタＭ21のドレインとトランジスタＭ23のドレインとの間に設けられた出力端子４２１は、第３の電圧電流変換器４３０のトランジスタＭ31のゲートに接続されている。また、トランジスタＭ22のドレインとトランジスタＭ24のドレインとの間に設けられた出力端子４２２は、第３の電圧電流変換器４３０のトランジスタＭ32のゲートに接続されている。
An
電源電圧Ｖ５は、電流源Ｉｂ3を介してトランジスタＭ31、Ｍ32のソースに接続されている。トランジスタＭ31のゲートは、出力端子４２１が接続され、トランジスタＭ32のゲートは、出力端子４２２が接続されている。トランジスタＭ31、Ｍ32のバックゲートには、電源電圧Ｖ６が接続されている。トランジスタＭ31、のドレインは、出力端子４３１と電流源Ｉｂ3aとを介して接地され、トランジスタＭ32のドレインは、出力端子４３２と電流源Ｉｂ3bとを介して接地されている。
Supply voltage V5 is connected to the source of transistor M 31, M 32 via a current source Ib 3. The
トランジスタＭ31のドレインと電流源Ｉｂ3aとの間に設けられた出力端子４３１は、第２の電圧電流変換器４２０のトランジスタＭ22のゲート及び第１の容量性回路４４０に接続されている。また、トランジスタＭ22のドレインと電流源Ｉｂ3bとの間に設けられた出力端子４３２は、第２の電圧電流変換器４２０のトランジスタＭ21のゲートに接続されている。
An
なお、本実施例で示した第１の電圧電流変換器４１０、第２の電圧電流変換器４３０、及び第３の電圧電流変換器４３０は一例に過ぎず、この構成に限定されるものではない。
In addition, the 1st voltage
なお、電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６については、Ｖ１＝Ｖ２＝Ｖ３＝Ｖ４＝Ｖ５＝Ｖ６であってもよい。 The power supply voltages V1, V2, V3, V4, V5, and V6 may be V1 = V2 = V3 = V4 = V5 = V6.
１００ ＤＣ−ＤＣコンバータ
１１０、２００、３００、４００ 誤差増幅器
１１１ オペアンプ
１２０ デューティー制御部
１２１ 三角波発生器
１２２ ＰＷＭ比較器
１２３ パワースイッチ
１３０ ＬＣフィルタ
２１０ 電圧電流変換器
３１０、４１０ 第１の電圧電流変換器
３２０ 位相補償回路
３３０、４４０ 第１の容量性回路
３４０、４２０ 第２の電圧電流変換器
３５０、４５０ 第２の容量性回路
３６０、４３０ 第３の電圧電流変換器
Ｒｄ 分圧抵抗
Ｒｄ1、Ｒｄ2 抵抗
Ｒ1、Ｃ1、Ｃ2 位相補償素子
Ｒ2 抵抗
Ｃ3、Ｃ4 容量
Ｃ 平滑化コンデンサ
Ｌ インダクタ
Ｍ11−Ｍ14、Ｍ21−Ｍ24、Ｍ31、Ｍ32 トランジスタ
Ｉｂ1、Ｉｂ2、Ｉｂ3、Ｉｂ3a、Ｉｂ3b 電流源
Ｖｉｎ、Ｖ１−Ｖ６ 電源電圧
100 DC-
Claims (3)
前記位相補償回路は、誘導性回路と、容量を有する第１の容量性回路とを直列接続した構成であり、前記誘導性回路は、
＋側入力端子と−側入力端子との電位差に応じた出力電流を出力する第２の電圧電流変換器と、
容量及び抵抗で構成され、前記第２の電圧電流変換器の＋側出力端子と−側出力端子との間に接続された第２の容量性回路と、
前記第２の電圧電流変換器に接続され、前記第２の容量性回路の両端に発生する電圧を入力し、該電圧に応じた電流を出力端子及び前記第１の容量性回路に供給する第３の電圧電流変換器と
を含むことを特徴とする誤差増幅器。 An error amplifier comprising: a first voltage-current converter that outputs an output current corresponding to an error voltage between an input voltage and a reference voltage; and a phase compensation circuit connected to the first voltage-current converter,
The phase compensation circuit has a configuration in which an inductive circuit and a first capacitive circuit having a capacitor are connected in series, and the inductive circuit is
A second voltage-current converter that outputs an output current corresponding to a potential difference between the + side input terminal and the − side input terminal;
A second capacitive circuit composed of a capacitor and a resistor and connected between the + side output terminal and the-side output terminal of the second voltage-current converter;
The second voltage-current converter is connected to the second voltage-current converter, and a voltage generated at both ends of the second capacitive circuit is input, and a current corresponding to the voltage is supplied to the output terminal and the first capacitive circuit. 3. An error amplifier comprising: 3 voltage-current converters.
前記第１の容量性回路の一方の端子が前記第２の電圧電流変換器の他方の入力端子と前記第３の電圧電流変換器の他方の出力端子とに接続され、
前記第１の容量性回路の他方の端子が基準電位に接続されていることを特徴とする請求項１に記載の誤差増幅器。 An output terminal of the first voltage-current converter is connected to one input terminal of the second voltage-current converter and one output terminal of the third voltage-current converter;
One terminal of the first capacitive circuit is connected to the other input terminal of the second voltage-current converter and the other output terminal of the third voltage-current converter;
The error amplifier according to claim 1, wherein the other terminal of the first capacitive circuit is connected to a reference potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011023006A JP5673165B2 (en) | 2011-02-04 | 2011-02-04 | Error amplifier and DC-DC converter using error amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011023006A JP5673165B2 (en) | 2011-02-04 | 2011-02-04 | Error amplifier and DC-DC converter using error amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012165529A JP2012165529A (en) | 2012-08-30 |
| JP5673165B2 true JP5673165B2 (en) | 2015-02-18 |
Family
ID=46844349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011023006A Expired - Fee Related JP5673165B2 (en) | 2011-02-04 | 2011-02-04 | Error amplifier and DC-DC converter using error amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5673165B2 (en) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200605483A (en) * | 2004-03-31 | 2006-02-01 | Matsushita Electric Ind Co Ltd | Inductive load current control circuit and power supply apparatus |
| JP4837352B2 (en) * | 2005-09-28 | 2011-12-14 | 株式会社リコー | Switching regulator and driving method thereof |
| JP2008283249A (en) * | 2007-05-08 | 2008-11-20 | Toshiba Corp | Transconductor |
| JP5277913B2 (en) * | 2008-11-28 | 2013-08-28 | 富士通セミコンダクター株式会社 | DC-DC converter and control circuit for DC-DC converter |
| US8004266B2 (en) * | 2009-05-22 | 2011-08-23 | Linear Technology Corporation | Chopper stabilized bandgap reference circuit and methodology for voltage regulators |
-
2011
- 2011-02-04 JP JP2011023006A patent/JP5673165B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012165529A (en) | 2012-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10594215B2 (en) | Circuits and methods to linearize conversion gain in a DC-DC converter | |
| US10972009B2 (en) | Multi-phase converter and control circuit thereof | |
| US10666272B2 (en) | COT control circuit and associated DC-DC converter | |
| US9154037B2 (en) | Current-mode buck converter and electronic system using the same | |
| US8841895B2 (en) | Electronic device for average current mode DC-DC conversion | |
| US9071125B2 (en) | Switching regulator, control method thereof and power-supply device | |
| US20150061613A1 (en) | Dc-dc converter and method of controlling dc-dc converter | |
| US8502516B2 (en) | Voltage adjustment module and power supply device | |
| JP2006025592A (en) | Constant frequency operation type charge pump dc-dc converter | |
| US9509205B2 (en) | Power converter with negative current capability and low quiescent current consumption | |
| JP6601211B2 (en) | DC-DC converter and load driving semiconductor integrated circuit | |
| WO2010110060A1 (en) | Comparator and dc/dc converter | |
| TWI625923B (en) | Dc-dc converting circuit and multi-phase power controller thereof | |
| JP6886355B2 (en) | Operational amplifier and DC / DC converter using it | |
| WO2011048796A1 (en) | Dc-dc converter | |
| JP4784139B2 (en) | Switching regulator and power supply system | |
| JP2018143065A (en) | Voltage converter | |
| JP5673165B2 (en) | Error amplifier and DC-DC converter using error amplifier | |
| JP2012032940A (en) | Power supply control circuit | |
| US20120187931A1 (en) | Power Supply Control Circuit and Power Supply Circuit | |
| US11699947B2 (en) | DC-DC converters with loop control | |
| WO2019123751A1 (en) | Switching power supply | |
| JP5141289B2 (en) | CMOS differential amplifier circuit and power supply control semiconductor integrated circuit | |
| Thiele et al. | Current-mode LDO with active dropout optimization | |
| JP5864193B2 (en) | Switching power supply circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141120 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141202 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141215 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5673165 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |