JP5660237B2 - Silicon wafer manufacturing method - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 115
- 229910052710 silicon Inorganic materials 0.000 title claims description 114
- 239000010703 silicon Substances 0.000 title claims description 113
- 238000004519 manufacturing process Methods 0.000 title claims description 59
- 238000010438 heat treatment Methods 0.000 claims description 77
- 238000000034 method Methods 0.000 claims description 70
- 239000001301 oxygen Substances 0.000 claims description 45
- 229910052760 oxygen Inorganic materials 0.000 claims description 45
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 44
- 239000013078 crystal Substances 0.000 claims description 41
- 230000007547 defect Effects 0.000 claims description 38
- 239000012298 atmosphere Substances 0.000 claims description 30
- 238000001556 precipitation Methods 0.000 claims description 30
- 238000001816 cooling Methods 0.000 claims description 27
- 238000012545 processing Methods 0.000 claims description 26
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 24
- 239000002244 precipitate Substances 0.000 claims description 24
- 239000007789 gas Substances 0.000 claims description 20
- 238000002844 melting Methods 0.000 claims description 14
- 238000004090 dissolution Methods 0.000 claims description 12
- 230000008018 melting Effects 0.000 claims description 12
- 229910052757 nitrogen Inorganic materials 0.000 claims description 12
- 230000001590 oxidative effect Effects 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000000206 photolithography Methods 0.000 claims description 7
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 5
- 229910001882 dioxygen Inorganic materials 0.000 claims description 5
- 239000011148 porous material Substances 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 147
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 39
- 239000001257 hydrogen Substances 0.000 description 23
- 229910052739 hydrogen Inorganic materials 0.000 description 23
- 239000000126 substance Substances 0.000 description 18
- 230000035882 stress Effects 0.000 description 16
- 239000012535 impurity Substances 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 11
- 238000011282 treatment Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 9
- 230000007423 decrease Effects 0.000 description 6
- 238000002360 preparation method Methods 0.000 description 6
- 239000010453 quartz Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 238000004854 X-ray topography Methods 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000005247 gettering Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- 230000008646 thermal stress Effects 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000007730 finishing process Methods 0.000 description 3
- 229910002804 graphite Inorganic materials 0.000 description 3
- 239000010439 graphite Substances 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000155 melt Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- -1 H 2 O Chemical compound 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000005034 decoration Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 150000001732 carboxylic acid derivatives Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- KRVSOGSZCMJSLX-UHFFFAOYSA-L chromic acid Substances O[Cr](O)(=O)=O KRVSOGSZCMJSLX-UHFFFAOYSA-L 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 229910000365 copper sulfate Inorganic materials 0.000 description 1
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000004880 explosion Methods 0.000 description 1
- AWJWCTOOIBYHON-UHFFFAOYSA-N furo[3,4-b]pyrazine-5,7-dione Chemical compound C1=CN=C2C(=O)OC(=O)C2=N1 AWJWCTOOIBYHON-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 150000002430 hydrocarbons Chemical group 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000002356 laser light scattering Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 150000002926 oxygen Chemical class 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
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Description
本発明は、シリコンウェーハの製造方法に係り、特に、高い内部応力が発生する熱処理に供されるシリコンウェーハの反り等変形発生防止に用いて好適な技術に関する。 The present invention relates to a method for manufacturing a silicon wafer, and more particularly, to a technique suitable for use in preventing deformation such as warpage of a silicon wafer subjected to heat treatment in which high internal stress is generated.
デバイスプロセスでの熱プロセスは低温処理、高温処理が多数用いられるため、エピタキシャルウェーハを用いた場合でも基板ウェーハに酸素析出形成が起こる。従来、この酸素析出物はプロセス中に起こる可能性がある金属不純物捕獲(ゲッタリング)に有効であり、酸素析出物形成は望まれていた。 As the thermal process in the device process, a large number of low-temperature processes and high-temperature processes are used. Therefore, even when an epitaxial wafer is used, oxygen precipitates are formed on the substrate wafer. Conventionally, this oxygen precipitate is effective in capturing metal impurities (gettering) that may occur during the process, and the formation of oxygen precipitate has been desired.
ところが、最近のデバイス製造プロセスでは急速昇降温工程が多数用いられてきており、デバイスプロセス中の熱処理における応力負荷が増大している。特に、デバイスの高集積化によりこのような急速昇降温工程がよりいっそう短時間化、最高温度も高温化する傾向にある。４５ｎｍノード（ｈｐ６５）からはＦＬＡ（flash lamp annealing）、ＬＳＡ（Laser Spike Anneal ）、ＬＴＰ（laser thermal process ）、Ｓｐｉｋｅ−ＲＴＡ（Rapid Thermal Annealing ）と呼ばれるアニール工程が用いられる場合がある。 However, in recent device manufacturing processes, many rapid heating / cooling steps have been used, and the stress load in heat treatment during the device process is increasing. In particular, due to the high integration of devices, such a rapid temperature raising / lowering process tends to be further shortened and the maximum temperature tends to be increased. An annealing process called FLA (flash lamp annealing), LSA (Laser Spike Anneal), LTP (laser thermal process), or Spike-RTA (Rapid Thermal Annealing) may be used from the 45 nm node (hp65).
このうち、ＦＬＡ熱処理ではウェーハを４００℃〜６００℃の初期温度に昇温しておき、Ｘｅランプ等の短波長の光を用いてウェーハ全面に光照射し、ウェーハ極表層のみを１１００℃以上シリコンの融点付近まで急速加熱・急冷する。また、熱処理時間はμ（マイクロ）秒からミリ秒の単位（オーダー）である。
ＦＬＡ処理に関する技術が以下の文献に開示されている。
Of these, in FLA heat treatment, the wafer is heated to an initial temperature of 400 ° C. to 600 ° C., and the entire surface of the wafer is irradiated with light having a short wavelength such as an Xe lamp, so that only the wafer surface layer is silicon at 1100 ° C. or more. Rapid heating and cooling to near the melting point. The heat treatment time is in units (order) from μ (micro) seconds to milliseconds.
Techniques relating to FLA processing are disclosed in the following documents.
これらのような熱処理ではウェーハ表面と裏面に数１００℃の温度差が生じ、以前からおこなわれてきたＲＴＡに比べて非常に高い応力が負荷されることがある。具体的には、２０ＭＰａをこえるような熱応力が部分的に発生する可能性がある。 In such a heat treatment, a temperature difference of several hundred degrees Celsius occurs between the front surface and the back surface of the wafer, and an extremely high stress may be applied as compared with RTA that has been performed previously. Specifically, there is a possibility that a thermal stress exceeding 20 MPa is partially generated.
しかし、これらのような急速昇降温工程では、酸素析出物が形成した場合、形成した析出物はサイズのばらつきが生じて、サイズの大きな析出物から転位（Slip）を発生し、ウェーハを局所的に反らすという問題が生じることがある。反りを起こすと、デバイスプロセスにおいて露光時に下地パターンとの重ね合わせズレが起こるため、デバイス歩留まりを低下させることになる。また、このように局所的に反りを起こしたウェーハの形状を元に戻すことは不可能である。 However, in such a rapid temperature increase / decrease process, when oxygen precipitates are formed, the formed precipitates vary in size, and dislocations (Slip) are generated from the large-sized precipitates, and the wafer is localized. The problem of warping may occur. When warping occurs, the device process causes a misalignment with the underlying pattern during exposure, which lowers the device yield. Further, it is impossible to restore the shape of the wafer that has locally warped in this way.
一方、デバイスプロセスにおいてボート傷・搬送傷を完全に抑制することは不可能である。上述したようなウェーハ変形を生じさせる転位（Slip）はこのボート傷・搬送傷からも発生する。このようなスリップ伸展は、ウェーハの酸素濃度・ボロン濃度が高い方が抑制することが知られている。
しかし、酸素濃度の増大、ボロン濃度の増大は、同時に、上記酸素析出形成を促進する効果がある。したがって、酸素析出形成によるウェーハ変形・反りの発生を抑制しつつ、同時に、プロセス起因のSlip発生を抑制させることは困難であった。
On the other hand, it is impossible to completely suppress boat damage and conveyance damage in the device process. Dislocations (Slip) that cause wafer deformation as described above also occur from this boat flaw and transport flaw. It is known that such slip extension is suppressed when the oxygen concentration / boron concentration of the wafer is higher.
However, an increase in oxygen concentration and an increase in boron concentration have the effect of promoting the formation of oxygen precipitates at the same time. Therefore, it has been difficult to suppress the generation of slip caused by the process while suppressing the occurrence of wafer deformation and warpage due to the formation of oxygen precipitates.
さらには、プロセス中で析出形成が進むことで、酸素が消費され、格子間酸素が減少する。この場合、発生した転位の伸展がさらに抑制できないことになり、ウェーハ強度がさらに低下することが考えられる。しかも、特許文献２の００４２段に記載されるように、不純物の拡散を抑制するためなどの理由により、ＦＬＡより後の工程においては７００℃以上の熱処理を行なわないなど、デバイス製造工程においては処理条件における制約が多いため、デバイス製造前のシリコンウェーハにおいてこのような問題を解決したいという要求があった。
Furthermore, as precipitation formation proceeds in the process, oxygen is consumed and interstitial oxygen is reduced. In this case, extension of the generated dislocations cannot be further suppressed, and it is considered that the wafer strength further decreases. In addition, as described in the 0042th stage of
本発明は、上記の事情に鑑みてなされたもので、デバイスプロセスにおける局所的なウェーハ変形を防止するため、ウェーハ外周部でデバイスプロセス中で析出形成が起こらず、Slip耐性の優れたシリコンウェーハとその製造方法とを提供することを目的とする。 The present invention has been made in view of the above circumstances, and in order to prevent local wafer deformation in the device process, no precipitation formation occurs in the device process at the outer periphery of the wafer, and a silicon wafer having excellent slip resistance and It is an object of the present invention to provide a manufacturing method thereof.
発明者らは、ＦＬＡ，Ｓｐｉｋｅ−ＲＴＡなど急速昇降温工程においては、処理温度（ピーク温度）が高く、極めて短時間の間に昇温・降温がおこなわれるため、ウェーハにかかる応力が大きくなり、酸素析出の際に伸展するスリップによりウェーハに反り等の変形が発生するので、これに耐え得るウェーハを提供する手段を探求した。まず、従来のような条件の厳しくない熱処理時において、ウェーハ変形防止の手段として採用してきたウェーハ中の酸素析出物によるスリップ伸長防止は、上記の熱処理における温度条件が過酷で厳しすぎるため、逆に酸素析出からのスリップ伸展がウェーハ変形の原因となるため、無効であることがわかった。また、ＦＬＡ，Ｓｐｉｋｅ−ＲＴＡにおいては、熱処理に供されるウェーハ種類の違いによりウェーハ中における応力（stress）の発生状態が異なるため、これらのウェーハ種類に対応した変形防止対策が必要であることがわかった。 The inventors have high processing temperature (peak temperature) in the rapid temperature rising / falling process such as FLA, Spike-RTA, etc., and the temperature rise / fall is performed in a very short time, so the stress applied to the wafer increases, Since a deformation such as a warp occurs in the wafer due to a slip that is extended during oxygen precipitation, a means for providing a wafer that can withstand this deformation was sought. First, during heat treatment that is not strict as in the conventional conditions, slip elongation prevention due to oxygen precipitates in the wafer that has been adopted as a means for preventing wafer deformation is conversely because the temperature conditions in the above heat treatment are too severe and strict. It was found that slip extension from oxygen precipitation is ineffective because it causes wafer deformation. Further, in FLA and Spike-RTA, since the state of stress generation in the wafer differs depending on the type of wafer subjected to heat treatment, it is necessary to take a deformation prevention measure corresponding to these wafer types. all right.
具体的には、大きなストレスを発生するデバイス工程に供する前に、ウェーハ内部の酸素析出を抑制するように、インゴット引き上げ時における酸素濃度の設定と、引き上げ時に添加するドーパント濃度の設定と、析出核を溶解するＲＴＡ処理の条件を設定する。その結果、後述する実施例のように、これらの条件を適切に設定することにより、急速昇降温工程によってウェーハに発生する変形の原因となるスリップ抑制状態と、同時に急速昇降温工程以外の処理で問題となるボート傷・搬送傷から発生するスリップ伸展をも防止可能とする状態を実現できることを見出した。 Specifically, before being subjected to a device process that generates a large stress, in order to suppress oxygen precipitation inside the wafer, setting of the oxygen concentration at the time of pulling up the ingot, setting of the dopant concentration added at the time of pulling, and precipitation nuclei RTA treatment conditions for dissolving As a result, by appropriately setting these conditions as in the examples described later, the slip suppression state that causes deformation in the wafer by the rapid temperature raising and lowering process and simultaneously processing other than the rapid temperature raising and lowering process. It has been found that it is possible to realize a state in which slip extension caused by a boat flaw or a conveyance flaw which is a problem can be prevented.
本発明のシリコンウェーハの製造方法は、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件により、熱処理時にウェーハ内部で発生する内部応力が２０ＭＰａを超える様な条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ−ｉｎ欠陥が存在しない無欠陥領域として育成し初期酸素濃度Ｏｉが、１２．０×１０１７〜２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）となるように設定する引き上げ工程と、スライスされたウェーハを鏡面加工する鏡面処理工程と、該鏡面処理工程の前後において、窒素を含まない非酸化性ガス雰囲気として、処理温度９５０℃〜１２００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度を空孔が凍結しない１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより、
１０００℃，１６ｈｒの熱処理をおこなった場合におけるウェーハ内部での酸素析出物密度を、半導体デバイスの製造プロセスでのフォトリソ工程において析出物から発生したスリップ転位によって生じるウェーハの変形による最大ずれ量を許容基準値である１０ｎｍを超えない５×１０４個／ｃｍ２以下とすることにより上記課題を解決した。
本発明において、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ−ｉｎ欠陥が存在しない無欠陥領域およびＯＳＦ領域を含んで育成する引き上げ工程と、スライスされたウェーハを鏡面加工する鏡面処理工程と、該鏡面処理工程の前後において、窒素を含まない非酸化性ガス雰囲気として、処理温度１２２５℃〜１３５０℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより上記課題を解決した。
本発明は、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とすることができる。
また、本発明のシリコンウェーハの製造方法は、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７〜２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）となるように設定されることがある。
また、本発明のシリコンウェーハにおいては、上記のいずれか記載のシリコンウェーハの製造方法により製造されたことができる。
The method for producing a silicon wafer of the present invention is such that the internal stress generated inside the wafer during heat treatment exceeds 20 MPa under the conditions that the maximum temperature is 1050 ° C. or more and below the melting point of silicon and the heating / cooling rate is 150 ° C./sec or more. A method for manufacturing a silicon wafer used in a semiconductor device manufacturing process having a heat treatment step,
A silicon single crystal is grown by a Czochralski method so that the straight body portion of the silicon single crystal is a defect-free region in which no grown-in defect exists, and an initial oxygen concentration Oi is 12.0 × 10 17 to 20 × 10 17 atoms / cm 3. (Old-ASTM), a pulling step that is set to be (Old-ASTM), a mirror surface processing step that mirror-processes the sliced wafer, and a non-oxidizing gas atmosphere that does not contain nitrogen before and after the mirror surface processing step. A precipitation melting heat treatment step in which the temperature range is from 10 ° C. to 1200 ° C., the holding time range is from 5 sec to 1 min, and the cooling rate is from 10 ° C./sec to 0.1 ° C./sec in which the pores are not frozen.
Acceptable standard for oxygen precipitate density inside wafer when heat treatment at 1000 ° C for 16 hours is performed, and maximum deviation due to wafer deformation caused by slip dislocation generated from precipitate in photolithography process in semiconductor device manufacturing process The said subject was solved by setting it as 5 * 10 < 4 > piece / cm < 2 > or less which does not exceed 10 nm which is a value.
In the present invention, there is provided a method for producing a silicon wafer for use in a semiconductor device production process having a heat treatment step in which the maximum temperature is 1050 ° C. or more and below the melting point of silicon and the heating / cooling rate is 150 ° C./sec or more. ,
A pulling process for growing a silicon single crystal by a Czochralski method to include a defect-free area and an OSF area in which a grown-in defect does not exist, and a mirror-finishing process for mirror-treating a sliced wafer; Before and after the mirror treatment step, a non-oxidizing gas atmosphere containing no nitrogen is used as a treatment temperature range of 1225 ° C. to 1350 ° C., a holding time range of 5 sec to 1 min, and a temperature drop rate of 10 ° C./sec to 0.1 ° C. / The above-mentioned problems have been solved by having a precipitation dissolution heat treatment step in the range of sec.
In the present invention, in the precipitation dissolution heat treatment step, the treatment atmosphere can be a mixed atmosphere of non-oxidizing gas not containing nitrogen and 3% or more oxygen gas.
In the method for producing a silicon wafer of the present invention, the initial oxygen concentration Oi is set to be 12.0 × 10 17 to 20 × 10 17 atoms / cm 3 (Old-ASTM) in the pulling process. Sometimes.
In addition, the silicon wafer of the present invention can be manufactured by any one of the above-described silicon wafer manufacturing methods.
本発明のシリコンウェーハの製造方法は、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ−ｉｎ欠陥が存在しない無欠陥領域として育成する引き上げ工程と、スライスされたウェーハを鏡面加工する鏡面処理工程と、該鏡面処理工程の前後において、窒素を含まない非酸化性ガス雰囲気として、処理温度９５０℃〜１２００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより、Ｇｒｏｗｎ−ｉｎ欠陥フリーとして、さらに、析出溶解熱処理工程によって、変形原因となる酸素析出核を溶解することにより、従来のＲＴＡ処理に比べて条件が厳しく、最高温度が１０５０℃〜シリコン融点の範囲、昇降温レートが１５０℃／ｓｅｃ〜１００００℃／ｓｅｃ、５００℃／ｓｅｃ〜３０００℃／ｓｅｃ、１０００℃〜２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセス急速昇降温熱処理に供した場合でも、変形が防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができる。
The silicon wafer manufacturing method of the present invention is a silicon wafer used for a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature is 1050 ° C. or more and below the melting point of silicon and the heating / cooling rate is 150 ° C./sec or more. A manufacturing method of
A pulling step for growing a silicon single crystal straight body portion as a defect-free region in which no grown-in defects exist by a Czochralski method, a mirror surface processing step for mirror processing of a sliced wafer, and the mirror surface processing step Before and after, the non-oxidizing gas atmosphere containing no nitrogen is set to a processing temperature range of 950 ° C. to 1200 ° C., a holding time range of 5 sec to 1 min, and a cooling rate of 10 ° C./sec to 0.1 ° C./sec. By having a precipitation-melting heat treatment step, the growth-in defect free, and further, by dissolving the oxygen precipitation nuclei that cause deformation by the precipitation-melting heat treatment step, the conditions are stricter than the conventional RTA treatment, The maximum temperature is in the range of 1050 ° C. to the melting point of silicon, and the heating / cooling rate is 150 ° C./sec to 10,000 ° C./se. When the device is subjected to rapid heating and cooling heat treatment in a device manufacturing process that is extremely severe such as 500 ° C / sec to 3000 ° C / sec, 1000 ° C to 2000 ° C / sec, and the maximum stress generated in a silicon wafer exceeds 20 MPa. However, it is possible to provide a silicon wafer that can prevent deformation, and at the same time, can prevent slip extension caused by boat damage or conveyance damage that causes a reduction in wafer strength.
急速昇降温工程の一例として、４５ｎｍノード（ｈｐ６５）で、ＭＯＳ ＦＥＴのアニール工程があり、ここでは、従前のＲＴＡに比べて、より高温、短時間なアニールがおこなわれる。これは、図３に示すように、符号Ｍｏｓで示すＭＯＳ ＦＥＴのソースＭｓ、ドレインＭｄに隣接し基板表面からの深さ（接合深さ）Ｘｉが２０ｎｍ程度と浅い不純物拡散領域である極浅接合Ｍｅｘにおいて、図４に示すような箱形の不純物プロファイル、つまり、極浅接合Ｍｅｘ領域内における不純物濃度の均一性と境界での急峻な変化状態の実現が必要だからである。このように、高い加熱温度により打ち込んだ不純物を充分に活性化して抵抗を下げ、同時に、短い加熱時間により不純物の不必要な拡散を抑えるとともに活性化した不純物の失活（deactination）を避けるためである。 As an example of the rapid temperature raising / lowering process, there is an annealing process of a MOS FET at a 45 nm node (hp65). Here, annealing is performed at a higher temperature and in a shorter time than conventional RTA. As shown in FIG. 3, this is an ultra-shallow junction which is a shallow impurity diffusion region having a depth (junction depth) Xi of about 20 nm adjacent to the source Ms and drain Md of the MOS FET indicated by the symbol Mos. This is because, in Mex, it is necessary to realize a box-shaped impurity profile as shown in FIG. 4, that is, a uniform impurity concentration in the ultra-shallow junction Mex region and a steep change state at the boundary. In this way, the impurities implanted by the high heating temperature are fully activated to lower the resistance, and at the same time, the unnecessary diffusion of the impurities is suppressed by the short heating time and the deactivation of the activated impurities is avoided. is there.
このように、４５ｎｍノード（ｈｐ６５）で要求される２０ｎｍを下回る接合深さＸｉを実現するために、ウェーハを４００℃〜６００℃以下の初期温度に昇温しておき、Ｘｅフラッシュランプ等の短波長の光を用いてウェーハ全面に光照射しミリ秒単位の熱処理時間でウェーハ極表層のみを９００℃〜１３５０℃程度まで急速加熱・急冷するＦＬＡや、ウェーハをホットプレート上で４００℃〜６００℃の初期温度に昇温しておき、連続発振レーザを照射してウェーハをスポット走査することで、μ秒からミリ秒熱処理時間となるように１１００℃以上シリコンの融点付近まで急速加熱・急冷するＬＳＡなどがおこなわれる。
ＦＬＡ、ＬＳＡにおいては、ｈａｌｏの不純物濃度分布特性維持、接合リークの低減、ゲート・リークの抑制、ソース・ドレインの寄生抵抗の低減、ゲートの空乏化も抑制を実現可能な処理条件が選択される。
As described above, in order to realize the junction depth Xi lower than 20 nm required for the 45 nm node (hp65), the wafer is heated to an initial temperature of 400 ° C. to 600 ° C. or less, and a short such as Xe flash lamp is used. FLA that irradiates the entire surface of the wafer with light of a wavelength and heats and cools only the wafer surface layer to about 900 ° C. to 1350 ° C. with a heat treatment time in milliseconds, or 400 ° C. to 600 ° C. on the hot plate. LSA is heated to 1100 ° C. or higher and rapidly cooled to near the melting point of silicon so that the heat treatment time is from microseconds to millisecond by irradiating a continuous wave laser and spot scanning the wafer. Etc. are performed.
For FLA and LSA, processing conditions are selected that can maintain halo impurity concentration distribution characteristics, reduce junction leakage, suppress gate leakage, reduce source / drain parasitic resistance, and suppress gate depletion. .
上記のような条件とされたＦＬＡなどにおいては、熱処理時にウェーハで発生する内部応力が５０〜１５０ＭＰａというレベルに達することがある。本発明における急速昇降温工程としては、このＦＬＡに限らず、発生する内部応力が２０ＭＰａを超えるような条件の厳しい熱処理を全て対象とする。 In FLA and the like under the above conditions, the internal stress generated in the wafer during heat treatment may reach a level of 50 to 150 MPa. The rapid temperature raising / lowering process in the present invention is not limited to this FLA, but covers all severe heat treatments under conditions where the generated internal stress exceeds 20 MPa.
また、ＦＬＡや、急速昇降温工程としてのＳｐｉｋｅ−ＲＴＡにおいては、温度条件が高く、昇温速度、降温速度が大きいため、上記のように大きな熱応力によりサイズの大きな酸素析出物からスリップ転位が発生する。
この結果、オーバーレイエラー（Overlay Error ）すなわち、デバイス製造における急速昇降温工程前後でおこなわれるフォトリソ工程でパターンの重ね合わせがずれてしまうという事態が生じる。
In addition, in FLA and Spike-RTA as a rapid temperature raising / lowering process, the temperature conditions are high, and the rate of temperature rise and temperature drop is large. Therefore, slip dislocation is caused from large-sized oxygen precipitates due to a large thermal stress as described above. Occur.
As a result, an overlay error (Overlay Error), that is, a situation in which the pattern overlay is shifted in the photolithography process performed before and after the rapid heating / cooling process in the device manufacturing, occurs.
一例として、ＩＣ、ＬＳＩ等の製造に見られるようにシリコンウェーハにパターンを露光する場合は、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定し、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定し、ワークステージ２２を上昇させウェーハ（薄板状ワーク）２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
As an example, when a pattern is exposed on a silicon wafer as seen in the manufacture of ICs, LSIs, etc., the
図６においては、ウェーハ上で急速昇降温工程の前工程で形成したパターンに対して、急速昇降温工程の後工程で形成しようとするパターンを重ね合わせた際に発生した水平方向の変化量をウェーハ各点における矢印の長さで示している。露光時にはウェーハがステージ上に真空吸着されるが、この吸着されるウェーハに反り等の変形があると、吸着時に反りなどの変形が矯正された状態でステージにウェーハが固定されるため、ウェーハの矯正された変形分だけ前工程でウェーハ上に形成されたパターンが変形（水平移動）し、本来あるべき位置からずれてしまいオーバーレイエラーが生じると考えられる。 In FIG. 6, the amount of change in the horizontal direction generated when a pattern to be formed in the subsequent process of the rapid heating / cooling process is superimposed on the pattern formed in the previous process of the rapid heating / cooling process on the wafer. The length of the arrow at each point on the wafer is shown. During exposure, the wafer is vacuum-sucked on the stage. If there is deformation such as warping, the wafer is fixed to the stage with the deformation such as warping corrected during suction. It is considered that the pattern formed on the wafer in the previous process is deformed (horizontal movement) by the corrected deformation and is shifted from the original position to cause an overlay error.
このウェーハの反りなどの変形は、サイズの大きな析出物から発生したスリップ転位によって生じると考えられる。反りなどの変形により、一定以上の変形が生じた場合には、この変形は矯正できないことから、当該ウェーハは排棄されることになり、デバイス収率が著しく低下するとともに、全体としてのデバイス製造コストが大幅に増大してしまう。 It is considered that deformation such as warpage of the wafer is caused by slip dislocations generated from precipitates having a large size. If deformation above a certain level occurs due to deformation such as warping, the deformation cannot be corrected, and the wafer will be discarded, resulting in a significant decrease in device yield and overall device manufacturing. Cost will increase significantly.
本願発明者らの知見として、このようなオーバーレイエラーは、発生するＢＭＤ（酸素析出物）の密度によってほぼ予測でき、図７に示すように、発生するＢＭＤ密度が５×１０４ 個／ｃｍ２ を超える程度で急激に変形が発生し、最大ずれ量が許容基準値である１０ｎｍを超えてしまう。図に示す最大ずれ量の増大は、スリップ発生量の増大に起因していると考えられる。 As the inventors' knowledge, such an overlay error can be almost predicted by the density of the generated BMD (oxygen precipitate), and as shown in FIG. 7, the generated BMD density is 5 × 10 4 pieces / cm 2. Deformation occurs abruptly at a level exceeding 1, and the maximum deviation amount exceeds the allowable reference value of 10 nm. The increase in the maximum deviation amount shown in the figure is considered to be caused by the increase in the slip generation amount.
また、従来、ウェーハには酸素析出物によってゲッタリング能を付与してきたが、現実にゲッタリングが必要となる頻度、すなわち、重金属汚染が発生する頻度は、現状のデバイス製造工程においては極めて低い。これは、ゲッタリングを必要としていたφ２００ｍｍウェーハを主に使用していた製造ラインおよびこのラインが設置された環境における清浄度（異物の存在していない率）に対して、現在のφ３００ｍｍウェーハのそれ、またはφ４５０ｍｍウェーハのそれが極めて向上しているためである。従って、発生確率の低い汚染への対策であるゲッタリング能付与に比べて、ダイレクトにデバイス収率に影響を及ぼすオーバーレイエラーへの対策として、ＢＭＤを低減することを選択したものである。 Conventionally, a wafer has been provided with gettering ability by oxygen precipitates, but the frequency at which gettering is actually required, that is, the frequency of occurrence of heavy metal contamination, is extremely low in the current device manufacturing process. This is because the cleanliness of the production line that mainly used φ200 mm wafers that required gettering and the environment in which this line was installed (the rate at which foreign matter does not exist) of the current φ300 mm wafers. This is because that of a φ450 mm wafer is extremely improved. Therefore, compared with the provision of gettering capability, which is a measure against contamination with a low probability of occurrence, we chose to reduce BMD as a measure against overlay errors that directly affect the device yield.
また、同時に、ＦＬＡや、急速昇降温工程としてのＳｐｉｋｅ−ＲＴＡにおいては、リング状のサセプタがウェーハのエッジ部分とのみ接触するようにしてウェーハを支持した状態で、熱処理がおこなわれる。このため、＜４，０，０＞方向における反射鉱によるＸ線トポグラフィーで観測した際に、図８に示すような支持されているウェーハエッジ部分にスリップ転位が発生する。 At the same time, in Spike-RTA as the FLA or rapid temperature raising / lowering process, heat treatment is performed in a state where the wafer is supported such that the ring-shaped susceptor is in contact only with the edge portion of the wafer. For this reason, when observed by X-ray topography by reflection ore in the <4, 0, 0> direction, slip dislocation occurs at the supported wafer edge portion as shown in FIG.
このスリップ転位は支持部分付近、すなわち、ウェーハエッジ部分のみで、デバイス部分にかからない周縁部から３ｍｍ程度であれば、デバイス部分そのものに影響がないとは考えられるが、結果的に、このスリップからウェーハの割れが発生するなど、ウェーハ自体の強度が低下し、やはりデバイス収率の低下の原因となる。従来は酸素析出物でのスリップ伸長抑制が可能であったが、スリップ伸長効果のある酸素析出物があると、急速昇降温工程でのウェーハ変形によるオーバーレイエラーが生じてしまうため、この手法以外の対策が好ましい。 This slip dislocation is considered to have no effect on the device portion itself if it is about 3 mm from the periphery of the support portion, that is, the edge portion of the wafer that does not cover the device portion. As a result, the strength of the wafer itself is reduced, which causes a decrease in device yield. In the past, it was possible to suppress slip extension with oxygen precipitates. However, if there are oxygen precipitates with a slip extension effect, overlay errors will occur due to wafer deformation in the rapid heating and cooling process. Countermeasures are preferable.
本願発明者らは、シリコンウェーハの製造工程において、このようなウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策として、チョクラルスキー法により育成される際に設定するべき条件を見出したものである。 The inventors of the present application have found a condition to be set when growing by the Czochralski method as a measure for simultaneously enabling such wafer deformation prevention and slip prevention in the silicon wafer manufacturing process. Is.
本発明のシリコンウェーハにおいては、シリコン単結晶がチョクラルスキー法により育成される際にＧｒｏｗｎ−ｉｎ欠陥フリーなシリコン単結晶を引き上げ可能な引き上げ速度で育成されたものである。
本発明において「Ｇｒｏｗｎ−ｉｎ欠陥フリー」とは、ＣＯＰ欠陥や転位クラスタなどの結晶育成に伴って生る可能性のある全ての欠陥が排除されること、ＯＳＦ領域を排除可能で、Ｐｖ領域、Ｐｉ領域であることを意味する。
The silicon wafer of the present invention is grown at a pulling speed capable of pulling a grown-in defect-free silicon single crystal when the silicon single crystal is grown by the Czochralski method.
In the present invention, “Grown-in defect-free” means that all defects that may occur with crystal growth such as COP defects and dislocation clusters are eliminated, the OSF region can be eliminated, the Pv region, It means a Pi region.
また、本発明で、ＯＳＦ領域とは、乾燥酸素雰囲気で９００℃から１０００℃まで、昇温速度５℃／ｍｉｎで昇温した後、乾燥酸素雰囲気で１０００℃、１時間、その後、ウェット酸素雰囲気で１０００℃から１１５０℃まで昇温速度３℃／ｍｉｎで昇温した後、ウェット酸素雰囲気で１１５０℃、２時間、その後９００℃まで降温する熱処理後に、２μｍのライトエッチングを実施してＯＳＦ領域を顕在化させ、ＯＳＦ密度のウェーハ面内分布を測定した際に、ＯＳＦの密度が１０個／ｃｍ２の領域を意味し、ＯＳＦ領域を排除可能とは、上述したようにＯＳＦ領域を顕在化させ、ＯＳＦ密度のウェーハ面内分布を測定した際に、ＯＳＦの密度が１０個／ｃｍ２の領域が存在しない場合、ＯＳＦ領域が存在しない、すなわち、ＯＳＦ領域が排除可能と判断するものである。 Further, in the present invention, the OSF region means that the temperature is raised from 900 ° C. to 1000 ° C. in a dry oxygen atmosphere at a rate of temperature rise of 5 ° C./min, then in a dry oxygen atmosphere at 1000 ° C. for 1 hour, and then in a wet oxygen atmosphere After heating at 1000 ° C. to 1150 ° C. at a rate of temperature increase of 3 ° C./min, heat treatment is performed at 1150 ° C. for 2 hours in a wet oxygen atmosphere and then to 900 ° C., and then 2 μm light etching is performed to form the OSF region. When the OSF density is measured and the distribution of the OSF density in the wafer surface is measured, the OSF density means a region of 10 pieces / cm 2 , and the OSF region can be excluded means that the OSF region is revealed as described above. When the in-plane distribution of OSF density is measured, if there is no OSF density of 10 / cm 2 , the OSF area does not exist. It is determined that it can be excluded.
なお、Ｐｖ領域、Ｐｉ領域とは、チョクラルスキー法によりシリコン単結晶インゴットを育成し、前記インゴット内での格子間シリコン型点欠陥が支配的に存在する領域をＩ領域とし、空孔型点欠陥が支配的に存在する領域をＶ領域とし、格子間シリコン型点欠陥の凝集体及び空孔型点欠陥の凝集体が存在しない領域をＰ領域とするとき、前記Ｉ領域に隣接しかつ前記Ｐ領域に属し侵入型転位を形成し得る最低の格子間シリコン濃度未満の領域をＰｉ領域とし、前記ＯＳＦ領域に隣接しかつ前記Ｐ領域に属しＣＯＰを形成し得る空孔濃度以下の領域をＰｖ領域とする。 The Pv region and the Pi region are silicon single crystal ingots grown by the Czochralski method, and a region where interstitial silicon type point defects exist predominantly in the ingot is defined as an I region, When a region in which defects exist predominantly is a V region, and a region in which no interstitial silicon type point defect aggregates and no vacancy type point defect aggregates exist is a P region, The region below the lowest interstitial silicon concentration that belongs to the P region and can form interstitial dislocations is defined as the Pi region, and the region that is adjacent to the OSF region and that is below the vacancy concentration that can belong to the P region and form COP is defined as Pv. This is an area.
シリコンウェーハは、ＣＺ法により引き上げ炉内のシリコン融液からインゴットをボロンコフ（Voronkov）の理論に基づいた所定の引上げ速度プロファイルで引上げた後、このインゴットを切出して作製される。一般的に、ＣＺ法により炉内のシリコン融液からシリコン単結晶のインゴットを引上げたときには、シリコン単結晶における欠陥として、点欠陥（point defect）と点欠陥の凝集体（agglomerates：三次元欠陥）が発生する。点欠陥は空孔型点欠陥と格子間シリコン型点欠陥という二つの一般的な形態がある。空孔は一つのシリコン原子がシリコン結晶格子で正常的な位置の一つから離脱したものである。このような空孔に起因する欠陥が空孔型点欠陥である。一方、シリコン結晶の格子点以外の位置（インタースチシャルサイト）に存在するシリコン原子が格子間シリコンである。このような格子間シリコンに起因する欠陥が格子間シリコン点欠陥である。 The silicon wafer is manufactured by pulling up an ingot from a silicon melt in a pulling furnace by a CZ method with a predetermined pulling speed profile based on the Boronkov theory, and then cutting out the ingot. In general, when a silicon single crystal ingot is pulled from the silicon melt in the furnace by the CZ method, point defects and agglomerates (agglomerates: three-dimensional defects) Occurs. There are two general forms of point defects: vacancy-type point defects and interstitial silicon-type point defects. A vacancy is one in which one silicon atom leaves one of its normal positions in the silicon crystal lattice. A defect caused by such a hole is a hole-type point defect. On the other hand, silicon atoms present at positions (interstitial sites) other than the lattice points of the silicon crystal are interstitial silicon. Such defects caused by interstitial silicon are interstitial silicon point defects.
点欠陥は一般的にシリコン融液（溶融シリコン）とインゴット（固状シリコン）の間の接触面で形成される。しかし、インゴットを継続的に引上げることによって接触面であった部分は引上げとともに冷却し始める。冷却の間、空孔又は格子間シリコンは拡散し、空孔の凝集体（vacancy agglomerates）であるＣＯＰ又は格子間シリコンの凝集体（interstitial agglomerates）である転位クラスタが形成される。言い換えれば、凝集体は点欠陥の合併に起因して発生する三次元構造である。空孔型点欠陥の凝集体は前述したＣＯＰの他に、ＬＳＴＤ（Laser Scattering Tomograph Defects）又はＦＰＤ（Flow Pattern Defects）と呼ばれる欠陥を含み、格子間シリコン型点欠陥の凝集体は前述したＬＤと呼ばれる欠陥を含む。ＦＰＤとは、インゴットを切出して作製されたシリコンウェーハを３０分間セコエッチング（Secco etching 、ＨＦ：Ｋ２Ｃｒ２Ｏ７ （０．１５ｍｏｌ／ｌ）＝２：１の混合液によるエッチング）したときに現れる特異なフローパターンを呈する痕跡の源であり、ＬＳＴＤとは、シリコン単結晶内に赤外線を照射したときにシリコンとは異なる屈折率を有し散乱光を発生する源である。 Point defects are generally formed at the contact surface between a silicon melt (molten silicon) and an ingot (solid silicon). However, by continuously pulling up the ingot, the portion that was the contact surface begins to cool as it is pulled up. During cooling, the vacancies or interstitial silicon diffuse to form dislocation clusters that are COP or interstitial agglomerates that are vacancy agglomerates. In other words, the aggregate is a three-dimensional structure generated due to the merge of point defects. The agglomerates of vacancy-type point defects include defects called LSTD (Laser Scattering Tomograph Defects) or FPD (Flow Pattern Defects) in addition to the above-mentioned COP. Contains a defect called. FPD is when a silicon wafer produced by cutting out an ingot is subjected to secco etching (Secco etching, etching with a mixed solution of HF: K 2 Cr 2 O 7 (0.15 mol / l) = 2: 1). LSTD is a source that generates a scattered light having a refractive index different from that of silicon when an infrared ray is irradiated into a silicon single crystal.
ボロンコフの理論は、欠陥の数が少ない高純度インゴットを成長させるために、インゴットの引上げ速度をＶ（ｍｍ／分）、インゴットとシリコン融液の界面近傍のインゴット鉛直方向の温度勾配をＧ（℃／ｍｍ）とするときに、Ｖ／Ｇ（ｍｍ２／分・℃）を制御することである。
このＶ／Ｇの値が高い値から低い値と変化するのに対応して、上述したＶ領域、ＯＳＦ領域、Ｐｖ領域、Ｐｉ領域、Ｉ領域の順となる。
Boronkov's theory is that in order to grow a high purity ingot with a small number of defects, the ingot pulling speed is V (mm / min), and the temperature gradient in the vertical direction of the ingot near the interface between the ingot and the silicon melt is G (° C. / Mm) is to control V / G (mm 2 / min · ° C.).
Corresponding to the change of the V / G value from a high value to a low value, the above-described V region, OSF region, Pv region, Pi region, and I region are arranged in this order.
このような領域の境界となるＶ／Ｇの値は、Ｖ領域とＯＳＦ領域との境界となるしきい値、ＯＳＦ領域とＰｖ領域との境界となるしきい値、Ｐｖ領域とＰｉ領域との境界となるしきい値、Ｐｉ領域とＩ領域との境界となるしきい値の順に減少する。
このＶ／Ｇの値は、引き上げ炉上部におけるホットゾーンの構造等、各実機によって異なるが、ＣＯＰ密度、ＯＳＦ密度、ＢＭＤ密度、ＬＳＴＤ密度又はＦＰＤ、ライトエッチング欠陥密度などを測定することによって、判別可能である。
The value of V / G serving as the boundary between such regions is the threshold that serves as the boundary between the V region and the OSF region, the threshold that serves as the boundary between the OSF region and the Pv region, and the Pv region and Pi region. The threshold value decreases in the order of the threshold value that becomes the boundary and the threshold value that becomes the boundary between the Pi region and the I region.
This V / G value varies depending on the actual machine, such as the structure of the hot zone at the top of the pulling furnace, but is determined by measuring the COP density, OSF density, BMD density, LSTD density or FPD, light etching defect density, etc. Is possible.
また、「ライトエッチング欠陥」とは、Ａｓ-Ｇｒｏｗｎのシリコン単結晶ウェーハを硫酸銅水溶液に浸漬した後自然乾燥し、窒素雰囲気中で９００℃、２０分程度の熱処理を行なうＣｕデコレーションを行ない、その後、試片表層のＣｕシリサイド層を除去するために、ＨＦ／ＨＮＯ３混合溶液中に浸漬して、表層を数十ミクロン程度エッチングして除去し、その後、ウェーハ表面を２μｍライトエッチング（クロム酸エッチング）し、光学顕微鏡を用いて検出される欠陥である。この評価手法によれば、結晶育成時に形成した転位クラスタをＣｕデコレーションすることで顕在化させ、転位クラスタを感度良く検出することができる。即ちライトエッチング欠陥には、転位クラスタが含まれる。
また、本発明において、「ＬＰＤ密度」とは、レーザ光散乱式パーティクルカウンター（ＳＰ１（surfscan SP1）：ＫＬＡ−Ｔｅｎｃｏｒ社製）を用いて検出される０．１μｍサイズ以上の欠陥の密度である。
“Light etching defects” means that an As-Grown silicon single crystal wafer is immersed in an aqueous copper sulfate solution and then air-dried, and then subjected to Cu decoration for about 20 minutes at 900 ° C. in a nitrogen atmosphere. In order to remove the Cu silicide layer on the surface of the specimen, it was immersed in a HF / HNO 3 mixed solution, and the surface layer was etched and removed by several tens of microns, and then the wafer surface was etched by 2 μm light etching (chromic acid etching). And defects detected using an optical microscope. According to this evaluation method, the dislocation clusters formed at the time of crystal growth can be revealed by Cu decoration, and the dislocation clusters can be detected with high sensitivity. That is, the light etching defect includes a dislocation cluster.
In the present invention, the “LPD density” is a density of defects of 0.1 μm size or more detected using a laser light scattering particle counter (SP1 (surfscan SP1): manufactured by KLA-Tencor).
本発明のシリコンウェーハにおいては、シリコン単結晶がチョクラルスキー法により育成される際に、ＣＺ炉内の雰囲気ガス中に水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲となる水素原子含有物質を導入し、シリコン単結晶の引き上げ速度をＧｒｏｗｎ−ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度で育成されたものである。 In the silicon wafer of the present invention, when a silicon single crystal is grown by the Czochralski method, a hydrogen atom-containing substance having a hydrogen gas equivalent partial pressure in the range of 40 Pa to 400 Pa in the atmosphere gas in the CZ furnace. Introduced, the silicon single crystal is pulled up at a speed that allows the growth of a grown-in defect-free silicon single crystal.
ここで、水素含有物質とは、水素原子をその分子中に含む物質であって、シリコン融液中に溶け込んだ際に熱分解されることによって水素ガスを発生させる気体状の物質である。この水素含有物質には水素ガス自体も含まれる。この水素含有物質を不活性ガスに混合してネッキング部形成時の雰囲気中に導入することにより、シリコン融液中の水素濃度を向上させることができる。水素含有物質の具体例としては、水素ガス、Ｈ２Ｏ、ＨＣｌ等の水素原子を含む無機化合物や、シランガス、ＣＨ４、Ｃ２Ｈ２などの炭化水素、アルコール、カルボン酸等の水素原子を含む有機化合物を例示できるが、特に水素ガスを用いることが望ましい。また、ＣＺ炉内の雰囲気ガスとしては、安価なＡｒガスが好ましく、これ以外にもＨｅ、Ｎｅ、Ｋｒ、Ｘｅなどの各種希ガス単体またはこれらの混合ガスを用いることができる。 Here, the hydrogen-containing substance is a substance containing hydrogen atoms in its molecule, and is a gaseous substance that generates hydrogen gas by being thermally decomposed when dissolved in the silicon melt. This hydrogen-containing substance includes hydrogen gas itself. By mixing this hydrogen-containing substance with an inert gas and introducing it into the atmosphere at the time of forming the necking portion, the hydrogen concentration in the silicon melt can be improved. Specific examples of the hydrogen-containing substance include inorganic compounds containing hydrogen atoms such as hydrogen gas, H 2 O, and HCl, hydrocarbon atoms such as silane gas, CH 4 , and C 2 H 2, and hydrogen atoms such as alcohol and carboxylic acid. Examples of the organic compound include, but it is particularly preferable to use hydrogen gas. In addition, as the atmospheric gas in the CZ furnace, inexpensive Ar gas is preferable, and various rare gases such as He, Ne, Kr, and Xe alone or a mixed gas thereof can be used.
また本発明では、水素含有雰囲気中における水素含有物質の濃度を、水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲としている。ここで、水素ガス換算分圧としたのは、水素含有物質が熱分解等して得られる水素原子の量が、水素含有物質に元来含まれる水素原子の数量等によって左右されるためである。例えば、Ｈ２Ｏの１モルには１モル分のＨ２が含まれるが、ＨＣｌの１モルには０．５モル分のＨ２しか含まれない。従って本発明においては、水素ガスが４０〜４００Ｐａの分圧で不活性ガス中に導入されてなる水素含有雰囲気を基準とし、この基準となる雰囲気と同等の雰囲気が得られるように、水素含有物質の濃度を決めることが望ましく、このときの好ましい水素含有物質の圧力を水素ガス換算分圧として規定したものである。 Moreover, in this invention, the density | concentration of the hydrogen containing substance in hydrogen containing atmosphere is made into the range of 40 Pa or more and 400 Pa or less in hydrogen gas conversion partial pressure. Here, the hydrogen gas equivalent partial pressure is because the amount of hydrogen atoms obtained by thermal decomposition of the hydrogen-containing material depends on the number of hydrogen atoms originally contained in the hydrogen-containing material. . For example, 1 mole of H 2 O contains 1 mole of H 2, but 1 mole of HCl contains only 0.5 mole of H 2 . Therefore, in the present invention, the hydrogen-containing substance is used so that an atmosphere equivalent to this reference atmosphere can be obtained on the basis of a hydrogen-containing atmosphere in which hydrogen gas is introduced into the inert gas at a partial pressure of 40 to 400 Pa. It is desirable to determine the concentration of hydrogen, and the preferable pressure of the hydrogen-containing substance at this time is defined as a partial pressure in terms of hydrogen gas.
即ち、本発明においては、水素含有物質がシリコン融液に溶解し高温のシリコン融液中で熱分解して水素原子に変換されると仮定した上で、変換後の雰囲気中の水素ガス換算分圧が４０〜４００Ｐａの範囲になるように水素含有物質の添加量を調整すればよい。 That is, in the present invention, it is assumed that a hydrogen-containing substance is dissolved in a silicon melt and is thermally decomposed in a high-temperature silicon melt to be converted into hydrogen atoms. What is necessary is just to adjust the addition amount of a hydrogen-containing substance so that a pressure may be in the range of 40-400 Pa.
シリコン単結晶ウェーハの製造方法によれば、水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲となる水素原子含有物質を導入することで、Ｇｒｏｗｎ−ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度の許容幅を広げて、引き上げ速度マージンを拡大することを可能とすることができ、これにより結晶径方向全域においてＣＯＰ欠陥および転位クラスタが排除されたＰｖ，Ｐｉ領域からなるウェーハを容易に製造できる。 According to the method for manufacturing a silicon single crystal wafer, the introduction of a hydrogen atom-containing substance having a hydrogen gas equivalent partial pressure in the range of 40 Pa to 400 Pa allows a pull-up rate of the grown-in defect-free silicon single crystal. It is possible to widen the allowable width and increase the pulling speed margin, whereby a wafer composed of Pv and Pi regions in which COP defects and dislocation clusters are eliminated in the entire crystal diameter direction can be easily manufactured.
本発明において、Ｐｖ領域がウェーハ外周部から径方向２０ｍｍ以内の領域に存在せず、それ以外の領域が、Ｐｉ領域からなるように引き上げるためには、例えば、水素を含まない引き上げ雰囲気におけるＶ／Ｇが、０．２２〜０．１５（ｍｍ２）／（℃・ｍｉｎ）の範囲とすることができる。 In the present invention, in order to lift the Pv region so that the Pv region does not exist in the region within 20 mm in the radial direction from the outer peripheral portion of the wafer and the other region is the Pi region, for example, V / G can be in a range of 0.22 to 0.15 (mm 2 ) / (° C. · min).
本発明において、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ−ｉｎ欠陥が存在しない無欠陥領域およびＯＳＦ領域を含んで育成する引き上げ工程と、スライスされたウェーハを鏡面加工する鏡面処理工程と、該鏡面処理工程の前後において、窒素を含まない非酸化性ガス雰囲気として、処理温度１２２５℃〜１３５０℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより、析出溶解熱処理工程において、ＯＳＦを含まない状態に比べて高い温度条件とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
In the present invention, there is provided a method for producing a silicon wafer for use in a semiconductor device production process having a heat treatment step in which the maximum temperature is 1050 ° C. or more and below the melting point of silicon and the heating / cooling rate is 150 ° C./sec or more. ,
A pulling process for growing a silicon single crystal by a Czochralski method to include a defect-free area and an OSF area in which a grown-in defect does not exist, and a mirror-finishing process for mirror-treating a sliced wafer; Before and after the mirror treatment step, a non-oxidizing gas atmosphere containing no nitrogen is used as a treatment temperature range of 1225 ° C. to 1350 ° C., a holding time range of 5 sec to 1 min, and a temperature drop rate of 10 ° C./sec to 0.1 ° C. / By having a precipitation dissolution heat treatment step in the range of sec, it is possible to simultaneously prevent wafer deformation and slip generation by setting the temperature conditions higher in the precipitation dissolution heat treatment step than when no OSF is included. It can be.
本発明は、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とすることにより、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。 According to the present invention, in the precipitation dissolution heat treatment step, by making a mixed atmosphere of non-oxidizing gas not containing nitrogen and 3% or more oxygen gas as a processing atmosphere, wafer deformation can be prevented and slip can be prevented at the same time. can do.
また、本発明のシリコンウェーハの製造方法は、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７〜２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）となるように設定されることにより、引き上げ時の設定で高酸素濃度とされても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。 In the method for producing a silicon wafer of the present invention, the initial oxygen concentration Oi is set to be 12.0 × 10 17 to 20 × 10 17 atoms / cm 3 (Old-ASTM) in the pulling process. As a result, even when the oxygen concentration is set to be high at the time of pulling up, it is possible to simultaneously prevent wafer deformation and slip.
また、のシリコンウェーハにおいては、上記のいずれか記載のシリコンウェーハの製造方法により製造されたことで、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能なウェーハとすることができる。 In addition, in the silicon wafer, since the silicon wafer is manufactured by any one of the above-described silicon wafer manufacturing methods, deformation of the wafer warpage or the like causing the overlay error shown in FIG. Thus, it is possible to obtain a wafer capable of preventing the occurrence of slip dislocation at the supported wafer edge portion at the same time.
なお、ウェーハまたはデバイス生産に係る製造工程においては、ウェーハの反り等の変形とエッジ部分のスリップ転位とは、スリップ長によって判断することができる。具体的には、後述するように、０．５〜２ｍｍを○、２〜５ｍｍを△、５〜１０ｍｍを×としてそれぞれを判別する。 In the manufacturing process related to wafer or device production, the deformation such as the warp of the wafer and the slip dislocation of the edge portion can be determined by the slip length. Specifically, as will be described later, 0.5 to 2 mm is indicated as ◯, 2 to 5 mm as Δ, and 5 to 10 mm as ×, respectively.
本発明によれば、従来のＲＴＡ処理に比べて条件が厳しく、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるようなデバイス製造プロセス急速昇降温熱処理に供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができる。 According to the present invention, the conditions are stricter than those of the conventional RTA treatment, and even when subjected to a device manufacturing process rapid heating / cooling heat treatment in which the maximum stress generated in the silicon wafer exceeds 20 MPa, the oxygen precipitation that causes the reduction is reduced. Thus, it is possible to provide a silicon wafer that can prevent the occurrence of wafer deformation, and at the same time, can prevent slip extension caused by boat flaws and conveyance flaws that cause a reduction in wafer strength.
以下、本発明に係るシリコンウェーハおよびその製造方法の第１実施形態を、図面に基づいて説明する。
図１は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
Hereinafter, a first embodiment of a silicon wafer and a method for manufacturing the same according to the present invention will be described with reference to the drawings.
FIG. 1 is a flowchart showing a silicon wafer and a manufacturing method thereof in the present embodiment.
本実施形態におけるシリコンウェーハの製造方法は、図１に示すように、製造条件設定工程Ｓ０と、引き上げ工程を含むウェーハ準備工程Ｓ１１と、研磨工程Ｓ１２と、析出溶解熱処理工程Ｓ３と、を有し、製造されたシリコンウェーハは、急速昇降温熱処理工程Ｓ５２を有するデバイス製造工程Ｓ５に供されるものとされる。 As shown in FIG. 1, the method for manufacturing a silicon wafer in this embodiment includes a manufacturing condition setting step S0, a wafer preparation step S11 including a pulling step, a polishing step S12, and a precipitation dissolution heat treatment step S3. The manufactured silicon wafer is subjected to a device manufacturing step S5 having a rapid heating / cooling heat treatment step S52.
図１に示す製造条件設定工程Ｓ０は、デバイス製造工程Ｓ５に供されるウェーハの規格や、ウェーハ準備工程Ｓ１におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件、析出溶解熱処理工程Ｓ３を設定するものとされる。特に、ウェーハを供する後工程としての半導体デバイスの製造工程Ｓ５におけるＦＬＡ等の急速昇温冷却熱処理工程Ｓ５２に応じて、ウェーハで発生する応力とこの応力に対応して要求される酸素析出状態を所望の状態に設定するものとされ、析出溶解熱処理工程Ｓ３における処理条件を、デバイス工程Ｓ５において、シリコンウェーハが供される熱処理が、最高温度が１１００℃以上シリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件とされる急速昇温冷却熱処理工程Ｓ５２の前後で、前フォトリソ工程Ｓ５１で形成されたパターンと、後フォトリソ工程Ｓ５３で形成するパターンとにずれが生じオーバーレイエラーとならないように、この急速昇温冷却熱処理工程Ｓ５２において、変形発生とスリップ発生を抑制可能な条件を設定することになる。
この製造条件設定工程Ｓ０においては、ウェーハ準備工程Ｓ１における操業条件として引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度国倍Ｇとの非、Ｖ／Ｇの値、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
The manufacturing condition setting step S0 shown in FIG. 1 includes conditions for pulling a silicon single crystal from a silicon melt by the CZ (Czochralski) method in the wafer standard and the wafer preparation step S1 used in the device manufacturing step S5. The precipitation dissolution heat treatment step S3 is set. In particular, according to the rapid heating / cooling heat treatment step S52 such as FLA in the semiconductor device manufacturing step S5 as a post-process for supplying the wafer, the stress generated in the wafer and the oxygen precipitation state required corresponding to this stress are desired. The processing conditions in the precipitation dissolution heat treatment step S3 are the same as those in the device step S5, and the heat treatment provided with the silicon wafer is performed at a maximum temperature of 1100 ° C. or higher and lower than the melting point of silicon, and the processing time is from 1 μsec. Before and after the rapid heating / cooling heat treatment step S52, which is a condition of up to about 100 milliseconds, the pattern formed in the previous photolithography step S51 and the pattern formed in the subsequent photolithography step S53 are not shifted to cause an overlay error. In this rapid heating / cooling heat treatment step S52, deformation and slip can be suppressed. It will set the conditions.
In this manufacturing condition setting step S0, the non-V / G value of the pulling speed V and temperature country multiple G from the solid-liquid interface, which are parameters to be controlled when pulling up as the operating conditions in the wafer preparation step S1, silicon wafer ( Substrate) oxygen concentration Oi, dopant concentration, etc. are set.
ウェーハ準備工程Ｓ１は、ＣＺ炉により、ＣＺ法で単結晶を引き上げるとともに、引き上げられたシリコンインゴットからスライス加工、および、面取り、研削、洗浄等の表面処理をおこなうとともに、仕上げ処理としての研磨工程Ｓ１２によってシリコンウェーハを準備する工程である。ここで、シリコンウェーハは径寸法φ３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。 In the wafer preparation step S1, the CZ furnace is used to pull up the single crystal by the CZ method, and from the pulled silicon ingot, surface processing such as chamfering, chamfering, grinding, and cleaning is performed, and a polishing step S12 as a finishing process. This is a step of preparing a silicon wafer. Here, a silicon wafer having a diameter of φ300 mm to 450 mm can be applied.
図２は、本発明の実施形態におけるシリコンウェーハの製造方法を実施するのに適したＣＺ炉の縦断面図である。 FIG. 2 is a longitudinal sectional view of a CZ furnace suitable for carrying out the method for producing a silicon wafer in the embodiment of the present invention.
図２に示すＣＺ炉は、チャンバー内の中心部に配置されたルツボ１と、ルツボ１の外側に配置されたヒータ２と、ヒータ２の外側に配置された磁場供給装置９とを備えている。ルツボ１は、内側にシリコン融液３を収容する石英ルツボ１ａを外側の黒鉛ルツボ１ｂで保持する二重構造であり、ペディスタルと呼ばれる支持軸１ｃにより回転および昇降駆動される。
The CZ furnace shown in FIG. 2 includes a crucible 1 disposed in the center of the chamber, a
ルツボ１の上方には、円筒形状の熱遮蔽体７が設けられている。熱遮蔽体７は、黒鉛で外殻を作り、内部に黒鉛フェルトを充填した構造である。熱遮蔽体７の内面は、上端部から下端部にかけて内径が漸減するテーパー面になっている。熱遮蔽体７の上部外面は内面に対応するテーパー面であり、下部外面は、熱遮蔽体７の厚みを下方に向かって漸増させるようにほぼストレート面に形成されている。
そして、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ種結晶Ｔを引き上げることにより、シリコン単結晶６を形成できるようになっている。
A cylindrical heat shield 7 is provided above the crucible 1. The heat shield 7 has a structure in which an outer shell is made of graphite and the inside thereof is filled with graphite felt. The inner surface of the heat shield 7 is a tapered surface whose inner diameter gradually decreases from the upper end to the lower end. The upper outer surface of the heat shield 7 is a tapered surface corresponding to the inner surface, and the lower outer surface is formed in a substantially straight surface so as to gradually increase the thickness of the heat shield 7 downward.
Then, the silicon single crystal 6 can be formed by immersing the seed crystal T attached to the seed chuck 5 in the silicon melt 3 and pulling up the seed crystal T while rotating the crucible 1 and the pulling shaft 4. .
熱遮蔽体７は、ヒータ２およびシリコン融液３面からシリコン単結晶６の側面部への輻射熱を遮断するものであり、育成中のシリコン単結晶６の側面を包囲するとともに、シリコン融液３面を包囲するものである。熱遮蔽体７の仕様例を挙げると次のとおりである。
半径方向の幅Ｗは例えば５０ｍｍ、逆円錐台面である内面の垂直方向に対する傾きθは例えば２１°、熱遮蔽体７の下端の融液面からの高さＨ１は例えば６０ｍｍとする。
また、磁場供給装置９から供給される磁場は、水平磁場やカスプ磁場など採用することができ、例えば水平磁場の強度としては、２０００〜４０００Ｇ（０．２Ｔ〜０．４Ｔ）、より好ましくは２５００〜３５００Ｇ（０．２５Ｔ〜０．３５Ｔ）とされ、磁場中心高さが融液液面に対して−１５０〜＋１００ｍｍ、より好ましくは−７５〜＋５０ｍｍの範囲内になるように設定される。
The heat shield 7 blocks the radiation heat from the
The radial width W is, for example, 50 mm, the inclination θ of the inner surface of the inverted truncated cone surface with respect to the vertical direction is, for example, 21 °, and the height H1 of the lower end of the heat shield 7 from the melt surface is, for example, 60 mm.
The magnetic field supplied from the magnetic field supply device 9 may be a horizontal magnetic field or a cusp magnetic field. For example, the strength of the horizontal magnetic field is 2000 to 4000 G (0.2 T to 0.4 T), more preferably 2500. -3500G (0.25T-0.35T), and the magnetic field center height is set to be within a range of -150 to +100 mm, more preferably -75 to +50 mm with respect to the melt surface.
ウェーハ準備工程Ｓ１においては、先ず、ルツボ１内に高純度シリコンの多結晶を例えば１００ｋｇ装入するとともに、必要なドーパントを投入してシリコン単結晶中のドーパント濃度を調整することが好ましい。
次に、ＣＺ炉内を水素含有物質と不活性ガスとの混合ガスからなる水素含有雰囲気とし、雰囲気圧力を１．３〜１３．３ｋＰａ（１０〜１００ｔｏｒｒ）とし、雰囲気ガス中における水素含有物質の濃度が水素ガス換算分圧で４０〜４００Ｐａ程度になるように調整する。水素含有物質として水素ガスを選択した場合には、水素ガス分圧を４０〜４００Ｐａとすればよい。このときの水素ガスの濃度は０．３％〜３１％の範囲になる。
なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
In the wafer preparation step S1, first, for example, 100 kg of a high-purity silicon polycrystal is charged into the crucible 1, and a necessary dopant is added to adjust the dopant concentration in the silicon single crystal.
Next, the inside of the CZ furnace is a hydrogen-containing atmosphere composed of a mixed gas of a hydrogen-containing substance and an inert gas, the atmosphere pressure is 1.3 to 13.3 kPa (10 to 100 torr), and the hydrogen-containing substance in the atmosphere gas is The concentration is adjusted to be about 40 to 400 Pa in terms of hydrogen gas partial pressure. When hydrogen gas is selected as the hydrogen-containing substance, the hydrogen gas partial pressure may be 40 to 400 Pa. The concentration of hydrogen gas at this time is in the range of 0.3% to 31%.
In addition, it can also be set as the atmosphere only of the inert gas which does not contain hydrogen gas.
水素含有物質の水素ガス換算分圧が４０Ｐａ未満では、引き上げ速度の許容幅が縮小し、ＣＯＰ欠陥及び転位クラスタの発生を抑制できなくなるので好ましくない。また、水素含有物質の水素ガス換算濃度（水素の濃度）が高い程、転位発生の抑制効果が増大する。ただし、水素ガス換算分圧が４００Ｐａを超えると、ＣＺ炉内に酸素リークを生じた場合に爆発などの危険性が増大するので安全上好ましくない。より好ましい水素含有物質の水素ガス換算分圧は４０Ｐａ以上２５０Ｐａ以下の範囲であり、特に好ましい水素ガス換算分圧は４０Ｐａ以上１３５Ｐａ以下の範囲である。 If the hydrogen gas equivalent partial pressure of the hydrogen-containing material is less than 40 Pa, the allowable range of the pulling rate is reduced, and generation of COP defects and dislocation clusters cannot be suppressed. Further, the higher the hydrogen gas equivalent concentration (hydrogen concentration) of the hydrogen-containing substance, the greater the effect of suppressing dislocation generation. However, if the hydrogen gas equivalent partial pressure exceeds 400 Pa, the risk of explosion or the like increases when an oxygen leak occurs in the CZ furnace, which is not preferable for safety. The hydrogen gas equivalent partial pressure of the hydrogen-containing substance is more preferably in the range of 40 Pa to 250 Pa, and particularly preferably the hydrogen gas equivalent partial pressure is in the range of 40 Pa to 135 Pa.
次いで、磁場供給装置９から例えば３０００Ｇ（０．３Ｔ）の水平磁場を磁場中心高さが融液液面に対して−７５〜＋５０ｍｍとなるように供給印加するとともに、ヒータ２によりシリコンの多結晶を加熱してシリコン融液３とする。
次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配Ｇ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２〜０．１５程度に制御し、ＶをＧｒｏｗｎ−ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度である０．６５〜０．４２〜０．３３ｍｍ／分に制御する、といった条件を例示できる。
Next, a horizontal magnetic field of, for example, 3000 G (0.3 T) is supplied and applied from the magnetic field supply device 9 so that the magnetic field center height is −75 to +50 mm with respect to the melt surface, and the polycrystalline silicon is heated by the
Next, the seed crystal T attached to the seed chuck 5 is immersed in the silicon melt 3, and the crystal is pulled up while rotating the crucible 1 and the pulling shaft 4.
As the pulling conditions in this case, the growth rate of the single crystal is V (mm / min), and the ratio V / G (mm) when the temperature gradient G (° C./mm) is 1350 ° C. from the melting point during single crystal growth. 2 / min · ° C.) is controlled to about 0.22 to 0.15, and V is a speed capable of pulling up the grown-in defect-free silicon single crystal from 0.65 to 0.42 to 0.33 mm / min. Examples of such conditions are as follows.
また、他の条件としては、石英ルツボの回転数を５〜０．２ｒｐｍとし、単結晶の回転速度を２０〜１０ｒｐｍとし、アルゴン雰囲気の圧力を３０Ｔｏｒｒとし、更に磁場強度を３０００Ｇａｕｓｓといった条件を例示できる。特に、石英ルツボの回転数を５ｒｐｍ以下にすることで、石英ルツボに含まれる酸素原子のシリコン融液への拡散を防止することができ、シリコン単結晶中の格子間酸素濃度を低減することができる。さらに、他の条件としては、石英ルツボの回転数を０．２ｒｐｍ以下とし、単結晶の回転速度を５ｒｐｍ以下とし、アルゴン雰囲気の圧力を１３３３〜２６６６０Ｐａとし、更に磁場強度を３０００〜５０００Ｇａｕｓｓといった条件を例示できる。また、単結晶の回転速度を１５ｒｐｍ以上とすることもある。 Other conditions include a quartz crucible rotation speed of 5 to 0.2 rpm, a single crystal rotation speed of 20 to 10 rpm, an argon atmosphere pressure of 30 Torr, and a magnetic field strength of 3000 Gauss. . In particular, by setting the rotation speed of the quartz crucible to 5 rpm or less, diffusion of oxygen atoms contained in the quartz crucible into the silicon melt can be prevented, and the interstitial oxygen concentration in the silicon single crystal can be reduced. it can. Furthermore, as other conditions, the rotation speed of the quartz crucible is 0.2 rpm or less, the rotation speed of the single crystal is 5 rpm or less, the pressure of the argon atmosphere is 1333 to 26660 Pa, and the magnetic field strength is 3000 to 5000 Gauss. It can be illustrated. In addition, the rotation speed of the single crystal may be 15 rpm or more.
図１に示す製造条件設定工程Ｓ０は、それぞれ以下のものを選択することができる。 In the manufacturing condition setting step S0 shown in FIG. 1, the following can be selected.
製造条件設定工程Ｓ０において、抵抗値が０．００１Ωｃｍ〜１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７〜２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）の範囲とし、Ｐｖ領域とＰｉ領域の分布およびＯＳＦ領域を含まず、処理温度９５０℃〜１２００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とする。 In the manufacturing condition setting step S0, boron is doped so that the resistance value is 0.001 Ωcm to 1 kΩcm, and the initial oxygen concentration Oi is 12.0 × 10 17 to 20 × 10 17 atoms / cm 3 (Old-ASTM). The range of Pv region and Pi region and the OSF region are not included, the processing temperature is 950 ° C. to 1200 ° C., the holding time is 5 sec to 1 min, and the cooling rate is 10 ° C./sec to 0.1 ° C./sec. Range, non-oxidizing gas atmosphere not containing nitrogen, or mixed atmosphere of non-oxidizing gas not containing nitrogen and 3% or more oxygen gas.
製造条件設定工程Ｓ０において、抵抗値が０．００１Ωｃｍ〜１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７〜２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）の範囲とし、Ｐｖ領域とＰｉ領域とＯＳＦ領域を含み、処理温度１２２５℃〜１３５０℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とする。 In the manufacturing condition setting step S0, boron is doped so that the resistance value is 0.001 Ωcm to 1 kΩcm, and the initial oxygen concentration Oi is 12.0 × 10 17 to 20 × 10 17 atoms / cm 3 (Old-ASTM). Including a Pv region, a Pi region, and an OSF region, a processing temperature range of 1225 ° C. to 1350 ° C., a holding time range of 5 sec to 1 min, a cooling rate of 10 ° C./sec to 0.1 ° C./sec, nitrogen Or a mixed atmosphere of a non-oxidizing gas not containing nitrogen and 3% or more oxygen gas.
図１に示す析出溶解熱処理工程Ｓ３は、上記の条件としてＲＴＡ処理装置１０にておこなわれる。ＲＴＡ処理装置１０は、図１１に示すように、炉内に設けられたＳｉＣからなるリング状のエッジリング１１で周縁部を支持され水平状態とされたウェーハＷを、上記のように設定された雰囲気ガスＧ雰囲気とした状態で、透明石英等からなるアッパードーム１２を通して複数のランプ１３により加熱することで、ウェーハＷ内部の析出核となる元を溶解する。ＲＴＡ処理装置１０におけるランプ１３は、それぞれ金メッキなどの表面処理をされたリフレクタ１４内部に設けられており、また、ＳＵＳからなる壁部１５により、アッパードーム１２とロアードームとが接続されてこれらによりチャンバ（炉）が形成されている。
The precipitation dissolution heat treatment step S3 shown in FIG. 1 is performed by the
図１に示すデバイス製造工程Ｓ５では、４５ｎｍノード（ｈｐ６５）によるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれ、Ｓｐｉｋｅ−ＲＴＡ，ＦＬＡ等の急速昇温冷却熱処理工程Ｓ５２を有するものとされる。 In the device manufacturing process S5 shown in FIG. 1, a necessary process for forming a device with a 45 nm node (hp65) into a silicon wafer is performed, and a rapid heating / cooling heat treatment process S52 such as Spike-RTA or FLA is performed. Is done.
図１に示す前フォトリソ工程Ｓ５１と後フォトリソ工程Ｓ５３においては、図５に示すように、ウェーハ１をワークステージ２上に真空吸着により保持固定し、フォトマスク３をワークステージ２より上方のマスクホルダ４に保持固定し、ワークステージ２を上昇させ薄板状ワーク１をフォトマスク３に密着させ、しかる後露光を行う。ウェーハ１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク３のパターンが焼き付けられる。
In the pre-photolithography step S51 and the post-photolithography step S53 shown in FIG. 1, as shown in FIG. 5, the wafer 1 is held and fixed on the
本実施形態におけるシリコンウェーハは、製造条件設定工程Ｓ０において、急速昇温冷却熱処理工程Ｓ５２における条件を考慮して、ウェーハ準備工程Ｓ１１における引き上げ条件および、析出溶解熱処理工程Ｓ３の処理条件を決定し、これらの条件に従って、製造工程としての処理をおこなったため、ウェーハ内部にスリップ転位が発生する５×１０４ 個／ｃｍ２ を超える程度の密度およびサイズの析出物が形成されることがないため、このような析出物に起因し、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定した場合でも、図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがないため、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
同時に、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
In the manufacturing condition setting step S0, the silicon wafer in the present embodiment determines the pulling conditions in the wafer preparation step S11 and the processing conditions in the precipitation dissolution heat treatment step S3 in consideration of the conditions in the rapid heating / cooling heat treatment step S52. Since the processing as a manufacturing process was performed according to these conditions, precipitates having a density and size exceeding 5 × 10 4 pieces / cm 2 in which slip dislocation occurs inside the wafer are not formed. Due to such precipitates, as shown in FIG. 5, even when the
At the same time, it is possible to prevent slip dislocation from occurring at the edge portion of the supported wafer W as shown in FIG. 8 and to prevent the strength of the wafer from being lowered.
なお、急速昇降温工程Ｓ５２としてＳｐｉｋｅ−ＲＴＡ処理を行う場合には、図１０に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。
In addition, when performing Spike-RTA process as rapid temperature raising / lowering process S52, it is possible to set and perform conditions in the
さらに、図９に示すように、ウェーハの表面Ｗ２２には、平坦面である主面Ｗ２３と、周縁部に形成された表面側面取り部Ｗ２４とが設けられている。また、裏面Ｗｒには、平坦面である主面Ｗ２７と、周縁部に形成された裏面側面取り部Ｗ２８とが設けられている。表面側面取り部Ｗ２４は、その周縁端Ｗｔからウェーハ半径方向内方に向けた方向の幅Ａ１が、裏面側面取り部Ｗ２８の周縁端Ｗｔからウェーハ半径方向内方に向けた方向の幅Ａ２よりも狭められている。表面側面取り部Ｗ２４の幅Ａ１は５０μｍから２００μｍの範囲が好ましい。また、裏面側面取り部Ｗ２８の幅Ａ２は２００μｍから３００μｍの範囲が好ましい。 Furthermore, as shown in FIG. 9, the front surface W22 of the wafer is provided with a main surface W23, which is a flat surface, and a surface chamfered portion W24 formed at the peripheral edge. The back surface Wr is provided with a main surface W27 that is a flat surface and a back surface side chamfered portion W28 formed at the peripheral edge. The front side chamfered portion W24 has a width A1 in the direction from the peripheral edge Wt inward in the wafer radial direction, and a width A2 in the direction from the peripheral edge Wt in the rear surface side chamfered portion W28 inward in the wafer radial direction. It is narrowed. The width A1 of the surface chamfered portion W24 is preferably in the range of 50 μm to 200 μm. Further, the width A2 of the back side chamfered portion W28 is preferably in the range of 200 μm to 300 μm.
また、表面側面取り部Ｗ２４は、表面Ｗｕの主面Ｗ２３に対して傾斜する第一傾斜面Ｗ１１を有しており、裏面側面取り部Ｗ２８は、裏面Ｗｒの主面Ｗ２７に対して傾斜する第二傾斜面Ｗ１２を有している。第一傾斜面Ｗ１１の傾斜角度θ１は１０°から５０°の範囲が好ましく、第二傾斜面Ｗ１２の傾斜角度θ２は１０°から３０°の範囲が好ましく、更にθ１≦θ２とされていることが好ましい。
また、第一傾斜面Ｗ１１と周縁端Ｗｔとの間には、これらを接続する第一曲面Ｗ１３が表面最外周Ｗｕｔに設けられている。また、第二傾斜面Ｗ１２と周縁端Ｗｔとの間には、これらを接続する第二曲面Ｗ１４が裏面最外周部Ｗｒｔに設けられている。第一曲面Ｗ１３の曲率半径Ｒ１の範囲は８０μｍから２５０μｍの範囲が好ましく、第二曲面Ｗ１４の曲率半径Ｒ２の範囲は１００μｍから３００μｍの範囲が好ましい。
The front side chamfered portion W24 has a first inclined surface W11 that is inclined with respect to the main surface W23 of the front surface Wu, and the back side chamfered portion W28 is a first inclined surface with respect to the main surface W27 of the back surface Wr. Two inclined surfaces W12 are provided. The inclination angle θ1 of the first inclined surface W11 is preferably in the range of 10 ° to 50 °, the inclination angle θ2 of the second inclined surface W12 is preferably in the range of 10 ° to 30 °, and θ1 ≦ θ2 is satisfied. preferable.
In addition, a first curved surface W13 that connects the first inclined surface W11 and the peripheral edge Wt is provided on the outermost surface Wut of the surface. Further, between the second inclined surface W12 and the peripheral edge Wt, a second curved surface W14 that connects them is provided on the back outermost peripheral portion Wrt. The range of the radius of curvature R1 of the first curved surface W13 is preferably from 80 μm to 250 μm, and the range of the radius of curvature R2 of the second curved surface W14 is preferably from 100 μm to 300 μm.
上記の端部構成とすることで、ウェーハハンドリング時における傷発生を低減することが可能となる。本実施形態においては、急速昇降温工程Ｓ５２での処理条件を設定することに加えて、このようなウェーハ周縁部において条件を設定することで、厳しい条件である急速昇降温工程Ｓ５２においてさらなる割れ発生防止を可能とするものである。 By using the above-described end configuration, it is possible to reduce the occurrence of scratches during wafer handling. In the present embodiment, in addition to setting the processing conditions in the rapid temperature raising / lowering step S52, further cracks are generated in the rapid temperature raising / lowering step S52, which is a severe condition, by setting the conditions in such a wafer peripheral portion. It is possible to prevent.
以下本発明に係る実施例を説明する。 Examples according to the present invention will be described below.
＜実験例＞
ボロン濃度（抵抗率）１０Ωｃｍ、初期酸素濃度を表に示すように設定して引き上げられた直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。また、この際のＰｉとＰｖの領域分布およびその際のＶ／Ｇの値を表に示す。
このシリコンウェーハに、析出溶解熱処理工程Ｓ３の条件を表にＲＴＡ条件として示すように設定し、ＲＴＡ処理をおこなった。
<Experimental example>
A (100) wafer was prepared by slicing and double-side polishing (DSP) from a silicon single crystal ingot with a diameter of 300 mm pulled up with a boron concentration (resistivity) of 10 Ωcm and an initial oxygen concentration as shown in the table. Further, the Pi and Pv region distribution at this time and the V / G value at that time are shown in the table.
The silicon wafer was subjected to RTA treatment by setting the conditions of the precipitation dissolution heat treatment step S3 as shown in the table as RTA conditions.
さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理を施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
・デバイス製造工程における処理模擬
１ｓｔｅｐ； ８５０℃ ３０分
２ｓｔｅｐ； １０００℃ ３０分
３ｓｔｅｐ； １０００℃ ６０分
４ｓｔｅｐ； ８５０℃ ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
この結果を表にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃／１６ｈｒの顕在化熱処理後のライトエッチング２μｍ後に実施した。
Furthermore, the RTA heat treatment as a forced thermal stress test for deformation generation was performed by simulating the heat treatment in the device manufacturing process as the following conditions, and the presence or absence of slip generation due to oxygen precipitates (BMD) was confirmed by X-ray topography. .
・ Process simulation 1 step in the device manufacturing process; 850 ° C. 30
The results are shown in the table as RTA furnace stress load test results (BMD-induced slip generation).
Here, the measurement of the BMD density was performed after
また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
・縦型炉熱応力試験条件
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
Further, as a stress load test for the generation of scratches, heat treatment was performed in a batch furnace under the following conditions, and then the slip length was measured using X-ray topography. This result is shown in the table as a vertical furnace stress load test result (boat-derived slip).
-Vertical furnace thermal stress test conditions The temperature rising rate from 700 ° C to 1150 ° C was set at 8 ° C / min, held at 1150 ° C for 60 min, and cooled to 700 ° C at a temperature decreasing rate of 1.5 ° C / min.
ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
○；スリップ長０．５〜２ｍｍ
△；スリップ長２〜５ｍｍ
×；スリップ長５〜１０ｍｍ
Here, the notation of the result is the presence or absence of slip occurrence measured by X-ray topography or the slip length in the following range.
○: Slip length 0.5-2mm
Δ: Slip length 2-5mm
X: Slip length 5 to 10 mm
また、表に示す欠陥領域（Ｐｖ，Ｐｉ等）とは、ウェーハ面内に含まれる欠陥領域を示したものであるが、例えば、ウェーハ面内にＯＳＦとＰｖとＰｉ領域がすべて含まれる場合には、ウェーハ径方向にＧ値が変化してＶ／Ｇ値が面内で変化しているため、各ウェーハはＶ／Ｇ値が範囲を持つことになる。このため、表中のＶ／Ｇ値は範囲を有する記載としてある。 Further, the defect areas (Pv, Pi, etc.) shown in the table indicate the defect areas included in the wafer surface. For example, when all of the OSF, Pv, and Pi areas are included in the wafer surface. Since the G value changes in the wafer radial direction and the V / G value changes in the plane, each wafer has a range of V / G values. For this reason, the V / G values in the table are described as having a range.
サンプル1においては、Pv領域の酸素析出物よりSlip発生したのでＮＧ。 In sample 1, since slip occurred from oxygen precipitates in the Pv region, it was NG.
サンプル２、３においては、空孔優勢領域が外周部も含めて含まれずにBMD Slip発生なし。したがってＯＫ。
In
サンプル４においては、Pi領域でも高酸素故、酸素析出物形成。したがってＮＧ。 In sample 4, oxygen precipitates were formed even in the Pi region because of high oxygen. Therefore NG.
サンプル５、６、７においては、RTA炉でPv領域の析出核が消滅。したがってＯＫ。 In Samples 5, 6, and 7, the precipitation nuclei in the Pv region disappeared in the RTA furnace. So OK.
サンプル８においては、RTA炉でPv領域の析出核が消滅。ボートSlipも極めて抑制。したがってＯＫ。 In sample 8, the precipitation nuclei in the Pv region disappeared in the RTA furnace. Boat slip is also extremely suppressed. So OK.
サンプル９においては、N2雰囲気にて窒化膜形成し,空孔注入され析出エンハンス。したがってＮＧ。 In sample 9, a nitride film is formed in an N2 atmosphere, and vacancies are injected and precipitation enhanced. Therefore NG.
サンプル１０においては、急冷却にて空孔凍結され析出エンハンス。したがってＮＧ。
In
サンプル１１においては、OSF, Pv領域での析出によるSlip。低酸素なので、ボートSlipも発生。したがってＮＧ。
In
サンプル１２においては、OSF, Pv領域での析出によるSlip発生。したがってＮＧ。
In
サンプル１３においては、RTA処理でもOSF領域の核消滅せず。したがってＮＧ。
In
サンプル１４、１５，１６においては、RTA処理でもOSF領域の核消滅。したがってＯＫ。
In
Ｗ…シリコンウェーハ W ... Silicon wafer
Claims (2)
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ−ｉｎ欠陥が存在しない無欠陥領域として育成し初期酸素濃度Ｏｉが、１２．０×１０１７〜２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）となるように設定する引き上げ工程と、スライスされたウェーハを鏡面加工する鏡面処理工程と、該鏡面処理工程の前後において、窒素を含まない非酸化性ガス雰囲気として、処理温度９５０℃〜１２００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度を空孔が凍結しない１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより、
１０００℃，１６ｈｒの熱処理をおこなった場合におけるウェーハ内部での酸素析出物密度を、半導体デバイスの製造プロセスでのフォトリソ工程において析出物から発生したスリップ転位によって生じるウェーハの変形による最大ずれ量を許容基準値である１０ｎｍを超えない５×１０４個／ｃｍ２以下とすることを特徴とするシリコンウェーハの製造方法。 A semiconductor device having a heat treatment process in which an internal stress generated in a wafer during heat treatment exceeds 20 MPa under conditions where the maximum temperature is 1050 ° C. or more and below the melting point of silicon and the temperature rising / falling rate is 150 ° C./sec or more. A method for manufacturing a silicon wafer to be subjected to a manufacturing process,
A silicon single crystal is grown by a Czochralski method so that the straight body portion of the silicon single crystal is a defect-free region in which no grown-in defect exists, and an initial oxygen concentration Oi is 12.0 × 10 17 to 20 × 10 17 atoms / cm 3. (Old-ASTM), a pulling step that is set to be (Old-ASTM), a mirror surface processing step that mirror-processes the sliced wafer, and a non-oxidizing gas atmosphere that does not contain nitrogen before and after the mirror surface processing step. A precipitation melting heat treatment step in which the temperature range is from 10 ° C. to 1200 ° C., the holding time range is from 5 sec to 1 min, and the cooling rate is from 10 ° C./sec to 0.1 ° C./sec in which the pores are not frozen.
Acceptable standard for oxygen precipitate density inside wafer when heat treatment at 1000 ° C for 16 hours is performed, and maximum deviation due to wafer deformation caused by slip dislocation generated from precipitate in photolithography process in semiconductor device manufacturing process A method for producing a silicon wafer, wherein the value is 5 × 10 4 pieces / cm 2 or less which does not exceed a value of 10 nm.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014055515A JP5660237B2 (en) | 2014-03-18 | 2014-03-18 | Silicon wafer manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014055515A JP5660237B2 (en) | 2014-03-18 | 2014-03-18 | Silicon wafer manufacturing method |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009075001A Division JP5504667B2 (en) | 2009-03-25 | 2009-03-25 | Silicon wafer and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014111545A JP2014111545A (en) | 2014-06-19 |
| JP5660237B2 true JP5660237B2 (en) | 2015-01-28 |
Family
ID=51168988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014055515A Active JP5660237B2 (en) | 2014-03-18 | 2014-03-18 | Silicon wafer manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5660237B2 (en) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3410828B2 (en) * | 1993-10-15 | 2003-05-26 | コマツ電子金属株式会社 | Silicon wafer manufacturing method |
| JP3294723B2 (en) * | 1994-09-26 | 2002-06-24 | 東芝セラミックス株式会社 | Silicon wafer manufacturing method and silicon wafer |
| JP3346249B2 (en) * | 1997-10-30 | 2002-11-18 | 信越半導体株式会社 | Heat treatment method for silicon wafer and silicon wafer |
| JP3711199B2 (en) * | 1998-07-07 | 2005-10-26 | 信越半導体株式会社 | Heat treatment method for silicon substrate |
| JP3719021B2 (en) * | 1998-12-04 | 2005-11-24 | 信越半導体株式会社 | Silicon wafer manufacturing method and silicon wafer |
| JP2001217251A (en) * | 1999-11-26 | 2001-08-10 | Mitsubishi Materials Silicon Corp | Method of heat-treating silicon wafer |
| JP5140850B2 (en) * | 2005-09-02 | 2013-02-13 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | Method for predicting behavior of internal gettering in silicon substrate and storage medium storing program for predicting behavior thereof |
| US20090217866A1 (en) * | 2006-03-03 | 2009-09-03 | Sumco Corporation | METHOD FOR PRODUCING Si SINGLE CRYSTAL INGOT BY CZ METHOD |
| JP2007305968A (en) * | 2006-04-14 | 2007-11-22 | Covalent Materials Corp | Silicon wafer, method of manufacturing the same, and silicon wafer for semiconductor device |
| JP5239155B2 (en) * | 2006-06-20 | 2013-07-17 | 信越半導体株式会社 | Method for manufacturing silicon wafer |
| JP5262021B2 (en) * | 2007-08-22 | 2013-08-14 | 株式会社Ｓｕｍｃｏ | Silicon wafer and manufacturing method thereof |
-
2014
- 2014-03-18 JP JP2014055515A patent/JP5660237B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014111545A (en) | 2014-06-19 |
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