JP5657806B2 - シールド変調された同調可能なインダクタデバイス - Google Patents

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Description

本出願は、２０１０年１０月１４日に出願された、米国特許出願第１２／９０４，８１２号に対する優先権を主張する。
本明細書に記載される主題の実施形態は概して、集積化インダクタデバイスに関する。より具体的には、主題の実施形態は、同調可能なインダクタンスを有する集積化インダクタデバイスに関する。
半導体基板上に形成されるモノリシックに集積化されたインダクタデバイスは、周知である。集積化インダクタデバイスは、半導体基板上の１つ以上の適切な金属相互接続層から製造される導電ループ（１つ以上の巻きを有する）を用いる。いくつかの応用では、固体接地シールドまたは連続接地シールドは、導電性インダクタループの下および／または上にあり、デバイスパッケージ内の共用基板または導電素子内の他の隣接デバイスによって生成される可能性があるノイズの多い電磁界からインダクタを電気的に絶縁する。
固体接地シールドまたは連続接地シールドは、共鳴振動子のための集積化インダクタ等のある応用において望ましくない場合がある。そのような応用では、磁気的に誘導された渦電流ループは、固体シールド内に生成される。その結果得られる固体シールド内の渦電流ループは、レンツの法則に従い、インダクタによって生成される磁束に対向する磁束を生成し、それによってインダクタデバイスの総実効インダクタンスを減少させる。割り当てられたインダクタ領域のための実効インダクタンスのこの減少に対応するために、パターン形成された、または溝付きのシールドがよく使用される。パターン形成された接地シールドは、典型的に、渦電流ループの形成を抑止するためにインダクタループの方向に直角であるように配置される金属「指」を含む。結果として、これらの指は、磁気的に透過であり、さらに問題となっている基板ノイズから適切なインダクタの電界絶縁をもたらす。
さらに、共鳴振動子等の回路に使用される集積化インダクタは、通常、同調可能ではなく（少なくともインダクタンスの実用的範囲内である）、周波数同調は、典型的に、容量同調によってのみ達成される。振動子における広域周波数同調は、追加の回路の面積コストを必要とせず、複数の周波数対象を合成するのに非常に望ましい。したがって、リング振動子は、共鳴振動子と比較して、典型的により広域の同調範囲を示すが、それらの比較的ノイズの多い性能特性、またはより高いジッター性能特性は、より厳しい周波数またはクロック合成仕様を満たすためにそれらを使用不能にする。
したがって、使用可能かつ実用的インダクタンス範囲を有する同調可能な集積化インダクタデバイスを有することが望ましい。さらに、本発明の他の望ましい特徴および特性は、以下の詳細な説明および添付の特許請求の範囲を、添付図面ならびに前述の技術分野および背景と併せて読むことで明白になるであろう。
半導体デバイスが提供される。該半導体デバイスは、半導体材料層、該半導体材料層の上に形成されるゲート構造、および該半導体材料層内に画定される活性領域を含む。該活性領域は、ソース領域およびドレイン領域を有し、該ゲート構造、該ソース領域、および該ドレイン領域が、該半導体デバイスのための電界効果トランジスタを形成するために協働するようにする。該半導体デバイスは、該ゲート構造の上かつ該活性領域の上に形成される誘電材料層と、該誘電材料層の上に形成される導電性インダクタループとを含む。該電界効果トランジスタは、その上に重なる導電性インダクタループと関連する該インダクタンスを変調するように制御される。
集積化インダクタデバイスもまた提供される。該インダクタデバイスは、導電性インダクタループと、トランジスタ配置と、該導電性インダクタループと該トランジスタ配置との間の誘電材料とを含む。該トランジスタ配置は、その中に画定されるソース領域およびドレイン領域を有する活性半導体材料の連続リング状領域と、活性半導体材料の該連続リング状領域の上に直角に重なるゲート構造とを含む。該トランジスタ配置は、該集積化インダクタデバイスのインダクタンスに影響を及ぼす、該集積化インダクタデバイスのための電圧変調されたシールドとして機能する。
半導体基板上に形成される集積化インダクタを有する半導体デバイスと、該集積化インダクタによって誘導されるループ電流を変調するために該半導体基板上に形成されるトランジスタ配置と、該集積化インダクタを該トランジスタ配置から絶縁するための誘電材料と、導電性動作状態および非導電性動作状態を選択するために該トランジスタ配置に連結されるコントローラとが提供される。該トランジスタ配置の導電性動作状態は、該トランジスタ配置内に誘導されるループ電流の形成を可能にし、該トランジスタ配置の非導電性動作状態は、該トランジスタ配置内に誘導されるループ電流の形成を抑止する。
この概要は、詳細な説明において以下にさらに説明される簡略化された形態での概念の抽出を紹介するために提供されている。この概要は、特許請求の範囲の主題の鍵となる特徴または本質的な特徴を特定することを意図されておらず、特許請求の範囲の主題の範囲を決定することに役立つように用いられることも意図されていない。
本主題のより完全な理解は、以下の図面と併せて考慮して、詳細な説明および特許請求の範囲を参照することによってもたらされることができ、同様の参照番号は、全図を通して類似の要素を指す。
シールド変調された集積化インダクタを有する半導体デバイスの例示的実施形態の斜視透視図である。 図解の容易化のためにいくつかの特徴が取り除かれた、シールド変調された集積化インダクタを有する半導体デバイスの例示的実施形態の平面図である。 図解の容易化のためにいくつかの特徴が取り除かれた、図２に示す半導体デバイスの別の平面図である。 図２および図３に示す半導体デバイスの簡略化した断面図である。 図解の容易化のためにいくつかの特徴が取り除かれた、シールド変調された集積化インダクタを有する半導体デバイスの別の例示的実施形態の平面図である。 シールド変調された集積化インダクタを有する半導体デバイスの例示的実施形態の概略図である。
以下の詳細な説明は、本質的に、単に例示的なものであり、本主題の実施形態またはそのような実施形態の応用および使用を限定することは意図されていない。本明細書に用いられる「例示的」という語は、「例、実例、または例証としての役目をする」ことを意味する。本明細書に例示的なものとして説明されるいかなる実装も、他の実装よりも好ましいまたは有利であるものと解釈されるとは限らない。さらに、前述の技術分野、背景技術、簡単な概要、または以下の詳細な説明において提示される、いかなる明示的または黙示的理論によっても制約されることは意図されていない。
加えて、特定の用語は、以下の説明において参照としてのみ使用され、したがって限定することを意図されていない。例えば、「上側」、「下側」、「の上」、および「の下」等の用語は、参照される図面中の方向を指す。「前面」、「背面」、「後部」、「側部」、「外側」、および「内側」等の用語は、対象となる品目を説明する説明文および関連する図面を参照することによって明らかになる一貫性のある参照の範囲内で任意の参照で特徴または要素の部分の方向および／または位置を表している。そのような用語は、特に上述の語、その派生語、同様の意味の語を含み得る。同様に、用語「第１の」、「第２の」、および構造物を指す他のそのような数値の用語は、文脈によって明確に示されない限り、順序または順番を意味しない。
簡潔さのため、半導体デバイス製造に関する従来技術は、本明細書では詳細に説明されない場合がある。特に、トランジスタおよび集積化インダクタをベースにした半導体の製造における様々なステップは周知であり、簡潔さを目的として、多くの従来のステップは、周知の工程詳細を提供せず、本明細書では簡潔に述べるのみにし、あるいは完全に省略される。
以下の説明は、半導体基板上に形成される集積化インダクタデバイスに関する。集積化インダクタは、固体インダクタシールドの電磁特性がパターン形成されたインダクタシールドに対して利用する。この点に関して、固体接地シールドまたは連続接地シールドは、（シールド内に誘導された渦電流ループの存在により）インダクタのインダクタンスを減少させるが、一方で、放射状に配置されたパターン形成されたシールド（透過性が磁界に与えられる）は、公称インダクタンスにほとんど影響がない。したがって、本明細書に記載される集積化インダクタデバイスは、その上に重なるインダクタループの導電性巻きの下のリング状に配置される複数のトランジスタから製造される「シールド」を包含する。このトランジスタは、伝統的なパターン形成されたシールドの金属指と類似の方法で、ゲート構造がインダクタの巻きに直角であるように製造される。さらに、トランジスタの活性半導体領域は、導電性インダクタループのフットプリントの下に連続リングを形成する。
トランジスタが適切なゲート電圧を使用してオフに切り換えられるとき（すなわち、電流を導通しないとき）、トランジスタ配置は、パターン形成されたシールドと同様の方法で動作する。言い換えれば、ゲート材料の下の活性半導体材料の非導電性性質は、「シールド」内に誘導された渦電流ループの形成を抑止し、したがって、その上に重なるコイルの公称インダクタンスは、実質的に影響を受けないままである。その一方で、トランジスタがオンに切り換えられるとき（すなわち、電流を導通するとき）、トランジスタ配置は、固体シールドと同様の方法で動作する。したがって、ゲート材料の下の活性半導体材料の導電性性質は、その上に重なるインダクタによって生成される磁束に応じて「シールド」内に連続的に誘導された渦電流ループの形成を促進または可能にし、したがって、コイルの公称インダクタンスが減少させられる。
上に要約される一般的方法は、好ましくはインダクタコイルの異なる巻きに対応する、複数の独立に制御可能なトランジスタ配置を形成することよって拡張することができる。これは、インダクタコイルの下に誘導されたループ電流の量の増幅された同調を可能にし、したがって、インダクタンスの増幅された同調を可能にする。
次に図面を参照すると、シールド変調された集積化インダクタを有する半導体デバイス１００の例示的実施形態の斜視透視図が、図１に示される。半導体デバイス１００は、簡略化した方法で示され、半導体デバイス１００の実装は通常、追加の要素、回路構成要素、導電性相互接続部、導電性プラグ、および他の従来の特徴を含む。半導体デバイス１００は、半導体基板（図１に図示せず）上に製造され、半導体デバイス１００のトランジスタは、半導体基板の半導体材料内に形成される。この点に関して、半導体デバイス１００のトランジスタは、ＮＭＯＳトランジスタデバイスおよび／またはＰMＯＳトランジスタデバイスとして実現され得る。用語「ＭＯＳデバイス」は適切に、金属ゲート電極および酸化ゲート絶縁体を有するデバイスを指すが、その用語は、ゲート絶縁体（酸化絶縁体または他の絶縁体にかかわらず）の上に位置決めされ、順々に半導体基板の上に位置決めされる、導電性ゲート電極（金属導電性材料または他の導電性材料にかかわらず）を含む任意の半導体デバイスを指すために全体に使用される。
半導体デバイス１００は概して、導電性インダクタループ１０２、半導体材料層内に画定される活性領域１０３、ゲート構造１０４、および誘電材料層１０６を含むが、これらに限定されるものではない。図１は、これらの要素の層状配置を描写し、誘電材料層１０６は、ゲート構造１０４および活性領域１０３の上に形成され、導電性インダクタループ１０２は、誘電材料層１０６の上に形成される。
導電性インダクタループ１０２は、好適な材料、典型的には金属によって形成される。既知の半導体デバイス製造工程に従って、導電性インダクタループ１０２に使用される材料は、例えば、望ましいパターンに付着され、エッチングされ得る。実際には、導電性インダクタループ１０２の大部分（全てでない場合）は、単一の相互接続部平面内にある。図１では、単一巻きを有する単純な導電性インダクタループ１０２を描写しているが、他の実施形態では、１つ以上の相互接続部平面を使用して形成される複数の巻きを含み得る。エアブリッジまたは同様の経路指定技術と相互接続技術とが、複数の巻きを有する集積化インダクタコイルを製造するために利用され得ることを理解されるべきである。
導電性インダクタループ１０２は、誘電材料層１０６上またはその上に重なって形成され得る。実際には、誘電材料層１０６は、酸化ケイ素、窒化ケイ素、または低誘電率の開放構造の有機ガラス等の半導体産業の絶縁体としてよく使用される１つ以上の材料によって形成され得る。誘電材料層１０６は、導電性インダクタループ１０２を下部機構（ゲート構造１０４および活性領域１０３）から電気的に絶縁する。
図２〜４を参照して以下により詳細に説明されるように、活性領域１０３は、その中に画定される導電性ソース領域およびドレイン領域を含み、ゲート構造１０４、ソース領域、およびドレイン領域が半導体デバイス１００のための電界効果トランジスタ（例えば、ＭＯＳＦＥＴ）を形成するために協働するようにする。図１は、破線（活性領域１０３は、ゲート構造１０４が形成される表面の下にあるため）内の活性領域１０３の輪郭またはフットプリントを示す、簡略化した完成予想図である。この特別の実施形態のため、ゲート構造１０４は、活性領域１０３によって画定される内部領域の中心に向かって内側に延在する、突出する「指」に似ている。特に、ゲート構造のそれぞれが、その下に重なる活性領域１０３の上かつ全体に、完全に延在する（明らかになるであろう理由により、この態様が重要である）。さらに、ゲート構造１０４のそれぞれは、導電性インダクタループ１０２に垂直である主縦軸を有する。
ある実装では、ゲート構造１０４の全ては、共通ゲート電圧を共有するように共に電気的に接続される。図１に示すように、ゲート構造１０４は、導電性配線１０８、相互接続部、導電性プラグ、または類似のものを使用して共に連結され得る。さらに、１つ以上の導電性プラグ、相互接続部、または他の電気接点特徴は、半導体デバイス１００の動作のために必要に応じて、ゲート電圧、ソース電圧、およびドレイン電圧を提供するために利用され得る。
図１（および他の図面）に描写される要素の特定の配置、形状、サイズ、および構成が単に例示的なものであることを理解されるべきである。実際、多くの異なる構成および配置は、記載された主題の一般的範囲から逸脱することなく製造され、使用され得る。例えば、導電性インダクタループ１０２は、長方形の形状である必要はなく、１つの巻きを含む必要はない。さらに、ゲート構造１０４、個別のゲート構造１０４の配置、および／または活性領域１０３の数は、一実施形態から別の実施形態まで異なり得る。
さらに、本明細書に記載される本発明の物理的実施形態は、既存の半導体製造技術およびコンピュータに実装された設計ツールを使用して実現され得る。例えば、ハードウェア記述言語コード、ネットリスト技術、または類似のものは、半導体デバイス１００の様々な配置特性と関連するＧＤＳ ＩＩ（または類似の）データファイルを生成するために利用され得る。この点に関して、そのようなデータファイルは、半導体デバイス１００を実際に製造するための製造施設によって利用されるマスクのための配置設計を生成するために使用され得る。実際には、この文脈において使用されるＧＤＳ ＩＩまたは他のデータファイルは、よく理解されるように、任意の好適なコンピュータ可読媒体に保存され得る。
図２は、図解の容易化のためにいくつかの特徴が取り除かれた、シールド変調された集積化インダクタを有する半導体デバイス２００の別の例示的実施形態の平面図である。図３は、図解の容易化のためにいくつかの特徴が取り除かれた、半導体デバイス２００の別の平面図であり、図４は、図２および図３（線４−４から見られるように）に示される半導体デバイス２００の断面図である。図４を参照すると、半導体デバイス２００は、半導体材料層２０４を有する半導体基板２０２上に形成される。半導体材料２０４は、好ましくは、半導体産業で典型的に使用されるように、例えば、比較的純粋な単結晶シリコンならびにゲルマニウム、炭素、および類似のもの等の他の要素と混合されるシリコンなどのシリコン材料である。あるいは、半導体材料２０４は、ゲルマニウム、ガリウムヒ素、または類似のものであり得る。半導体材料２０４は、ｎ型またはｐ型のいずれかであり得るが、その中に形成される適切な型のウェルを有する、典型的にｐ型である。半導体材料２０４は、バルク半導体基板として提供される場合があり、あるいは支持基板、支持基板上の絶縁体層、およびトランジスタが製造される絶縁体層上のシリコン材料層を含む、シリコンオンインシュレーター（ＳＯＩ）上に提供され得る。
半導体デバイス２００は、半導体材料層２０４の上に形成されるゲート構造２０６を含む。半導体材料２０４は、その中に画定される活性領域２０８を含む。ゲート構造２０６は、材料堆積、フォトリソグラフィ、洗浄、研磨、エッチング、および類似のものと関連する周知の技術および工程ステップを使用して製造され得る。簡略のため、ゲート構造２０６は、図４に単純なブロックとして示され、実際には、それぞれのゲート構造２０６は、複数の異なる層を使用して製造され得る。ゲート構造２０６もまた、図２に見ることができ、図２では、ゲート構造２０６のそれぞれと活性領域２０８との間の直交関係を描写する。さらに、導電性インダクタループ２１２がゲート構造２０６の上に直角に重なることが図２および図３から明らかである。
半導体デバイス２００はまた、ゲート構造２０６の上かつ半導体材料２０４のある露出された領域の上に形成される誘電材料２１０、ならびに誘電材料２１０の上に形成される導電性インダクタループ２１２を含む。導電性インダクタループ２１２もまた、図３に示される。特に、図３は、導電性インダクタループ２１２と活性領域２０８のフットプリントとの間の関係を示す。特に、（導電性インダクタループ２１２がある平面に平行である）基準面上の導電性インダクタループ２１２の投影は、活性領域２０８の基準面への投影の範囲内である。言い換えれば、半導体デバイス２００の上部（または底部）から見られるとき、導電性インダクタループ２１２は、活性領域２０８の範囲内に「適合」する。したがって、活性領域２０８の境界は、導電性インダクタループ２１２のサイズおよび形状を収容する寸法となされる。
半導体デバイス２００は、集積化インダクタのための電圧変調されたシールドとして機能するトランジスタ配置を用いる。より具体的には、トランジスタ配置は、電圧変調されたシールドが集積化インダクタのインダクタンスに影響を及ぼすように制御される。再び図４を参照すると、トランジスタ配置は、連続かつ隣接リング状の活性領域２０８（その中に画定されるソース領域およびドレイン領域２１４を有する）およびゲート構造を含む。したがって、誘電材料２１０は、導電性インダクタループ２１２をトランジスタ配置から絶縁する。従来のトランジスタ設計および製造技術に従って、ソース領域およびドレイン領域２１４は、適切な不純物種のイオンをゲート構造２０６に隣接する半導体材料２０４に埋め込むことによって形成され得る。その結果得られるトランジスタ配置の電界効果トランジスタは、直列に連結され、活性領域２０８の導電性特性および非導電性特性を変調するように制御され、導電性インダクタループ２１２によって活性領域２０８内に誘導される渦ループ電流の量を順々に変調し、集積化インダクタと関連するインダクタンスを順々に変調する。
半導体デバイス１００，２００は、集積化インダクタのための単一巻きを利用する単純な実施形態を示す。実際には、導電性インダクタループは、望ましい公称インダクタンスを達成するのを必要とする場合、２つ以上の巻きを有し得る。単一巻きの導電性ループについて上述される技法および技術が複数巻きループまで拡張され得ることを理解されるべきである。この点に関して、図５は、図解の容易化のためにいくつかの特徴が取り除かれた、シールド変調された集積化インダクタを有する半導体デバイス３００の別の例示的実施形態の平面図である。図解の明確化および容易化のため、図５は、半導体デバイス３００のための導電性インダクタループ３０２の輪郭またはフットプリントおよびゲート構造３０３，３０４の輪郭またはフットプリントを描写する。
この特定の実施形態は、２つのインダクタ巻きを含む。導電性インダクタループ３０２は、第１の（外側）巻き３０６と、第１の巻き３０６内にある第２の（内側）巻き３０８とを含む。導電性インダクタループ３０２は、（図５に描写される交差が短絡をもたらさないように）第２の巻き３０８を収容するアンダーパス、エアブリッジ、または類似のものを含み得る。特に、巻き３０６，３０８のそれぞれが、それと関連するそれぞれの活性領域を有する。この点に関して、図５は、第１の巻き３０６に対応する一次活性領域３１０、および第２の巻き３０８に対応する二次活性領域３１２を（破線で）示す。これらの２つの活性領域３１０，３１２は、互いに独立し、分離され、絶縁される。活性領域３１０のフットプリントは概して、第１の巻き３０６のフットプリントの大部分に従い、包含する。同様に、二次活性領域３１２のフットプリントは概して、第２の巻き３０８のフットプリントの大部分に従い、包含する。言い換えれば、第１の巻き３０６は、活性半導体材料の１つの連続リング状領域の上に重なり、第２の巻き３０８は、活性半導体材料の別の連続リング状領域の上に重なる。半導体デバイス１００，２００のために上述されるように、それぞれの活性領域３１０，３１２は、その中に画定されるそれぞれのソースおよびドレイン領域を含む。
ゲート構造３０３，３０４は、互いに独立し、分離され、絶縁される。特に、ゲート構造３０３は、第１の巻き３０６および一次活性領域３１０に対応する。その一方では、ゲート構造３０４は、第２の巻き３０８および二次活性領域３１２に対応する。この特定の実施形態のため、ゲート構造３０３のそれぞれが、一次活性領域３１０の上に直角に重なり、ゲート構造３０４は、二次活性領域３１２の上に直角に重なる。したがって、半導体デバイス３００は、一次活性領域３１０およびゲート構造３０３と関連する１つのトランジスタ配置、ならびに二次活性領域３１２およびゲート構造３０４と関連する別のトランジスタ配置の２つの異なるトランジスタ配置を含む。これら２つのトランジスタ配置は、半導体デバイス３００のインダクタンスを同調する目的のために独立に制御され得る。
ここで記載される種類の同調可能な集積化インダクタデバイスは、それの導電性インダクタループ、ゲート構造、ならびにソースおよびドレイン領域への電気的接続性をもたらすために必要に応じて、適切な電気的接触、ターミナル、および／または導電パッドによって製造され得る。そのような接触、ターミナル、および／またはパッドは、ここで詳細に記載されない、従来から周知の半導体製造技法を使用して製造され得る。半導体デバイスへの電気的接続は、トランジスタ配置および／または半導体デバイスの個別のトランジスタの動作をバイアスまたは制御するために使用され得る。より具体的には、トランジスタのゲート電圧（およびある実施形態では、ソース電圧および／またはドレイン電圧）は、必要に応じてトランジスタを活性化／非活性化するように制御され得る。
半導体デバイス１００，２００，３００のそれぞれは、トランジスタの導電および非導電状態を制御する、適切に構成されたトランジスタ電圧コントローラを用いる。この点に関して、図６は、シールド変調された集積化インダクタ４０２および半導体デバイス４００の１つ以上のトランジスタに連結されるトランジスタ電圧コントローラ４０４を有する半導体デバイス４００の例示的実施形態の概略図である。集積化インダクタ４０２の導電性ループは、１つ以上の巻きおよび前述のようにトランジスタ配置を使用して変調される導電および非導電状態を有する対応する数の「シールド」を有する。ある実施形態では、トランジスタ電圧コントローラ４０４は、ゲート構造のための共通ゲート電圧を変調するために集積化インダクタ４０２と関連するゲート構造に連結される。そのような実施形態のため、ソース領域およびドレイン領域は、接地等の固定基準電圧またはバイアス電圧に接続され得る。他の実施形態では、トランジスタ電圧コントローラ４０４は、ゲート構造、およびソース領域、ドレイン領域のいずれか、またはソース領域およびドレイン領域の両方に連結され、適切なゲート電圧、ソース電圧、および／またはドレイン電圧を提供する。
図６は、任意の数の巻きを有する導電性インダクタループに対応する任意の数の異なるトランジスタ配置を収容する汎用の半導体デバイス４００を描写する。したがって、第１のゲート電圧（Ｖｇ１）は、第１のトランジスタ配置内の第１の群のトランジスタのための共通ゲート電圧を制御するために利用される可能性があり、第２のゲート電圧（Ｖｇ２）は、第２のトランジスタ配置内の別の群のトランジスタのための共通ゲート電圧を独立に制御するために使用される可能性があり、以下同様に行われる。第１のゲート電圧は、集積化インダクタの第１の巻きまたは第１の群の巻きと関連する可能性があり、第２のゲート電圧は、集積化インダクタの第２の巻きまたは第２の群の巻きと関連する可能性があり、以下同様に行われる。
動作の際には、トランジスタ電圧コントローラ４０４は、そのそれぞれのトランジスタを導電状態にバイアスし、電流がトランジスタのチャネルに流れることを可能にする。これは、（それぞれのソース領域およびドレイン領域がある）半導体材料の活性領域を導電性パスに効果的に転換する。この導電性パスは、導電性インダクタループが導電性活性領域内にループ電流を誘導することを可能にする。その一方では、トランジスタ電圧コントローラ４０４は、トランジスタを非導電状態にバイアスし、導電性インダクタループが非導電性活性領域内にループ電流を誘導するのを抑止する。これは、半導体材料の活性領域を非導電性パスに効果的に転換する。この状態のための活性領域内に誘導されるより小さなループ電流の形成を最小限にするため、ゲート構造が完全に活性領域の幅に及ぶように製造される。そうしないと、電流は、ゲート構造の下に画定されるチャネル領域の周囲に漏れる。複数巻きの実施形態では、トランジスタ電圧コントローラ４０４は、異なるトランジスタ配置のゲート電圧を独立に変調することによって、複数の異なる、別個の、絶縁された活性領域の導電状態および非導電状態を独立に制御する。
トランジスタ電圧コントローラ４０４は、半導体デバイス４００のトランジスタ配置の異なる導電性動作状態および非導電性動作状態を選択するために使用され得る。例えば、単一巻きの集積化インダクタは、トランジスタのオン状態およびオフ状態にそれぞれ対応する、１つの導電状態および１つの非導電状態を有する。その一方では、二重巻きの集積化インダクタは、両方の活性領域が導通している完全な導電状態、両方の活性領域が導通していない非導電状態、一次活性領域が導通していて、二次活性領域が導通していない第１の部分的な導電／非導電状態、および一次活性領域が導通していなくて、二次活性領域が導通している第２の部分的な導電／非導電状態の４つの電位状態のうちの１つを呈するように制御され得る。
実際には、トランジスタ電圧コントローラ４０４は、所望であれば、進行中およびリアルタイムの方法で集積化インダクタデバイスのインダクタンスを変調するために動的方法で動作され得る。あるいは、トランジスタ電圧コントローラ４０４は、必要に応じて集積化インダクタデバイスを同調し、次に同調されたインダクタンスが維持されるように印加されたトランジスタ電圧を「固定」するために利用され得る。
半導体デバイス１００，２００，３００，４００の動作が次に記載される。導電性ループを通じて流れる電流が当該ループによって画定される領域内に磁界を生成し、ループのインダクタンスに順々に影響を及ぼすことがよく実証されている。導電性ループが固体導電性接地平面によって遮蔽される場合、このループを通じて流れる電流は、反対側のループ電流を導電性シールド内に誘導する。誘導されたループ電流は、独自の磁界を生成し、導電性インダクタループによって生成される磁界に対抗する。したがって、インダクタと関連する全磁束は、誘導されたループ電流によって生成される磁束に対応する量によって減少させられる。その結果として、インダクタの実効インダクタンスもまた減少させられる。
半導体デバイス１００，２００，３００，４００内のトランジスタ配置は、可変導電特性を有する電圧変調されたシールドとして機能するように制御される。したがって、単純な１つの巻きの実施形態のため、トランジスタ配置は、トランジスタが導通している（かつ誘導された渦電流ループが確立される）とき、固体シールドに類似の方法で機能する。その一方では、トランジスタ配置は、トランジスタが導通していない（かつ誘導された渦電流ループが確立されていない）とき、パターン形成されたシールドに類似の方法で機能する。同様の一般的な動作原理に従い、複数巻きの実施形態は、対応する複数の異なる実効インダクタンスを有する複数の異なる状態を呈するように制御され得る。
少なくとも１つの例示的実施形態が前述の詳細な説明において提示されたが、数多くの変形が存在することを理解されるべきである。例えば、図面が、インダクタループに対応するリング状のパターン内に配置される複数のトランジスタを有する実施形態を描写するが、１つのみ（またはごくわずか）のトランジスタは、渦電流ループの形成を抑止し、本明細書に記載される効果のいくつかを得るために利用され得る。別の例として、活性領域は、金属相互接続特徴等の別の導電材料または要素を使用して共に連結される複数の活性領域として実現され得る。本明細書に説明される１つ以上の例示的実施形態が、特許請求の範囲の主題の範囲、適用可能性、または構成を限定することを決して意図されていないことも理解されるべきである。むしろ、前述の詳細な説明は、説明された１つ以上の実施形態を実装するための有用な指針を当業者に提供するであろう。特許請求の範囲によって画定される範囲から逸脱することなく、この特許出願の出願時点で知られている均等なものおよび予測可能な均等なものを含む、要素の機能および配置において様々な変更がなされ得ることを理解されるべきである。

Claims (15)

  1. 半導体デバイスであって、
    半導体材料層と、
    前記半導体材料層の上に形成されるゲート構造と、
    前記半導体デバイスのための電界効果トランジスタを含む前記半導体材料層内に画定される第１の連続リング状活性領域と、
    前記ゲート構造の上かつ前記第１の連続リング状活性領域の上に形成される誘電材料層と、
    前記誘電材料層の上に形成される導電性インダクタループであって、前記導電性インダクタループと関連するインダクタンスを変調するように前記電界効果トランジスタが制御される導電性インダクタループと、
    前記半導体材料層内に画定され、前記第１の連続リング状活性領域と絶縁した、活性半導体材料の二次リング状領域であって、該二次リング状領域内に画定される二次ソース領域および二次ドレイン領域を有する二次リング状領域と、
    前記活性半導体材料の前記二次リング状領域の上に直角に重なる二次ゲート構造と、を備え、
    前記導電性インダクタループは、前記活性半導体材料の前記第１の連続リング状活性領域の上に重なる第１の巻きと、前記活性半導体材料の前記二次リング状領域の上に重なる第２の巻きとを備える、半導体デバイス。
  2. 前記ゲート構造のそれぞれは、前記導電性インダクタループに垂直な主縦軸を有する、請求項１に記載の半導体デバイス。
  3. 前記導電性インダクタループは、第１の平面内に存在し、
    前記第１の平面に平行である基準面に対する前記導電性インダクタループの投影は、前記基準面に対する前記第１の連続リング状活性領域の投影の範囲内にある、請求項１に記載の半導体デバイス。
  4. 前記電界効果トランジスタの導電状態および非導電状態を制御する、前記電界効果トランジスタに連結されるトランジスタ電圧コントローラをさらに備える、請求項１に記載の半導体デバイス。
  5. 前記トランジスタ電圧コントローラは、前記ゲート構造に連結され、前記ゲート構造のための共通ゲート電圧を変調することによって前記電界効果トランジスタの導電状態および非導電状態を制御する、請求項４に記載の半導体デバイス。
  6. 前記トランジスタ電圧コントローラは、前記電界効果トランジスタを導電状態にバイアスして、前記導電性インダクタループが前記第１の連続リング状活性領域内にループ電流を誘導することを可能にし、
    前記トランジスタ電圧コントローラは、前記電界効果トランジスタを非導電状態にバイアスして、前記導電性インダクタループが前記第１の連続リング状活性領域内にループ電流を誘導するのを抑止する、請求項４に記載の半導体デバイス。
  7. 集積化インダクタデバイスであって、
    導電性インダクタループと、
    トランジスタ配置であって、該トランジスタ配置内に画定されるソース領域およびドレイン領域を有する活性半導体材料の第１の連続リング状領域と、前記活性半導体材料の前記第１の連続リング状領域の上に直角に重なるゲート構造とを備えるトランジスタ配置と、
    前記導電性インダクタループと前記トランジスタ配置との間の誘電材料であって、前記トランジスタ配置が、前記集積化インダクタデバイスのインダクタンスに影響を及ぼす、前記集積化インダクタデバイスの電圧変調されたシールドとして機能する、誘電材料と、を備え、
    前記導電性インダクタループは、第１の巻きおよび第２の巻きを備え、
    前記第１の巻きは、前記活性半導体材料の前記第１の連続リング状領域の上に重なり、
    前記トランジスタ配置は、前記活性半導体材料の前記第１の連続リング状領域から絶縁された、活性半導体材料の二次リング状領域であって、該二次リング状領域内に画定される二次ソース領域および二次ドレイン領域を有する二次リング状領域をさらに備え、
    前記第２の巻きは、前記活性半導体材料の前記二次リング状領域の上に重なる、集積化インダクタデバイス。
  8. 前記トランジスタ配置に連結され、前記活性半導体材料の前記第１の連続リング状領域の導電状態および非導電状態を制御するトランジスタ電圧コントローラをさらに備える、請求項７に記載の集積化インダクタデバイス。
  9. 前記トランジスタ配置に連結され、前記活性半導体材料の前記第１の連続リング状領域および前記活性半導体材料の前記二次リング状領域の導電状態および非導電状態を独立して制御するトランジスタ電圧コントローラをさらに備える、請求項７に記載の集積化インダクタデバイス。
  10. 前記トランジスタ配置は、前記活性半導体材料の前記第１の連続リング状領域を、前記導電性インダクタループによって誘導されるループ電流を収容する導電性パスに転換するために、導電状態で動作するようにバイアスされ、
    前記トランジスタ配置は、前記活性半導体材料の前記第１の連続リング状領域を、前記導電性インダクタループによって誘導されるループ電流の形成を抑止する非導電性パスに転換するために、非導電状態で動作するようにバイアスされる、請求項７に記載の集積化インダクタデバイス。
  11. 半導体基板上に形成される集積化インダクタであって、第１の巻きおよび第２の巻きを備える導電性インダクタループを有する集積化インダクタと、
    トランジスタ配置であって、該トランジスタ配置内に画定されるソース領域およびドレイン領域を有する活性半導体材料の第１の連続リング状領域と、前記活性半導体材料の前記第１の連続リング状領域の上に直角に重なるゲート構造とを備え、前記集積化インダクタによって誘導されるループ電流を変調するために前記半導体基板上に形成されるトランジスタ配置と、
    前記集積化インダクタを前記トランジスタ配置から絶縁するための誘電材料と、
    前記トランジスタ配置の導電性動作状態および非導電性動作状態を選択するために前記トランジスタ配置に連結されるコントローラであって、前記トランジスタ配置の導電性動作状態は、前記トランジスタ配置内に誘導されるループ電流の形成を可能にし、前記トランジスタ配置の非導電性動作状態は、前記トランジスタ配置内に誘導されるループ電流の形成を抑止する、コントローラと、を備え、
    前記第１の巻きは、前記活性半導体材料の前記第１の連続リング状領域の上に重なり、
    前記トランジスタ配置は、前記活性半導体材料の前記第１の連続リング状領域から絶縁された、活性半導体材料の二次リング状領域であって、該二次リング状領域内に画定される二次ソース領域および二次ドレイン領域を有する二次リング状領域をさらに備え、
    前記トランジスタ配置は、前記活性半導体材料の前記二次リング状領域の上に直角に重なる二次ゲート構造をさらに備え、
    前記第２の巻きは、前記活性半導体材料の前記二次リング状領域の上に重なる、半導体デバイス。
  12. 前記半導体基板は、半導体材料を備え、
    前記トランジスタ配置は、前記半導体材料内に画定される活性領域と、前記活性領域内に画定されるソース領域と、前記活性領域内に画定されるドレイン領域と、前記活性領域の上に且つ前記活性領域に直角に形成されるゲート構造とを備え、前記ソース領域、前記ドレイン領域および前記ゲート構造は、電界効果トランジスタを形成するために協働する、請求項１１に記載の半導体デバイス。
  13. 前記コントローラは、前記電界効果トランジスタを導電状態にバイアスして、前記集積化インダクタが前記活性領域内にループ電流を誘導することを可能にし、
    前記コントローラは、前記電界効果トランジスタを非導電状態にバイアスして、前記集積化インダクタが前記活性領域内にループ電流を誘導するのを抑止する、請求項１２に記載の半導体デバイス。
  14. 前記活性領域は、前記集積化インダクタの導電性インダクタループの下に重なる、連続し且つ隣接するリングを形成する、請求項１２に記載の半導体デバイス。
  15. 前記半導体基板は、半導体材料を備え、
    前記トランジスタ配置は、前記半導体材料内に画定される活性領域と、前記活性領域内に画定されるソース領域と、前記活性領域内に画定されるドレイン領域と、前記活性領域の上に且つ前記活性領域に直角に形成されるゲート構造とを備え、前記ソース領域、前記ドレイン領域および前記ゲート構造は、直列に連結された複数の電界効果トランジスタを形成するために協働する、請求項１１に記載の半導体デバイス。
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