JP5653865B2 - データ処理システム - Google Patents
データ処理システム Download PDFInfo
- Publication number
- JP5653865B2 JP5653865B2 JP2011181407A JP2011181407A JP5653865B2 JP 5653865 B2 JP5653865 B2 JP 5653865B2 JP 2011181407 A JP2011181407 A JP 2011181407A JP 2011181407 A JP2011181407 A JP 2011181407A JP 5653865 B2 JP5653865 B2 JP 5653865B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- tile
- accelerator
- unit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
図1に示す本発明の第1の実施形態のデータ処理システム20は、ネットワーク12に接続するものであって、ユーザ端末11からネットワーク12を介して入力するサービス要求に応じてデータ処理を行い、その処理結果をユーザ端末11に返送するものである。ネットワーク12には1または複数のユーザ端末11が接続しており、各ユーザは、それぞれのユーザ端末11から、同時または別々のタイミングでデータ処理システム20に対してサービスを要求できるようになっている。
図5に示す本発明の第2の実施形態のデータ処理システムは、図1に示した第1の実施形態のデータ処理システムと同様のものであるが、第1の実施形態のデータ処理システムに対し、アクセラレータ22の相互間を接続する専用のアクセラレータ間接続部28を設けたものである。アクセラレータ間接続部28を設けたことに対応して、各アクセラレータ内22には、このアクセラレータ間接続部28と再構成ハードウェア処理部27との間をつなぐアクセラレータ間接続入出力制御部29が設けられている。図6に示すように、再構成ハードウェア処理部27内の各タイルブロック部31は、タイル間接続部32を介し、内部データ入出力制御部25及び外部データ入出力制御部26に加えてアクセラレータ間接続入出力制御部29に接続している。
次に、本発明の第3の実施形態を説明する。この第3の実施形態は、第1の実施形態または第2の実施形態のデータ処理システムを用い、外部からの入力データが画像または映像(カメラ映像やストリーミング映像など)であって、映像を画像処理した結果を取得することをユーザから要求された場合の処理に関するものである。
次に、本発明の第4の実施形態を説明する。この第4の実施形態は、第3の実施形態と同様に、第1の実施形態あるいは第2の実施形態のデータ処理システムを用い、外部からの入力データが画像または映像(カメラ映像やストリーミング映像など)であって、映像を画像処理した結果を取得することをユーザから要求された場合の処理に関するものである。
12 ネットワーク
20 データ処理システム
21 サーバコンピュータ
22 アクセラレータ
23 リソースマネージャ
24 サーバ・アクセラレータ間接続部
25 内部データ入出力制御部
26 外部データ入出力制御部
27 再構成ハードウェア処理部
28 アクセラレータ間接続部
29 アクセラレータ間接続入出力制御部
31 タイルブロック部
32 タイル間接続部
33 タイル制御部
34 タイル処理部
41 処理フロー制御部
42 処理フロー管理DB(データベース)
43 外部データ入出力管理部
44 SW(ソフトウェア)処理管理部
45 SWリソース管理DB
46 HW(ハードウェア)処理管理部
47 HWリソース管理DB
Claims (3)
- 要求された情報処理サービスを提供するデータ処理システムであって、
情報処理サービスの提供の要求を受け付け、該情報処理サービスの提供に必要な機能をソフトウェア機能とハードウェア機能とに分けるリソースマネージャ装置と、
前記リソースマネージャ装置から前記ソフトウェア機能を割り当てられ、割り当てられたソフトウェア機能をソフトウェアプログラムにしたがって実行可能な1以上のサーバコンピュータと、
それぞれ、再構成可能なハードウェア回路を有し、前記リソースマネージャ装置から前記ハードウェア機能を割り当てられ、割り当てられたハードウェア機能に応じて前記ハードウェア回路を再構成して該ハードウェア回路により前記ハードウェア機能を実行可能な複数のアクセラレータ装置と、
前記リソースマネージャ装置と前記サーバコンピュータと前記複数のアクセラレータ装置とを接続して相互にデータの入出力を可能とする第1の接続部と、
前記リソースマネージャ装置の指示に基づきメッシュ結合、リング結合、全結合、ハイパーキューブ及びバス結合を含む任意のネットワークトポロジを用いて前記複数のアクセラレータ間の接続関係を構築し前記複数のアクセラレータ装置間を接続して前記第1の接続部を介することなく前記複数のアクセラレータ装置間でデータの通信を可能とする第2の接続部と、
を備え、
前記アクセラレータ装置は、
前記第1の接続部に接続して前記サーバコンピュータとのデータの入出力を制御する内部データ入出力制御部と、
外部とのデータの入出力を制御する外部データ入出力制御部と、
再構成可能なハードウェアデバイスとして構成されるタイルブロック部を1または複数備え、前記内部データ入出力制御部及び外部データ入出力制御部に接続する再構成ハードウェア処理部と、
前記第2の接続部と前記再構成ハードウェア処理部との間を接続し、当該アクセラレータ装置とは異なるアクセラレータ装置上の前記タイルブロック部との間でのデータの受け渡しを制御するアクセラレータ間接続入出力制御部と、
を有し、
前記リソースマネージャ装置は、前記ソフトウェア機能を前記サーバコンピュータに実行させ、前記ハードウェア機能を前記アクセラレータ装置に実行させる、データ処理システム。 - 前記タイルブロック部は、
再構成可能なハードウェアにおける単位処理回路である1または複数のタイル処理部と、
前記タイル処理部間で再構成可能な接続を形成し前記タイル処理部に対するデータの入出力を制御するタイル制御部と、を有する、請求項1に記載のデータ処理システム。 - 複数の前記タイル処理部を備え、要求に応じて前記複数のタイル処理部の再構成と前記複数のタイル処理部間の接続とを行うように構成され、
少なくとも1つの前記タイル処理部は、入力画像または入力映像に対して特徴抽出処理を行って特徴量情報を出力するタイル処理部であり、
少なくとも1つの前記タイル処理部は、前記特徴量情報を入力として物体識別処理を行って識別結果を出力するタイル処理部であり、
前記入力画像または入力映像から物体認識を行う、請求項2に記載のデータ処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011181407A JP5653865B2 (ja) | 2011-08-23 | 2011-08-23 | データ処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011181407A JP5653865B2 (ja) | 2011-08-23 | 2011-08-23 | データ処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013045219A JP2013045219A (ja) | 2013-03-04 |
JP5653865B2 true JP5653865B2 (ja) | 2015-01-14 |
Family
ID=48009095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011181407A Expired - Fee Related JP5653865B2 (ja) | 2011-08-23 | 2011-08-23 | データ処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5653865B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5876319B2 (ja) * | 2012-02-21 | 2016-03-02 | 日本電信電話株式会社 | サービス提供システム、サービス提供方法、リソースマネージャ、プログラム |
US9747185B2 (en) | 2013-03-26 | 2017-08-29 | Empire Technology Development Llc | Acceleration benefit estimator |
JP6569508B2 (ja) * | 2015-12-11 | 2019-09-04 | 富士通株式会社 | 処理装置及び処理装置の制御方法 |
JP6589698B2 (ja) * | 2016-03-08 | 2019-10-16 | 富士通株式会社 | 情報処理装置、情報処理システム、情報処理システムの制御方法および情報処理システムの制御プログラム |
JP6740719B2 (ja) | 2016-06-03 | 2020-08-19 | 富士通株式会社 | 情報処理装置、情報処理方法、およびプログラム |
US11099894B2 (en) | 2016-09-28 | 2021-08-24 | Amazon Technologies, Inc. | Intermediate host integrated circuit between virtual machine instance and customer programmable logic |
US10338135B2 (en) | 2016-09-28 | 2019-07-02 | Amazon Technologies, Inc. | Extracting debug information from FPGAs in multi-tenant environments |
US10282330B2 (en) | 2016-09-29 | 2019-05-07 | Amazon Technologies, Inc. | Configurable logic platform with multiple reconfigurable regions |
US10162921B2 (en) | 2016-09-29 | 2018-12-25 | Amazon Technologies, Inc. | Logic repository service |
US10250572B2 (en) | 2016-09-29 | 2019-04-02 | Amazon Technologies, Inc. | Logic repository service using encrypted configuration data |
US10642492B2 (en) | 2016-09-30 | 2020-05-05 | Amazon Technologies, Inc. | Controlling access to previously-stored logic in a reconfigurable logic device |
US11115293B2 (en) | 2016-11-17 | 2021-09-07 | Amazon Technologies, Inc. | Networked programmable logic service provider |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3346185B2 (ja) * | 1996-10-04 | 2002-11-18 | 三菱電機株式会社 | 通信処理装置 |
US6505290B1 (en) * | 1997-09-05 | 2003-01-07 | Motorola, Inc. | Method and apparatus for interfacing a processor to a coprocessor |
US6381746B1 (en) * | 1999-05-26 | 2002-04-30 | Unisys Corporation | Scaleable video system having shared control circuits for sending multiple video streams to respective sets of viewers |
US6526430B1 (en) * | 1999-10-04 | 2003-02-25 | Texas Instruments Incorporated | Reconfigurable SIMD coprocessor architecture for sum of absolute differences and symmetric filtering (scalable MAC engine for image processing) |
JP2002342301A (ja) * | 2001-05-15 | 2002-11-29 | Toshiba Corp | コプロセッサを備えたマイクロコンピュータ |
TWI234737B (en) * | 2001-05-24 | 2005-06-21 | Ip Flex Inc | Integrated circuit device |
JP4936517B2 (ja) * | 2006-06-06 | 2012-05-23 | 学校法人早稲田大学 | ヘテロジニアス・マルチプロセッサシステムの制御方法及びマルチグレイン並列化コンパイラ |
JP2008097498A (ja) * | 2006-10-16 | 2008-04-24 | Olympus Corp | プロセッシング・エレメント、コントロール・ユニット、及びこれらを備える処理システム、分散処理方法 |
JP5382624B2 (ja) * | 2008-04-23 | 2014-01-08 | 日本電気株式会社 | マルチプロセッサ制御装置、その方法及びそのプログラム |
JP2011048579A (ja) * | 2009-08-26 | 2011-03-10 | Univ Of Tokyo | 画像処理装置及び画像処理方法 |
US20120314710A1 (en) * | 2010-02-12 | 2012-12-13 | Hitachi, Ltd. | Information processing device, information processing system, and information processing method |
-
2011
- 2011-08-23 JP JP2011181407A patent/JP5653865B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013045219A (ja) | 2013-03-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5653865B2 (ja) | データ処理システム | |
US11782870B2 (en) | Configurable heterogeneous AI processor with distributed task queues allowing parallel task execution | |
US11789895B2 (en) | On-chip heterogeneous AI processor with distributed tasks queues allowing for parallel task execution | |
US20180189641A1 (en) | Hardware accelerator engine | |
US8462369B2 (en) | Hybrid image processing system for a single field of view having a plurality of inspection threads | |
CN101976200B (zh) | 在虚拟机监控器外进行输入输出设备虚拟化的虚拟机系统 | |
TWI547817B (zh) | 叢集運算架構的資源規劃方法、系統及裝置 | |
CN103999121B (zh) | 用于将图像基元部署至计算构造的图像流管线控制器 | |
JP7012689B2 (ja) | コマンド実行方法及び装置 | |
Somasundaram et al. | CARE Resource Broker: A framework for scheduling and supporting virtual resource management | |
Karras et al. | A hardware acceleration platform for AI-based inference at the edge | |
WO2023165105A1 (zh) | 负载均衡控制方法、装置电子设备、存储介质和计算机程序 | |
WO2022105440A1 (zh) | 一种量子与经典混合云平台以及任务执行方法 | |
CN115220921B (zh) | 资源调度方法及相关装置、图形处理器、摄像器件和介质 | |
WO2023207261A1 (zh) | 基于soa架构的智能驾驶系统、方法、设备及存储介质 | |
US10985992B2 (en) | System and method for configuring cluster of virtualization network functions | |
CN106529408A (zh) | 一种人脸检测的方法及装置 | |
CN104657205A (zh) | 一种基于虚拟化的视频内容分析方法及系统 | |
WO2020163327A1 (en) | System-based ai processing interface framework | |
US9509562B2 (en) | Method of providing a dynamic node service and device using the same | |
Chien et al. | Distributed computing in IoT: System-on-a-chip for smart cameras as an example | |
JP5802215B2 (ja) | 複数の粒度を持つストリームを処理するためのプログラム、コンピュータシステムおよび方法 | |
JP5876319B2 (ja) | サービス提供システム、サービス提供方法、リソースマネージャ、プログラム | |
US20220100566A1 (en) | Metrics-based scheduling for hardware accelerator resources in a service mesh environment | |
CN109416688A (zh) | 用于灵活的高性能结构化数据处理的方法和系统 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20130305 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130812 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140529 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140617 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140812 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140902 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20141027 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141029 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20141031 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141118 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141119 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5653865 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |