JP5644859B2 - バス制御装置及びバス制御方法 - Google Patents
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Description
図2は、本実施例2に係るサーバ装置9Aの構成を示す機能ブロック図である。サーバ装置9Aは、I/Oブリッジ1A、CPU2A、メモリ3及びPCI−Expressデバイス4Aを有する。I/Oブリッジ1Aは、CPU2AとCPUバスで接続される。また、I/Oブリッジ1Aは、PCI−Expressルートコンプレックス機能を有し、PCI−Expressデバイス4Aと4レーンのPCI−Expressバスで接続される。このPCI−Expressバスは、一部に障害が発生した場合、障害が発生した一部のレーンを切り離し、レーンを縮退する。なお、I/Oブリッジ1AがPCI−Expressデバイス4Aと接続するPCI−Expressバスは、4レーンに限定されるものではなく、8レーンや16レ−ン等であっても構わない。
次に、実施例2に係る割り込み制御回路の処理のシーケンスを、図3を参照して説明する。図3は、実施例2に係る割り込み制御回路の処理手順を示すフローチャートである。
次に、実施例2に係るCPUの処理のシーケンスを、図4を参照して説明する。図4は、実施例2に係るCPUの処理手順を示すフローチャートである。
上記実施例2によれば、I/Oブリッジ1Aは、バス幅閾値レジスタA21にバス幅に関する閾値を記憶しておき、バス幅の縮退が生じたとき、縮退後のバス幅と、バス幅閾値レジスタA21に記憶された閾値とを比較する。そして、I/Oブリッジ1Aは、比較結果に基づいて、バスの縮退に関する処理を行うCPU2Aへの割り込みの優先度を決定する。
図5は、実施例3に係るサーバ装置9Bを含む情報処理システム5の構成を示す機能ブロック図である。なお、図2に示すサーバ装置9Aと同一の構成については同一符号を示すことで、その重複する構成及び動作の説明については省略する。実施例2と実施例3とが異なるところは、I/Oブリッジ1Bにバス幅閾値レジスタB52及び比較回路24Bを追加した点にある。また、実施例2と実施例3とが異なるところは、割り込み制御回路25A及びPCI−Express制御部23をそれぞれ割り込み制御回路25B及びバス制御部51に変更した点にある。さらに、実施例2と実施例3とが異なるところは、PCI−Expressデバイス4AをI/Oインタフェースカード4Bに変更し、サーバ装置9Bにシステム管理装置8を接続した点にある。
次に、実施例3に係る割り込み制御回路の処理のシーケンスを、図6を参照して説明する。図6は、実施例3に係る割り込み制御回路の処理手順を示すフローチャートである。
次に、実施例3に係るシステム管理装置の処理のシーケンスを、図7を参照して説明する。図7は、実施例3に係るシステム管理装置の処理手順を示すフローチャートである。
次に、実施例3に係るCPUの処理のシーケンスを、図8を参照して説明する。図8は、実施例3に係るCPUの処理手順を示すフローチャートである。
上記実施例3によれば、割り込み制御回路25Bが、比較回路24A及び比較回路24Bによる比較結果に基づいて、システム管理装置8へ割り込みを発生させるか否かを決定するようにした。かかる構成によれば、割り込み制御回路25Bが、比較結果に基づいて、システム管理装置8へ割り込みを発生させないことを決定した場合には、システム管理装置8に対して割り込みを発生させないので、システム管理装置8における処理負担を軽減できる。
なお、実施例2では、CPU2AとPCI−Expressデバイス4Aとの間に1台のI/Oブリッジ1Aを構成するものとして説明した。しかしながら、CPU2AとPCI−Expressデバイス4Aとの間にPCI−Expressバスで接続された複数台のI/Oブリッジ1AまたはPCI−Expressスイッチを直列または並列に構成するものとしても良い。この場合には、バス幅の縮退を検知したI/Oブリッジ1AまたはPCI−Expressスイッチが、自装置とCPU2Aとの間に備わるI/Oブリッジ1AまたはPCI−Expressスイッチを介して、自装置内で決定した優先度に応じた割り込みをCPU2Aに伝播させるようにすれば良い。これにより、I/Oブリッジ1AまたはPCI−Expressスイッチは、決定した優先度に応じた割り込みをCPU2Aへ伝播させるので、割り込みを受け付けたCPU2Aでのバスの縮退に関する処理負担を軽減できる。同様に、実施例3の場合であっても、CPU2BとI/Oインタフェースカード4Bとの間にI/Oバスで接続された複数台のI/Oブリッジ1Bまたは中継装置を直列または並列に構成するものとしても良い。
2 プロセッサ
11 記憶部
12 比較部
13 決定部
1A、1B I/Oブリッジ
2A CPU
21 バス幅閾値レジスタA
52 バス幅閾値レジスタB
22 CPUバス制御部
23 PCI−Express制御部
23a バス幅レジスタ
24A 比較回路
24B 比較回路
25A、25B 割り込み制御回路
3 メモリ
31、61 割り込みマスク
32、62 割り込み処理部
4A PCI−Expressデバイス
41 PCI−Express制御部
5 情報処理システム
63 バスエラー割り込み処理部
8 システム管理装置
9A、9B サーバ装置
Claims (6)
- データの転送経路であるバスのバス幅に関する閾値を記憶する記憶部と、
バス幅の縮退が生じたとき、縮退後のバス幅と、前記記憶部に記憶された閾値とを比較する比較部と、
前記比較部によって比較した結果であるバス幅の縮退の程度に基づいて、前記バスの縮退に関する復旧処理を行うプロセッサへ低い優先度の割り込みを発生させるか高い優先度の割り込みを発生させるかを決定する決定部と
を有すること特徴とするバス制御装置。 - 前記決定部は、
前記比較部によって比較した結果であるバス幅の縮退の程度が、前記バスが動作可能と認められる程度である場合、前記プロセッサへ低い優先度の割り込みを発生させることを決定し、前記バス幅の縮退の程度が、前記バスが動作可能と認められる程度でない場合、前記プロセッサへ高い優先度の割り込みを発生させることを決定する
ことを特徴とする請求項1に記載のバス制御装置。 - 前記決定部は、
前記比較部によって比較した結果に基づいて、さらに、前記プロセッサへの割り込みを発生させるか否かを決定することを特徴とする請求項1または請求項2に記載のバス制御装置。 - 前記記憶部は、
複数の前記閾値を記憶し、
前記比較部は、
縮退後のバス幅と、前記記憶部に記憶された前記複数の閾値とを比較し、
前記決定部は、
前記比較部によって比較した結果に基づいて、前記プロセッサへの割り込みの有無及び割り込みの優先度を決定することを特徴とする請求項1または請求項2に記載のバス制御装置。 - 前記記憶部は、
バスに接続した装置の種類毎に規定された前記閾値を、バスに接続した装置が初期化されるときに前記装置の種類に応じて記憶することを特徴とする請求項1または請求項4に記載のバス制御装置。 - データの転送経路であるバスのバス幅の縮退が生じたとき、バス制御装置がバスの縮退に関する処理を行うプロセッサへ割り込みを発生させるバス制御方法であって、
前記バスのバス幅に関する閾値を記憶する記憶部から前記閾値を読み出し、読み出した前記閾値と、縮退後のバス幅とを比較する比較工程と、
前記比較工程によって比較した結果であるバス幅の縮退の程度に基づいて、前記バスの縮退に関する復旧処理を行うプロセッサへ低い優先度の割り込みを発生させるか高い優先度の割り込みを発生させるかを決定する決定工程と
を含むことを特徴とするバス制御方法。
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