JP5639940B2 - Insulated gate bipolar transistor - Google Patents

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Description

本発明は、絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor、以下「IGBT」という。)に関する。   The present invention relates to an insulated gate bipolar transistor (hereinafter referred to as “IGBT”).

ドレイン電極と半導体基体との間にショットキー接合を設けたIGBTにおいては、ドレイン電極からN型半導体基体への少数キャリア(ホール)の注入量が、ショットキー接合のない、PN接合を設けたIGBTに比べて低減されるため、ターンオフ動作におけるスイッチング速度を、速くすることが可能であった(特許文献1参照)。   In an IGBT having a Schottky junction between a drain electrode and a semiconductor substrate, the amount of minority carriers (holes) injected from the drain electrode into the N-type semiconductor substrate is such that an IGBT having a PN junction without a Schottky junction is provided. Therefore, the switching speed in the turn-off operation can be increased (see Patent Document 1).

特許第3895147号公報Japanese Patent No. 3895147

しかし、ショットキー接合を設けたIGBTにおいては、スイッチング速度を速くできる一方、IGBTをオン動作させる、ドレイン−ソース間電圧(オン電圧Vce(sat))が増大するという問題があった。
オン電圧Vce(sat)を低電圧化するためには、オン動作時にショットキー接合から半導体基体へ注入するホールの注入量を大きくするため、ショットキー接合におけるショットキー障壁Φbnを高くすることが有効である。しかしながら、ショットキー障壁Φbnを高くすると、今度は、ゲート電圧に電圧を印加しない状態(ゲート電圧=0V)でのドレイン電極−ソース電極間の順方向の耐圧が低下してしまう。
これは、絶縁ゲートトランジスタが形成されるPウェル領域と半導体基体との間のPN接合に形成される空乏層が、ドレイン電極の電圧を上昇させるにつれて、ドレイン電極側に伸びることによる寄生PNPトランジスタの実効ベース長の短縮現象によるものである。
However, an IGBT provided with a Schottky junction has a problem that the switching speed can be increased while the drain-source voltage (on voltage Vce (sat)) for turning on the IGBT increases.
In order to reduce the ON voltage Vce (sat), it is effective to increase the Schottky barrier Φbn in the Schottky junction in order to increase the amount of holes injected from the Schottky junction to the semiconductor substrate during the ON operation. It is. However, when the Schottky barrier Φbn is increased, the breakdown voltage in the forward direction between the drain electrode and the source electrode in a state where no voltage is applied to the gate voltage (gate voltage = 0 V) is decreased.
This is because the depletion layer formed at the PN junction between the P-well region where the insulated gate transistor is formed and the semiconductor substrate increases toward the drain electrode as the drain electrode voltage is increased. This is due to the phenomenon of shortening the effective base length.

ショットキー接合を設けたIGBTにおいて、順方向の耐圧低下を抑制するためには、ドレイン電極をコレクタ、半導体基体をベース、絶縁ゲートトランジスタが形成されるPウェル領域をエミッタとして形成される寄生PNPバイポーラトランジスタにおいて、ベースの不純物濃度を上げてバイポーラトランジスタでの電流増幅率を下げる方法が考えられる。つまり、n型半導体基体とドレイン電極との接触領域に、不純物濃度がn型半導体基体より高濃度のNバッファ層(高濃度領域)を設け、Nバッファ層の不純物濃度を、より濃くすることで、寄生PNPトランジスタの電流増幅率は下がり、順方向の耐圧を増加させることができる。
しかし、ドレイン電極に接触したNバッファ層を高濃度にすることは、順方向の耐圧を増大することはできるものの、今度はターンオン時において半導体基体へのホールの量が減り、オン電圧Vce(sat)が上昇してしまう。
In an IGBT provided with a Schottky junction, a parasitic PNP bipolar formed using a drain electrode as a collector, a semiconductor substrate as a base, and a P-well region where an insulated gate transistor is formed as an emitter is used in order to suppress a forward breakdown. In the transistor, a method of increasing the impurity concentration of the base and reducing the current amplification factor in the bipolar transistor is conceivable. That is, by providing an N buffer layer (high concentration region) having an impurity concentration higher than that of the n type semiconductor substrate in a contact region between the n type semiconductor substrate and the drain electrode, the impurity concentration of the N buffer layer is made higher. The current amplification factor of the parasitic PNP transistor decreases, and the forward breakdown voltage can be increased.
However, increasing the concentration of the N buffer layer in contact with the drain electrode can increase the forward breakdown voltage, but this time, the amount of holes to the semiconductor substrate is reduced at turn-on, and the ON voltage Vce (sat ) Will rise.

このように、従来におけるIGBTは、オン電圧Vce(sat)を低電圧化することと、順方向の耐圧の低下を抑制することとを両立することができなかった。本発明は、ショットキー接合を設けたIGBTにおいて、オン電圧Vce(sat)の低電圧化と、順方向耐圧の低下抑制を図ったIGBTを提供することにある。
なお、上記特許文献1は、ショットキー接合を設けたIGBTにおいて、ドレイン電極とバッファ層が接触するIGBTを開示しているにすぎない。
As described above, the conventional IGBT cannot achieve both the reduction of the on-voltage Vce (sat) and the suppression of the decrease in the breakdown voltage in the forward direction. An object of the present invention is to provide an IGBT in which an ON voltage Vce (sat) is reduced and a forward breakdown voltage is suppressed from decreasing in an IGBT provided with a Schottky junction.
In addition, the said patent document 1 is disclosing only IGBT by which a drain electrode and a buffer layer contact in IGBT provided with Schottky junction.

本発明の絶縁ゲート型バイポーラトランジスタ(IGBT)は、第1の不純物濃度を有する第1導電型の半導体基体の一方の表面側に形成されたソース電極から前記半導体基体の他方の表面側に形成されたドレイン電極に向けて前記半導体基体の厚さ方向に流れる電流のスイッチングを、前記半導体基体の一方の表面に形成された絶縁ゲートトランジスタのゲート電極に与える電圧によって行う絶縁ゲート型バイポーラトランジスタであって、前記第1導電型の半導体基体の他方の表面に、前記絶縁ゲートトランジスタのオン時に前記第1導電型の半導体基体中に第2導電型のキャリアを注入して伝導度変調を起こさせるための前記半導体基体と前記ドレイン電極とによるショットキー接合が形成され、前記ドレイン電極から前記ソース電極側に離間した位置に、前記半導体基体より不純物を高濃度に含む第1導電型の第2の不純物濃度を有するバッファ層が形成され、前記バッファ層を有しない絶縁ゲートバイポーラトランジスタを順方向通電した際に所定の電流値を得るための基準ドイレン−ソース間電圧を、バッファ層を有する前記絶縁ゲート型バイポーラトランジスタに印加した状態で、前記ドレイン電極と前記バッファ層との離間距離、前記バッファ層の幅、及び前記第2の不純物濃度を、前記ドレイン電極から前記バッファ層までの第2導電型のキャリアの蓄積濃度に前記離間距離を乗じた第2導電型キャリア密度が、前記バッファ層の有する第1導電型のキャリア濃度に前記バッファ層の幅を乗じた第1導電型キャリア密度よりも多くなるように、設定することを特徴とする。 The insulated gate bipolar transistor (IGBT) of the present invention is formed on the other surface side of the semiconductor substrate from the source electrode formed on the one surface side of the first conductivity type semiconductor substrate having the first impurity concentration. An insulated gate bipolar transistor that switches current flowing in the thickness direction of the semiconductor substrate toward the drain electrode by a voltage applied to a gate electrode of an insulated gate transistor formed on one surface of the semiconductor substrate. Injecting a second conductivity type carrier into the first conductivity type semiconductor substrate on the other surface of the first conductivity type semiconductor substrate when the insulated gate transistor is turned on to cause conductivity modulation. A Schottky junction is formed by the semiconductor substrate and the drain electrode, and the source electrode is formed from the drain electrode. To a location spaced, when the semiconductor substrate buffer layer having a second impurity concentration of the first conductivity type containing an impurity at a high concentration is formed from, an insulating gate bipolar transistor not having a buffer layer and a forward current In a state where a reference drain-source voltage for obtaining a predetermined current value is applied to the insulated gate bipolar transistor having a buffer layer, a separation distance between the drain electrode and the buffer layer, a width of the buffer layer And the second conductivity type carrier density obtained by multiplying the accumulated concentration of the second conductivity type carriers from the drain electrode to the buffer layer by the separation distance, and the second impurity concentration. first conductivity type carrier density multiplied by the width of the conductive type wherein the buffer layer to a carrier concentration of as larger than, especially that you set To.

また、上記絶縁ゲート型バイポーラトランジスタにおいて、前記第2導電型キャリア密度が前記第1導電型キャリア密度よりも7倍以上多くなるように、前記バッファ層の幅、前記第2の不純物濃度、及び前記ドレイン電極と前記バッファ層との離間距離を設定することを特徴とする。   In the insulated gate bipolar transistor, the width of the buffer layer, the second impurity concentration, and the concentration of the second conductive carrier so that the second conductive carrier density is 7 times or more higher than the first conductive carrier density. The distance between the drain electrode and the buffer layer is set.

また、上記絶縁ゲート型バイポーラトランジスタにおいて、前記離間距離を5μm以上に設定することを特徴とする。   In the insulated gate bipolar transistor, the separation distance is set to 5 μm or more.

本発明によれば、バッファ層をドレイン電極から離間させて配置する。例えば、ドレイン電極とバッファ層との離間距離、バッファ層の幅及びバッファ層の不純物濃度を、次のように設定する。すなわち、バッファ層を有しないIGBTを順方向通電した際に所定の電流値を得るための基準ドイレン−ソース間電圧を、バッファ層を有するIGBTに印加する。この状態で、ドレイン電極からバッファ層までの第2導電型のキャリアの蓄積濃度に離間距離を乗じた第2導電型キャリア密度が、バッファ層の有する第1導電型のキャリア濃度にバッファ層の幅を乗じた第1導電型キャリア密度よりも多くなるように設定する。
この設定により、IGBTにおいて、絶縁ゲートトランジスタを形成するウェル領域側の半導体基体への正孔の注入をほとんど制限する(ホール注入量を減少させる)ことがないように、当該半導体基体における伝導度変調を制御することができる。
これにより、バッファ層により順方向の耐圧低下を抑制しつつ、かつ、ターンオン時の半導体基体への第2導電型キャリアの注入量をほとんど制限する(第2導電型キャリアの注入量を減少させる)ことがなく、ターンオン時のオン電圧Vce(sat)の低電圧化を図ることができる。
According to the present invention, the buffer layer is disposed apart from the drain electrode. For example, the distance between the drain electrode and the buffer layer, the width of the buffer layer, and the impurity concentration of the buffer layer are set as follows. That is, a reference drain-source voltage for obtaining a predetermined current value when a forward current is applied to an IGBT having no buffer layer is applied to the IGBT having the buffer layer. In this state, the second conductivity type carrier density obtained by multiplying the accumulated concentration of the second conductivity type carriers from the drain electrode to the buffer layer by the separation distance is equal to the first conductivity type carrier concentration of the buffer layer and the width of the buffer layer. Is set to be higher than the first conductivity type carrier density multiplied by.
With this setting, in the IGBT, conductivity modulation in the semiconductor substrate is performed so that the injection of holes into the semiconductor substrate on the well region side where the insulated gate transistor is formed is hardly restricted (the amount of hole injection is reduced). Can be controlled.
Thereby, the forward breakdown voltage drop is suppressed by the buffer layer, and the injection amount of the second conductivity type carrier to the semiconductor substrate at the time of turn-on is almost limited (the injection amount of the second conductivity type carrier is reduced). Therefore, the turn-on voltage Vce (sat) can be lowered.

本発明のIGBT100の構成を示す断面図である。It is sectional drawing which shows the structure of IGBT100 of this invention. Nバッファ層を有さないIGBTにおけるショットキー障壁Φbnと、オン電圧Vce(sat)及び順方向の耐圧との関係を示す図である。It is a figure which shows the relationship between Schottky barrier (PHI) bn in IGBT which does not have an N buffer layer, ON voltage Vce (sat), and the proof pressure of a forward direction. Nバッファ層とドレイン電極との間に離間距離を設けない場合の、Nバッファ層の不純物濃度Nbと、オン電圧Vce(sat)及び順方向の耐圧との関係を示す図である。It is a figure which shows the relationship between the impurity concentration Nb of an N buffer layer, ON voltage Vce (sat), and a forward withstand pressure | voltage when not providing separation distance between an N buffer layer and a drain electrode. Nバッファ層とドレイン電極との間の離間距離Xと、オン電圧Vce(sat)及び順方向の耐圧との関係を示す図である。It is a figure which shows the relationship between the separation distance X between N buffer layer and a drain electrode, ON voltage Vce (sat), and the proof pressure of a forward direction. Nバッファ層の不純物濃度Nb=2E+14[1/cm2]、離間距離X=0.33μmの場合におけるキャリア密度のドレイン電極から距離の依存性を示すグラフである。It is a graph which shows the dependence of the carrier density on the distance from the drain electrode when the impurity concentration of the N buffer layer is Nb = 2E + 14 [1 / cm2] and the separation distance is X = 0.33 μm. Nバッファ層の不純物濃度Nb=4E+16[1/cm2]、離間距離X=0.33μmの場合におけるキャリア密度のドレイン電極から距離の依存性を示すグラフである。It is a graph which shows the dependence of the carrier density on the distance from the drain electrode when the impurity concentration of the N buffer layer is Nb = 4E + 16 [1 / cm 2] and the separation distance is X = 0.33 μm. Nバッファ層の不純物濃度Nb=4E+16[1/cm2]、離間距離X=5μmの場合におけるキャリア密度のドレイン電極から距離の依存性を示すグラフである。It is a graph which shows the dependence of the carrier density on the distance from the drain electrode when the impurity concentration of the N buffer layer is Nb = 4E + 16 [1 / cm2] and the separation distance is X = 5 μm. Nバッファ層のドレイン電極からの離間距離Xとキャリア密度との関係を示すグラフである。It is a graph which shows the relationship between the separation distance X from the drain electrode of N buffer layer, and carrier density. 離間距離Xと順方向電流値との関係を示すグラフである。It is a graph which shows the relationship between the separation distance X and a forward direction electric current value.

以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
まず、図1を参照しながら、ショットキー接合を設けたIGBT100の構造を説明する。
IGBT100は、N−ドリフト層114(半導体基体)の表面にDSA法により、その表面が露出するようにPウェル領域116が形成されている。さらに、このPウェル領域116内には、その表面が露出するようにN+ソース領域118(N+エミッタ領域ということもあるが、本実施形態では、以下N+ソース領域という。)が形成されている。
そして、Pウェル領域116の表面にはSiO2などの薄いゲート絶縁膜122を介して、ポリシリコンからなるゲート電極124が形成されている。このゲート電極124は、Pウェル領域116をまたぎ、N+ソース領域118からN−ドリフト層114に達するように配置されている。また、ゲート電極124は、ゲート端子Gに接続されている。
このゲート電極124直下のPウェル領域表面をチャネル形成領域120という。N+ソース領域118とPウェル領域116とを表面で短絡するようにソース電極128(エミッタ電極ということもあるが、本実施形態では、以下ソース電極という。)が形成され、このソース電極128はソース端子Sに接続されている。このソース電極128は、ゲート電極124と層間絶縁膜126により絶縁されている。
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
First, the structure of the IGBT 100 provided with a Schottky junction will be described with reference to FIG.
In the IGBT 100, a P-well region 116 is formed on the surface of the N-drift layer 114 (semiconductor substrate) by the DSA method so that the surface is exposed. Further, in the P well region 116, an N + source region 118 (also referred to as an N + emitter region, but in the present embodiment, hereinafter referred to as an N + source region) is formed so that the surface thereof is exposed.
A gate electrode 124 made of polysilicon is formed on the surface of the P well region 116 through a thin gate insulating film 122 such as SiO 2. The gate electrode 124 is arranged so as to straddle the P well region 116 and reach the N− drift layer 114 from the N + source region 118. The gate electrode 124 is connected to the gate terminal G.
The surface of the P well region immediately below the gate electrode 124 is referred to as a channel formation region 120. A source electrode 128 (also referred to as an emitter electrode in this embodiment) is formed so as to short-circuit the N + source region 118 and the P well region 116 at the surface. Connected to terminal S. The source electrode 128 is insulated by the gate electrode 124 and the interlayer insulating film 126.

N−ドリフト層114の他方の表面には、「N−ドリフト層114と接触することによりショットキーコンタクトを形成する金属」の膜からなるドレイン電極130(コレクタ電極ということもあるが、本実施形態では、以下ドレイン電極という。)が形成され、このドレイン電極130は、ドレイン端子Dに接続されている。
また、N−ドリフト層114の他方の表面近傍には、N+バッファ層132がドレイン電極からPウェル領域116の方向へ離間距離Xだけ離間して配置されている。なお、N+バッファ層132は、IGBT100の製造の際、次のように形成される。製造工程であるイオン注入工程において、イオン注入装置により、砒素或いはリン等のN型不純物を、打ち込み条件(イオンの投影飛程(Rp:Projected Range)、ドーズ量)をイオン注入装置に設定して、N−ドリフト層114(半導体基体)に注入する。続く熱処理工程において、例えばRTA(Rapid Thermal Annealing)装置を用いて、イオン注入法により注入した不純物を活性化することで形成する。このようにして、N+バッファ層132のドレイン電極130からの離間距離X、不純物濃度、及び幅が決定される。なお、本実施形態において、離間距離Xは、ドレイン電極130が半導体基体と接触する位置から、イオン注入工程におけるRpで決まるN+バッファ層132の中央部までの距離である。
On the other surface of the N-drift layer 114, a drain electrode 130 (also referred to as a collector electrode) made of a film of "metal that forms a Schottky contact by being in contact with the N-drift layer 114" may be used. Then, the drain electrode is formed, and the drain electrode 130 is connected to the drain terminal D.
Further, in the vicinity of the other surface of the N− drift layer 114, the N + buffer layer 132 is disposed away from the drain electrode in the direction of the P well region 116 by a separation distance X. The N + buffer layer 132 is formed as follows when manufacturing the IGBT 100. In the ion implantation process, which is a manufacturing process, N-type impurities such as arsenic or phosphorus are implanted into the ion implantation apparatus by using an ion implantation apparatus (projected range (Rp: Projected Range), dose) of the arsenic. , Implanted into the N-drift layer 114 (semiconductor substrate). In the subsequent heat treatment step, for example, an impurity implanted by an ion implantation method is activated by using an RTA (Rapid Thermal Annealing) apparatus. In this manner, the distance X, the impurity concentration, and the width of the N + buffer layer 132 from the drain electrode 130 are determined. In the present embodiment, the separation distance X is a distance from the position where the drain electrode 130 contacts the semiconductor substrate to the central portion of the N + buffer layer 132 determined by Rp in the ion implantation process.

続いて、IGBT100においてN+バッファ層132をドレイン電極から離間距離Xだけ離間して配置することの技術的意義を説明するため、まず、N+バッファ層132を有さないが、ショットキー接合を有するIGBT(以下、IGBT999とする)の動作について説明する。続いて、N+バッファ層132を有するが、N+バッファ層132とショットキー接合とが接して設けられるIGBTについて、その問題点を説明する。そして、ドレイン電極から離間距離Xだけ離間して配置することの技術的意義、及び効果について説明する。   Subsequently, in order to explain the technical significance of disposing the N + buffer layer 132 apart from the drain electrode by the separation distance X in the IGBT 100, first, the IGBT that does not have the N + buffer layer 132 but has a Schottky junction. The operation (hereinafter referred to as IGBT 999) will be described. Subsequently, the problem of the IGBT having the N + buffer layer 132 and provided with the N + buffer layer 132 in contact with the Schottky junction will be described. The technical significance and effects of disposing the drain electrode by a separation distance X will be described.

このIGBT999は、ソース端子Sに対してドレイン端子Dに正電圧を印加した状態
で、ソース端子Sに対してゲート端子Gに閾値以上の正電圧を印加することにより、ターンオンする。すなわち、ゲート端子Gに閾値以上の正電圧が印加されると、MOSFET同様に、Pウェル領域116のチャネル形成領域120の表面に反転チャネルが形成され、N+ソース領域118から反転チャネルを通ってN−ドリフト層114内に電子が流入する。
すると、これに対応して、ショットキー接合からN−ドリフト層114内に正孔(以下、「ホール」ということもある。)の注入が起こり、N−ドリフト層114が伝導度変調を起こす。このため、IGBT999は、本来は高抵抗に設定されているN−ドリフト層114が伝導度変調により低抵抗化するため、高耐圧素子であってもオン抵抗が低くなっている。
The IGBT 999 is turned on by applying a positive voltage higher than a threshold value to the gate terminal G with respect to the source terminal S in a state where a positive voltage is applied to the drain terminal D with respect to the source terminal S. That is, when a positive voltage equal to or higher than the threshold is applied to the gate terminal G, an inversion channel is formed on the surface of the channel formation region 120 of the P well region 116 as in the MOSFET, and the N + source region 118 passes through the inversion channel and N Electrons flow into the drift layer 114.
In response to this, injection of holes (hereinafter also referred to as “holes”) from the Schottky junction into the N-drift layer 114 occurs, and the N-drift layer 114 undergoes conductivity modulation. For this reason, the IGBT 999 has a low on-resistance even if it is a high breakdown voltage element because the N-drift layer 114, which is originally set to a high resistance, has a low resistance due to conductivity modulation.

N+バッファ層132を持たない、このIGBT999の動作は、ショットキー接合を持たない、例えばドレイン側にP+拡散層を有し、PN接合を介してホールを注入するIGBTの動作と、上に述べた基本的な動作は同じである。しかし、ショットキー接合を有するIGBT999では、ショットキー接合を持たないIGBTと比較してホール注入量が低レベルとなっており、ターンオフ時に残留しているホールを少なくすることができる。その結果、ショットキー接合を持たないIGBTよりもさらにターンオフ時間が短縮され、高速スイッチング特性が実現されている。   The operation of this IGBT 999 without the N + buffer layer 132 has no Schottky junction, for example, the operation of the IGBT having a P + diffusion layer on the drain side and injecting holes through the PN junction, as described above. The basic operation is the same. However, in the IGBT 999 having a Schottky junction, the amount of hole injection is lower than that of an IGBT having no Schottky junction, and the number of holes remaining at turn-off can be reduced. As a result, the turn-off time is further shortened compared with the IGBT having no Schottky junction, and high-speed switching characteristics are realized.

しかしながら、ショットキー接合を設けたIGBT999においては、スイッチング速度を速くできる一方、IGBTをオン動作させる、ドレイン−ソース間電圧(オン電圧Vce(sat))が増大するという問題がある。
図2は、Nバッファ層を有さないIGBT999におけるショットキー障壁Φbnと、オン電圧Vce(sat)及び順方向の耐圧との関係を示す図である。
図2に示すように、オン電圧Vce(sat)を低電圧化するためには、オン動作時にショットキー接合から半導体基体へ注入するホールの注入量を大きくするため、ショットキー接合におけるショットキー障壁Φbnを高くすることが有効である。しかしながら、ショットキー障壁Φbnを高くすると、今度は、ゲート電圧に電圧を印加しない状態(ゲート電圧=0V)でのドレイン電極−ソース電極間の順方向の耐圧が低下してしまう。
これは、絶縁ゲートトランジスタが形成されるPウェル領域と半導体基体との間のPN接合に形成される空乏層が、ドレイン電極の電圧を上昇させるにつれて、ドレイン電極側に伸びることによる寄生PNPトランジスタの実効ベース長の短縮現象によるものである。
However, the IGBT 999 provided with the Schottky junction has a problem that the switching speed can be increased while the drain-source voltage (ON voltage Vce (sat)) for turning on the IGBT is increased.
FIG. 2 is a diagram illustrating the relationship between the Schottky barrier Φbn, the on-voltage Vce (sat), and the forward breakdown voltage in the IGBT 999 that does not have an N buffer layer.
As shown in FIG. 2, in order to reduce the ON voltage Vce (sat), the Schottky barrier in the Schottky junction is increased in order to increase the amount of holes injected from the Schottky junction to the semiconductor substrate during the ON operation. It is effective to increase Φbn. However, when the Schottky barrier Φbn is increased, the breakdown voltage in the forward direction between the drain electrode and the source electrode in a state where no voltage is applied to the gate voltage (gate voltage = 0 V) is decreased.
This is because the depletion layer formed at the PN junction between the P-well region where the insulated gate transistor is formed and the semiconductor substrate increases toward the drain electrode as the drain electrode voltage is increased. This is due to the phenomenon of shortening the effective base length.

ショットキー接合を設けたIGBT999において、順方向の耐圧低下を抑制するためには、ドレイン電極をコレクタ、半導体基体をベース、絶縁ゲートトランジスタが形成されるPウェル領域をエミッタとして形成される寄生PNPバイポーラトランジスタにおいて、ベースの不純物濃度を上げてバイポーラトランジスタでの電流増幅率を下げる方法が考えられる。例えば、n型半導体基体(N−ドリフト層114)とドレイン電極130との接触領域に、不純物濃度がn型半導体基体より高濃度のNバッファ層(高濃度領域)を設け、Nバッファ層の不純物濃度を、より濃くすることで、寄生PNPトランジスタの電流増幅率は下がり、順方向の耐圧を増加させることができる。
図3は、Nバッファ層とドレイン電極との間に離間距離を設けない場合の、Nバッファ層の不純物濃度Nbと、オン電圧Vce(sat)及び順方向の耐圧との関係を示す図である。
図3に示すように、ショットキー接合を有するIGBTにおいて、ドレイン電極に接触したNバッファ層を高濃度にすることは、順方向の耐圧を増大することはできるものの、今度はターンオン時において半導体基体へのホールの量が減り、オン電圧Vce(sat)が上昇しまう。
In an IGBT 999 provided with a Schottky junction, in order to suppress a decrease in breakdown voltage in the forward direction, a parasitic PNP bipolar formed using a drain electrode as a collector, a semiconductor substrate as a base, and a P well region where an insulated gate transistor is formed as an emitter. In the transistor, a method of increasing the impurity concentration of the base and reducing the current amplification factor in the bipolar transistor is conceivable. For example, an N buffer layer (high concentration region) having an impurity concentration higher than that of the n type semiconductor substrate is provided in the contact region between the n type semiconductor substrate (N-drift layer 114) and the drain electrode 130, and the impurity of the N buffer layer By increasing the concentration, the current amplification factor of the parasitic PNP transistor decreases, and the forward breakdown voltage can be increased.
FIG. 3 is a diagram showing the relationship between the impurity concentration Nb of the N buffer layer, the ON voltage Vce (sat), and the forward breakdown voltage when no separation distance is provided between the N buffer layer and the drain electrode. .
As shown in FIG. 3, in the IGBT having a Schottky junction, increasing the N buffer layer in contact with the drain electrode can increase the forward breakdown voltage, but this time the semiconductor substrate is turned on. As a result, the amount of holes is reduced and the on-voltage Vce (sat) is increased.

このように、Nバッファ層とドレイン電極との間に離間距離を設けないショットキー接合を有するIGBTにおいては、オン電圧Vce(sat)を低電圧化することと、順方向の耐圧の低下を抑制することとを両立することができない。
そこで、図1に示すように、ショットキー接合を設けた絶縁ゲート型バイポーラトランジスタ(IGBT100)において、N+バッファ層132とドレイン電極130との間に離間距離Xを設け、オン電圧Vce(sat)の低電圧化と、順方向耐圧の低下抑制の両立を図る。
As described above, in the IGBT having a Schottky junction that does not provide a separation distance between the N buffer layer and the drain electrode, the ON voltage Vce (sat) is reduced and the decrease in the breakdown voltage in the forward direction is suppressed. It is impossible to achieve both.
Therefore, as shown in FIG. 1, in the insulated gate bipolar transistor (IGBT 100) provided with a Schottky junction, a separation distance X is provided between the N + buffer layer 132 and the drain electrode 130, and the ON voltage Vce (sat) is reduced. Achieving both lowering voltage and suppressing reduction in forward withstand voltage.

図4は、N+バッファ層132とドレイン電極130との間の離間距離Xと、オン電圧Vce(sat)及び順方向の耐圧との関係を示す図である。
図4は、第1の不純物濃度が1.4E+14[1/cm3]のN−ドリフト層114(第1導電型の半導体基体)において、幅0.6μm、かつ、不純物濃度Nb=4E+16[1/cm3]のN+バッファ層132を、ドレイン電極130から離間距離Xに配置したときのオン電圧Vce(sat)及び順方向の耐圧を示している。
図4に示すように、上記N+バッファ層132等の条件では、ドレイン電極130からの離間を離間距離X=5μmとすることで、Nバッファ層とドレイン電極との間に離間距離を設けないショットキー接合を有するIGBT(X=0近傍の条件)に比べて、順方向の耐圧低下を抑制しつつ、かつ、ターンオン時の半導体基体へのホール注入量をほとんど制限する(ホール注入量を減少させる)ことがなく、ターンオン時のオン電圧Vce(sat)の低電圧化を図っている。
なお、離間距離Xは5μmに固定されるものではなく、製品としてIGBTに許容される順方向の耐圧以上であれば、例えば7μmとしてもよい。また、N+バッファ層を図4に示す離間距離Xの範囲で大きくしても、図3の左端に位置する、不純物濃度Nb=0E+16[1/cm3]近傍で示したIGBT(上述したN+バッファ層132を設けないIGBT999とほぼ同じ不純物濃度のIGBT)の有する順方向の耐圧よりも高耐圧を確保することができる。
引き続き、上記のターンオン時のオン電圧Vce(sat)の低電圧化という効果を得るためのメカニズムを説明する。
FIG. 4 is a diagram illustrating the relationship between the separation distance X between the N + buffer layer 132 and the drain electrode 130, the on-voltage Vce (sat), and the forward breakdown voltage.
FIG. 4 shows a width of 0.6 μm and an impurity concentration Nb = 4E + 16 [1 / in an N− drift layer 114 (first conductivity type semiconductor substrate) having a first impurity concentration of 1.4E + 14 [1 / cm3]. The on-voltage Vce (sat) and the forward breakdown voltage when the N + buffer layer 132 of cm3] is disposed at the separation distance X from the drain electrode 130 are shown.
As shown in FIG. 4, under the condition of the N + buffer layer 132 and the like, a shot that does not provide a separation distance between the N buffer layer and the drain electrode by setting the separation from the drain electrode 130 to a separation distance X = 5 μm. Compared to an IGBT having a key junction (conditions in the vicinity of X = 0), while suppressing a decrease in breakdown voltage in the forward direction, the amount of holes injected into the semiconductor substrate at turn-on is almost limited (reducing the amount of holes injected). ) And the on-state voltage Vce (sat) at the time of turn-on is reduced.
The separation distance X is not fixed to 5 μm, and may be, for example, 7 μm as long as it is equal to or higher than the forward breakdown voltage allowed for the IGBT as a product. Further, even if the N + buffer layer is enlarged in the range of the separation distance X shown in FIG. 4, the IGBT shown in the vicinity of the impurity concentration Nb = 0E + 16 [1 / cm 3] located at the left end of FIG. It is possible to ensure a breakdown voltage higher than the breakdown voltage in the forward direction of an IGBT having substantially the same impurity concentration as the IGBT 999 without the provision of 132.
Next, a mechanism for obtaining the effect of lowering the ON voltage Vce (sat) at the time of turn-on will be described.

図5〜図7は、不純物濃度NbのN+バッファ層132を、ドレイン電極130から離間距離Xだけ離間させ、オン電圧Vce(sat)=3.15Vを印加した場合の、キャリア濃度のドレイン電極130からの距離の依存性を示すグラフである。
図5は、不純物濃度Nb=2E+14[1/cm3]のN+バッファ層132を、ドレイン電極130から0.33μmの位置(離間距離X=0.33μm)に配置し、オン電圧Vce(sat)=3.15Vを印加した場合のキャリア密度のドレイン電極からの距離の依存性を示している。
このIGBTの不純物濃度Nbの条件は、図3の左端に位置する、不純物濃度Nb=0E+16[1/cm3]近傍で示したIGBT(Nb濃度極少)の条件を示しており、このIGBTの条件は、上述したN+バッファ層132を設けないIGBT999とほぼ同じ条件である。
また、図5において、ドレイン電極130からN+バッファ層132までの正孔(第2導電型のキャリア)の正孔濃度(蓄積濃度)に、離間距離(0.33μm)を乗じた正孔密度(第2導電型キャリア密度)は、2.5E+11[1/cm2]である。また、N+バッファ層132の有する電子濃度(第1導電型のキャリア濃度)にN+バッファ層132の幅を乗じた電子密度(第1導電型キャリア密度)は、8.2E+9[1/cm2]である。
5 to 7, the N + buffer layer 132 having the impurity concentration Nb is separated from the drain electrode 130 by the separation distance X, and the drain electrode 130 having the carrier concentration when the ON voltage Vce (sat) = 3.15 V is applied. It is a graph which shows the dependence of the distance from.
In FIG. 5, an N + buffer layer 132 having an impurity concentration Nb = 2E + 14 [1 / cm3] is arranged at a position 0.33 μm away from the drain electrode 130 (separation distance X = 0.33 μm), and an ON voltage Vce (sat) = The dependence of the carrier density on the distance from the drain electrode when 3.15 V is applied is shown.
The condition of the impurity concentration Nb of the IGBT indicates the condition of the IGBT (Nb concentration is minimal) shown in the vicinity of the impurity concentration Nb = 0E + 16 [1 / cm3] located at the left end of FIG. The conditions are almost the same as those of the IGBT 999 without the N + buffer layer 132 described above.
In FIG. 5, the hole density (accumulated concentration) of holes (second conductivity type carriers) from the drain electrode 130 to the N + buffer layer 132 is multiplied by the separation distance (0.33 μm). The second conductivity type carrier density) is 2.5E + 11 [1 / cm 2]. The electron density (first conductivity type carrier density) obtained by multiplying the electron concentration (first conductivity type carrier concentration) of the N + buffer layer 132 by the width of the N + buffer layer 132 is 8.2E + 9 [1 / cm 2]. is there.

なお、正孔密度は、具体的には、ドレイン電極130からN+バッファ層132の手前まで(濃度変化が殆ど生じない位置まで)を複数の幅に分割し、分割された幅各々において、その幅における正孔濃度を乗じた値を算出し、算出した値を分割された幅全てについて加算した値である。つまり、正孔密度とは、正孔濃度をドレイン電極130からN+バッファ層132までの間で積分することにより、より精確に求めることができる値である。
同様に、電子密度は、具体的には、N+バッファ層132を複数の幅に分割し、分割された幅各々において、その幅における電子濃度を乗じた値を算出し、算出した値を分割された幅全てについて加算した値である。つまり、電子密度とは、電子濃度をN+バッファ層132の幅の間で積分することにより、より精確に求めることができる値である。
Specifically, the hole density is divided into a plurality of widths from the drain electrode 130 to the front of the N + buffer layer 132 (up to a position where the concentration change hardly occurs). A value obtained by multiplying the hole concentration in is calculated, and the calculated value is added for all the divided widths. That is, the hole density is a value that can be obtained more accurately by integrating the hole concentration between the drain electrode 130 and the N + buffer layer 132.
Similarly, specifically, the electron density is obtained by dividing the N + buffer layer 132 into a plurality of widths, calculating a value obtained by multiplying each divided width by the electron concentration in the width, and dividing the calculated value. It is the value added for all the widths. That is, the electron density is a value that can be obtained more accurately by integrating the electron concentration between the widths of the N + buffer layers 132.

図6は、不純物濃度Nb=4E+16[1/cm3]のN+バッファ層132を、ドレイン電極130から、図5に示すIGBTと同様に、0.33μmの位置(離間距離X=0.33μm)に配置し、オン電圧Vce(sat)=3.15Vを印加した場合のキャリア密度のドレイン電極から距離の依存性を示している。
この離間距離X=0.33μmは、図3の不純物濃度Nb=4E+16[1/cm3]で示したIGBTと、つまり、図4のNバッファ層の裏面からの離間距離X=0の近傍の点で示したIGBTと同じ条件(N+バッファ層がドレイン電極と接する条件)を示している。
また、図6において、ドレイン電極130からN+バッファ層132までの正孔(第2導電型のキャリア)の正孔濃度(蓄積濃度)に離間距離(0.33μm)を乗じた正孔密度(第2導電型キャリア密度)は、2.0E+11[1/cm2]である。また、N+バッファ層132の有する電子濃度(第1導電型のキャリア濃度)にN+バッファ層132の幅を乗じた電子密度(第1導電型キャリア密度)は、7.1E+11[1/cm2]である。なお、これらの正孔密度及び電子密度は、上述した図5と同様に算出された値である。
6, the N + buffer layer 132 having an impurity concentration Nb = 4E + 16 [1 / cm3] is placed from the drain electrode 130 to a position of 0.33 μm (separation distance X = 0.33 μm), similarly to the IGBT shown in FIG. The dependence of the carrier density on the distance from the drain electrode when the on-voltage Vce (sat) = 3.15 V is applied is shown.
This separation distance X = 0.33 μm is a point near the separation distance X = 0 from the IGBT shown by the impurity concentration Nb = 4E + 16 [1 / cm 3] in FIG. 3, that is, from the back surface of the N buffer layer in FIG. The same conditions as those of the IGBT shown in FIG. 5 (conditions where the N + buffer layer is in contact with the drain electrode) are shown.
In FIG. 6, the hole density (first density) is obtained by multiplying the hole density (accumulated density) of holes (second conductivity type carriers) from the drain electrode 130 to the N + buffer layer 132 by the separation distance (0.33 μm). 2 conductivity type carrier density) is 2.0E + 11 [1 / cm2]. The electron density (first conductivity type carrier density) obtained by multiplying the electron concentration (first conductivity type carrier concentration) of the N + buffer layer 132 by the width of the N + buffer layer 132 is 7.1E + 11 [1 / cm 2]. is there. Note that these hole density and electron density are values calculated in the same manner as in FIG. 5 described above.

図7は、不純物濃度Nb=4E+16[1/cm3]のN+バッファ層132を、ドレイン電極130から、5μmの位置(離間距離X=5μm)に配置し、オン電圧Vce(sat)=3.15Vを印加した場合のキャリア密度のドレイン電極から距離の依存性を示している。
この離間距離X=5μmは、図6の不純物濃度Nbと同じ条件で、N+バッファ層をドレイン電極から5μm離間させて配置したIGBT100を示している。
また、図7において、ドレイン電極130からN+バッファ層132までの正孔(第2導電型のキャリア)の正孔濃度(蓄積濃度)に離間距離(5μm)を乗じた正孔密度(第2導電型キャリア密度)は、5.3E+12[1/cm2]である。また、N+バッファ層132の有する電子濃度(第1導電型のキャリア濃度)にN+バッファ層132の幅を乗じた電子密度(第1導電型キャリア密度)は、7.1E+11[1/cm2]である。なお、これらの正孔密度及び電子密度は、上述した図5と同様に算出された値である。
In FIG. 7, an N + buffer layer 132 having an impurity concentration Nb = 4E + 16 [1 / cm3] is arranged at a position of 5 μm (separation distance X = 5 μm) from the drain electrode 130, and an ON voltage Vce (sat) = 3.15 V. It shows the dependence of the carrier density on the distance from the drain electrode when.
The separation distance X = 5 μm indicates the IGBT 100 in which the N + buffer layer is arranged 5 μm apart from the drain electrode under the same conditions as the impurity concentration Nb in FIG.
In FIG. 7, the hole density (second conductivity) obtained by multiplying the hole concentration (accumulated concentration) of the holes (second conductivity type carriers) from the drain electrode 130 to the N + buffer layer 132 by the separation distance (5 μm). The mold carrier density) is 5.3E + 12 [1 / cm 2]. The electron density (first conductivity type carrier density) obtained by multiplying the electron concentration (first conductivity type carrier concentration) of the N + buffer layer 132 by the width of the N + buffer layer 132 is 7.1E + 11 [1 / cm 2]. is there. Note that these hole density and electron density are values calculated in the same manner as in FIG. 5 described above.

ここで、上記オン電圧Vce(sat)=3.15Vを印加した場合、図7に示す様に、IGBT100においては、N+バッファ層132を境界として、左右の正孔濃度は、左側の約6E+15[1/cm3]に対して、右側が約4E+15[1/cm3]と左側に比べて低濃度に抑えられている。つまり、N+バッファ層132の存在により、裏面側のドレイン電極130から、表面側の絶縁ゲートトランジスタ側への正孔の蓄積を抑制していることを示している。
次に、図6と図7とを比較すると、N+バッファ層132より表面側(絶縁ゲートトランジスタ側)での正孔濃度は、図6では約3.5E+14[1/cm3]であるのに対し、図7では上記のように約4E+15[1/cm3]である。
つまり、Nバッファ層とドレイン電極との間に離間距離を設けないショットキー接合を有するIGBTに対して、Nバッファ層をドレイン電極から5μm離間して配置したIGBT100では、順方向の耐圧低下を抑制するためNバッファ層を設けても、表面側の絶縁ゲートトランジスタ側への正孔の流れを増大させる(ほとんど制限しない)ことが可能となることを示している。
Here, when the on-state voltage Vce (sat) = 3.15 V is applied, as shown in FIG. 7, in the IGBT 100, the left and right hole concentrations are about 6E + 15 [ 1 / cm3], the right side is about 4E + 15 [1 / cm3], which is lower than the left side. That is, the presence of the N + buffer layer 132 suppresses accumulation of holes from the drain electrode 130 on the back surface side to the insulated gate transistor side on the front surface side.
Next, comparing FIG. 6 with FIG. 7, the hole concentration on the surface side (insulated gate transistor side) from the N + buffer layer 132 is about 3.5E + 14 [1 / cm 3] in FIG. In FIG. 7, it is about 4E + 15 [1 / cm3] as described above.
In other words, in contrast to an IGBT having a Schottky junction that does not provide a separation distance between the N buffer layer and the drain electrode, the IGBT 100 in which the N buffer layer is arranged at a distance of 5 μm from the drain electrode suppresses a decrease in forward breakdown voltage. Therefore, it is shown that even if an N buffer layer is provided, the flow of holes toward the insulated gate transistor on the surface side can be increased (almost not limited).

また、図5と図7とを比較すると、N+バッファ層132より表面側(絶縁ゲートトランジスタ側)での正孔濃度は、図5では約4E+15[1/cm3]であり、図7では上記のように約4E+15[1/cm3]と、両者はほぼ同じ濃度である。
つまり、N+バッファ層132をドレイン電極130から離間して配置したIGBT100では、順方向の耐圧低下を抑制するためNバッファ層を設けても、Nバッファ層を設けないショットキー接合を有するIGBT999と同様に、表面側の絶縁ゲートトランジスタ側への正孔の流れを制限することなくターンオン動作をすることが可能であることを示している。
このように、IGBT100では、ターンオン時の半導体基体へのホール注入量をほとんど制限する(ホール注入量を減少させる)ことがなく、ターンオン動作を行うことができる。
5 and FIG. 7, the hole concentration on the surface side (insulated gate transistor side) from the N + buffer layer 132 is about 4E + 15 [1 / cm 3] in FIG. Thus, about 4E + 15 [1 / cm3], both are substantially the same concentration.
That is, in the IGBT 100 in which the N + buffer layer 132 is arranged apart from the drain electrode 130, even if an N buffer layer is provided in order to suppress a decrease in forward breakdown voltage, it is the same as an IGBT 999 having a Schottky junction without providing an N buffer layer. In addition, it is shown that the turn-on operation can be performed without restricting the flow of holes to the insulated gate transistor side on the surface side.
As described above, in the IGBT 100, the turn-on operation can be performed without almost limiting the amount of hole injection into the semiconductor substrate at the time of turn-on (decreasing the amount of hole injection).

ここで、離間距離X=0.33μmのIGBT(図6)では、正孔密度(第2導電型キャリア密度)が2.0E+11[1/cm2]、電子密度(第1導電型キャリア密度)が7.1E+11であり、第1導電型キャリア密度が第2導電型キャリア密度より高くなっている。
一方、離間距離X=5μmのIGBT100(図7)では、正孔密度(第2導電型キャリア密度)が5.3E+12[1/cm2]、電子密度(第1導電型キャリア密度)が7.1E+11であり、第2導電型キャリア密度が第1導電型キャリア密度より高くなっている。
以上の結果から、本願のIGBT100が、ターンオン時の半導体基体へのホール注入量をほとんど制限する(ホール注入量を減少させる)ことがなく、ターンオン動作を行うことができる理由は、次の通りである。
バッファ層を有しない絶縁ゲートバイポーラトランジスタ(上記図5を用いて説明したIGBT999)を順方向通電した際に所定の電流値を得るための基準ドイレン−ソース間電圧(上記図5では3.15V)を、バッファ層(N+バッファ層132)を有するIGBT100に印加する。この状態において、ドレイン電極130からバッファ層までの第2導電型のキャリアの蓄積濃度(図7を用いて説明したIGBT100では正孔濃度)に離間距離(図7では5μm)を乗じた第2導電型キャリア密度(正孔密度)が、バッファ層の有する第1導電型のキャリア濃度(電子濃度)にバッファ層の幅を乗じた第1導電型キャリア密度(電子密度)よりも多くなるように、N+バッファ層132のドレイン電極からの離間距離、N+バッファ層132の幅及びN+バッファ層132の不純物濃度Nbを設定する。
この設定により、図5〜図7を用いて説明したように、Pウェル領域116側のN−ドリフト層114への正孔の注入をほとんど制限する(ホール注入量を減少させる)ことがないように、Pウェル領域116側のN−ドリフト層114における伝導度変調を制御することができるためである。
Here, in the IGBT having the separation distance X = 0.33 μm (FIG. 6), the hole density (second conductivity type carrier density) is 2.0E + 11 [1 / cm 2], and the electron density (first conductivity type carrier density) is. 7.1E + 11, and the first conductivity type carrier density is higher than the second conductivity type carrier density.
On the other hand, in the IGBT 100 (FIG. 7) with the separation distance X = 5 μm, the hole density (second conductivity type carrier density) is 5.3E + 12 [1 / cm 2], and the electron density (first conductivity type carrier density) is 7.1E + 11. The second conductivity type carrier density is higher than the first conductivity type carrier density.
From the above results, the reason why the IGBT 100 of the present application can perform the turn-on operation without almost limiting the amount of hole injection into the semiconductor substrate at the time of turn-on (reducing the amount of hole injection) is as follows. is there.
A reference drain-source voltage (3.15 V in FIG. 5) for obtaining a predetermined current value when a forward current is applied to an insulated gate bipolar transistor (IGBT 999 described with reference to FIG. 5) without a buffer layer. Is applied to the IGBT 100 having the buffer layer (N + buffer layer 132). In this state, the second conductivity obtained by multiplying the accumulated concentration of carriers of the second conductivity type from the drain electrode 130 to the buffer layer (hole concentration in the IGBT 100 described with reference to FIG. 7) by the separation distance (5 μm in FIG. 7). The type carrier density (hole density) is higher than the first conductivity type carrier density (electron density) obtained by multiplying the buffer layer width by the first conductivity type carrier concentration (electron concentration) of the buffer layer. The distance from the drain electrode of the N + buffer layer 132, the width of the N + buffer layer 132, and the impurity concentration Nb of the N + buffer layer 132 are set.
As described with reference to FIGS. 5 to 7, this setting hardly restricts the injection of holes into the N-drift layer 114 on the P well region 116 side (decreases the hole injection amount). This is because the conductivity modulation in the N-drift layer 114 on the P well region 116 side can be controlled.

続いて、Nバッファ層の不純物濃度Nbを変化させても、上記の設定により、ドレイン電極130からの離間距離を取ることで、ターンオン時のオン電圧Vce(sat)の低電圧化を図ることができることについて説明する。
図8は、IGBT100において、N+バッファ層132のドレイン電極130からの離間距離Xとキャリア密度との関係を示すグラフである。また、図9は、IGBT100において、離間距離Xと順方向電流値との関係を示すグラフである。
図8は、N+バッファ層132の不純物濃度Nbが、2E+16、4E+16、6E+16[1/cm3]各々の条件において、N+バッファ層132をドレイン電極130から離間距離Xを0.33μm、1.33μm、3.33μm、5μmとし、ドレイン電極からNバッファ層までの正孔密度、及びNバッファ層の電子密度をプロットしたグラフである。
Subsequently, even if the impurity concentration Nb of the N buffer layer is changed, the ON voltage Vce (sat) at turn-on can be lowered by taking the separation distance from the drain electrode 130 by the above setting. Explain what you can do.
FIG. 8 is a graph showing the relationship between the separation distance X of the N + buffer layer 132 from the drain electrode 130 and the carrier density in the IGBT 100. FIG. 9 is a graph showing the relationship between the separation distance X and the forward current value in the IGBT 100.
FIG. 8 shows that when the impurity concentration Nb of the N + buffer layer 132 is 2E + 16, 4E + 16, 6E + 16 [1 / cm3], the separation distance X of the N + buffer layer 132 from the drain electrode 130 is 0.33 μm, 1.33 μm, 3 is a graph plotting the hole density from the drain electrode to the N buffer layer and the electron density of the N buffer layer at 3.33 μm and 5 μm.

このうち、N+バッファ層132の不純物濃度Nbが4E+16[1/cm3]の条件において、N+バッファ層132をドレイン電極130から離間距離Xを0.33μm、5μmとした場合は、それぞれ図6、図7で示すキャリア濃度を基に、ドレイン電極からNバッファ層までの正孔密度、及びNバッファ層の電子密度を算出したものである。
なお、図8においては、N+バッファ層132の不純物濃度Nbの他の条件でも、N+バッファ層132のドレイン電極130からの離間距離Xを、上記のように変化させ、図6及び図7で示すキャリア濃度に相当する濃度を基に算出した正孔密度、及び電子密度を算出し、プロットしている。また、図8に示す「Nb=4E+16幅広」は、不純物濃度Nb=4E+16[1/cm3]の条件でN+バッファ層132の幅を倍(1.2μm)にしたIGBT100の特性を示している。
Among these, when the distance X of the N + buffer layer 132 from the drain electrode 130 is 0.33 μm and 5 μm under the condition that the impurity concentration Nb of the N + buffer layer 132 is 4E + 16 [1 / cm 3], FIG. 6 and FIG. 7 is a calculation of the hole density from the drain electrode to the N buffer layer and the electron density of the N buffer layer based on the carrier concentration shown in FIG.
In FIG. 8, the separation distance X from the drain electrode 130 of the N + buffer layer 132 is changed as described above even under other conditions of the impurity concentration Nb of the N + buffer layer 132, and is shown in FIGS. 6 and 7. The hole density and electron density calculated based on the concentration corresponding to the carrier concentration are calculated and plotted. Further, “Nb = 4E + 16 wide” shown in FIG. 8 indicates the characteristics of the IGBT 100 in which the width of the N + buffer layer 132 is doubled (1.2 μm) under the condition of the impurity concentration Nb = 4E + 16 [1 / cm 3].

図8に示すように、Nバッファ層電子密度は、N+バッファ層132の不純物濃度Nbが濃い濃度になるにつれて増大するが、離間距離Xに対してはほぼ一定である。これに対して、ドレイン電極130からN+バッファ層132までの正孔密度は、N+バッファ層132の不純物濃度Nb各々において、離間距離Xが増えるにつれて増大する。
従って、図8に示すN+バッファ層132の不純物濃度Nb各々において、ドレイン電極130からN+バッファ層132までの正孔密度が、Nバッファ層電子密度より大きくなる離間距離Xが存在する。
また、ドレイン電極130からN+バッファ層132までの正孔密度は、同一の離間距離Xにおいては、N+バッファ層132の不純物濃度Nbが薄い濃度の方が多いという傾向がある。
従って、ドレイン電極130からN+バッファ層132までの正孔密度が、Nバッファ層電子密度より大きくなる離間距離Xは、N+バッファ層132の不純物濃度Nbが薄い濃度の方が濃い濃度よりも、小さくなる。
As shown in FIG. 8, the N buffer layer electron density increases as the impurity concentration Nb of the N + buffer layer 132 increases, but is substantially constant with respect to the separation distance X. On the other hand, the hole density from the drain electrode 130 to the N + buffer layer 132 increases as the separation distance X increases in each impurity concentration Nb of the N + buffer layer 132.
Therefore, in each impurity concentration Nb of the N + buffer layer 132 shown in FIG. 8, there is a separation distance X where the hole density from the drain electrode 130 to the N + buffer layer 132 is larger than the N buffer layer electron density.
Further, the hole density from the drain electrode 130 to the N + buffer layer 132 tends to be higher when the impurity concentration Nb of the N + buffer layer 132 is lower at the same separation distance X.
Therefore, the separation distance X at which the hole density from the drain electrode 130 to the N + buffer layer 132 is larger than the N buffer layer electron density is smaller than the higher concentration when the impurity concentration Nb of the N + buffer layer 132 is lower. Become.

図9は、IGBT100におけるN+バッファ層132のドレイン電極130からの離間距離Xと順方向電流値(Ice値)との関係を示している。ここで、図9において、「Nb=2E+14(極少)」のポイントで示すように、IGBT999において、所定電流(200A)の順方向電流を流すときのオン電圧Vceが3.15Vである。図9に示す順方向電流値は、このオン電圧Vce=3.15Vを基準電圧として、IGBT100のソースードレイン間に基準電圧を印加したときに順方向(ドレイン電極130からソース電極128へ)に流れる電流値である(順方向電流値の定義)。
そして、図9は、この基準電圧(オン電圧Vce=3.15V)をIGT100に印加したときに、N+バッファ層132の不純物濃度Nb各々において、離間距離Xを変えたときの順方向電流値Iceを示している。
つまり、図9においては、バッファ層を有しない絶縁ゲートバイポーラトランジスタ(IGBT999)を順方向通電した際に所定の電流値(200A)を得るための基準ドイレン−ソース間電圧(3.15V)を、バッファ層を有する絶縁ゲート型バイポーラトランジスタ(IGBT100)に印加した状態で、IGBT100に流れる電流値を示している。
FIG. 9 shows the relationship between the distance X from the drain electrode 130 of the N + buffer layer 132 in the IGBT 100 and the forward current value (Ice value). Here, as shown by the point of “Nb = 2E + 14 (very small)” in FIG. 9, the IGBT 999 has an ON voltage Vce of 3.15 V when a forward current of a predetermined current (200 A) flows. The forward current value shown in FIG. 9 is in the forward direction (from the drain electrode 130 to the source electrode 128) when a reference voltage is applied between the source and drain of the IGBT 100 with the on-voltage Vce = 3.15V as a reference voltage. This is the current value that flows (definition of forward current value).
FIG. 9 shows the forward current value Ice when the separation distance X is changed in each of the impurity concentrations Nb of the N + buffer layer 132 when this reference voltage (ON voltage Vce = 3.15 V) is applied to the IGT 100. Is shown.
That is, in FIG. 9, the reference drain-source voltage (3.15 V) for obtaining a predetermined current value (200 A) when a forward current is supplied to an insulated gate bipolar transistor (IGBT 999) having no buffer layer, The value of current flowing through the IGBT 100 in a state where it is applied to an insulated gate bipolar transistor (IGBT 100) having a buffer layer is shown.

図9に示すように、N+バッファ層132の不純物濃度Nb各々において、同じ3.15Vを印加したときの電流値が、離間距離Xが増えるにつれて増加することから、離間距離Xが増えるにつれてオン電圧Vceは小さい値となることが判る。つまり、離間距離XがX=0.33と一番小さいIGBT(N+バッファ層がドレイン電極と接するIGBT)に比べて、N+バッファ層132をドレイン電極から離間した位置に配置することで、オン電圧Vceを小さい値とすることができる。   As shown in FIG. 9, in each impurity concentration Nb of the N + buffer layer 132, the current value when the same 3.15 V is applied increases as the separation distance X increases. Therefore, the ON voltage increases as the separation distance X increases. It can be seen that Vce is a small value. That is, the N + buffer layer 132 is arranged at a position separated from the drain electrode as compared with the IGBT having the smallest separation distance X of X = 0.33 (the IGBT in which the N + buffer layer is in contact with the drain electrode). Vce can be set to a small value.

なお、図8及び図9より、IGBT100を、第1の不純物濃度が1.4E+14[1/cm3]のN−ドリフト層114(第1導電型の半導体基体)から構成し、オン電圧VceをIGBT999と遜色のない電圧値とするためには、正孔密度(第2導電型キャリア密度)を、電子密度(第1導電型キャリア密度)の7倍以上多くすることが望ましい。これは、次の理由によるものである。
図8に示す離間距離X=5μmの位置では、N+バッファ層132の不純物濃度Nb=2E+16[1/cm3]では、正孔密度=5.6E+12[1/cm2]、電子密度=3.6E+11[1/cm2]であり、正孔密度は電子密度の16倍となる。
また、N+バッファ層132の不純物濃度Nb=4E+16[1/cm3]では、正孔密度=5.3E+12[1/cm2]、電子密度=7.1E+11[1/cm2]であり、正孔密度は電子密度の7.5倍となる。
また、N+バッファ層132の不純物濃度Nb=6E+16[1/cm3]では、正孔密度=4.7E+12[1/cm2]、電子密度=1.1E+12[1/cm2]であり、正孔密度は電子密度の4.5倍となる。
8 and 9, the IGBT 100 is composed of an N− drift layer 114 (first conductivity type semiconductor substrate) having a first impurity concentration of 1.4E + 14 [1 / cm 3], and the on-voltage Vce is set to IGBT 999. In order to obtain a voltage value comparable to the above, it is desirable to increase the hole density (second conductivity type carrier density) by 7 times or more the electron density (first conductivity type carrier density). This is due to the following reason.
In the position of the separation distance X = 5 μm shown in FIG. 8, when the impurity concentration Nb = 2E + 16 [1 / cm3] of the N + buffer layer 132 is obtained, the hole density = 5.6E + 12 [1 / cm2] and the electron density = 3.6E + 11 [ 1 / cm 2], and the hole density is 16 times the electron density.
Further, when the impurity concentration of the N + buffer layer 132 is Nb = 4E + 16 [1 / cm3], the hole density is 5.3E + 12 [1 / cm2], the electron density is 7.1E + 11 [1 / cm2], and the hole density is It becomes 7.5 times the electron density.
Further, when the impurity concentration Nb of the N + buffer layer 132 is 6E + 16 [1 / cm3], the hole density is 4.7E + 12 [1 / cm2], the electron density is 1.1E + 12 [1 / cm2], and the hole density is It becomes 4.5 times the electron density.

このように、IGBT100において、N+バッファ層132の不純物濃度Nbの差により、正孔密度の電子密度に対する比率が変わるのは、上記の通り、ドレイン電極130からN+バッファ層132までの正孔密度が、Nバッファ層電子密度より大きくなる離間距離Xが、N+バッファ層132の不純物濃度Nbが薄い濃度の方が濃い濃度よりも小さくなるためである。
そのため、不純物濃度Nb=2E+16[1/cm3]では、正孔密度の電子密度に対する比率が7倍以上あるので、図9に示すように、離間距離X<5μmの位置で、既にオン電圧VceをIGBT999と遜色のない電圧値3.15Vとできる。
また、不純物濃度Nb=4E+16[1/cm3]では、正孔密度の電子密度に対する比率7倍程度はほぼ7倍であるので、図9に示すように、離間距離X=5μmの位置で、オン電圧VceをIGBT999と遜色のない電圧値3.15Vとできる。
また、不純物濃度Nb=6E+16[1/cm3]、及び「Nb=4E+16幅広」では、正孔密度の電子密度に対する比率を7倍以上取れば、離間距離X>5μmの位置で、オン電圧VceをIGBT999と遜色のない電圧値3.15Vとできる可能性が極めて高い。
Thus, in the IGBT 100, the ratio of the hole density to the electron density changes due to the difference in the impurity concentration Nb of the N + buffer layer 132, as described above, because the hole density from the drain electrode 130 to the N + buffer layer 132 changes. This is because the separation distance X, which is larger than the N buffer layer electron density, is smaller when the impurity concentration Nb of the N + buffer layer 132 is lower than when it is higher.
Therefore, at the impurity concentration Nb = 2E + 16 [1 / cm3], the ratio of the hole density to the electron density is 7 times or more. Therefore, as shown in FIG. 9, the ON voltage Vce is already set at the position where the separation distance X <5 μm. The voltage value is 3.15 V, which is comparable to that of IGBT 999.
In addition, at the impurity concentration Nb = 4E + 16 [1 / cm3], the ratio of the hole density to the electron density of about 7 times is almost 7 times. Therefore, as shown in FIG. The voltage Vce can be set to a voltage value of 3.15 V, which is comparable to the IGBT 999.
Further, in the case of the impurity concentration Nb = 6E + 16 [1 / cm3] and “Nb = 4E + 16 wide”, if the ratio of the hole density to the electron density is 7 times or more, the ON voltage Vce is set at the position where the separation distance X> 5 μm. There is a very high possibility that a voltage value comparable to that of IGBT 999 can be 3.15V.

以上より、IGBT100は、バッファ層の幅=0.6μm、不純物濃度Nb=2E+16〜6E+16[1/cm3]の範囲、離間距離X>5μmの条件で、正孔密度(第2導電型キャリア密度)を、電子密度(第1導電型キャリア密度)の7倍以上とすることで、オン電圧VceをIGBT999と遜色のない電圧値3.15V以下とすることができる。
なお、これらN+バッファ層132をドレイン電極130から離間させて配置したIGBT100は、N+バッファ層のないIGBT999(図3左端のポイントで示すIGBT)に比べて順方向の耐圧が大きく確保される。また、これらN+バッファ層132をドレイン電極130から離間させて配置したIGBT100は、N+バッファ層をドレイン電極に接触して形成したIGBT(図3右端のポイント、或いは図4左端のポイントで示すIGBT)に比べて、順方向の耐圧低下が抑制される。
As described above, the IGBT 100 has a hole density (second conductivity type carrier density) under the conditions of the buffer layer width = 0.6 μm, the impurity concentration Nb = 2E + 16 to 6E + 16 [1 / cm 3], and the separation distance X> 5 μm. Is 7 times or more of the electron density (first conductivity type carrier density), the on-voltage Vce can be set to a voltage value of 3.15 V or less, which is comparable to the IGBT 999.
Note that the IGBT 100 in which the N + buffer layer 132 is disposed apart from the drain electrode 130 has a large forward breakdown voltage as compared with the IGBT 999 (the IGBT indicated by the leftmost point in FIG. 3) without the N + buffer layer. Further, the IGBT 100 in which the N + buffer layer 132 is arranged apart from the drain electrode 130 is an IGBT formed by contacting the N + buffer layer with the drain electrode (the IGBT shown at the right end point in FIG. 3 or the left end point in FIG. 4). In comparison with the above, the forward pressure drop is suppressed.

以上説明したように、本発明のIGBTにおいては、N+バッファ層132(バッファ層)をドレイン電極130から離間させる。
この際、例えば、ドレイン電極130とN+バッファ層132との離間距離、N+バッファ層132の幅及び不純物濃度Nbを、次のように設定する。
すなわち、バッファ層を有しない絶縁ゲートバイポーラトランジスタ(IGBT999)を順方向通電した際に所定の電流値(たとえば200A)を得るための基準ドイレン−ソース間電圧(上記例では3.15V)を、N+バッファ層132を有する絶縁ゲート型バイポーラトランジスタ(IGBT100)に印加する。この状態で、ドレイン電極130からN+バッファ層132までの正孔濃度(蓄積濃度)に離間距離Xを乗じた正孔密度(第2導電型キャリア密度)が、N+バッファ層132の有する電子濃度(キャリア濃度)にN+バッファ層の幅(バッファ層の幅、上記例では1.2μm)を乗じた電子密度(第1導電型キャリア密度)よりも多くなるように、ドレイン電極130とN+バッファ層132との離間距離、N+バッファ層132の幅及び不純物濃度Nbを設定する。
As described above, in the IGBT of the present invention, the N + buffer layer 132 (buffer layer) is separated from the drain electrode 130.
At this time, for example, the separation distance between the drain electrode 130 and the N + buffer layer 132, the width of the N + buffer layer 132, and the impurity concentration Nb are set as follows.
That is, a reference drain-source voltage (3.15 V in the above example) for obtaining a predetermined current value (for example, 200 A) when a forward current is applied to an insulated gate bipolar transistor (IGBT 999) having no buffer layer is expressed as N + The voltage is applied to the insulated gate bipolar transistor (IGBT 100) having the buffer layer 132. In this state, the hole density (second conductivity type carrier density) obtained by multiplying the hole density (accumulated density) from the drain electrode 130 to the N + buffer layer 132 by the separation distance X is the electron density (N + buffer layer 132) The drain electrode 130 and the N + buffer layer 132 are increased so as to have an electron density (first conductivity type carrier density) obtained by multiplying the carrier concentration) by the width of the N + buffer layer (buffer layer width, 1.2 μm in the above example). , The N + buffer layer 132 width and the impurity concentration Nb are set.

この設定により、IGBT100において、Pウェル領域116側のN−ドリフト層114への正孔の注入をほとんど制限する(ホール注入量を減少させる)ことがないように、Pウェル領域116側のN−ドリフト層114における伝導度変調を制御することができる。
よって、IGBT100において、N+バッファ層132により順方向の耐圧低下を抑制しつつ、かつ、ターンオン時のN−ドリフト層114(半導体基体)への正孔(ホール)注入量をほとんど制限する(ホール注入量を減少させる)ことがなく、ターンオン時のオン電圧Vce(sat)の低電圧化を図ることができる。
With this setting, in the IGBT 100, the N − on the P well region 116 side is hardly restricted (the hole injection amount is reduced) so that the injection of holes into the N − drift layer 114 on the P well region 116 side is hardly restricted. The conductivity modulation in the drift layer 114 can be controlled.
Therefore, in the IGBT 100, the N + buffer layer 132 suppresses the forward breakdown voltage drop, and almost restricts the amount of holes injected into the N− drift layer 114 (semiconductor substrate) at the time of turn-on (hole injection). The ON voltage Vce (sat) at the time of turn-on can be reduced without reducing the amount.

以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。
例えば、上記実施形態においては、N−ドリフト層にNバッファ層を設けるIGBTについて説明したが、これらの極性を逆にして、P−ドリフト層にP+バッファ層を設けるIGBTとしてもよい。この場合、ドレイン電極からP+バッファ層までの電子濃度(蓄積濃度)に離間距離Xを乗じた電子密度(第2導電型キャリア密度)が、P+バッファ層の有する正孔濃度(キャリア濃度)にP+バッファ層の幅を乗じた正孔密度(第1導電型キャリア密度)よりも多くなるように、離間距離、P+バッファ層の幅、及びP+バッファ層の不純物濃度を設定すればよい。
The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and includes changes and the like without departing from the gist of the present invention.
For example, in the above-described embodiment, the IGBT in which the N buffer layer is provided in the N − drift layer has been described. However, the polarity may be reversed and an IGBT in which the P + buffer layer is provided in the P − drift layer may be used. In this case, the electron density (second conductivity type carrier density) obtained by multiplying the electron density (accumulated density) from the drain electrode to the P + buffer layer by the separation distance X is equal to the hole density (carrier density) of the P + buffer layer. The separation distance, the width of the P + buffer layer, and the impurity concentration of the P + buffer layer may be set so as to be higher than the hole density (first conductivity type carrier density) multiplied by the width of the buffer layer.

114…N−ドリフト層、116…Pウェル領域、118…N+ソース領域、120…チャネル形成領域、122…ゲート絶縁膜、124…ゲート電極、126…層間絶縁膜、128…ソース電極、130…ドレイン電極、132…N+バッファ層、Vce…オン電圧、Ice…順方向電流値、Nb…不純物濃度、X…離間距離、100,999…IGBT   114 ... N-drift layer, 116 ... P well region, 118 ... N + source region, 120 ... channel forming region, 122 ... gate insulating film, 124 ... gate electrode, 126 ... interlayer insulating film, 128 ... source electrode, 130 ... drain Electrode, 132 ... N + buffer layer, Vce ... on voltage, Ice ... forward current value, Nb ... impurity concentration, X ... separation distance, 100,999 ... IGBT

Claims (3)

第1の不純物濃度を有する第1導電型の半導体基体の一方の表面側に形成されたソース電極から前記半導体基体の他方の表面側に形成されたドレイン電極に向けて前記半導体基体の厚さ方向に流れる電流のスイッチングを、前記半導体基体の一方の表面に形成された絶縁ゲートトランジスタのゲート電極に与える電圧によって行う絶縁ゲート型バイポーラトランジスタであって、
前記第1導電型の半導体基体の他方の表面に、前記絶縁ゲートトランジスタのオン時に前記第1導電型の半導体基体中に第2導電型のキャリアを注入して伝導度変調を起こさせるための前記半導体基体と前記ドレイン電極とによるショットキー接合が形成され、
前記ドレイン電極から前記ソース電極側に離間した位置に、前記半導体基体より不純物を高濃度に含む第1導電型の第2の不純物濃度を有するバッファ層が形成され
前記バッファ層を有しない絶縁ゲートバイポーラトランジスタを順方向通電した際に所定の電流値を得るための基準ドイレン−ソース間電圧を、バッファ層を有する前記絶縁ゲート型バイポーラトランジスタに印加した状態で、
前記ドレイン電極と前記バッファ層との離間距離、前記バッファ層の幅、及び前記第2の不純物濃度を、
前記ドレイン電極から前記バッファ層までの第2導電型のキャリアの蓄積濃度に前記離間距離を乗じた第2導電型キャリア密度が、前記バッファ層の有する第1導電型のキャリア濃度に前記バッファ層の幅を乗じた第1導電型キャリア密度よりも多くなるように、設定することを特徴とする絶縁ゲート型バイポーラトランジスタ。
A thickness direction of the semiconductor substrate from a source electrode formed on one surface side of the first conductivity type semiconductor substrate having a first impurity concentration toward a drain electrode formed on the other surface side of the semiconductor substrate. An insulated gate bipolar transistor that performs switching of a current flowing through a voltage by a voltage applied to a gate electrode of an insulated gate transistor formed on one surface of the semiconductor substrate,
The second conductivity type carrier is injected into the other surface of the first conductivity type semiconductor substrate when the insulated gate transistor is turned on to cause conductivity modulation by injecting the second conductivity type carrier into the first conductivity type semiconductor substrate. A Schottky junction is formed by the semiconductor substrate and the drain electrode,
A buffer layer having a second impurity concentration of a first conductivity type containing impurities at a higher concentration than the semiconductor substrate is formed at a position spaced from the drain electrode toward the source electrode ;
In a state where a reference drain-source voltage for obtaining a predetermined current value when a forward current is applied to the insulated gate bipolar transistor not having the buffer layer is applied to the insulated gate bipolar transistor having the buffer layer,
The separation distance between the drain electrode and the buffer layer, the width of the buffer layer, and the second impurity concentration,
The second conductivity type carrier density obtained by multiplying the accumulated concentration of the second conductivity type carriers from the drain electrode to the buffer layer by the separation distance is set to the first conductivity type carrier concentration of the buffer layer. to be larger than the first conductivity type carrier density multiplied by the width, insulated gate bipolar transistor, characterized in that you set.
前記第2導電型キャリア密度が前記第1導電型キャリア密度よりも7倍以上多くなるよ
うに、前記バッファ層の幅、前記第2の不純物濃度、及び前記ドレイン電極と前記バッフ
ァ層との離間距離を設定することを特徴とする請求項に記載の絶縁ゲート型バイポーラ
トランジスタ。
The buffer layer width, the second impurity concentration, and the separation distance between the drain electrode and the buffer layer so that the second conductivity type carrier density is 7 times or more higher than the first conductivity type carrier density. The insulated gate bipolar transistor according to claim 1 , wherein:
前記離間距離を5μm以上に設定することを特徴とする請求項に記載の絶縁ゲート型
バイポーラトランジスタ。
The insulated gate bipolar transistor according to claim 2 , wherein the separation distance is set to 5 μm or more.
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