JP5622120B2 - Buffer circuit - Google Patents
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Description
本発明は水晶発振回路に関わり、特に低消費電力タイプの温度補償型水晶発振器(TCXO)等に適用できる発振回路に関する。 The present invention relates to a crystal oscillation circuit, and oscillation circuit particularly applicable to temperature compensated crystal oscillator (TCXO) or the like of the low power consumption type.
最近の携帯機器の小型軽量化に伴って、これら携帯機器の周波数基準として用いられる水晶発振回路においても小型化が求められている。
特許文献1は公知の水晶発振器について記載している。図10は特許文献1に記載されている水晶発振回路の回路構成例を示した図である。この図10において、X1は水晶振動子、Rfは高周波抵抗、C1、C2は発振用容量、0は発振増幅回路、1は第1のバッファ回路(初段バッファ回路)、2は第2のバッファ回路(2段目バッファ回路)、3は第3のバッファ回路(3段目バッファ回路)、R1、R2は抵抗、CB1、CB2はコンデンサ、4は出力増幅回路、5は安定化電源、CVREGはバイパスコンデンサ、VREGは安定化電源5から出力される基準電圧である。
With recent reduction in size and weight of portable devices, miniaturization is also required in crystal oscillation circuits used as frequency standards for these portable devices.
発振増幅回路0はPch−CMOSトランジスタM1とNch−CMOSトランジスタM2とからなるインバータ増幅器、第1のバッファ回路1はPch−CMOSトランジスタM3とNch−CMOSトランジスタM4とからなるインバータ増幅器、第2のバッファ回路2はPch−CMOSトランジスタM5とNch−CMOSトランジスタM6とからなるインバータ増幅器、第3のバッファ回路3はPch−CMOSトランジスタM7とNch−CMOSトランジスタM8とからなるインバータ増幅器である。また出力増幅回路4はNch−CMOSトランジスタM9とPch−CMOSトランジスタM10とからなるCMOSプッシュプル型増幅回路である。
The
図10において、発振増幅回路0の出力は、第1のバッファ回路1で充分な振幅にまで増幅され、第2、第3のバッファ回路2、3で波形成形されてコンデンサCB1、CB2を介して出力増幅回路4のNch−CMOSトランジスタM9とPch−CMOSトランジスタM10のそれぞれのゲートに印加される。
In FIG. 10, the output of the oscillation amplifying
出力増幅回路4は、低インピーダンスで出力端子(OUT端子)より負荷へ出力電流を供給する。上述の各部位へは安定化電源5から基準電圧VREGが供給される。安定化電源5の出力ラインと接地電位(GND)との間にはバイパスコンデンサCVREGが接続されており、安定化電源5の高周波ノイズを除去している。
The output amplifier circuit 4 supplies output current from the output terminal (OUT terminal) to the load with low impedance. A reference voltage V REG is supplied from the stabilized
したがって、特許文献1に開示の技術によれば、発振増幅回路0、帰還抵抗Rf、水晶振動子X1、容量C1、C2で構成されるインバータ発振回路部の出力信号をさらにインバータを介してクリップド・サイン波(振幅制限された矩形波)として出力することができる。
Therefore, according to the technique disclosed in
ところが、従来の一般的インバータ発振回路では、出力が矩形波に近く、波形の立ち上がりが鋭くなっているため、所望の基本波以外の高次高調波成分を、目的とするレベルまで、抑圧することが困難となっている。この出力波形の鋭さを鈍らせることで高調波が抑制されるため、その1つの手法として、使用しているMOSトランジスタのゲート幅を小さくして出力電流を低下させることで波形が鈍ることを利用することが考えられる。しかし、この種のインバータ発振回路では、負荷が接続される関係で出力電流を大きくとる必要が生じている。このため高調波抑制を取るか出力電流を大きくとるかのいずれかを選択しなければならないという二律背反の問題を生じてしまう。特に、発振回路をICに集積化した場合においては、ゲート幅を変更するなどして最終段の出力用トランジスタの駆動能力を任意に調節するのは、ICチップの面積増加につながるので好ましくない。 However, in the conventional general inverter oscillation circuit, the output is close to a rectangular wave, and the rising of the waveform is sharp, so high-order harmonic components other than the desired fundamental wave are suppressed to the target level. Has become difficult. Since the harmonics are suppressed by dulling the sharpness of the output waveform, as one of the methods, the waveform is dulled by reducing the output current by reducing the gate width of the MOS transistor being used. It is possible to do. However, in this type of inverter oscillation circuit, it is necessary to increase the output current because the load is connected. For this reason, there arises a trade-off problem in that it is necessary to select either to suppress harmonics or to increase the output current. In particular, in the case where the oscillation circuit is integrated in an IC, it is not preferable to arbitrarily adjust the driving capability of the output transistor at the final stage by changing the gate width or the like because this leads to an increase in the area of the IC chip.
本発明は、上記従来の問題点に着目し、出力用トランジスタのゲート幅の調整などを必要とせず、出力波形を高調波が発生しないように調整することができ、もって高次高調波の抑圧効果の高い水晶発振回路を提供することを目的とする。 The present invention pays attention to the above-mentioned conventional problems, and does not require adjustment of the gate width of the output transistor, and the output waveform can be adjusted so as not to generate harmonics, thereby suppressing higher-order harmonics. An object of the present invention is to provide a highly effective crystal oscillation circuit.
また、発振回路を集積化した場合でも、最終段のトランジスタのサイズを変えることなく出力波形の立ち上がりの鋭さを軽減することができるようにして高調波抑制効果を高めることができる水晶発振回路を提供することを目的とする。
更に、出力周波数を分周した場合であっても容易に高調波抑制を実現できる水晶発振回路を提供することを目的とする。
In addition, even when the oscillation circuit is integrated, a crystal oscillation circuit is provided that can reduce the sharpness of the rising edge of the output waveform without changing the size of the transistor at the final stage, thereby enhancing the harmonic suppression effect. The purpose is to do.
It is another object of the present invention to provide a crystal oscillation circuit that can easily suppress harmonics even when the output frequency is divided.
本発明は、上述の課題のうちの少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
第1の形態のバッファ回路は、周波数信号が入力される第1Pch−CMOSトランジスタと第1Nch−CMOSトランジスタとを備えている第1インバータを含む第1バッファ回路部と、第2Pch−CMOSトランジスタと第2Nch−CMOSトランジスタとを備えている第2インバータと、前記第1バッファ回路部からの出力信号が入力される入力端子と、出力端子と、前記第2Pch−CMOSトランジスタのドレインおよび前記第2Nch−CMOSトランジスタのドレインと前記出力端子との間に接続されている時定数変更素子とを含む第2バッファ回路部と、キャパシタを備えるとともに前記キャパシタを介して前記第2バッファ回路部の出力信号が入力されるCMOSプッシュプル型増幅回路と、前記第2Pch−CMOSトランジスタのドレインおよび前記第2Nch−CMOSトランジスタのドレインと前記出力端子との間に前記時定数変更素子と並列に接続されているMOSスイッチ手段と、前記MOSスイッチ手段を制御する信号を出力するメモリ部と、を備えていることを特徴とする。
第2の形態のバッファ回路は、第1の形態のバッファ回路において、前記入力端子側と前記出力端子側との間に前記第2バッファ回路部と並列に接続されている分周器と、前記出力端子側と前記分周器の出力端子側とに接続され、前記CMOSプッシュプル型増幅回路への入力信号を切り替える選択スイッチ手段と、を備えていることを特徴とする。
第3の形態のバッファ回路は、第2の形態のバッファ回路において、前記分周器は、分周回路を備えるとともに、前記分周回路の出力端子側に他の時定数変更素子を備えていることを特徴とする。
第4の形態のバッファ回路は、第3の形態のバッファ回路において、前記分周回路の出力を遮断する遮断素子を備えていることを特徴とする。
第5の形態のバッファ回路は、第2の形態乃至第4の形態のバッファ回路のいずれか1形態において、前記選択スイッチ手段は、前記メモリ部からの出力をデコードするデコーダであり、前記MOSスイッチ手段と、前記遮断素子と、に接続されていることを特徴とする。
第6の形態のバッファ回路は、第1の形態乃至第5の形態のバッファ回路のいずれか1形態において、前記時定数変更素子は、直列接続した複数の抵抗素子であり、前記複数の抵抗素子の接続点が前記出力端子であることを特徴とする。
第7の形態のバッファ回路は、第1の形態乃至第6の形態のバッファ回路のいずれか1形態において、少なくとも、前記第1バッファ回路部、前記第2バッファ回路部、前記時定数変更素子、前記キャパシタ、前記CMOSプッシュプル型増幅回路、前記MOSスイッチ手段、前記メモリ部を集積回路内に集積化したことを特徴とする。
SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.
The buffer circuit according to the first aspect includes a first buffer circuit section including a first inverter including a first Pch-CMOS transistor and a first Nch-CMOS transistor to which a frequency signal is input, a second Pch-CMOS transistor, A second inverter having a 2Nch-CMOS transistor; an input terminal to which an output signal from the first buffer circuit unit is input; an output terminal; a drain of the second Pch-CMOS transistor; and the second Nch-CMOS. A second buffer circuit unit including a time constant changing element connected between a drain of the transistor and the output terminal; and a capacitor, and an output signal of the second buffer circuit unit is input via the capacitor. CMOS push-pull amplifier circuit and the second Pch-CM MOS switch means connected in parallel with the time constant changing element between the drain of the S transistor and the drain of the second Nch-CMOS transistor and the output terminal, and a memory for outputting a signal for controlling the MOS switch means And a section.
A buffer circuit according to a second aspect is the buffer circuit according to the first aspect, wherein the frequency divider connected in parallel with the second buffer circuit unit between the input terminal side and the output terminal side; Selection switch means connected to the output terminal side and the output terminal side of the frequency divider and for switching an input signal to the CMOS push-pull amplifier circuit is provided.
A buffer circuit according to a third aspect is the buffer circuit according to the second aspect, wherein the frequency divider includes a frequency divider circuit and another time constant changing element on the output terminal side of the frequency divider circuit. It is characterized by that.
A buffer circuit according to a fourth aspect is characterized in that, in the buffer circuit according to the third aspect, a cutoff element that cuts off the output of the frequency divider circuit is provided.
The buffer circuit according to a fifth aspect is the buffer circuit according to any one of the second to fourth aspects, wherein the selection switch means is a decoder that decodes an output from the memory unit, and the MOS switch It is connected to the means and the said interruption | blocking element.
A buffer circuit according to a sixth aspect is the buffer circuit according to any one of the first to fifth aspects, wherein the time constant changing element is a plurality of resistance elements connected in series, and the plurality of resistance elements The connection point is the output terminal.
A buffer circuit according to a seventh aspect is the buffer circuit according to any one of the first to sixth aspects, wherein at least the first buffer circuit section, the second buffer circuit section, the time constant changing element, The capacitor, the CMOS push-pull type amplifier circuit, the MOS switch means, and the memory unit are integrated in an integrated circuit.
[適用例1]水晶振動子を振動源とする発振回路部と、前記発振回路部の出力信号を入力されるPch−CMOSトランジスタとNch−CMOSトランジスタとで構成されているインバータを含む初段バッファ回路と、他のPch−CMOSトランジスタと他のNch−CMOSトランジスタとで構成されている他のインバータを有しているとともに前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するCMOSプッシュプル型増幅回路と、前記時定数変更素子をバイパスして前記終段バッファ回路部の前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとを前記終段バッファ回路部の出力に接続するためのバイパス回路と、前記バイパス回路に接続されている前記バイパス回路のオン/オフを制御するためのMOSスイッチ手段と、前記MOSスイッチ手段を制御する信号を出力するメモリ部と、を備えていることを特徴とする水晶発振回路。 Application Example 1 First-stage buffer circuit including an inverter composed of an oscillation circuit section using a crystal resonator as a vibration source, and a Pch-CMOS transistor and an Nch-CMOS transistor to which an output signal of the oscillation circuit section is input And another inverter composed of another Pch-CMOS transistor and another Nch-CMOS transistor, and a drain in the other Pch-CMOS transistor and a drain in the other Nch-CMOS transistor. A final-stage buffer circuit section including a time constant changing element connected between the first-stage buffer circuit section and an input connected to the output side of the first-stage buffer circuit section, and a DC component from the output signal of the final-stage buffer circuit section The final stage having a capacitor to be cut and transmitted through the capacitor A CMOS push-pull type amplifying circuit for amplifying the output signal from the buffer circuit section; a drain in the other Pch-CMOS transistor of the final stage buffer circuit section bypassing the time constant changing element; and the other Nch- A bypass circuit for connecting a drain of the CMOS transistor to an output of the final stage buffer circuit section; a MOS switch means for controlling on / off of the bypass circuit connected to the bypass circuit; and the MOS And a memory unit that outputs a signal for controlling the switch means.
このような構成を採用することにより、終段バッファ回路部の出力信号は時定数変更素子により決まる時定数だけ遅れて緩やかに立ち上がるように成形される。これにより後段のCMOSプッシュプル型増幅回路へ入力した信号の波形の立ち上がりが鈍り、これによって高次高調波が抑制された状態で出力される。したがって、インバータ発振回路を用いた場合でも、基本波以外の高次高調波レベルを抑圧して発振信号を出力することが可能となる。また、水晶発振回路は通常モードと高調波抑制モードを選択することができる。したがって、負荷の用途に応じて高調波抑制を行うか否かの選択ができる水晶発振回路とすることができる。さらに、メモリ設定により高調波抑制機能を発揮させるか否かを選択することができるのでモード切替が容易である。 By adopting such a configuration, the output signal of the final stage buffer circuit is shaped so as to rise slowly with a delay of a time constant determined by the time constant changing element. As a result, the rise of the waveform of the signal input to the CMOS push-pull amplifier circuit at the subsequent stage is dulled, and thus the high-order harmonics are output in a suppressed state. Therefore, even when an inverter oscillation circuit is used, it is possible to output an oscillation signal while suppressing high-order harmonic levels other than the fundamental wave. In addition, the crystal oscillation circuit can select a normal mode and a harmonic suppression mode. Therefore, it is possible to provide a crystal oscillation circuit that can select whether or not to suppress harmonics depending on the application of the load. Furthermore, since it is possible to select whether or not to exhibit the harmonic suppression function by the memory setting, mode switching is easy.
[適用例2]水晶振動子を振動源とする発振回路部と、前記発振回路部の出力信号を入力されるPch−CMOSトランジスタとNch−CMOSトランジスタとで構成されているインバータを含む初段バッファ回路と、他のPch−CMOSトランジスタと他のNch−CMOSトランジスタとで構成されている他のインバータを有しているとともに前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するCMOSプッシュプル型増幅回路と、前記終段バッファ回路部と並列接続された分周器と、前記終段バッファ回路部の出力側と前記分周器の出力側に接続され、前記CMOSプッシュプル型増幅器への入力を切り替える選択スイッチ手段と、を備えていることを特徴とする水晶発振器。
この構成により、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができるとともに、周波数を分周させることができる。
Application Example 2 First-stage buffer circuit including an inverter composed of an oscillation circuit section using a crystal resonator as a vibration source, and a Pch-CMOS transistor and an Nch-CMOS transistor to which an output signal of the oscillation circuit section is input And another inverter composed of another Pch-CMOS transistor and another Nch-CMOS transistor, and a drain in the other Pch-CMOS transistor and a drain in the other Nch-CMOS transistor. A final-stage buffer circuit section including a time constant changing element connected between the first-stage buffer circuit section and an input connected to the output side of the first-stage buffer circuit section, and a DC component from the output signal of the final-stage buffer circuit section The final stage having a capacitor to be cut and transmitted through the capacitor A CMOS push-pull type amplifier circuit for amplifying the output signal from the buffer circuit section; a frequency divider connected in parallel to the final stage buffer circuit section; an output side of the final stage buffer circuit section; and the frequency divider And a selection switch means for switching an input to the CMOS push-pull type amplifier connected to the output side.
With this configuration, it is possible to provide a crystal oscillation circuit that can arbitrarily select whether or not to exhibit the harmonic suppression function and to divide the frequency.
[適用例3]前記分周器は、分周回路からの出力の時定数変更素子を備えてなることを特徴とする適用例2記載の水晶発振回路。
この構成により、周波数を分周した場合でも、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができる。
Application Example 3 The crystal oscillation circuit according to Application Example 2, wherein the frequency divider includes a time constant changing element for output from the frequency divider circuit.
With this configuration, it is possible to provide a crystal oscillation circuit that can arbitrarily select whether or not to exhibit the harmonic suppression function even when the frequency is divided.
前記終段バッファ部と並列接続された分周器を備え、この分周器は前記CMOSプッシュプル型増幅回路へ出力可能であり、当該分周器と前記終段バッファ部との入力切り替え回路を設けていることを特徴とする適用例1に記載の水晶発振回路。
この構成により、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができるとともに、周波数を分周させることができる。
A divider connected in parallel with the final stage buffer unit, and the frequency divider can output to the CMOS push-pull type amplifier circuit; and an input switching circuit between the frequency divider and the final stage buffer unit. The crystal oscillation circuit according to Application Example 1, wherein the crystal oscillation circuit is provided.
With this configuration, it is possible to provide a crystal oscillation circuit that can arbitrarily select whether or not to exhibit the harmonic suppression function and to divide the frequency.
[適用例4]水晶振動子を振動源とする発振回路部と、前記発振回路部の出力信号を入力されるPch−CMOSトランジスタとNch−CMOSトランジスタとで構成されているインバータを含む初段バッファ回路と、他のPch−CMOSトランジスタと他のNch−CMOSトランジスタとで構成されている他のインバータを有しているとともに前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するCMOSプッシュプル型増幅回路と、前記終段バッファ回路部の前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとを直列接続した複数の抵抗素子の接続中点を前記終段バッファ回路部の出力側とした、前記抵抗素子と前記キャパシタを有する時定数変更用の回路と、前記抵抗素子をバイパスして前記終段バッファ回路部の前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとを前記終段バッファ回路部の出力に接続するためのバイパス回路と、前記バイパス回路に接続されている前記バイパス回路のオン/オフを制御するためのMOSスイッチ手段と、前記MOSスイッチ手段を制御する信号を出力するメモリ部と、を備えていることを特徴とする水晶発振回路。 Application Example 4 First-stage buffer circuit including an inverter composed of an oscillation circuit section using a crystal resonator as a vibration source, and a Pch-CMOS transistor and an Nch-CMOS transistor to which an output signal of the oscillation circuit section is input And another inverter composed of another Pch-CMOS transistor and another Nch-CMOS transistor, and a drain in the other Pch-CMOS transistor and a drain in the other Nch-CMOS transistor. A final-stage buffer circuit section including a time constant changing element connected between the first-stage buffer circuit section and an input connected to the output side of the first-stage buffer circuit section, and a DC component from the output signal of the final-stage buffer circuit section The final stage having a capacitor to be cut and transmitted through the capacitor A CMOS push-pull type amplifier circuit that amplifies the output signal from the buffer circuit section, and a drain of the other Pch-CMOS transistor and a drain of the other Nch-CMOS transistor of the final stage buffer circuit section are connected in series. A circuit for changing the time constant having the resistance element and the capacitor, wherein the connection middle point of the plurality of resistance elements is an output side of the final stage buffer circuit section, and the final stage buffer circuit section bypassing the resistive element A bypass circuit for connecting the drain of the other Pch-CMOS transistor and the drain of the other Nch-CMOS transistor to the output of the final stage buffer circuit section, and the bypass circuit connected to the bypass circuit MOS switch means for controlling on / off of the circuit, and Crystal oscillator circuit, characterized in that it comprises a memory unit for outputting a signal for controlling the OS switching means.
水晶振動子を振動源とする発振回路部と、この発振回路部の出力信号を入力とするPch−CMOSトランジスタとNch−CMOSトランジスタのインバータからなる複数段のバッファ回路部と、このバッファ回路部の出力から直流成分をカットするキャパシタを介して増幅するCMOSプッシュプル型増幅回路とを備えた水晶発振回路であって、前記バッファ回路部における終段バッファ回路部のPch−CMOSトランジスタとNch−CMOSトランジスタ間に抵抗素子を接続してその中間点を終段バッファ回路部の出力とし、前記抵抗素子と前記キャパシタとにより定まる時定数で出力信号の波形成形可能としてなるとともに、前記抵抗素子のバイパス回路と当該バイパス回路部に介在されたMOSスイッチ手段と、メモリ設定により前記MOSスイッチ手段をオン/オフ切り替え可能としたメモリを備えてなることを特徴とする水晶発振回路。 An oscillation circuit unit using a crystal resonator as a vibration source, a buffer circuit unit including a plurality of stages of inverters of a Pch-CMOS transistor and an Nch-CMOS transistor that receive an output signal of the oscillation circuit unit, A crystal oscillation circuit including a CMOS push-pull type amplifier circuit that amplifies through a capacitor that cuts a DC component from an output, the Pch-CMOS transistor and the Nch-CMOS transistor in the final stage buffer circuit section in the buffer circuit section A resistor element is connected between them, and the intermediate point is used as the output of the final buffer circuit unit, and the waveform of the output signal can be shaped with a time constant determined by the resistor element and the capacitor, and the bypass circuit of the resistor element MOS switch means interposed in the bypass circuit section and memory setting Crystal oscillation circuit characterized by comprising an on / off switchable between the memory the MOS switch means Ri.
この構成により、終段バッファ回路部のPch−CMOSトランジスタとNch−CMOSトランジスタ間に接続した抵抗素子とキャパシタにより定まる時定数によって支配される波形が出力される。この波形の立ち上がりは遅くなり、波形を鈍らせることができる。この結果、これによって高次高調波が抑制された状態で出力される。したがって、インバータ発振回路を用いた場合でも、基本波以外の高次高調波レベルを抑圧して発振信号を出力することが可能となる。 With this configuration, a waveform governed by a time constant determined by a resistance element and a capacitor connected between the Pch-CMOS transistor and the Nch-CMOS transistor in the final stage buffer circuit section is output. The rise of this waveform is delayed and the waveform can be blunted. As a result, the high-order harmonics are output in a suppressed state. Therefore, even when an inverter oscillation circuit is used, it is possible to output an oscillation signal while suppressing high-order harmonic levels other than the fundamental wave.
[適用例5]前記水晶振動子以外の回路部分をIC内に全て集積化したことを特徴とする適用例4記載の水晶発振回路。
発振回路をICに集積化した場合でも、最終段のトランジスタのサイズを変えることなく、任意に出力波形の矩形波レベルを下げることができ、所望のレベルまで高調波レベルを抑圧することができる。
Application Example 5 The crystal oscillation circuit according to Application Example 4, wherein all circuit parts other than the crystal resonator are integrated in an IC.
Even when the oscillation circuit is integrated in the IC, the rectangular wave level of the output waveform can be arbitrarily reduced without changing the size of the final stage transistor, and the harmonic level can be suppressed to a desired level.
[適用例6]前記終段バッファ回路部と並列接続された分周器を備えており、前記分周器は、分周回路と、前記分周回路の出力側と接続されている他の時定数変更素子と、前記分周回路の出力と前記終段バッファ回路部の出力に接続され、前記CMOSプッシュプル型増幅器への入力を切り替える選択スイッチ手段と、前記分周回路の出力を遮断する遮断素子と、を備えていることを特徴とする適用例4に記載の水晶発振回路。
このような構成によって、分周された周波数の出力が可能となるとともに、分周出力時にも高調波抑圧モードの選択ができる。
[Application Example 6] A frequency divider connected in parallel with the final stage buffer circuit unit is provided, and the frequency divider is connected to the frequency divider circuit and the output side of the frequency divider circuit at other times. A constant changing element, a selection switch means for switching an input to the CMOS push-pull type amplifier connected to an output of the frequency divider circuit and an output of the final stage buffer circuit unit, and a cutoff for cutting off an output of the frequency divider circuit A crystal oscillation circuit according to Application Example 4, wherein the crystal oscillation circuit includes an element.
With such a configuration, the frequency-divided frequency can be output, and the harmonic suppression mode can be selected even at the time of the frequency-divided output.
[適用例7]前記メモリ部には、デコーダが設けられ、前記デコーダは、前記MOSスイッチ手段と、前記選択スイッチ手段と、前記遮断素子と、を制御することを特徴とする請求項6に記載の水晶発振回路。 Application Example 7 The decoder according to claim 6, wherein the memory unit includes a decoder, and the decoder controls the MOS switch means, the selection switch means, and the cutoff element. Crystal oscillation circuit.
分周回路によって分周された周波数にて時定数を調整することも可能となるので、分周する場合としない場合で、時定数調整を行う場合と行わない場合の4パターンに適用できる水晶発振回路とすることができ、用途を拡大できる効果が得られる。また、デコーダを利用し、メモリ設定で分周出力する場合でも、高調波抑圧モードを簡単に選択できるメリットが得られる。 Since it is possible to adjust the time constant at the frequency divided by the frequency divider, the crystal oscillation can be applied to four patterns with and without the time constant adjustment. It can be set as a circuit and the effect which can expand a use is acquired. Further, even when a frequency is divided and output by memory setting using a decoder, there is an advantage that the harmonic suppression mode can be easily selected.
本発明に係る最良の実施形態を、図面を参照しながら、詳細に説明する。図1は、本実施形態に係わる水晶発振回路の構成を示す図である。
同図に示すように、本発振回路は、発振部を構成する水晶振動子XTAL、高周波抵抗Rf、発振用容量C1、C2及びPch−CMOSトランジスタTp1、Nch−CMOSトランジスタTn1からなる発振増幅器としてのインバータ増幅器100を備えている。このインバータ増幅器100の出力側には、Pch−CMOSトランジスタTp2、Nch−CMOSトランジスタTn2とからなる初段バッファ回路部としてのインバータ増幅器11と、Pch−CMOSトランジスタTp3、Nch−CMOSトランジスタTn3とからなる2段目バッファ回路部としてのインバータ増幅器12と、Pch−CMOSトランジスタTp4、Nch−CMOSトランジスタTn4とからなる3段目バッファ回路部としてのインバータ増幅器13と、からなる3段増幅器が設けられ、発振出力を波形整形しながら増幅する。
The best embodiment according to the present invention will be described in detail with reference to the drawings. FIG. 1 is a diagram illustrating a configuration of a crystal oscillation circuit according to the present embodiment.
As shown in the figure, this oscillation circuit is an oscillation amplifier including a crystal resonator XTAL, a high frequency resistor Rf, oscillation capacitors C1 and C2, and a Pch-CMOS transistor Tp1 and an Nch-CMOS transistor Tn1 that constitute an oscillation unit. An
そして、複数段のインバータ増幅器11、12、13を経た出力信号は、CMOSプッシュプル型増幅回路14に入力される。CMOSプッシュプル型増幅回路14は、高抵抗R1、R2と、直流カット用のコンデンサCB1、CB2、及びNch−CMOSトランジスタTn5、Pch−CMOSトランジスタTp5とからなる。
The output signals that have passed through the plurality of stages of
上記各回路に供給する直流電源VDDの電源は、安定化電源15を介し、発振増幅器100のPch−CMOSトランジスタTp1のソース、バッファとしての各インバータ増幅器11、12、13ごとに設けられているデプレッション型MOSトランジスタTn11、Tn12、Tn13のゲートに、並びにCMOSプッシュプル型増幅回路14の抵抗R1に対し、安定化処理された電源出力VREGが供給される。
The power supply of the DC power supply V DD supplied to each circuit is provided for each of the
また、デプレッション型MOSトランジスタTn11、Tn12、Tn13のドレイン及びCMOSプッシュプル型増幅回路14のNch−CMOSトランジスタTn5のドレインは直流電源VDDに直接接続される。
Further, the drains of the depletion type MOS transistors Tn11, Tn12, and Tn13 and the drain of the Nch-CMOS transistor Tn5 of the CMOS push-pull
上記回路構成において、本実施形態では、特に、複数段あるバッファ回路部の終段バッファ回路部を構成しているインバータ増幅器13における出力の時定数を変更する素子を備えていることを特徴としている。
In the above circuit configuration, the present embodiment is particularly characterized in that an element for changing the time constant of the output in the
すなわち、終段インバータ増幅器13を構成しているPch−CMOSトランジスタTp4とNch−CMOSトランジスタTn4との間に時定数変更素子としての抵抗素子R3、R4を接続して、その中間点を次段のCMOSプッシュプル型増幅回路14における直流カット用のコンデンサCB1、CB2の中間点に接続し、終段インバータ増幅器13からの出力がRC回路を経由してCMOSプッシュプル型増幅回路14のトランジスタTn5、Tp5のゲートに入力するようにしている。これによって、終段インバータ増幅器13からの出力信号は、Pch−CMOSトランジスタTp4とNch−CMOSトランジスタTn4の各ゲートに加わる入力信号Aに応じてオン、オフされる際、抵抗素子R3、R4からの出力B,コンデンサCB1、CB2を経由した後の出力C、D、最終的にCMOSプッシュプル型増幅回路14からの出力Eは、図2に示すように、各出力B、C、Dの立ち上がりは、抵抗素子R3、R4、コンデンサCB1、CB2で決まる時定数によって支配され、図2に示されるように、立ち上がりが鈍る波形に成形されるのである(但し抵抗素子R3、R4≒2〜4kΩ<<R1、R2≒50Ω)。これによって、高次高調波が発生することが抑圧される。
That is, resistance elements R3 and R4 as time constant changing elements are connected between the Pch-CMOS transistor Tp4 and the Nch-CMOS transistor Tn4 constituting the final
一方、このような高調波抑圧を使用せずに通常状態のまま使用したい場合がある。このため、前記終段インバータ増幅器13に介在させた抵抗素子R3、R4をバイパスさせて時定数調整機能をオフできるようにしている。すなわち、前記終段インバータ増幅器(バッファ回路部)13には、時定数変更素子である抵抗素子R3、R4のバイパス回路16を設け、MOSスイッチ手段17により出力信号の時定数調整のオン/オフの切り替えを可能としている。
On the other hand, there is a case where it is desired to use a normal state without using such harmonic suppression. For this reason, the time constant adjustment function can be turned off by bypassing the resistance elements R3 and R4 interposed in the final
すなわち、バイパス回路16にPch−CMOSトランジスタTp6とNch−CMOSトランジスタTn6を直列に接続し、その中点位置を次段のCMOSプッシュプル型増幅回路14への出力ラインとしている。したがって、Pch−CMOSトランジスタTp6とNch−CMOSトランジスタTn6が共にオンになれば、抵抗素子R3、R4をバイパスして終段インバータ増幅器13からCMOSプッシュプル型増幅回路14に出力されるので、通常モードで機能する。この通常モードと時定数変更モードとを切り替えるために、上記バイパス回路16上のPch−CMOSトランジスタTp6とNch−CMOSトランジスタTn6のゲートをメモリ部300から入力される“Hi”または“Lo”の信号に基づいてオンオフさせる論理回路18が接続されている。このオンオフ論理回路18は、安定化電源電圧VREGで作動するPch−CMOSトランジスタTp7とNch−CMOSトランジスタTn7から構成されている。通常時はメモリ部300が“Lo”設定でトランジスタTp6、Tn6がそれぞれON、メモリ設定が“Hi”でトランジスタTp6、Tn6がOFFして、抵抗素子R3、R4とキャパシタCB1、CB2による時定数による出力波形の立ち上がり/立ち下がりが緩やかになり、高次高調波レベルが抑圧される。
That is, a Pch-CMOS transistor Tp6 and an Nch-CMOS transistor Tn6 are connected in series to the
図3は、図1に示した実施形態に係る水晶発振回路による高調波抑圧時の周波数スペクトラムである。メモリ部300からの出力を“Hi”として、図2の出力波形Eを得た場合には、高次高調波が抑圧されていることがよく理解できる。図4は、メモリ部300からの出力を“Lo”として通常モードで作用させた場合の周波数スペクトラムで、高次高調波が抑圧されていないことが明示されている。図5は実際の波形を示しており、高調波抑圧モードの場合(太実線)と通常モードの場合(細実線)を示している。RC回路による時定数が変更され、立ち上がりが鈍っていることが示されている。
FIG. 3 is a frequency spectrum when harmonics are suppressed by the crystal oscillation circuit according to the embodiment shown in FIG. When the output from the
なお、上記実施形態において、終段インバータ増幅器13の前段には2段のインバータ増幅器11、12を設けた構成として例示しているが、これは単段インバータ増幅器として構成してよい。集積化した場合、インターバ増幅器100(トランジスタTP1、Tn1のゲート側)とCMOSプッシュプル型増幅回路14の出力端との間のカップリング(容量結合)によって起こる異常発振を抑制できる効果がある。また、出力バッファ部の初段バッファの駆動能力が落ちることで、出力波形の立ち上がり/立ち下がりがさらに緩やかになるので、高次高調波レベルの抑圧量がアップする。
In the above-described embodiment, the two-
次に、図6に第2実施形態に係る水晶発振回路の出力バッファ部を示している。この実施形態は、分周器400を設け、分周器で分周した場合でも通常モードと出力信号の時定数調整による高調波抑圧モードを使用できるようにした点が先の実施形態と相違する。
Next, FIG. 6 shows an output buffer unit of the crystal oscillation circuit according to the second embodiment. This embodiment is different from the previous embodiment in that the
このため、前記終段バッファ部であるインバータ増幅器13と並列接続された分周器400を備え、この分周器400は前記CMOSプッシュプル型増幅回路14へ出力可能であり、当該分周器400と前記終段のインバータ増幅器13との入力切り替え回路を設けている。この切り替え回路は終段インバータ増幅器13に対し前段のインバータ増幅器11からの出力信号を入力させる場合には、分周器400への入力を遮断し、分周器400へ入力させる場合は終段インバータ増幅器13への入力を遮断させることで容易に実現できる。この実施形態では、メモリ部300に図7に示したような2bitデコーダ30を設け、図8に示したようなメモリデータD1、D0に基づいて、2bitデコーダ出力B1〜B4、B1(−)〜B4(−)を生成し、高調波抑圧機能をオンするかオフするか、発振出力をオンするかオフするか、あるいは分周出力をオンするかオフするかの選択を行わせるようにしている。したがって、2bitデコーダ30は前記終段インバータ増幅器13と前記分周器400の選択スイッチ手段を構成することになる。
For this reason, a
これを具体的に実現すべく、図6に示しているように、終段インバータ増幅器13には第1実施形態の場合に加えて、遮断素子であるPch−CMOSトランジスタTp8とNch−CMOSトランジスタTn8を、抵抗素子R3、R4の外側であって、インバータを構成するPch−CMOSトランジスタTp4とNch−CMOSトランジスタTn4の内側に直列に接続している。また、バイパス回路16は抵抗素子R3、R4およびPch−CMOSトランジスタTp8とNch−CMOSトランジスタTn8をバイパスするように構成され、ここにモード切り替え用のMOSスイッチ手段17を介装させている。これは、先の実施形態と同様、Pch−CMOSトランジスタTp6とNch−CMOSトランジスタTn6とから構成される。分周器400を用いる場合には、これらMOSスイッチ手段17と上記Pch−CMOSトランジスタTp8とNch−CMOSトランジスタTn8をオフにして電気的に遮断するように、前記2bitデコーダ30から作動信号を出力させる(B1、B1(−)、B2、B2(−))。
In order to realize this specifically, as shown in FIG. 6, in addition to the case of the first embodiment, the final
一方、分周器400を利用して分周された周波数で動作させるときには、分周器400に初段インバータ増幅器11から出力信号が入力し、これを通常モードと高調波抑圧モードを択一的に行わせるのであるから、分周器400の内部回路には終段インバータ増幅器13と同一の回路構成部分が形成される。この分周器400の回路構成を図9に示す。通常モード出力と高調波抑圧モードの切り替え回路部分は、図6の場合と同様であるので説明を省略する。
On the other hand, when the
分周回路40の前段には、信号入力オンオフ切り替え回路41が設けられ、これは前述した2bitデコーダ30によって生成された信号によって、分周回路40への信号入力を遮断するか否かを選択する。これらの処理は2bitデコーダ30から作動信号を出力させる(B3、B3(−)、B4、B4(−))ことによって制御される。
A signal input on / off switching
このような第2実施形態によれば、メモリ部300にデコーダ30を設けることで、分周出力する場合でも、高調波抑圧モードを選択できるようにした。水晶発振回路からの発振信号をそのままの周波数で出力する場合と、分周して出力する場合の双方についても、高調波レベルの抑圧モード選択が可能となる。
分周出力時にも高調波抑圧モードの選択ができるようになり、低周波帯における高調波スペクトル特性の改善に繋がる。
According to the second embodiment, by providing the
The harmonic suppression mode can be selected even at the frequency-divided output, which leads to improvement of the harmonic spectrum characteristics in the low frequency band.
11………初段インバータ増幅器、12………2段インバータ増幅器、13………終段インバータ増幅器、14………CMOSプッシュプル型増幅回路、15………安定化電源、16………バイパス回路、17………MOSスイッチ手段、18………オンオフ論理回路、30………2bitデコーダ、40………分周回路、41………信号入力オンオフ切り替え回路、100………インバータ増幅器(発振増幅器)、200………出力バッファ部、300………メモリ部、400………分周器。 11 ......... First-stage inverter amplifier, 12 ......... Two-stage inverter amplifier, 13 ......... Last-stage inverter amplifier, 14 ......... CMOS push-pull amplifier circuit, 15 ......... Stabilized power supply, 16 ......... Bypass Circuit, 17... MOS switching means, 18... ON / OFF logic circuit, 30... 2 bit decoder, 40. Oscillating amplifier), 200... Output buffer section, 300... Memory section, 400.
Claims (7)
第2Pch−CMOSトランジスタと第2Nch−CMOSトランジスタとを備えている第2インバータと、前記第1バッファ回路部からの出力信号が入力される入力端子と、出力端子と、前記第2Pch−CMOSトランジスタのドレインおよび前記第2Nch−CMOSトランジスタのドレインと前記出力端子との間に接続されている時定数変更素子とを含む第2バッファ回路部と、
キャパシタを備えるとともに前記キャパシタを介して前記第2バッファ回路部の出力信号が入力されるCMOSプッシュプル型増幅回路と、
前記第2Pch−CMOSトランジスタのドレインおよび前記第2Nch−CMOSトランジスタのドレインと前記出力端子との間に前記時定数変更素子と並列に接続されているMOSスイッチ手段と、
前記MOSスイッチ手段を制御する信号を出力するメモリ部と、
を備えていることを特徴とするバッファ回路。 A first buffer circuit unit including a first inverter having a first Pch-CMOS transistor and a first Nch-CMOS transistor to which a frequency signal is input;
A second inverter including a second Pch-CMOS transistor and a second Nch-CMOS transistor; an input terminal to which an output signal from the first buffer circuit unit is input; an output terminal; and a second Pch-CMOS transistor. A second buffer circuit unit including a drain and a time constant changing element connected between the drain of the second Nch-CMOS transistor and the output terminal;
A CMOS push-pull amplifier circuit including a capacitor and to which an output signal of the second buffer circuit unit is input via the capacitor;
MOS switch means connected in parallel with the time constant changing element between the drain of the second Pch-CMOS transistor and the drain of the second Nch-CMOS transistor and the output terminal;
A memory unit for outputting a signal for controlling the MOS switch means;
A buffer circuit comprising:
前記出力端子側と前記分周器の出力端子側とに接続され、前記CMOSプッシュプル型増幅回路への入力信号を切り替える選択スイッチ手段と、
を備えていることを特徴とする請求項1に記載のバッファ回路。 A frequency divider connected in parallel with the second buffer circuit between the input terminal side and the output terminal side;
Selection switch means connected to the output terminal side and the output terminal side of the frequency divider, for switching an input signal to the CMOS push-pull amplifier circuit;
The buffer circuit according to claim 1, further comprising:
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