JP5621409B2

JP5621409B2 - Memory module

Info

Publication number: JP5621409B2
Application number: JP2010186059A
Authority: JP
Inventors: 陽信倉重
Original assignee: Buffalo Inc
Current assignee: Buffalo Inc
Priority date: 2010-08-23
Filing date: 2010-08-23
Publication date: 2014-11-12
Anticipated expiration: 2030-08-23
Also published as: JP2012043342A

Description

本発明は、半導体メモリおよび不揮発性メモリを搭載したメモリモジュールに関する。 The present invention relates to a memory module equipped with a semiconductor memory and a nonvolatile memory.

従来、複数の半導体メモリチップを基板に装着して配線し、コンピュータに接続するための接続端子を設けたメモリモジュールが普及している。このメモリモジュールに備えられるメモリには、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）がある。ＳＤＲＡＭでは、内部が複数のバンクに分割されており、各バンクは、それぞれ独立して動作可能となっている。ところで、メモリモジュールにおけるメモリの大容量化に伴い、メモリセルの数の増加に対応して、アクセス対象となるメモリセルを特定する必要があるが、コンピュータの仕様により認識できるアドレスが異なる場合がある。こうした課題に対応するために、メモリモジュールに、揮発性メモリであるＥＥＰＲＯＭ（Electric Erasable Programmable ROM）を搭載して、メモリ容量、データ幅、コントロールライン、スピード等の情報であるＳＰＤ（Serial Presence Detection）データ（以下、特定データという。）を予め記憶し、この特定データを用いて、全てのメモリのアクセス範囲をコンピュータの仕様に応じて切り替えることにより対応する技術が知られている（特許文献１）。 2. Description of the Related Art Conventionally, a memory module in which a plurality of semiconductor memory chips are mounted on a substrate, wired, and provided with connection terminals for connection to a computer has become widespread. As a memory provided in this memory module, there is an SDRAM (Synchronous Dynamic Random Access Memory). In the SDRAM, the inside is divided into a plurality of banks, and each bank can operate independently. By the way, as the memory capacity of the memory module increases, it is necessary to specify the memory cell to be accessed in response to the increase in the number of memory cells. However, the recognizable address may differ depending on the computer specifications. . In order to address these issues, the memory module is equipped with an EEPROM (Electric Erasable Programmable ROM), which is a volatile memory, and SPD (Serial Presence Detection), which is information on memory capacity, data width, control line, speed, etc. A technique is known in which data (hereinafter referred to as specific data) is stored in advance and the specific data is used to switch the access range of all memories in accordance with computer specifications (Patent Document 1). .

しかし、上記特許文献１に記載された技術によっても、メモリモジュールを正常に動作させることができない場合があった。 However, even with the technique described in Patent Document 1, the memory module may not be able to operate normally.

特開２０１０−９２２６１JP 2010-92261 A

本発明は、上記従来の技術の問題点を解決することを踏まえ、すべてのメモリセルにアクセス可能にするとともに、正常に動作させることができるメモリモジュールを提供することを目的とする。 An object of the present invention is to provide a memory module that allows all memory cells to be accessed and can be operated normally in light of solving the above-described problems of the prior art.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
本発明の第１の形態は、コンピュータのメモリ制御部に接続され、半導体メモリおよび、特定データを記憶する不揮発性メモリを搭載し、上記メモリ制御部の動作モードに対応して、上記半導体メモリへのアドレスを変更するメモリモジュールであって、
上記半導体メモリに第１供給電圧を供給するための第１電源端子と、
上記不揮発性メモリに第２供給電圧を供給するための第２電源端子と、
上記半導体メモリおよび上記不揮発性メモリに対してアクセスしてデータを受け渡しするデータ端子と、
上記データ端子に接続され、上記動作モードに対応して上記半導体メモリへのアドレスを生成するアドレス生成回路と、
上記データ端子に接続され、上記不揮発性メモリに記憶されている選別データに基づいて、複数の特定データを選択的に読み込む初期化処理により上記動作モードを設定する動作モード設定部と、
上記第１および第２電源端子に接続され、第１または第２供給電圧から生成された駆動電圧を、上記動作モード設定部および上記不揮発性メモリに供給する電源供給部と、
を備え、
上記電源供給部は、上記第１電源端子からの第１供給電圧を上記第２電源端子からの第２供給電圧より優先的に使用することを特徴とする。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.
According to a first aspect of the present invention, a semiconductor memory and a non-volatile memory that stores specific data are mounted and connected to a memory control unit of a computer, and the semiconductor memory is connected to the semiconductor memory corresponding to the operation mode of the memory control unit. A memory module that changes the address of
A first power supply terminal for supplying a first supply voltage to the semiconductor memory;
A second power supply terminal for supplying a second supply voltage to the nonvolatile memory;
A data terminal for accessing the semiconductor memory and the nonvolatile memory to exchange data;
An address generation circuit connected to the data terminal and generating an address to the semiconductor memory corresponding to the operation mode;
An operation mode setting unit that is connected to the data terminal and sets the operation mode by an initialization process that selectively reads a plurality of specific data based on selection data stored in the nonvolatile memory;
A power supply unit connected to the first and second power supply terminals and supplying a drive voltage generated from the first or second supply voltage to the operation mode setting unit and the nonvolatile memory;
With
The power supply unit preferentially uses the first supply voltage from the first power supply terminal over the second supply voltage from the second power supply terminal.

［適用例１］
適用例１は、コンピュータのメモリ制御部に接続され、半導体メモリおよび、特定データを記憶する不揮発性メモリを搭載し、上記メモリ制御部の動作モードに対応して、上記半導体メモリへのアドレスを変更するメモリモジュールであって、
上記半導体メモリに第１供給電圧を供給するための第１電源端子と、
上記不揮発性メモリに第２供給電圧を供給するための第２電源端子と、
上記半導体メモリおよび上記不揮発性メモリに対してアクセスしてデータを受け渡しするデータ端子と、
上記データ端子に接続され、上記動作モードに対応して上記半導体メモリへのアドレスを生成するアドレス生成回路と、
上記データ端子に接続され、上記不揮発性メモリに記憶されている選別データに基づいて、複数の特定データを選択的に読み込む初期化処理により上記動作モードを設定する動作モード設定部と、
上記第１および第２電源端子に接続され、第１または第２供給電圧から生成された駆動電圧を、上記動作モード設定部および上記不揮発性メモリに供給する電源供給部と、
を備えたことを特徴とする。 [Application Example 1]
Application Example 1 includes a semiconductor memory and a nonvolatile memory that stores specific data connected to a memory control unit of a computer, and changes an address to the semiconductor memory in accordance with an operation mode of the memory control unit. A memory module,
A first power supply terminal for supplying a first supply voltage to the semiconductor memory;
A second power supply terminal for supplying a second supply voltage to the nonvolatile memory;
A data terminal for accessing the semiconductor memory and the nonvolatile memory to exchange data;
An address generation circuit connected to the data terminal and generating an address to the semiconductor memory corresponding to the operation mode;
An operation mode setting unit that is connected to the data terminal and sets the operation mode by an initialization process that selectively reads a plurality of specific data based on selection data stored in the nonvolatile memory;
A power supply unit connected to the first and second power supply terminals and supplying a drive voltage generated from the first or second supply voltage to the operation mode setting unit and the nonvolatile memory;
It is provided with.

適用例１にかかるメモリモジュールは、コンピュータのメモリ制御部に接続され、コンピュータから電源が供給され、不揮発性メモリの特定データに基づいて、半導体メモリが駆動される。すなわち、メモリモジュールの電源供給部は、第１および第２電源端子に接続されている。電源供給部は、コンピュータ側から第１または第２電源端子を介して第１または第２供給電圧のいずれか一方の電源供給を受けると、動作モード設定部および不揮発性メモリに駆動電圧を供給する。動作モード設定部は、不揮発性メモリにアクセスして、半導体メモリの使用形態を判定する識別データにアクセスし、さらに、その判定結果に基づいて、特定データを選択的に読み込み、メモリ制御部に送る。コンピュータは、メモリ制御部を介して、半導体メモリへの使用が許可される。 The memory module according to Application Example 1 is connected to a memory control unit of a computer, supplied with power from the computer, and drives a semiconductor memory based on specific data in the nonvolatile memory. That is, the power supply unit of the memory module is connected to the first and second power supply terminals. The power supply unit supplies a drive voltage to the operation mode setting unit and the non-volatile memory when receiving either one of the first and second supply voltages from the computer via the first or second power supply terminal. . The operation mode setting unit accesses the non-volatile memory, accesses identification data for determining the usage pattern of the semiconductor memory, and selectively reads specific data based on the determination result and sends it to the memory control unit. . The computer is permitted to use the semiconductor memory through the memory control unit.

このとき、電源供給部は、第１電源端子に電源が供給されていなくても、第２電源端子からの第２供給電圧を用い、また、第２電源端子に電源が供給されていなくても、第１電源端子からの供給電圧が用いてことで、動作モード設定部の初期化処理を実行することができる。よって、コンピュータの仕様により、第１電源端子への第１供給電圧が第２電源端子の第２供給電圧に遅れても、初期化処理を実行することができる。メモリモジュールの使用を可能にする。 At this time, the power supply unit uses the second supply voltage from the second power supply terminal even if power is not supplied to the first power supply terminal, and even if power is not supplied to the second power supply terminal. By using the supply voltage from the first power supply terminal, the initialization process of the operation mode setting unit can be executed. Therefore, the initialization process can be executed even if the first supply voltage to the first power supply terminal is delayed from the second supply voltage to the second power supply terminal due to the specifications of the computer. Allows the use of memory modules.

［適用例２］
適用例２の電源供給部は、上記第１電源端子からの第１供給電圧を上記第２電源端子からの第２供給電圧より優先的に使用するように構成することができる。これにより、電源容量の大きい第１電源端子だけから給電するから、動作モード設定部を安定して動作させることができる。 [Application Example 2]
The power supply unit of Application Example 2 can be configured to preferentially use the first supply voltage from the first power supply terminal over the second supply voltage from the second power supply terminal. Accordingly, since power is supplied only from the first power supply terminal having a large power supply capacity, the operation mode setting unit can be stably operated.

［適用例３］
適用例３において、上記不揮発性メモリは、上記特定データをそれぞれ読み書き可能である複数の記憶部を有し、さらに、上記複数の記憶部とデータ端子との間に介在するスイッチ回路を備え、上記スイッチ回路は、上記動作モード設定部からの切替信号により、上記複数の記憶部を択一的にアクセス可能とするように構成することができる。 [Application Example 3]
In Application Example 3, the nonvolatile memory includes a plurality of storage units each capable of reading and writing the specific data, and further includes a switch circuit interposed between the plurality of storage units and a data terminal, The switch circuit can be configured to selectively access the plurality of storage units by a switching signal from the operation mode setting unit.

［適用例４］
適用例４において、上記不揮発性メモリは、クロック信号と、データ信号とによりアクセス可能である記憶部であり、上記スイッチ回路は、少なくともクロック信号の切り替えを行なうように構成することができる。 [Application Example 4]
In Application Example 4, the nonvolatile memory is a storage unit that can be accessed by a clock signal and a data signal, and the switch circuit can be configured to switch at least the clock signal.

［適用例５］
適用例５において、上記複数の記憶部は、特定データを記憶している第１および第２記憶部と、上記選別データを記憶している第３記憶部とを備え、上記第３記憶部は、上記動作モード設定部に直接アクセス可能に接続されている構成をとることができる。 [Application Example 5]
In Application Example 5, the plurality of storage units include first and second storage units that store specific data, and a third storage unit that stores the selection data. The third storage unit includes: The operation mode setting unit may be connected so as to be directly accessible.

［適用例６］
さらに、適用例６のメモリモジュールは、上記データ端子と上記動作モード設定部とで入出力される信号を、上記第１および第２供給電圧の電圧レベルに応じて変換する信号レベル変換部を備えている構成をとることができる。 [Application Example 6]
Furthermore, the memory module of Application Example 6 includes a signal level conversion unit that converts signals input / output between the data terminal and the operation mode setting unit according to the voltage levels of the first and second supply voltages. Can be configured.

本発明の一実施例にかかるメモリモジュールを使用するコンピュータを説明する説明図である。It is explanatory drawing explaining the computer which uses the memory module concerning one Example of this invention. 電源供給部の回路を説明する説明図である。It is explanatory drawing explaining the circuit of a power supply part. 信号レベル変換部の回路を説明する説明図である。It is explanatory drawing explaining the circuit of a signal level conversion part. 動作モード設定部を説明する説明図である。It is explanatory drawing explaining an operation mode setting part. メモリ制御部の動作モードの検出方法を示す説明図である。It is explanatory drawing which shows the detection method of the operation mode of a memory control part. メモリモジュールの認識処理を説明するフローチャートである。It is a flowchart explaining the recognition process of a memory module. 動作モード更新処理を説明するフローチャートである。It is a flowchart explaining an operation mode update process. 電源供給部の動作を説明する説明図である。It is explanatory drawing explaining operation | movement of a power supply part. 他の実施例にかかるメモリモジュールの要部を説明する説明図である。It is explanatory drawing explaining the principal part of the memory module concerning another Example.

（１）メモリモジュールの概略構成
図１は本発明の一実施例にかかるメモリモジュールを使用するコンピュータを説明する説明図である。図１において、コンピュータ１０は、ＣＰＵなどを含む中央制御部１２と、中央制御部１２に接続されメモリ制御部１４とを有するコンピュータ本体１１と、メモリ制御部１４に接続されメモリスロットにセットされるメモリモジュール２０とを備えている。メモリモジュール２０は、制御回路２１と、半導体メモリ２２と、ＳＰＤデータを記憶するための不揮発性メモリ２３とを備えている。半導体メモリ２２は、８バンクに分割されたＳＲＡＭである。不揮発性メモリ２３は、ＥＥＰＲＯＭから構成された第１記憶部２３ａおよび第２記憶部２３ｂを備えている。第１記憶部２３ａには、第１特定データＳＰＤ１および選別データＳＰＤｓが記憶され、第２記憶部２３ｂには、第２特定データＳＰＤ２が記憶されている。ここで、第１特定データＳＰＤ１は、５１２メガビットのアドレスに分割してアクセスするバーチャルモードで半導体メモリ２２を動作させるデータを含んでおり、第２特定データＳＰＤ２は、１ギガビットの半導体メモリ２２のアドレス空間に対応して、メモリ制御部１４が全てのアドレスにアクセスするノーマルモードで半導体メモリ２２を動作させるためのデータを含んでいる。メモリ制御部１４は、制御回路２１の制御により、第１記憶部２３ａに記憶された選別データＳＰＤｓに基づいて、第１特定データＳＰＤ１または第２特定データＳＰＤ２を選択して、バーチャルモードまたはノーマルモードで半導体メモリ２２にアクセスすることで、メモリモジュール２０を使用する。 (1) Schematic Configuration of Memory Module FIG. 1 is an explanatory diagram for explaining a computer that uses a memory module according to an embodiment of the present invention. In FIG. 1, a computer 10 includes a central control unit 12 including a CPU, a computer main body 11 having a memory control unit 14 connected to the central control unit 12, and a memory control unit 14 connected to the memory control unit 14 and set in a memory slot. And a memory module 20. The memory module 20 includes a control circuit 21, a semiconductor memory 22, and a nonvolatile memory 23 for storing SPD data. The semiconductor memory 22 is an SRAM divided into 8 banks. The non-volatile memory 23 includes a first storage unit 23a and a second storage unit 23b configured from an EEPROM. The first storage unit 23a stores the first specific data SPD1 and the selection data SPDs, and the second storage unit 23b stores the second specific data SPD2. Here, the first specific data SPD1 includes data that causes the semiconductor memory 22 to operate in a virtual mode that is divided into 512 megabit addresses and accessed, and the second specific data SPD2 is an address of the 1 gigabit semiconductor memory 22 Corresponding to the space, the memory control unit 14 includes data for operating the semiconductor memory 22 in the normal mode in which all addresses are accessed. The memory control unit 14 selects the first specific data SPD1 or the second specific data SPD2 based on the selection data SPDs stored in the first storage unit 23a under the control of the control circuit 21, and selects the virtual mode or the normal mode. Thus, the memory module 20 is used by accessing the semiconductor memory 22.

（２）各部の構成
制御回路２１は、アドレス生成回路２４と、電源供給部２５と、信号レベル変換部２６と、動作モード設定部２７と、リセット部２８とを備えている。
アドレス生成回路２４は、メモリモジュール２０がメモリ制御部１４に接続されたときに、半導体メモリ２２の容量に応じて、メモリ制御部１４から出力される各アドレスと半導体メモリ２２に入力される各アドレスとのビット数の不整合を解消するためのアドレスを生成する回路である。すなわち、アドレス生成回路２４は、半導体メモリ２２（１ギガビット（６４メガワード×１６ビット）のＤＤＲ２ＳＤＲＡＭ）に対応していないメモリ制御部１４に接続されている場合であっても、半導体メモリ２２に対してアクセス対象となるメモリセルを特定するための各アドレスを作成する。 (2) Configuration of Each Unit The control circuit 21 includes an address generation circuit 24, a power supply unit 25, a signal level conversion unit 26, an operation mode setting unit 27, and a reset unit 28.
When the memory module 20 is connected to the memory control unit 14, the address generation circuit 24 corresponds to each address output from the memory control unit 14 and each address input to the semiconductor memory 22 according to the capacity of the semiconductor memory 22. Is a circuit for generating an address for eliminating a mismatch in the number of bits. That is, even when the address generation circuit 24 is connected to the memory control unit 14 that does not support the semiconductor memory 22 (1 gigabit (64 megawords × 16 bits) DDR2 SDRAM), Each address for specifying a memory cell to be accessed is created.

図２は電源供給部２５の回路を説明する説明図である。電源供給部２５は、コンピュータ１０の電源端子に接続された第１電源端子２５ａおよび第２電源端子２５ｂを備え、各端子に供給される第１供給電圧Ｖａ（ＳＤＲＡＭ用電源）および第２供給電圧Ｖｂ（ＳＰＤ用電源）を調整して、動作モード設定部２７および不揮発性メモリ２３に駆動電圧Ｖｄを出力する回路であり、逆流防止用のダイオード２５ｃと、昇圧部２５ｄと、降圧部２５ｅと、スイッチ２５ｆとを備えている。第１電源端子２５ａには、半導体メモリ２２用の１．７〜１．９Ｖが供給され、第２電源端子２５ｂには、不揮発性メモリ２３用の１．７〜３．６Ｖが供給されている。 FIG. 2 is an explanatory diagram for explaining a circuit of the power supply unit 25. The power supply unit 25 includes a first power supply terminal 25a and a second power supply terminal 25b connected to a power supply terminal of the computer 10, and a first supply voltage Va (SDRAM power supply) and a second supply voltage supplied to each terminal. A circuit that adjusts Vb (SPD power supply) and outputs a drive voltage Vd to the operation mode setting unit 27 and the nonvolatile memory 23, and includes a backflow prevention diode 25c, a boosting unit 25d, a step-down unit 25e, And a switch 25f. 1.7 to 1.9V for the semiconductor memory 22 is supplied to the first power supply terminal 25a, and 1.7 to 3.6V for the nonvolatile memory 23 is supplied to the second power supply terminal 25b. .

電源供給部２５の動作を説明する。第１電源端子２５ａに１．７〜１．９Ｖが供給されると、その電圧は、ダイオード２５ｃを通ることで１．３〜１．６Ｖに低下するが、昇圧部２５ｄにより昇圧されることで１．７〜１．９Ｖに調圧される。一方、第２電源端子２５ｂに１．７〜３．６Ｖが供給されると、その電圧は、降圧部２５ｅにて１．３〜１．６Ｖに調圧され、スイッチ２５ｆを通り、さらに昇圧部２５ｄにより昇圧されて１．７〜１．９Ｖに調圧される。また、第２電源端子２５ｂから給電されている場合であって、第１電源端子２５ａからも電圧が供給された場合には、スイッチ２５ｆがオフになり、第２電源端子２５ｂからの給電を停止し、第１電源端子２５ａだけから給電する。これは、コンピュータ１０から供給される電源容量差によって電源を選択しているからである。すなわち、第２電源端子２５ｂは、不揮発性メモリ２３にアクセスするだけであり、数ｍＡと容量が小さい電力を供給するのに対して、第１電源端子２５ａは、半導体メモリ２２にアクセスするために、２〜３Ａと容量が大きい電力を供給することができ、第１電源端子２５ａからの電源を優先して、安定した動作を行なわせるためである。したがって、電源供給部２５は、いずれか一方の端子から電圧が供給されれば、駆動電圧Ｖｄが出力され、その供給電源は、第１電源端子２５ａ側が優先されることになる。 The operation of the power supply unit 25 will be described. When 1.7 to 1.9V is supplied to the first power supply terminal 25a, the voltage drops to 1.3 to 1.6V by passing through the diode 25c, but is boosted by the boosting unit 25d. The pressure is regulated to 1.7 to 1.9V. On the other hand, when 1.7 to 3.6 V is supplied to the second power supply terminal 25b, the voltage is regulated to 1.3 to 1.6 V by the step-down unit 25e, passes through the switch 25f, and further rises. The voltage is increased by 25d and regulated to 1.7 to 1.9V. When power is supplied from the second power supply terminal 25b and voltage is also supplied from the first power supply terminal 25a, the switch 25f is turned off and power supply from the second power supply terminal 25b is stopped. Then, power is supplied only from the first power supply terminal 25a. This is because the power source is selected based on the power source capacity difference supplied from the computer 10. That is, the second power supply terminal 25b only accesses the nonvolatile memory 23, and supplies power with a small capacity of several mA, whereas the first power supply terminal 25a accesses the semiconductor memory 22. This is because power having a large capacity of 2 to 3 A can be supplied, and the power from the first power supply terminal 25a is given priority and stable operation is performed. Therefore, if a voltage is supplied from either one of the terminals, the power supply unit 25 outputs the drive voltage Vd, and the first power supply terminal 25a side is given priority as the supply power.

図３は信号レベル変換部２６の回路を説明する説明図である。信号レベル変換部２６は、コンピュータ本体１１側とメモリモジュール２０の不揮発性メモリ２３との信号レベルを、コンピュータ本体１１とメモリモジュール２０側との電圧レベルにそれぞれ整合させるためのレベル変換回路であり、いわゆるオープンドレイン式の回路である。信号レベル変換部２６は、ＳＣＬ（クロック信号）とＳＤＡ（データ信号）についてそれぞれ用いられているが、同じ回路であることから、ＳＤＡ（データ信号）の場合について説明する。信号レベル変換部２６は、トランジスタ素子２６ａおよびダイオード素子２６ｂからなるｎＭＯＳ型トランジスタと、バイアス用の抵抗とを備えている。トランジスタ素子２６ａは、ドレインＤ側がコンピュータ本体１１のデータ端子に接続され、ソースＳ側が動作モード設定部２７に接続されている。また、ソースＳ側は抵抗を介して電源供給部２５の出力側に接続され、ゲートＧ側は抵抗を介して電源供給部２５の出力側に接続され、ドレインＤ側は第２供給電圧Ｖｂに接続されている。 FIG. 3 is an explanatory diagram for explaining a circuit of the signal level conversion unit 26. The signal level conversion unit 26 is a level conversion circuit for matching the signal levels of the computer main body 11 side and the nonvolatile memory 23 of the memory module 20 with the voltage levels of the computer main body 11 and the memory module 20 side, respectively. This is a so-called open drain circuit. The signal level conversion unit 26 is used for SCL (clock signal) and SDA (data signal), respectively, but since it is the same circuit, the case of SDA (data signal) will be described. The signal level conversion unit 26 includes an nMOS transistor including a transistor element 26a and a diode element 26b, and a bias resistor. The transistor element 26 a has a drain D side connected to the data terminal of the computer main body 11 and a source S side connected to the operation mode setting unit 27. The source S side is connected to the output side of the power supply unit 25 via a resistor, the gate G side is connected to the output side of the power supply unit 25 via a resistor, and the drain D side is connected to the second supply voltage Vb. It is connected.

信号レベル変換部２６の動作を説明する。コンピュータ本体１１および動作モード設定部２７のデータ端子の電圧レベルが”Ｈ”の場合には、トランジスタ素子２６ａがオフとなり、ドレインＤおよびソースＳ側は、第２供給電圧Ｖｂおよび電源供給部２５の電源電圧に対応した電圧レベルの信号になる。
コンピュータ本体１１側のデータ端子が０Ｖで”Ｌ”になると、ダイオード素子２６ｂに電流が流れ、ソースＳの電圧が低下し、ダイオード素子２６ｂのゲートＧとソースＳ間の電圧Ｖｇｓが大きくなり、トランジスタ素子２６ａがオンになる。これにより、ドレインＤとソースＳが導通し、動作モード設定部２７側のデータ端子の電圧は、コンピュータ本体１１のデータ端子と同じ０Ｖで”Ｌ”となる。一方、動作モード設定部２７側が０Ｖで”Ｌ”となると、ゲートＧが１．７〜１．９Ｖ、ソースＳが０Ｖになり、トランジスタ素子２６ａがオンになる。これにより、ドレインＤとソースＳとが導通し、コンピュータ１０側のデータ端子は、コンピュータ本体１１側のデータ端子と同じ０Ｖで”Ｌ”となる。 The operation of the signal level conversion unit 26 will be described. When the voltage level of the data terminal of the computer main body 11 and the operation mode setting unit 27 is “H”, the transistor element 26 a is turned off, and the drain D and the source S side are connected to the second supply voltage Vb and the power supply unit 25. The signal has a voltage level corresponding to the power supply voltage.
When the data terminal on the computer main body 11 side becomes “L” at 0V, a current flows through the diode element 26b, the voltage of the source S decreases, the voltage Vgs between the gate G and the source S of the diode element 26b increases, and the transistor The element 26a is turned on. As a result, the drain D and the source S are brought into conduction, and the voltage of the data terminal on the operation mode setting unit 27 side becomes “L” at 0 V which is the same as the data terminal of the computer main body 11. On the other hand, when the operation mode setting unit 27 side becomes “L” at 0 V, the gate G becomes 1.7 to 1.9 V, the source S becomes 0 V, and the transistor element 26 a is turned on. As a result, the drain D and the source S are conducted, and the data terminal on the computer 10 side becomes “L” at 0 V, which is the same as the data terminal on the computer main body 11 side.

図４は動作モード設定部２７を説明する説明図である。動作モード設定部２７は、不揮発性メモリ２３の第１記憶部２３ａの選別データＳＰＤｓに基づいて半導体メモリ２２のアクセスの方法を選択する機能を有し、動作モード検出部２７ａと、スイッチ制御部２７ｂとを備えている。 FIG. 4 is an explanatory diagram for explaining the operation mode setting unit 27. The operation mode setting unit 27 has a function of selecting an access method of the semiconductor memory 22 based on the selection data SPDs of the first storage unit 23a of the nonvolatile memory 23, and includes an operation mode detection unit 27a and a switch control unit 27b. And.

動作モード検出部２７ａは、メモリ制御部１４の動作モード（１Ｔ動作／２Ｔ動作）を検出するものである。ここで、１Ｔ動作は、比較的高速アクセス可能な動作モードであり、一方、２Ｔ動作は、比較的アクセス速度が遅い動作モードである。図５はメモリ制御部１４の動作モードの検出方法を示す説明図である。動作モード検出部２７ａは、クロック信号（ＣＬＫ）の立ち上がりエッジごとにチップセレクト信号（ＣＳ）、および、コマンドアドレス（ＲＡＳ，ＣＡＳ，ＷＥ）を、順次、取得して、３回分のコマンドアドレスを保持し、これらを、順次、比較することによって、メモリ制御部１４の動作モードを検出する。 The operation mode detection unit 27a detects the operation mode (1T operation / 2T operation) of the memory control unit 14. Here, the 1T operation is an operation mode capable of relatively high-speed access, while the 2T operation is an operation mode having a relatively low access speed. FIG. 5 is an explanatory diagram showing a method for detecting the operation mode of the memory control unit 14. The operation mode detection unit 27a sequentially acquires the chip select signal (CS) and the command address (RAS, CAS, WE) at each rising edge of the clock signal (CLK), and holds the command address for three times. These are sequentially compared to detect the operation mode of the memory control unit 14.

すなわち、動作モード検出部２７ａは、図５（ａ）に示したように、取得したチップセレクト信号（ＣＳ）が“Ｌ”である時刻ｔ（０）において取得したコマンドアドレスが、前回、時刻ｔ（−１）において取得したコマンドアドレスと異なる場合に、メモリ制御部１４の動作モードが１Ｔ動作であるものと判定する。また、動作モード検出部２７ａは、図５（ｂ）に示したように、取得したチップセレクト信号（ＣＳ）が“Ｌ”である時刻ｔ（０）において取得したコマンドアドレスが、前回、時刻ｔ（−１）において取得したコマンドアドレスと等しく、かつ、前回、ｔ（−１）において取得したコマンドアドレスが、前々回、ｔ（−２）において取得したコマンドアドレスと異なる場合に、メモリ制御部１４の動作モードが２Ｔ動作であるものと判定する。 That is, as shown in FIG. 5A, the operation mode detection unit 27a obtains the command address acquired at time t (0) when the acquired chip select signal (CS) is “L” at the previous time t When the command address acquired in (-1) is different, it is determined that the operation mode of the memory control unit 14 is 1T operation. In addition, as shown in FIG. 5B, the operation mode detection unit 27a determines that the command address acquired at time t (0) when the acquired chip select signal (CS) is “L” is the previous time t When the command address acquired in (-1) is the same as the command address acquired in t (-1) and is different from the command address acquired in t (-2), the memory control unit 14 It is determined that the operation mode is 2T operation.

図１において、リセット部２８は、コンピュータ本体１１側からの電源供給により動作モード設定部２７にリセット信号を送り、動作モード設定部２７を起動するものである。 In FIG. 1, a reset unit 28 sends a reset signal to the operation mode setting unit 27 by power supply from the computer main body 11 side, and starts the operation mode setting unit 27.

（３）メモリモジュール２０の動作
図６はメモリモジュール２０の認識処理を説明するフローチャートである。図１に示すコンピュータ本体１１の電源をオンにすると、中央制御部１２、メモリ制御部１４、メモリモジュール２０の電源供給部２５を介してリセット部２８に電源が供給されると、リセット部２８は動作モード設定部２７にリセット信号を送り（ステップＳ１０２）、動作モード検出部２７ａのレジスタを初期化する（ステップＳ１０４）。続いて、図４に示す動作モード設定部２７は、第１記憶部２３ａに予め記憶されている選別データＳＰＤｓを読み込む。この選別データＳＰＤｓをレジスタに記憶するとともに、選別データＳＰＤｓにより、スイッチ２７ｃを切り替えることで動作モードを設定する（ステップＳ１０８）。これにより、初期化処理が終了する。この初期化処理の後に、コンピュータ本体１１のメモリ制御部１４は、スイッチ２７ｃの切り替え先により、不揮発性メモリ２３の第１記憶部２３ａまたは第２記憶部２３ｂのいずれかの第１または第２特定データＳＰＤ１，ＳＰＤ２を読み込む（ステップＳ１１０）。続いて、コンピュータ本体１１は、メモリ制御部１４により半導体メモリ２２にアクセスを開始し、半導体メモリ２２のチェックをする（ステップＳ１１２）。これにより、半導体メモリ２２の認識処理が終了する。 (3) Operation of Memory Module 20 FIG. 6 is a flowchart for explaining recognition processing of the memory module 20. 1 is turned on, when power is supplied to the reset unit 28 via the central control unit 12, the memory control unit 14, and the power supply unit 25 of the memory module 20, the reset unit 28 A reset signal is sent to the operation mode setting unit 27 (step S102), and the register of the operation mode detection unit 27a is initialized (step S104). Subsequently, the operation mode setting unit 27 illustrated in FIG. 4 reads the selection data SPDs stored in advance in the first storage unit 23a. The selection data SPDs are stored in a register, and the operation mode is set by switching the switch 27c according to the selection data SPDs (step S108). As a result, the initialization process ends. After this initialization processing, the memory control unit 14 of the computer main body 11 determines the first or second identification of either the first storage unit 23a or the second storage unit 23b of the nonvolatile memory 23 according to the switching destination of the switch 27c. Data SPD1 and SPD2 are read (step S110). Subsequently, the computer main body 11 starts access to the semiconductor memory 22 by the memory control unit 14 and checks the semiconductor memory 22 (step S112). Thereby, the recognition process of the semiconductor memory 22 is completed.

なお、図７のフローチャートに示すように、動作モード設定部２７は、メモリ制御部１４からのコマンドを監視し（ステップＳ１２０）、図５で説明したように、いずれの動作モード１Ｔ、２Ｔであるかを判定し（ステップＳ１２２）、そして、動作モードが第１記憶部２３ａに予め記憶されていた選別データＳＰＤｓと同じか否かの判定を実行し（ステップＳ１２４）、同じでないときには選別データＳＰＤｓを更新し（ステップＳ１２６）、次回の処理で更新データを用いる。 As shown in the flowchart of FIG. 7, the operation mode setting unit 27 monitors the command from the memory control unit 14 (step S120), and as described with reference to FIG. 5, the operation mode 1T or 2T is selected. Is determined (step S122), and it is determined whether or not the operation mode is the same as the selection data SPDs stored in advance in the first storage unit 23a (step S124). Update (step S126) and use the updated data in the next processing.

（４）上記実施例により、以下の作用・効果を奏する。
（４）−１メモリモジュール２０は、選別データＳＰＤｓに基づいて、第１および第２特定データＳＰＤ１，ＳＰＤ２を選択的に読み込み、コンピュータ１０の仕様に応じて最適な使用方法を選択することができる。 (4) According to the above embodiment, the following operations and effects are achieved.
(4) -1 The memory module 20 can selectively read the first and second specific data SPD1, SPD2 on the basis of the selection data SPDs, and can select an optimal usage method according to the specifications of the computer 10. .

（４）−２図８は電源供給部２５の動作を説明する説明図である。図１において、メモリモジュール２０の電源供給部２５は、コンピュータ本体１１から半導体メモリ２２に使用される第１供給電圧Ｖａまたは不揮発性メモリ２３に使用する第２供給電圧Ｖｂのいずれか一方の電源供給を受けると、動作モード設定部２７および不揮発性メモリ２３に駆動電圧Ｖｄを供給するから、動作モード設定部２７の初期化処理を確実に実行することができる。すなわち、電源供給部２５は、第１電源端子２５ａに第１供給電圧Ｖａが供給されていなくても、第２電源端子２５ｂからの第２供給電圧Ｖｂを用い、また、第２電源端子２５ｂに第２供給電圧Ｖｂが供給されていなくても、第１供給電圧Ｖａを用いて、駆動電圧Ｖｄを作成し、これを動作モード設定部２７および不揮発性メモリ２３に供給し、初期化処理を実行する。よって、初期化処理後における、不揮発性メモリ２３や半導体メモリ２２へのアクセスに支障がない。 (4) -2 FIG. 8 is an explanatory diagram for explaining the operation of the power supply unit 25. In FIG. 1, the power supply unit 25 of the memory module 20 supplies power from either the first supply voltage Va used for the semiconductor memory 22 or the second supply voltage Vb used for the nonvolatile memory 23 from the computer main body 11. Then, since the drive voltage Vd is supplied to the operation mode setting unit 27 and the nonvolatile memory 23, the initialization process of the operation mode setting unit 27 can be reliably executed. That is, the power supply unit 25 uses the second supply voltage Vb from the second power supply terminal 25b even if the first supply voltage Va is not supplied to the first power supply terminal 25a, and also applies to the second power supply terminal 25b. Even if the second supply voltage Vb is not supplied, the drive voltage Vd is generated using the first supply voltage Va, and is supplied to the operation mode setting unit 27 and the nonvolatile memory 23 to execute the initialization process. To do. Therefore, there is no problem in accessing the nonvolatile memory 23 and the semiconductor memory 22 after the initialization process.

（４）−３図２に示すように、電源供給部２５は、第２電源端子２５ｂから給電されている場合であって、第１電源端子２５ａからも電圧が供給された場合には、第２電源端子２５ｂからの給電を停止し、第２電源端子２５ｂより電流容量の大きい第１電源端子２５ａだけで給電するから、動作モード設定部２７を安定して動作させることができる。 (4) -3 As shown in FIG. 2, the power supply unit 25 is supplied with power from the second power supply terminal 25b, and when voltage is also supplied from the first power supply terminal 25a, Since power supply from the two power supply terminals 25b is stopped and power is supplied only from the first power supply terminal 25a having a larger current capacity than the second power supply terminal 25b, the operation mode setting unit 27 can be stably operated.

（４）−４図３に示すように、信号レベル変換部２６は、コンピュータ本体１１側とメモリモジュール２０の不揮発性メモリ２３との信号レベルを、コンピュータ本体１１とメモリモジュール２０側との電圧レベルにそれぞれ整合させるので、安定した動作を得ることができる。 (4) -4 As shown in FIG. 3, the signal level conversion unit 26 converts the signal level between the computer main body 11 side and the nonvolatile memory 23 of the memory module 20 to the voltage level between the computer main body 11 and the memory module 20 side. Therefore, stable operation can be obtained.

なお、この発明は上記実施例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。 The present invention is not limited to the above-described embodiments, and can be implemented in various modes without departing from the gist thereof. For example, the following modifications are possible.

図９は他の実施例にかかるメモリモジュールの要部を説明する説明図である。本実施例は、不揮発性メモリの特定データをデータ端子に入出力するための構成に特徴を有する。メモリモジュール２０Ｂは、不揮発性メモリ２３Ｂと、スイッチ回路３０と、図１の実施例と同様な構成の動作モード設定部２７Ｂとを備えている。不揮発性メモリ２３Ｂは、クロック信号ＳＣＬおよびデータ信号ＳＤＡによりアクセス可能なＥＥＰＲＯＭであり、特定データを記憶している第１および第２記憶部２３Ｂａ，２３Ｂｂと、選別データＳＰＤｓを記憶している第３記憶部２３Ｂｃとを備えている。第１および第２記憶部２３Ｂａ，２３Ｂｂは、スイッチ回路３０を介してコンピュータ本体１１に接続され、第３記憶部２３Ｂｃは、動作モード設定部２７Ｂに直接、アクセス可能に接続されている。 FIG. 9 is an explanatory diagram for explaining a main part of a memory module according to another embodiment. This embodiment is characterized by a configuration for inputting / outputting specific data of a nonvolatile memory to / from a data terminal. The memory module 20B includes a nonvolatile memory 23B, a switch circuit 30, and an operation mode setting unit 27B having the same configuration as that of the embodiment of FIG. The nonvolatile memory 23B is an EEPROM that can be accessed by the clock signal SCL and the data signal SDA, and the first and second storage units 23Ba and 23Bb that store specific data and the third data that stores the selection data SPDs. And a storage unit 23Bc. The first and second storage units 23Ba and 23Bb are connected to the computer main body 11 via the switch circuit 30, and the third storage unit 23Bc is connected to the operation mode setting unit 27B so as to be directly accessible.

スイッチ回路３０は、動作モード設定部２７Ｂの切換信号を受ける切換制御部３１と、切換制御部３１により択一的に切り替えられる第１スイッチ３２ａおよび第２スイッチ３２ｂとを備えており、これらはｎＭＯＳ−ＦＥＴ型のトランジスタを中心にデジタル回路で構成されている。第１スイッチ３２ａは、第１記憶部２３Ｂａのクロック信号ＳＣＬに、第２記憶部２３Ｂｂは第２記憶部２３Ｂｂのクロック信号ＳＣＬに、それぞれ接続されており、データ端子を介してコンピュータ本体１１に接続されている。スイッチ回路３０は、動作モード設定部２７Ｂからの切替信号により、第１記憶部２３Ｂａまたは第２記憶部２３Ｂｂのデータ信号ＳＤＡを択一的に出力する。なお、データ信号ＳＤＡは、第１および第２記憶部２３Ｂａ，２３Ｂｂから直接、データ端子を介してコンピュータ本体１１に接続されている。 The switch circuit 30 includes a switching control unit 31 that receives a switching signal from the operation mode setting unit 27B, and a first switch 32a and a second switch 32b that are alternatively switched by the switching control unit 31, and these are nMOSs. -It is composed of digital circuits centering on FET type transistors. The first switch 32a is connected to the clock signal SCL of the first storage unit 23Ba, and the second storage unit 23Bb is connected to the clock signal SCL of the second storage unit 23Bb, and is connected to the computer main body 11 via the data terminal. Has been. The switch circuit 30 alternatively outputs the data signal SDA of the first storage unit 23Ba or the second storage unit 23Bb according to the switching signal from the operation mode setting unit 27B. The data signal SDA is directly connected to the computer main body 11 via the data terminal from the first and second storage units 23Ba and 23Bb.

こうしたスイッチ回路３０を用いたのは、以下の理由による。図１の制御回路２１では、コンピュータ本体１１から入力されるデータ信号ＳＤＡの電流値が大きい場合に、不揮発性メモリ２３からの電圧レベルが”Ｌ”の場合に、動作モード設定部２７や信号レベル変換部２６の内部抵抗により、電圧レベルが上昇し、コンピュータ本体１１に到達した時点では、コンピュータ本体１１の電圧レベル”Ｌ”の閾値を超えて、信号が不安定になる場合がある。 The reason why such a switch circuit 30 is used is as follows. In the control circuit 21 of FIG. 1, when the current value of the data signal SDA input from the computer main body 11 is large and the voltage level from the nonvolatile memory 23 is “L”, the operation mode setting unit 27 and the signal level When the voltage level rises due to the internal resistance of the conversion unit 26 and reaches the computer main body 11, the signal level may exceed the threshold of the voltage level “L” of the computer main body 11 and the signal may become unstable.

本実施例において、第１および第２記憶部２３Ｂａ，２３Ｂｂは、内部抵抗が小さくかつクロック信号ＳＣＬだけを切り替えるスイッチ回路３０を介してコンピュータ本体１１に直接アクセス可能であり、つまり抵抗値の大きい動作モード設定部２７Ｂを介しないから、コンピュータ本体１１から入力されるデータ信号ＳＤＡの電流値が大きい場合であっても、第１および第２記憶部２３Ｂａ，２３Ｂｂの電圧レベルが”Ｌ”の場合に、コンピュータ本体１１の電圧レベル”Ｌ”の閾値を超えることがなく、正確な信号を得ることができる。 In the present embodiment, the first and second storage units 23Ba and 23Bb can directly access the computer main body 11 via the switch circuit 30 having a small internal resistance and switching only the clock signal SCL, that is, an operation mode having a large resistance value. Even when the current value of the data signal SDA input from the computer main body 11 is large because it does not go through the setting unit 27B, when the voltage levels of the first and second storage units 23Ba and 23Bb are “L”, An accurate signal can be obtained without exceeding the threshold of the voltage level “L” of the computer main body 11.

しかも、不揮発性メモリ２３Ｂは、クロック信号ＳＣＬが電圧レベル”Ｈ”もしくは”Ｌ”のいずれであっても、データ信号ＳＤＡの電圧レベルが”Ｈ”、”Ｌ”に変化しても動作しないから、スイッチ回路３０は、クロック信号ＳＣＬだけを切り替える回路でよく、構成も簡単である。
また、第３記憶部２３Ｂｃは、コンピュータ本体１１とのアクセスが不要であり、動作モード設定部２７Ｂに直接アクセスされるから、メモリモジュール２０Ｂの制御および回路も簡単にできる。 In addition, the nonvolatile memory 23B does not operate even when the clock signal SCL is at the voltage level “H” or “L”, and the voltage level of the data signal SDA changes to “H” or “L”. The switch circuit 30 may be a circuit that switches only the clock signal SCL and has a simple configuration.
Further, the third storage unit 23Bc does not need to be accessed with the computer main body 11, and since the operation mode setting unit 27B is directly accessed, the control and circuit of the memory module 20B can be simplified.

図９の実施例では、スイッチ回路３０として、ｎＭＯＳ型のトランジスタのデジタルスイッチの例について説明したが、これに限らず、アナログスイッチ（例えば、FSUB30（商品名： FAIRCHILD社製）を用いても、同様な作用・効果を奏する。 In the embodiment of FIG. 9, the example of the nMOS type transistor digital switch has been described as the switch circuit 30. However, the present invention is not limited to this, and an analog switch (for example, FSUB30 (trade name: manufactured by FAIRCHILD)) may be used. The same action and effect are exhibited.

１０…コンピュータ
１１…コンピュータ本体
１２…中央制御部
１４…メモリ制御部
２０…メモリモジュール
２０Ｂ…メモリモジュール
２１…制御回路
２２…半導体メモリ
２３…不揮発性メモリ
２３ａ…第１記憶部
２３ｂ…第２記憶部
２３Ｂ…不揮発性メモリ
２３Ｂａ…第１記憶部
２３Ｂｂ…第２記憶部
２３Ｂｃ…第３記憶部
２４…アドレス生成回路
２５…電源供給部
２５ａ…第１電源端子
２５ｂ…第２電源端子
２５ｃ…ダイオード
２５ｄ…昇圧部
２５ｅ…降圧部
２５ｆ…スイッチ
２６…信号レベル変換部
２６ａ…トランジスタ素子
２６ｂ…ダイオード素子
２７…動作モード設定部
２７Ｂ…動作モード設定部
２７ａ…動作モード検出部
２７ｂ…スイッチ制御部
２７ｃ…スイッチ
２８…リセット部
３０…スイッチ回路
３１…切換制御部
３２ａ…第１スイッチ
３２ｂ…第２スイッチ DESCRIPTION OF SYMBOLS 10 ... Computer 11 ... Computer main body 12 ... Central control part 14 ... Memory control part 20 ... Memory module 20B ... Memory module 21 ... Control circuit 22 ... Semiconductor memory 23 ... Non-volatile memory 23a ... 1st memory | storage part 23b ... 2nd memory | storage part 23B ... Non-volatile memory 23Ba ... First storage unit 23Bb ... Second storage unit 23Bc ... Third storage unit 24 ... Address generation circuit 25 ... Power supply unit 25a ... First power supply terminal 25b ... Second power supply terminal 25c ... Diode 25d ... Step-up unit 25e ... Step-down unit 25f ... Switch 26 ... Signal level conversion unit 26a ... Transistor element 26b ... Diode element 27 ... Operation mode setting unit 27B ... Operation mode setting unit 27a ... Operation mode detection unit 27b ... Switch control unit 27c ... Switch 28 ... Reset unit 30 ... Switch circuit 31 Switching controller 32a ... first switch 32 b ... second switch

Claims

A memory module that is connected to a memory control unit of a computer and includes a semiconductor memory and a non-volatile memory that stores specific data, and changes an address to the semiconductor memory in accordance with an operation mode of the memory control unit. And
A first power supply terminal for supplying a first supply voltage to the semiconductor memory;
A second power supply terminal for supplying a second supply voltage to the nonvolatile memory;
A data terminal for accessing the semiconductor memory and the nonvolatile memory to exchange data;
An address generation circuit connected to the data terminal and generating an address to the semiconductor memory corresponding to the operation mode;
An operation mode setting unit that is connected to the data terminal and sets the operation mode by an initialization process that selectively reads a plurality of specific data based on selection data stored in the nonvolatile memory;
A power supply unit connected to the first and second power supply terminals and supplying a drive voltage generated from the first or second supply voltage to the operation mode setting unit and the nonvolatile memory;
Equipped with a,
The power supply unit preferentially uses the first supply voltage from the first power supply terminal over the second supply voltage from the second power supply terminal .

The memory module according to claim 1 ,
The non-volatile memory has a plurality of storage units each capable of reading and writing the specific data,
Furthermore, a switch circuit interposed between the plurality of storage units and the data terminal is provided, and the switch circuit can selectively access the plurality of storage units by a switching signal from the operation mode setting unit. A memory module that is configured to.

The memory module according to claim 2 ,
The non-volatile memory is a storage unit that is accessible by a clock signal and a data signal, and the switch circuit is configured to switch at least the clock signal.

The memory module according to claim 2 or claim 3 ,
The plurality of storage units include first and second storage units that store specific data, and a third storage unit that stores the selection data. The third storage unit is configured to set the operation mode. Memory module that is connected so that it can be accessed directly.

The memory module according to claim 1 ,
Furthermore, a memory module comprising a signal level conversion unit that converts signals input and output between the data terminal and the operation mode setting unit according to the voltage levels of the first and second supply voltages.