JP5617801B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、センシング部を有するセンサ部とセンサ部に貼り合わされるキャップ部とを備え、センシング部がセンサ部とキャップ部との間に形成される気密室に気密封止されてなる半導体装置およびその製造方法に関するものである。 The present invention includes a sensor unit having a sensing unit and a cap unit bonded to the sensor unit, wherein the sensing unit is hermetically sealed in an airtight chamber formed between the sensor unit and the cap unit, and It relates to the manufacturing method.
従来より、例えば、特許文献１には、加速度を検出するセンシング部を有するセンサ部にキャップ部を貼り合わせ、センシング部をセンサ部とキャップ部との間に形成される気密室に封止してなる半導体装置が提案されている。具体的には、センサ部にはセンシング部を囲む枠封止用接合層が多重に形成され、キャップ部にはセンサ部に形成された枠封止用接合層と対向する部分に枠封止用接合層がそれぞれ形成されている。そして、センサ部およびキャップ部に形成されたそれぞれの枠封止用接合層が貼り合わされてセンサ部とキャップ部との間に気密室が形成されており、この気密室にセンシング部が封止されている。なお、気密室は真空とされている。 Conventionally, for example, in Patent Document 1, a cap unit is bonded to a sensor unit having a sensing unit for detecting acceleration, and the sensing unit is sealed in an airtight chamber formed between the sensor unit and the cap unit. A semiconductor device has been proposed. Specifically, a frame sealing bonding layer surrounding the sensing unit is formed in the sensor unit in multiple layers, and the cap unit is used for frame sealing in a portion facing the frame sealing bonding layer formed in the sensor unit. Each bonding layer is formed. Then, the frame sealing bonding layers formed on the sensor unit and the cap unit are bonded together to form an airtight chamber between the sensor unit and the cap unit, and the sensing unit is sealed in the airtight chamber. ing. The hermetic chamber is evacuated.
このような半導体装置は、次のように製造される。すなわち、一面側に複数のセンシング部が形成され、この一面にセンシング部をそれぞれ囲む枠封止用接合層が形成された半導体ウェハを用意すると共に、一面のうち半導体ウェハに形成された枠封止用接合層と対向する部分に枠封止用接合層が形成されたキャップウェハを用意する。そして、真空下で半導体ウェハの枠封止用接合層とキャップウェハの枠封止用接合層とを常温接合等により貼り合わせて積層ウェハを構成し、積層ウェハをダイシングしてチップ単位に分割することにより製造される。 Such a semiconductor device is manufactured as follows. That is, a semiconductor wafer having a plurality of sensing parts formed on one side and a frame sealing bonding layer surrounding each sensing part formed on the one side is prepared, and the frame sealing formed on the semiconductor wafer out of the one side A cap wafer having a frame sealing bonding layer formed on a portion facing the bonding layer is prepared. Then, a laminated wafer is formed by bonding the frame sealing bonding layer of the semiconductor wafer and the frame sealing bonding layer of the cap wafer together at room temperature bonding or the like under vacuum, and the laminated wafer is diced and divided into chips. It is manufactured by.
しかしながら、上記のような製造方法では、半導体ウェハの枠封止用接合層およびキャップウェハの枠封止用接合層の表面（接合面）に原子レベルの凹凸が存在したり、埃等の異物が付着していることがある。この場合、半導体ウェハとキャップウェハとを貼り合わせて積層ウェハを構成した際に、半導体ウェハの枠封止用接合層およびキャップウェハの枠封止用接合層との間に隙間が形成され、積層ウェハをチップ単位に分割した際に当該隙間から気密リークが発生してしまうという問題がある。言い換えると、気密室の気密性が低下してしまうという問題がある。 However, in the manufacturing method as described above, there are irregularities at the atomic level on the surface (bonding surface) of the frame sealing bonding layer of the semiconductor wafer and the frame sealing bonding layer of the cap wafer, or foreign matters such as dust are present. May adhere. In this case, when a laminated wafer is formed by laminating the semiconductor wafer and the cap wafer, a gap is formed between the frame sealing bonding layer of the semiconductor wafer and the frame sealing bonding layer of the cap wafer. There is a problem that when the wafer is divided into chips, an airtight leak occurs from the gap. In other words, there is a problem that the airtightness of the airtight chamber is lowered.
本発明は上記点に鑑みて、気密リークを抑制することのできる半導体装置およびその製造方法を提供することを目的とする。 An object of this invention is to provide the semiconductor device which can suppress an airtight leak, and its manufacturing method in view of the said point.
上記目的を達成するため、請求項１に記載の発明では、一面を有し、各チップ形成領域にそれぞれセンシング部（１９）が形成された半導体ウェハ（１４ａ）を用意する工程と、一面を有し、チップ単位に分割されることによりキャップ部（２０）を構成するキャップウェハ（２０ａ）を用意する工程と、半導体ウェハ（１４ａ）の一面とキャップウェハ（２０ａ）の一面とを真空下で貼り合わせて複数の気密室（３０）を有する積層ウェハ（５０）を形成する工程と、少なくともセンサ部（１０）とキャップ部（２０）との界面が露出するまで積層ウェハ（５０）をチップ形成領域の境界に沿ってダイシングする工程と、加熱してセンサ部（１０）の一面とキャップ部（２０）の一面との間に形成されている隙間（４０）に熱酸化膜（４１）を形成する工程と、を行うことを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, there is provided a step of preparing a semiconductor wafer (14a) having one surface and having a sensing portion (19) formed in each chip formation region. Then, a step of preparing a cap wafer (20a) constituting the cap portion (20) by being divided into chips, and bonding one surface of the semiconductor wafer (14a) and one surface of the cap wafer (20a) under vacuum The step of forming a laminated wafer (50) having a plurality of hermetic chambers (30) together, and the laminated wafer (50) is formed into a chip formation region until at least the interface between the sensor part (10) and the cap part (20) is exposed. And a thermal oxide film (41) in a gap (40) formed between one surface of the sensor portion (10) and one surface of the cap portion (20) by heating. It is characterized by performing the steps of forming a.
このような半導体装置の製造方法では、積層ウェハ（５０）をチップ形成領域に沿ってセンサ部（１０）とキャップ部（２０）との界面が露出するまでダイシングし、その後に加熱して隙間（４０）に熱酸化膜（４１）を形成している。すなわち、チップ単位に分割した際、センサ部（１０）の一面とキャップ部（２０）の一面との形成される隙間（４０）に、センサ部（１０）およびキャップ部（２０）と共有結合される熱酸化膜（４１）を形成し、隙間（４０）を原子レベルで封止している。したがって、気密室（３０）から気密リークが発生することを抑制することができ、気密室（３０）の気密性が低下することを抑制することができる。 In such a semiconductor device manufacturing method, the laminated wafer (50) is diced along the chip formation region until the interface between the sensor unit (10) and the cap unit (20) is exposed, and then heated to form a gap ( 40), a thermal oxide film (41) is formed. That is, when divided into chip units, the sensor unit (10) and the cap unit (20) are covalently coupled to a gap (40) formed between one surface of the sensor unit (10) and one surface of the cap unit (20). The thermal oxide film (41) is formed, and the gap (40) is sealed at the atomic level. Therefore, it is possible to suppress the occurrence of an airtight leak from the airtight chamber (30), and it is possible to suppress the deterioration of the airtightness of the airtight chamber (30).
例えば、請求項２に記載の発明のように、ダイシングする工程では、積層ウェハ（５０）をチップ形成領域の境界に沿ってダイシングして複数の構成部材（７０）を形成することができる。 For example, as in the invention described in claim 2, in the dicing step, the laminated wafer (50) can be diced along the boundary of the chip formation region to form a plurality of constituent members (70).
この場合、請求項３に記載の発明のように、ダイシングする工程の前に、キャップウェハ（２０ａ）に対して、センシング部（１９）と電気的に接続され、半導体ウェハ（１４ａ）とキャップウェハ（２０ａ）との積層方向にキャップウェハ（２０ａ）を貫通し、キャップウェハ（２０ａ）の一面と反対側の他面にパッド部（２５ｄ）を有する貫通電極部（２５）を形成する工程と、半導体ウェハ（１４ａ）における一面と反対側の他面のうちパッド部（２５ｄ）と対向する部分を含む領域に凹部（１１ｂ）を形成する工程と、を行い、熱酸化膜（４１）を形成する工程では、構成部材（７０）のパッド部（２５ｄ）を他の構成部材（７０）に形成された凹部（１１ｂ）に収容させつつ積層方向に積層した状態で行うことができる。
In this case, the semiconductor wafer (14a) and the cap wafer are electrically connected to the sensing part (19) with respect to the cap wafer (20a) before the dicing step as in the invention described in
これによれば、構成部材（７０）のパッド部（２５ｄ）を他の構成部材（７０）の凹部に収容させつつ積層した状態で熱酸化膜（４１）を形成する工程を行っているため、パッド部（２５ｄ）に熱酸化膜が形成されることを抑制することができる。 According to this, since the thermal oxide film (41) is formed in a state where the pad portion (25d) of the component member (70) is stacked while being accommodated in the concave portion of the other component member (70), It is possible to suppress the formation of a thermal oxide film on the pad portion (25d).
また、請求項４に記載の発明のように、ダイシングする工程では、積層ウェハ（５０）のうちキャップウェハ（２０ａ）から半導体ウェハ（１４ａ）の途中部までダイシングしてセンサ部（１０）とキャップ部（２０）との界面を露出させ、熱酸化膜（４１）を形成する工程では、積層ウェハ（５０）のまま加熱して熱酸化膜（４１）を形成することができる。 Further, as in the invention of claim 4, in the dicing step, the sensor portion (10) and the cap are diced from the cap wafer (20a) to the middle portion of the semiconductor wafer (14a) in the laminated wafer (50). In the step of forming the thermal oxide film (41) by exposing the interface with the part (20), the thermal oxide film (41) can be formed by heating the laminated wafer (50).
そして、請求項５に記載の発明では、一面および一面側に形成された物理量に応じて電気的信号を出力するセンシング部（１９）を有するセンサ部（１０）と、一面を有し、当該一面がセンサ部（１０）の一面に貼り合わされるキャップ部（２０）と、を備え、センシング部（１９）がセンサ部（１０）の一面とキャップ部（２０）の一面との間に形成された気密室（３０）に気密封止される半導体装置であって、センサ部（１０）の一面とキャップ部（２０）の一面との間には隙間（４０）が形成され、当該隙間（４０）にセンサ部（１０）およびキャップ部（２０）と共有結合された熱酸化膜（４１）が形成されていることを特徴としている。 And in invention of Claim 5, it has a sensor part (10) which has a sensing part (19) which outputs an electrical signal according to the physical quantity formed in one side and one side, and has one side, the one side And a cap portion (20) bonded to one surface of the sensor portion (10), and the sensing portion (19) is formed between one surface of the sensor portion (10) and one surface of the cap portion (20). In the semiconductor device hermetically sealed in the hermetic chamber (30), a gap (40) is formed between one surface of the sensor unit (10) and one surface of the cap unit (20), and the gap (40). Further, a thermal oxide film (41) covalently coupled to the sensor unit (10) and the cap unit (20) is formed.
これによれば、隙間（４０）に熱酸化膜（４１）が形成されているため、請求項１に記載の発明と同様に、気密室（３０）から気密リークが発生することを抑制することができる。 According to this, since the thermal oxide film (41) is formed in the gap (40), it is possible to suppress the occurrence of an airtight leak from the airtight chamber (30), as in the first aspect of the invention. Can do.
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１は本実施形態における半導体装置の断面図、図２（ａ）は図１に示すセンサ部の平面図、図２（ｂ）は図１に示すキャップ部の平面図である。なお、図１に示すセンサ部は、図２（ａ）のＡ−Ａ断面に相当している。また、図２（ａ）に示すセンサ部はキャップ部から視た平面図であり、図２（ｂ）に示すキャップ部はセンサ部と反対側から視た平面図である。
(First embodiment)
A first embodiment of the present invention will be described with reference to the drawings. 1 is a cross-sectional view of the semiconductor device according to the present embodiment, FIG. 2A is a plan view of the sensor portion shown in FIG. 1, and FIG. 2B is a plan view of the cap portion shown in FIG. 1 corresponds to the AA cross section of FIG. 2A. Moreover, the sensor part shown to Fig.2 (a) is the top view seen from the cap part, and the cap part shown in FIG.2 (b) is the top view seen from the sensor part opposite side.
図１に示されるように、本実施形態の半導体装置は、センサ部１０にキャップ部２０が貼り合わされて構成されている。まず、本実施形態のセンサ部１０の構成について説明する。
As shown in FIG. 1, the semiconductor device of this embodiment is configured by a
センサ部１０は、本実施形態では、物理量としての加速度を検出するものであり、図１に示されるように、支持基板１１と半導体層１２とにより犠牲層１３が挟み込まれたＳＯＩ基板１４を用いて構成されている。支持基板１１および半導体層１２としては、例えばＮ型の単結晶シリコンが採用される。また、犠牲層１３としては、例えばＳｉＯ２が採用される。
In this embodiment, the
ＳＯＩ基板１４のうちの犠牲層１３は、支持基板１１と半導体層１２との間に一定の間隔を形成するものである。半導体層１２は、図２（ａ）に示されるように、可動部１５と、固定部１６と、および周辺部１７とを有している。
The
これら可動部１５、固定部１６、および周辺部１７は、半導体層１２を貫通した開口部１８により構成されている。つまり、半導体層１２は開口部１８が形成されていることにより、可動部１５、固定部１６、および周辺部１７にそれぞれ画定され、分離されている。そして、可動部１５および固定部１６により加速度等の物理量を検出するためのセンシング部１９が構成されている。
The
可動部１５は、センサ部１０の表面側すなわち半導体層１２に形成された変位可能な構造を有しており、具体的には、アンカー部１５ａ、錘部１５ｂ、可動電極１５ｃ、および梁部１５ｄを有している。なお、本実施形態では、センサ部１０の表面が本発明のセンサ部１０の一面に相当しており、センサ部１０の表面とは、半導体層１２のうち犠牲層１３が形成された面とは反対側の面である。
The
アンカー部１５ａは、支持基板１１に対して錘部１５ｂを浮かせて支持するためのものである。このアンカー部１５ａはブロック状をなしており、犠牲層１３の上に２箇所設けられている。
The
錘部１５ｂは、半導体装置に加速度等の物理量が印加されたときに各アンカー部１５ａに対して可動電極１５ｃを移動させる錘として機能するものであり、細長状をなしている。
The
可動電極１５ｃは、錘部１５ｂを構成する細長状の部位から直角方向に延設され、複数本設けられることで櫛歯状に配置されている。各可動電極１５ｃは、間隔が一定とされ、幅、長さも一定とされている。
The
梁部１５ｄは、アンカー部１５ａと錘部１５ｂとを連結するものである。この梁部は、平行な２本の梁がその両端で連結された矩形枠状をなしており、２本の梁の長手方向と直交する方向に変位するバネ機能を有するものである。このような梁部１５ｄにより、錘部１５ｂがアンカー部１５ａに一体に連結されて支持されている。本実施形態では、２つの梁部１５ｄがアンカー部１５ａと錘部１５ｂとをそれぞれ連結している。
The
そして、梁部１５ｄ、錘部１５ｂ、および可動電極１５ｃの下部の犠牲層１３は部分的に除去され、梁部１５ｄ、錘部１５ｂ、および可動電極１５ｃは支持基板１１の上に一定の間隔で浮遊した状態になっている。この一定の間隔とは、半導体層１２と支持基板１１との間の間隔であり、犠牲層１３の厚みに相当する。
Then, the
一方、固定部１６は、可動部１５を構成する細長状の錘部１５ｂの長辺と対向するように配置されている。すなわち、固定部１６は錘部１５ｂを挟むように２つ配置されている。このような固定部１６は、配線部１６ａと固定電極１６ｂとを有している。
On the other hand, the fixed
配線部１６ａは、固定電極１６ｂと外部とを電気的に接続するための配線として機能する部位である。そして、配線部１６ａは、下方において犠牲層１３が残されており、支持基板１１に固定されている。
The
固定電極１６ｂは、配線部１６ａのうちの錘部１５ｂと対向する辺から直角方向に延設され、配線部１６ａに複数本ずつ備えられることで櫛歯状に配置されている。各固定電極１６ｂは、間隔が一定とされており、幅、長さも一定とされている。
The fixed
そして、各固定電極１６ｂが各可動電極１５ｃに対向配置され、各固定電極１６ｂと各可動電極１５ｃとの間にコンデンサが形成されている。つまり、可動部１５および固定部１６は、可動電極１５ｃと固定電極１６ｂとの間に形成される容量に基づいて物理量を検出するように構成されている。このため、支持基板１１の平面方向であって錘部１５ｂの長手方向に加速度等の物理量が印加されたときに、コンデンサの容量値の変化に基づいてその物理量を検出することが可能になっている。
Each fixed
本実施形態では、固定電極１６ｂと支持基板１１との間の犠牲層１３が除去されており、固定電極１６ｂは支持基板１１に対して浮いた状態になっている。
In the present embodiment, the
周辺部１７は、可動部１５や固定部１６の周囲に配置されたものであり、可動部１５および固定部１６を一周して囲むように形成されている。
The
次に、キャップ部２０について説明する。キャップ部２０は、上記センシング部１９への水や異物の混入等を防止するものであり、センサ部１０との間に気密室３０を形成するものである。
Next, the
本実施形態では、図１に示されるように、キャップ部２０は、シリコン基板２１と、第１絶縁膜２２と、第２絶縁膜２３とを有する構成とされている。
In the present embodiment, as shown in FIG. 1, the
シリコン基板２１は、センサ部１０のセンシング部１９と対向する位置に窪み部２４が形成されている。この窪み部２４は、キャップ部２０がセンサ部１０に貼り合わされたときに、センシング部１９がキャップ部２０に接触しないようにするためのものである。
The
第１絶縁膜２２は、シリコン基板２１においてセンサ部１０と対向する一面全体に形成されている。もちろん、第１絶縁膜２２は窪み部２４の表面にも形成されている。この第１絶縁膜２２はセンサ部１０とシリコン基板２１とを絶縁するためのものである。
The first insulating
第２絶縁膜２３は、シリコン基板２１のうち第１絶縁膜２２が形成される一面と反対側の他面に形成されている。これら第１絶縁膜２２および第２絶縁膜２３としては、ＳｉＯ２等の絶縁材料が採用される。以下では、キャップ部２０のうち第１絶縁膜２２の表面をキャップ部２０の表面とし、キャップ部２０のうち第２絶縁膜２３の表面をキャップ部２０の裏面として説明する。
The second insulating
また、キャップ部２０は、キャップ部２０をセンサ部１０とキャップ部２０との積層方向に貫通する複数の貫通電極部２５を有している。各貫通電極部２５は、第２絶縁膜２３、シリコン基板２１、および第１絶縁膜２２を貫通する孔部２５ａと、この孔部２５ａの壁面に形成された絶縁膜２５ｂと、この絶縁膜２５ｂの上に埋め込まれ、一端がアンカー部１５ａ等に接続される貫通電極２５ｃと、貫通電極２５ｃの他端部に接続され、キャップ部２０のうちセンサ部１０側と反対側の裏面に形成されたパッド部２５ｄとにより構成されている。絶縁膜２５ｂとしては、例えばＴＥＯＳ等の絶縁材料が採用され、貫通電極２５ｃおよびパッド部２５ｄとしては、例えばＡｌが採用される。
In addition, the
本実施形態では、キャップ部２０に４つの貫通電極部２５が形成されている。そして、４つの貫通電極部２５のうちの２つは、センシング部１９の固定部１６にそれぞれ電気的に接続されている。また、４つの貫通電極部２５のうちの１つは、可動部１５のアンカー部１５ａに電気的に接続され、４つの貫通電極部２５のうちの１つは、周辺部１７に電気的に接続されている。
In the present embodiment, four through
そして、図１に示されるように、上記のキャップ部２０とセンサ部１０とが貼り合わされて一体化されている。具体的には、本実施形態では、真空下において、キャップ部２０の第１絶縁膜２２とセンサ部１０の半導体層１２とが直接接合により貼り合わされている。このように、センサ部１０とキャップ部２０とが積層されたことにより、センシング部１９がセンサ部１０とキャップ部２０との間に形成された真空の気密室３０に封止されている。すなわち、センサ部１０とキャップ部２０の窪み部２４とによって構成された空間が気密室３０とされ、当該気密室３０にセンシング部１９が封止された状態になっている。
And as FIG. 1 shows, said
なお、第１絶縁膜２２の表面（接合面）と半導体層１２の表面（接合面）との間には、上記のように、第１絶縁膜２２および半導体層１２の表面（接合面）に原子レベルの凹凸が存在したり、異物が付着していることがあるため、隙間が形成されている。図３は、図１に示す半導体装置の側面の部分拡大図であり、センサ部１０とキャップ部２０との界面の一部分であって、隙間が形成されている部分を模式的に示す図である。なお、界面とは、センサ部１０の表面（接合面）とキャップ部２０の表面（接合面）との境界面のことである。図３に示されるように、キャップ部２０の第１絶縁膜２２に凹部２６が存在する場合には第１絶縁膜２２の表面（接合面）と半導体層１２の表面（接合面）との間に隙間４０が形成される。このため、この隙間４０には、熱酸化膜４１が形成されている。
In addition, between the surface (joint surface) of the 1st insulating
この熱酸化膜４１は、具体的には後述するが、加熱（熱酸化）によって形成されるものであって蒸着等で形成されるものではなく、半導体層１２（センサ部１０）および第１絶縁膜２１（キャップ部２０）と原子的に接合されものである。言い換えると、この熱酸化膜４１は半導体層１２および第１絶縁膜２１と共有結合されている。そして、気密室３０は、隙間４０に熱酸化膜４１が形成されることによって完全に気密封止されている。以上が本実施形態における半導体装置の構造である。
Although specifically described later, the
なお、ここでは、図３を用いてキャップ部２０の第１絶縁膜２２に凹部２６が存在するために形成された隙間４０に熱酸化膜４１が形成されていることを説明したが、センサ部１０の半導体層１２に凹部が存在するために形成された隙間４０や、半導体層１２および第１絶縁膜２２に埃等の異物が付着しているために形成された隙間４０にも同様に熱酸化膜４１が形成されている。
Here, it has been described with reference to FIG. 3 that the
次に、上記半導体装置の製造方法について説明する。図４および図５は、上記半導体装置の製造工程を示す図である。なお、図４および図５のセンシング部１９は、図２（ａ）のＡ−Ａ断面の相当している。 Next, a method for manufacturing the semiconductor device will be described. 4 and 5 are diagrams showing the manufacturing process of the semiconductor device. 4 and 5 corresponds to the AA cross section of FIG. 2A.
まず、図４（ａ）に示されるように、ウェハ状の支持基板１１ａ、半導体層１２ａ、犠牲層１３ａで構成されるＳＯＩウェハ１４ａを用意し、ＳＯＩウェハ１４ａの表面側に一般的な半導体製造プロセスを行ってＳＯＩウェハ１４ａの各チップ形成領域にそれぞれセンシング部１９を形成する。なお、図４（ａ）はウェハ状態を示すものであるが、理解をし易くするために、チップ単位に分割された際にセンサ部１０を構成する部分にセンサ部１０の符号を示してある。
First, as shown in FIG. 4A, an
また、図４（ｂ）に示されるように、ＳＯＩウェハ１４ａと同じサイズであり、キャップ部２０を構成するシリコンウェハ２１ａを用意する。そして、シリコンウェハ２１ａのうちセンシング部１９と対向する表面の一部をエッチングすることにより、例えば５μｍ〜１０μｍ程度の深さの窪み部２４を形成する。その後、シリコンウェハ２１ａの表裏面にＣＶＤ法等によってＳｉＯ２等で構成される第１絶縁膜２２ａおよび第２絶縁膜２３ａを形成してキャップウェハ２０ａを構成する。なお、図４（ｂ）はウェハ状態を示すものであるが、理解をし易くするために、チップ単位に分割された際にキャップ部２０を構成する部分にキャップ部２０の符号を示してある。
Further, as shown in FIG. 4B, a
そして、図４（ｃ）に示されるように、ＳＯＩウェハ１４ａとキャップウェハ２０ａとを貼り合わせる。具体的には、この工程では、まずＳＯＩウェハ１４ａとキャップウェハ２０ａとを真空装置内に配置する。そして、ＳＯＩウェハ１４ａの表面（接合面）およびキャップウェハ２０ａの表面（接合面）にＡｒイオンビームを照射し、半導体層１２および第１絶縁膜２２ａの各表面（接合面）を活性化させる。
Then, as shown in FIG. 4C, the
なお、各表面（接合面）の活性化は、プラズマ処理によって行ってもよい。また、本実施形態では、ＳＯＩウェハ１４ａの表面（接合面）が本発明の半導体ウェハの一面に相当し、キャップウェハ２０ａの表面（接合面）が本発明のキャップウェハの一面に相当している。また、後述するＳＯＩウェハ１４ａの裏面が本発明の半導体ウェハの他面に相当し、キャップウェハ２０ａの裏面が本発明のキャップウェハの他面に相当する。
Note that activation of each surface (bonding surface) may be performed by plasma treatment. In the present embodiment, the surface (bonding surface) of the
そして、真空装置内にて、ＳＯＩウェハ１４ａおよびキャップウェハ２０ａに設けられたアライメントマークを用いて赤外顕微鏡等によりアライメントを行い、室温〜５５０℃の低温で両ウェハをいわゆる直接接合により貼り合せる。このようにして、ＳＯＩウェハ１４ａとキャップウェハ２０ａとを貼り合わせた積層ウェハ５０を形成する。これにより、各チップ形成領域に、ＳＯＩウェハ１４ａをチップ単位に分割して得られるＳＯＩ基板１４と窪み部２４とによって封止され、真空とされる気密室３０がそれぞれ形成される。
Then, alignment is performed with an infrared microscope or the like using alignment marks provided on the
なお、この工程が終了した後では、ＳＯＩウェハ１４ａおよびキャップウェハ２０ａの表面（接合面）に存在する原子レベルの凹凸や、ＳＯＩウェハ１４ａおよびキャップウェハ２０ａの表面（接合面）に付着している埃等の異物により、ＳＯＩウェハ１４ａの表面（接合面）とキャップウェハ２０ａの表面（接合面）との間には隙間４０が形成されている。
In addition, after this process is complete | finished, it adheres to the unevenness | corrugation of the atomic level which exists in the surface (joint surface) of
その後、図５（ａ）に示されるように、キャップウェハ２０ａに対して、ＳＯＩウェハ１４ａの各チップ形成領域に形成された各配線部１６ａ、アンカー部１５ａ、および周辺部１７に対応する場所の第２絶縁膜２３、シリコン基板２１、および第１絶縁膜２２をエッチングして除去することにより、複数の孔部２５ａを形成する。続いて、各孔部２５ａの壁面にＴＥＯＳ等の絶縁膜２５ｂを成膜した後、各孔部２５ａの底部に形成された絶縁膜２５ｂを除去して半導体層１２を各孔部２５ａから露出させる。次に、各孔部２５ａにスパッタ法や蒸着法等によりＡｌやＡｌ−Ｓｉ等の金属を埋め込んで貫通電極２５ｃを形成し、各貫通電極２５ｃと配線部１６ａ、アンカー部１５ａ、および周辺部１７とをそれぞれ電気的に接続する。また、第２絶縁膜２３の表面（キャップ部２０の裏面）に形成された金属をパターニングしてパッド部２５ｄを形成する。すなわち、各チップ形成領域に貫通電極部２５を形成する。
Thereafter, as shown in FIG. 5A, with respect to the
続いて、図５（ｂ）に示されるように、積層ウェハ５０をチップ形成領域の境界に沿ってセンサ部１０とキャップ部２０との界面が露出するまで積層ウェハ５０をダイシングする。本実施形態では、キャップウェハ２０ａからＳＯＩウェハ１４ａにおける支持基板１１ａまでダイシングする。すなわち、この工程では、ＳＯＩウェハ１４ａを完全にダイシングせず、支持基板１１ａはウェハ状とされている。
Subsequently, as shown in FIG. 5B, the
続いて、特に図示しないが、キャップウェハ２０ａにパッド部２５ｄを覆うレジスト等の保護膜を配置し、この状態のものを酸素雰囲気中で加熱（熱酸化）する。このとき、ＳＯＩウェハ１４ａとキャップウェハ２０ａとの間に隙間４０が形成されているため、当該気密室３０から気密リークが生じている。すなわち、気密室３０は外部空間（酸化雰囲気）に対して負圧となるため、外部空間から気密室３０に隙間４０を通して酸素が引き込まれている。したがって、加熱（熱酸化）することにより、図３に示されるように、隙間４０には、気密室３０に引き込まれようとしている酸素、言い換えると隙間４０を通過している酸素と隙間４０を構成する壁面（シリコン）とが反応して新たな熱酸化膜４１が形成される。つまり、隙間４０には、チップ単位に分割した際にセンサ部１０およびキャップ部２０となる部分と原子レベルで結合される（共有結合される）熱酸化膜４１が形成される。
Subsequently, although not particularly illustrated, a protective film such as a resist covering the
なお、この熱酸化膜４１を形成する工程は、特に限定されるものではないが、例えば、１０００℃で数十分間程度行うことができる。また、熱酸化膜４１を形成する工程では、積層ウェハ５０のうちダイシングされた側面にも熱酸化膜が形成されるため、必要に応じてダイシングされた側面に形成された熱酸化膜をドライエッチング等によって除去する。
The step of forming the
その後、図５（ｃ）に示されるように、積層ウェハ５０をチップ形成領域の境界に沿ってダイシングしてチップ単位に分割する。そして、パッド部２５ｄを覆う保護膜を除去することにより、上記図１に示す半導体装置が製造される。
After that, as shown in FIG. 5C, the
以上説明したように、本実施形態では、積層ウェハ５０をチップ形成領域に沿ってセンサ部１０とキャップ部２０との界面が露出するまでダイシングし、その後に加熱（熱酸化）を行って隙間４０に熱酸化膜４１を形成している。すなわち、センサ部１０の表面（接合面）とキャップ部２０の表面（接合面）との間に形成される隙間４０に、センサ部１０およびキャップ部２０と共有結合される熱酸化膜４１を形成し、隙間４０を原子レベルで封止している。したがって、気密室３０から気密リークが発生することを抑制することができ、気密室３０の気密性が低下することを抑制することができる。
As described above, in this embodiment, the
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して積層ウェハ５０をチップ単位に分割した後に熱酸化膜４１を形成するようにしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図６は、本実施形態における半導体装置の製造工程を示す図である。
(Second Embodiment)
A second embodiment of the present invention will be described. The semiconductor device of this embodiment is such that the
本実施形態では、まず、上記図４および図５（ａ）の工程を行った後、図６（ａ）に示されるように、ＳＯＩウェハ１４ａの裏面にレジスト６０を配置する。そして、フォトリソグラフィー等により、レジスト６０のうちパッド部２５ｄと対向する部分を含む領域を開口する。その後、このレジスト６０をマスクとしてエッチングを行い、ＳＯＩウェハ１４ａの各チップ形成領域に凹部１１ｂを形成する。
In the present embodiment, first, after performing the steps shown in FIGS. 4 and 5A, a resist 60 is disposed on the back surface of the
その後、図６（ｂ）に示されるように、積層ウェハ５０をチップ形成領域に沿ってダイシングしてチップ単位に分割し、隙間４０に熱酸化膜４１が形成されることで図１に示す半導体装置となる構成部材７０を複数形成する。
After that, as shown in FIG. 6B, the
続いて、図６（ｃ）に示されるように、支持基板１１の裏面にレジスト６０が配置された状態で、ＳＯＩ基板１４とキャップ部２０との積層方向に各構成部材７０を積層する。具体的には、各構成部材７０には支持基板１１の裏面にパッド部２５ｄと対向する部分を含む領域に凹部１１ｂが形成されているため、他の構成部材７０に形成された凹部１１ｂにパッド部２５ｄを収容させつつ積層する。
Subsequently, as illustrated in FIG. 6C, the
なお、最上段に配置される構成部材７０には、この構成部材７０のパッド部２５ｄを覆う保護部材８０を配置する。また、支持基板１１の裏面に配置されたレジスト６０は、この工程では緩衝材としての機能を果し、各構成部材７０に余分な応力が印加されることを抑制する。
In addition, the
次に、特に図示しないが、各構成部材７０を積層したものを酸素雰囲気中で加熱（熱酸化）する。このとき、上記と同じように、センサ部１０とキャップ部２０との間に隙間４０が形成されているため、外部空間から気密室３０に隙間４０を通して酸素が引き込まれている。したがって、加熱（熱酸化）することにより、隙間４０に熱酸化膜４１が形成され、上記図１に示す半導体装置が製造される。
Next, although not shown in particular, the layered
なお、熱酸化膜４１を形成する工程では、各構成部材７０の側面にも熱酸化膜が形成されるため、必要に応じて側面に形成された熱酸化膜をドライエッチング等によって除去する。
In the step of forming the
このように、積層ウェハ５０をチップ単位に分割した後に熱酸化膜４１を形成する工程を行うようにしても上記第１実施形態と同様の効果を得ることができる。
As described above, even if the step of forming the
また、本実施形態では、図６（ａ）の工程において凹部１１ｂを形成し、図６（ｃ）の工程において、パッド部２５ｄが凹部１１ｂに収容されるように構成部材７０を積層している。このため、熱酸化膜４１を形成する際、パッド部２５ｄが酸化されることを抑制することができる。
Further, in the present embodiment, the
（他の実施形態）
上記各実施形態では、酸素雰囲気中で加熱（熱酸化）することによって隙間４０に熱酸化膜４１を形成するものを説明したが、次のようにしてもよい。すなわち、熱酸化膜４１をプラズマ雰囲気中やイオン雰囲気中で加熱（熱酸化）することによって形成してもよい。この場合は、４００〜５００℃程度の加熱（熱酸化）を行うことによって熱酸化膜４１を形成することができ、加熱（熱酸化）時のセンサ部１０とキャップ部２０との間に発生する熱応力を小さくすることができる。また、熱酸化膜４１は、液体酸化膜をキャップ部２０側から塗布し、この液体酸化膜を焼成して形成することもできる。このように、液体酸化膜を塗布しても気密リークがあると当該液体酸化膜が隙間４０に引き込まれるため、隙間４０に熱酸化膜４１を形成することができる。なお、このように熱酸化膜４１を形成しても、この熱酸化膜４１はセンサ部１０（半導体層１２）およびキャップ部２０（第１絶縁膜２２）と共有結合となる。
(Other embodiments)
In each of the above-described embodiments, the
また、上記各実施形態では、センサ部１０は加速度を検出するセンシング部１９を有するものを例に挙げて説明したが、例えば、センサ部１０は角速度を検出するものであってもよいし、圧力を検出するものであってもよい。
In each of the above embodiments, the
そして、上記各実施形態では、ダイシングする工程の前に貫通電極部２５を形成する例について説明したが、ダイシングする工程の後に貫通電極部２５を形成する工程を行うようにしてもよい。また、熱酸化膜４１を形成する工程の後に貫通電極部２５を形成するようにしてもよい。この場合、上記第２実施形態では、熱酸化膜４１を形成する工程の際に貫通電極部２５が形成されていないため、凹部１１ｂを形成して各構成部材７０を積層しなくてもよい。
In each of the above embodiments, the example in which the through
また、上記第１実施形態では、キャップウェハ２０ａから支持基板１１ａまでチップ形成領域の境界に沿ってダイシングする例について説明したが、ＳＯＩウェハ１４ａからキャップウェハ２０ａの途中部までチップ形成領域の境界に沿ってダイシングするようにしてもよい。
In the first embodiment, the example of dicing from the
さらに、上記第２実施形態では、キャップウェハ２０ａに凹部１１ｂを形成した後、積層ウェハ５０をチップ単位に分割する例について説明したが、積層ウェハ５０をチップ単位に分割して構成部材７０を形成した後、各構成部材７０にそれぞれ凹部１１ｂを形成するようにしてもよい。
Further, in the second embodiment, the example in which the recessed
また、上記第２実施形態では、ＳＯＩウェハ１４ａのうち支持基板１１ａにパッド部２５ｄと対向する部分を含む領域に凹部１１ｂを形成するものを説明したが、次のようにしてもよい。図７は、他の実施形態における積層ウェハ５０の断面図であり、図６（ａ）の工程が終わった後の状態を示している。
Moreover, although the said 2nd Embodiment demonstrated what formed the recessed
図７（ａ）に示されるように、支持基板１１ａのうちパッド部２５ｄと対向する部分近傍のみに凹部１１ｂを形成するようにしてもよい。また、図７（ｂ）に示されるように、レジスト６０のうちパッド部２５ｄと対向する部分を含む領域を開口し、このレジスト６０の開口部によって凹部１１ｂを形成するようにしてもよい。すなわち、この場合は、ＳＯＩウェハ１４ａはレジスト６０を有しているといえる。
As shown in FIG. 7A, the
さらに、上記第２実施形態では、レジスト６０を配置したまま構成部材７０を積層する例を説明したが、レジスト６０を除去した後に構成部材７０を積層するようにしてもよい。
Furthermore, in the second embodiment, the example in which the
１０ センサ部
１４ａ ＳＯＩウェハ
１９ センシング部
２０ キャップ部
２０ａ キャップウェハ
２５ 貫通電極部
２５ｃ 貫通電極
２５ｄ パッド部
３０ 気密室
４０ 隙間
４１ 熱酸化膜
５０ 積層ウェハ
DESCRIPTION OF
Claims (5)
一面を有し、当該一面が前記センサ部（１０）の前記一面に貼り合わされるキャップ部（２０）と、を備え、
前記センシング部（１９）が前記センサ部（１０）の前記一面と前記キャップ部（２０）の前記一面との間に形成された気密室（３０）に気密封止される半導体装置の製造方法であって、
一面を有し、各チップ形成領域にそれぞれ前記センシング部（１９）が形成された半導体ウェハ（１４ａ）を用意する工程と、
一面を有し、チップ単位に分割されることにより前記キャップ部（２０）を構成するキャップウェハ（２０ａ）を用意する工程と、
前記半導体ウェハ（１４ａ）の前記一面と前記キャップウェハ（２０ａ）の前記一面とを真空下で貼り合わせて複数の前記気密室（３０）を有する積層ウェハ（５０）を形成する工程と、
少なくとも前記センサ部（１０）と前記キャップ部（２０）との界面が露出するまで前記積層ウェハ（５０）を前記チップ形成領域の境界に沿ってダイシングする工程と、
加熱して前記センサ部（１０）の前記一面と前記キャップ部（２０）の前記一面との間に形成される隙間（４０）に熱酸化膜（４１）を形成する工程と、を行うことを特徴とする半導体装置の製造方法。 A sensor unit (10) having a sensing unit (19) that outputs an electrical signal in accordance with a physical quantity formed on one side and the one side;
A cap portion (20) having one surface, the one surface being bonded to the one surface of the sensor portion (10),
In the method of manufacturing a semiconductor device, the sensing unit (19) is hermetically sealed in an airtight chamber (30) formed between the one surface of the sensor unit (10) and the one surface of the cap unit (20). There,
A step of preparing a semiconductor wafer (14a) having one surface and having the sensing portion (19) formed in each chip formation region;
A step of preparing a cap wafer (20a) having one surface and constituting the cap portion (20) by being divided into chips;
Bonding the one surface of the semiconductor wafer (14a) and the one surface of the cap wafer (20a) under vacuum to form a laminated wafer (50) having a plurality of the hermetic chambers (30);
Dicing the laminated wafer (50) along the boundary of the chip formation region until at least the interface between the sensor unit (10) and the cap unit (20) is exposed;
Heating to form a thermal oxide film (41) in a gap (40) formed between the one surface of the sensor unit (10) and the one surface of the cap unit (20). A method of manufacturing a semiconductor device.
前記熱酸化膜（４１）を形成する工程では、前記構成部材（７０）のパッド部（２５ｄ）を他の構成部材（７０）に形成された前記凹部（１１ｂ）に収容させつつ前記積層方向に積層した状態で行うことを特徴とする請求項２に記載の半導体装置の製造方法。 Prior to the dicing step, the cap wafer (20a) is electrically connected to the sensing unit (19), and the semiconductor wafer (14a) and the cap wafer (20a) are stacked in the stacking direction. Forming a penetrating electrode portion (25) having a pad portion (25d) on the other surface opposite to the one surface of the cap wafer (20a) through the cap wafer (20a); and the semiconductor wafer (14a) Forming a recess (11b) in a region including a portion facing the pad portion (25d) of the other surface opposite to the one surface in
In the step of forming the thermal oxide film (41), the pad portion (25d) of the component member (70) is accommodated in the recess (11b) formed in another component member (70) in the stacking direction. The method of manufacturing a semiconductor device according to claim 2, wherein the method is performed in a stacked state.
前記熱酸化膜（４１）を形成する工程では、前記積層ウェハ（５０）のまま加熱して前記熱酸化膜（４１）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。 In the dicing step, the laminated wafer (50) is diced from the cap wafer (20a) to the middle portion of the semiconductor wafer (14a) to expose the interface.
The method of manufacturing a semiconductor device according to claim 1, wherein in the step of forming the thermal oxide film (41), the thermal oxide film (41) is formed by heating the laminated wafer (50). .
一面を有し、当該一面が前記センサ部（１０）の前記一面に貼り合わされるキャップ部（２０）と、を備え、
前記センシング部（１９）が前記センサ部（１０）の前記一面と前記キャップ部（２０）の前記一面との間に形成された気密室（３０）に気密封止される半導体装置であって、
前記センサ部（１０）の前記一面と前記キャップ部（２０）の前記一面との間には隙間（４０）が形成され、当該隙間（４０）には前記センサ部（１０）および前記キャップ部（２０）と共有結合された熱酸化膜（４１）が形成されていることを特徴とする半導体装置。
A sensor unit (10) having a sensing unit (19) that outputs an electrical signal in accordance with a physical quantity formed on one side and the one side;
A cap portion (20) having one surface, the one surface being bonded to the one surface of the sensor portion (10),
The sensing unit (19) is a semiconductor device hermetically sealed in an airtight chamber (30) formed between the one surface of the sensor unit (10) and the one surface of the cap unit (20),
A gap (40) is formed between the one surface of the sensor portion (10) and the one surface of the cap portion (20), and the sensor portion (10) and the cap portion (40) are formed in the gap (40). 20) A thermal oxide film (41) covalently bonded to 20) is formed.
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