JP5612236B2 - Semiconductor device and method for manufacturing semiconductor device - Google Patents
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Description
本発明は、半導体装置、および、半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
基板上の小さな占有面積で浮遊ゲートと制御ゲートの間の容量を大きくすることができ、優れた書き込み、消去効率を有するとともに、半導体基板の表面に形成された柱状半導体層の側壁に柱状半導体層を取り囲むように形成された浮遊ゲート及び制御ゲートを有するメモリセルからなるフラッシュメモリが提案されている（例えば、特許文献１を参照）。 The capacitance between the floating gate and the control gate can be increased with a small occupied area on the substrate, and has excellent writing and erasing efficiency, and the columnar semiconductor layer on the side wall of the columnar semiconductor layer formed on the surface of the semiconductor substrate There has been proposed a flash memory including a memory cell having a floating gate and a control gate formed so as to surround (see, for example, Patent Document 1).
このような浮遊ゲートが柱状半導体層を取り囲む構造では、制御ゲートが浮遊ゲートを取り囲むことになるため、制御ゲート線の幅が大きくなり、メモリセルアレイとしたときに制御ゲート線の間隔が小さくなる。そのため、制御ゲート線間での容量が増大する。その一方で、制御ゲート線間の距離を広くすると集積度が低下してしまう。 In such a structure in which the floating gate surrounds the columnar semiconductor layer, since the control gate surrounds the floating gate, the width of the control gate line is increased, and the interval between the control gate lines is reduced when the memory cell array is formed. Therefore, the capacity between the control gate lines increases. On the other hand, if the distance between the control gate lines is increased, the degree of integration is lowered.
また、浮遊ゲートと制御ゲートとの間の容量を大きくするために、Tri-Control Gate Surrounding Gate Transistor (TCG-SGT) Flash Memory Cellが提案された（例えば、非特許文献１を参照）。
このTCG-SGTフラッシュメモリセルでは、制御ゲートが、浮遊ゲートの側面とともに、浮遊ゲートの上面と下面とを覆う構造を有するため、浮遊ゲートと制御ゲートとの間の容量を大きくすることができ、書き込み、消去が容易になる。しかしながら、このような制御ゲートが浮遊ゲートの上面と下面とを覆う構造を製造することは容易ではない。In order to increase the capacity between the floating gate and the control gate, a Tri-Control Gate Surrounding Gate Transistor (TCG-SGT) Flash Memory Cell has been proposed (see, for example, Non-Patent Document 1).
In this TCG-SGT flash memory cell, since the control gate has a structure that covers the upper surface and the lower surface of the floating gate as well as the side surface of the floating gate, the capacitance between the floating gate and the control gate can be increased. Easy to write and erase. However, it is not easy to manufacture a structure in which such a control gate covers the upper and lower surfaces of the floating gate.
また、ゲート配線と基板間の寄生容量を低減するため、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦｉｎＦＥＴ（例えば、非特許文献２を参照）では、１つのフィン状半導体層の周囲に形成した第１の絶縁膜をエッチバックし、フィン状半導体層を露出させることで、ゲート配線と基板間の寄生容量を低減している。
ＳＧＴ（Surrounding Gate Transistor）フラッシュメモリセルにおいても、ゲート配線と基板間の寄生容量を低減するため、このような第１の絶縁膜を用いることが有効である。しかしながら、ＳＧＴフラッシュメモリセルでは、フィン状半導体層に加え、柱状半導体層を形成するための工夫が必要である。In order to reduce the parasitic capacitance between the gate wiring and the substrate, the conventional MOS transistor uses the first insulating film. For example, in a FinFET (see, for example, Non-Patent Document 2), the first insulating film formed around one fin-like semiconductor layer is etched back to expose the fin-like semiconductor layer, so that the gate wiring and the substrate can be exposed. The parasitic capacitance is reduced.
Also in an SGT (Surrounding Gate Transistor) flash memory cell, it is effective to use such a first insulating film in order to reduce the parasitic capacitance between the gate wiring and the substrate. However, in the SGT flash memory cell, a device for forming the columnar semiconductor layer in addition to the fin-shaped semiconductor layer is required.
本発明は、上記の事情を鑑みてなされたものであり、制御ゲート線間の容量を低減でき、かつ、高集積化が実現された半導体装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device capable of reducing the capacitance between control gate lines and realizing high integration.
本発明の第１の観点に係る半導体装置は、
基板上に、第１の拡散層、チャネル領域、第２の拡散層がこの順に形成された四角柱状の柱状半導体層と、
前記柱状半導体層を間に挟んで、互いに対称な２つの方向に沿ってそれぞれ延びる浮遊ゲートと、
前記柱状半導体層を間に挟んで、前記２つの方向以外の互いに対称な２つの方向に沿って延びる制御ゲート線と、
前記柱状半導体層と前記浮遊ゲートとの間に形成されたトンネル絶縁膜と、を備え、
前記制御ゲート線は、当該制御ゲート線が延びる方向においては、前記浮遊ゲートの外側にインターポリ絶縁膜を介して形成される一方で、前記制御ゲート線が延びる方向と、前記柱状半導体層が延びる方向と、の双方に直交する方向においては、前記柱状半導体層の外側に前記浮遊ゲートを介することなくインターポリ絶縁膜を介して形成されている、
ことを特徴とする。
A semiconductor device according to a first aspect of the present invention includes:
A rectangular columnar semiconductor layer in which a first diffusion layer, a channel region, and a second diffusion layer are formed in this order on a substrate;
Floating gates extending along two mutually symmetrical directions with the columnar semiconductor layer in between,
A control gate line extending along two mutually symmetrical directions other than the two directions with the columnar semiconductor layer interposed therebetween;
A tunnel insulating film formed between the columnar semiconductor layer and the floating gate,
The control gate line, in the direction in which the control gate lines extend, while being formed through the interpoly insulating film on the outside of the floating gate, a direction in which the control gate lines extend, the pillar-shaped semiconductor layer extends In the direction orthogonal to both the direction and the outside , the columnar semiconductor layer is formed via the interpoly insulating film without the floating gate ,
It is characterized by that.
前記制御ゲート線が延びる方向に対して直交する方向における前記浮遊ゲートの幅は、前記直交する方向における前記柱状半導体層の幅と等しい、ことが好ましい。 The width of the floating gate in a direction orthogonal to the direction in which the control gate line extends is preferably equal to the width of the columnar semiconductor layer in the orthogonal direction.
前記浮遊ゲートは、その３つの側壁が前記制御ゲート線に囲まれる、ことが好ましい。
前記第１の拡散層が上部に形成されたフィン状半導体層を備え、前記制御ゲート線が延びる方向における前記柱状半導体層の幅は、前記フィン状半導体層の幅と等しく、前記フィン状半導体層が延びる方向は、前記制御ゲート線が延びる方向に対して垂直である、ことが好ましい。The floating gate preferably has three side walls surrounded by the control gate line.
The first diffusion layer includes a fin-shaped semiconductor layer formed thereon, and the width of the columnar semiconductor layer in the direction in which the control gate line extends is equal to the width of the fin-shaped semiconductor layer, and the fin-shaped semiconductor layer It is preferable that the extending direction is perpendicular to the extending direction of the control gate line.
本発明の第２の観点に係る半導体装置の製造方法は、
シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、前記第１の絶縁膜をエッチバックして露出した前記フィン状シリコン層の周囲にトンネル絶縁膜を形成し、前記トンネル絶縁膜の周囲に第１のポリシリコン膜を成膜し、前記第１のポリシリコン膜をエッチングし、前記フィン状シリコン層の側壁に残存させ、前記フィン状シリコン層が延びる方向に対して垂直な方向に第１のレジストを形成するとともに、前記フィン状シリコン層と前記第１のポリシリコン膜とをエッチングすることにより、柱状シリコン層と、当該柱状シリコン層を間に挟んで互いに対称な２つの方向にそれぞれ配置される浮遊ゲートと、を形成する第２工程と、
前記第２工程の後、インターポリ絶縁膜を堆積し、前記インターポリ絶縁膜の周囲に第２のポリシリコン膜を成膜し、前記第２のポリシリコン膜をエッチングすることで、前記浮遊ゲート及び前記柱状シリコン層の側壁に残存させ、制御ゲート線を形成する第３工程と、を備え、
前記浮遊ゲートの幅を、前記柱状シリコン層の幅と等しくする、ことを特徴とする。
A method for manufacturing a semiconductor device according to a second aspect of the present invention includes:
Forming a fin-like silicon layer on a silicon substrate, and forming a first insulating film around the fin-like silicon layer;
After the first step, a tunnel insulating film is formed around the fin-like silicon layer exposed by etching back the first insulating film, and a first polysilicon film is formed around the tunnel insulating film. Forming a first resist in a direction perpendicular to a direction in which the fin-shaped silicon layer extends, and etching the first polysilicon film to remain on the sidewalls of the fin-shaped silicon layer; Etching the fin-like silicon layer and the first polysilicon film forms a pillar-shaped silicon layer and floating gates arranged in two directions symmetrical to each other with the pillar-shaped silicon layer interposed therebetween A second step of
After the second step, an interpoly insulating film is deposited, a second polysilicon film is formed around the interpoly insulating film, and the second polysilicon film is etched, whereby the floating gate is formed. And a third step of forming a control gate line by remaining on the side wall of the columnar silicon layer ,
The width of the floating gate is made equal to the width of the columnar silicon layer.
前記第３工程の後、第２のレジストを成膜し、前記第２のレジストをエッチバックし、前記制御ゲート線の上部を露出させ、露出した前記制御ゲート線の上部をエッチングにより除去する第４工程をさらに備える、ことが好ましい。 After the third step, a second resist is formed, the second resist is etched back, an upper portion of the control gate line is exposed, and an upper portion of the exposed control gate line is removed by etching. It is preferable to further include four steps.
本発明によれば、制御ゲート線間の容量を低減でき、かつ、高集積化が実現された半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device in which the capacitance between control gate lines can be reduced and high integration can be realized.
以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。なお、本発明の範囲は、以下に示す実施形態によって限定されない。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. The scope of the present invention is not limited by the embodiments shown below.
図１に示すように、本実施形態に係る半導体装置は、基板側から、第１の拡散層２０３、チャネル領域２１０及び第２の拡散層２０２がこの順に形成され、上下方向（Ｚ軸方向）に沿って延びる四角柱状の柱状半導体層２０１を備えている。柱状半導体層２０１を間に挟み、互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿って、それぞれ浮遊ゲート２０６、２０７が配置されている。柱状半導体層２０１を間に挟み、その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線２０９が配置されている。柱状半導体層２０１と浮遊ゲート２０６、２０７との間には、それぞれトンネル絶縁膜２０４、２０５が配置されている。インターポリ絶縁膜２０８を間に介在させた状態で浮遊ゲート２０６、２０７及び柱状半導体層２０１の外周に、Ｙ軸に沿って延びる制御ゲート線２０９が配置されている。 As shown in FIG. 1, in the semiconductor device according to this embodiment, a first diffusion layer 203, a channel region 210, and a second diffusion layer 202 are formed in this order from the substrate side, and the vertical direction (Z-axis direction). A columnar semiconductor layer 201 having a quadrangular column shape extending along the line. Floating gates 206 and 207 are arranged along two mutually symmetrical directions (two parallel lines along the Z axis arranged around the columnar semiconductor layer 201) with the columnar semiconductor layer 201 interposed therebetween. Has been. A control gate line 209 is arranged along two other symmetrical directions (two parallel lines along the Y-axis arranged around the columnar semiconductor layer 201) with the columnar semiconductor layer 201 interposed therebetween. Has been. Tunnel insulating films 204 and 205 are arranged between the columnar semiconductor layer 201 and the floating gates 206 and 207, respectively. A control gate line 209 extending along the Y axis is disposed on the outer periphery of the floating gates 206 and 207 and the columnar semiconductor layer 201 with the interpoly insulating film 208 interposed therebetween.
本実施形態の半導体装置は、柱状半導体層２０１を間に挟み、互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿って、それぞれ浮遊ゲート２０６、２０７が配置され、柱状半導体層２０１を間に挟み、その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線２０９が配置されている。このため、本実施形態の半導体装置は、制御ゲート線２０９が延びるＹ軸方向に直交する断面（ＸＺ平面）においては、柱状半導体層２０１と制御ゲート線２０９とで構成される。このような構造であれば、Ｘ軸方向には、浮遊ゲート２０６、２０７、及び、トンネル絶縁膜２０４、２０５が存在しないことになるため、互いにＸ軸方向に隣接する制御ゲート線２０９間の間隔を広げることができるとともに、制御ゲート線２０９間の容量を低減することができる。この結果、高集積なメモリセルアレイが実現される。 The semiconductor device according to the present embodiment has a columnar semiconductor layer 201 sandwiched between two directions symmetrical to each other (two straight lines parallel to each other along the Z axis, which are arranged around the columnar semiconductor layer 201). Floating gates 206 and 207 are arranged, respectively, and two other directions that are symmetrical to each other with the columnar semiconductor layer 201 interposed therebetween (two straight lines that are arranged around the columnar semiconductor layer 201 and are parallel to each other along the Y axis) A control gate line 209 is disposed along the line. For this reason, the semiconductor device of this embodiment includes the columnar semiconductor layer 201 and the control gate line 209 in a cross section (XZ plane) orthogonal to the Y-axis direction in which the control gate line 209 extends. With such a structure, the floating gates 206 and 207 and the tunnel insulating films 204 and 205 do not exist in the X-axis direction, so that the interval between the control gate lines 209 adjacent to each other in the X-axis direction. And the capacitance between the control gate lines 209 can be reduced. As a result, a highly integrated memory cell array is realized.
本実施形態の半導体装置では、制御ゲート線２０９が延びるＹ軸方向に対して直交するＸ軸方向における浮遊ゲート２０６、２０７の幅は、制御ゲート線２０９が延びるＹ軸方向に対して直交するＸ軸方向における柱状半導体層２０１の幅と等しい。このため、柱状半導体層２０１と浮遊ゲート２０６、２０７を同一工程で形成することができる。 In the semiconductor device of this embodiment, the widths of the floating gates 206 and 207 in the X-axis direction orthogonal to the Y-axis direction in which the control gate line 209 extends are X It is equal to the width of the columnar semiconductor layer 201 in the axial direction. Therefore, the columnar semiconductor layer 201 and the floating gates 206 and 207 can be formed in the same process.
制御ゲート線２０９が延びるＹ軸方向に対して直交するＸ軸方向における浮遊ゲート２０６、２０７の幅は、制御ゲート線２０９が延びるＹ軸方向に対して直交するＸ軸方向における柱状半導体層２０１の幅と等しいことから、浮遊ゲート２０６、２０７は、その３つの側壁において制御ゲート線２０９によって囲まれるようになる。このため、浮遊ゲート２０６、２０７と制御ゲート線２０９との間に大きな容量を確保することができる。 The width of the floating gates 206 and 207 in the X-axis direction orthogonal to the Y-axis direction in which the control gate line 209 extends is such that the width of the columnar semiconductor layer 201 in the X-axis direction orthogonal to the Y-axis direction in which the control gate line 209 extends. Since it is equal to the width, the floating gates 206 and 207 are surrounded by the control gate line 209 on the three side walls thereof. Therefore, a large capacity can be secured between the floating gates 206 and 207 and the control gate line 209.
図２に本発明の実施形態に係る半導体装置を示す。図１に示すメモリセルを行列（碁盤状のマトリックス）上に配置したものである。
図２に示すように、シリコン基板１０１上に、第１の絶縁膜１０８が周囲に形成されたフィン状シリコン層１０５、１０６、１０７が形成されている。制御ゲート線１４７、１４８と基板１０１との間に第１の絶縁膜１０８が介在することにより、制御ゲート線１４７、１４８と基板１０１との間の容量が低減されるようになる。フィン状シリコン層１０５、１０６、１０７の上部に、ソース線となる第１の拡散層１５６、１５７、１５８がＸ軸（図１参照、以下の各図３〜２７で同様である。）に沿って延びるように形成されている。フィン状シリコン層１０５、１０６、１０７上に柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６がＺ軸（図１参照、以下の各図３〜２７で同様である。）に沿って延びるように形成されている。また、制御ゲート線１４７、１４８は、Ｙ軸（図１参照、以下の各図３〜２７で同様である。）に沿って延びるように形成されている。FIG. 2 shows a semiconductor device according to an embodiment of the present invention. The memory cells shown in FIG. 1 are arranged on a matrix (a grid-like matrix).
As shown in FIG. 2, fin-like silicon layers 105, 106, and 107 are formed on a silicon substrate 101, around which a first insulating film 108 is formed. By interposing the first insulating film 108 between the control gate lines 147 and 148 and the substrate 101, the capacitance between the control gate lines 147 and 148 and the substrate 101 is reduced. On top of the fin-like silicon layers 105, 106, 107, first diffusion layers 156, 157, 158 serving as source lines are along the X axis (see FIG. 1, the same applies to FIGS. 3 to 27 below). It is formed to extend. Columnar silicon layers 121, 122, 123, 124, 125, 126 extend on the fin-shaped silicon layers 105, 106, 107 along the Z axis (see FIG. 1, and the same applies to FIGS. 3 to 27 below). It is formed as follows. Further, the control gate lines 147 and 148 are formed so as to extend along the Y axis (see FIG. 1, the same applies to FIGS. 3 to 27 below).
図２を参照して、一行一列目のメモリセルには、基板側１０１から第１の拡散層１５６、チャネル領域２１１、第２の拡散層１５０がこの順に形成された柱状シリコン層１２１と、柱状シリコン層１２１を挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿ってそれぞれ形成された浮遊ゲート１３３、１３４とが配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線１４７が配置されている。柱状シリコン層１２１と浮遊ゲート１３３、１３４との間にはトンネル絶縁膜１２７が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１３３、１３４及び柱状シリコン層１２１の外周に、Ｙ軸に沿って延びる制御ゲート線１４７が配置されている。 Referring to FIG. 2, the memory cell in the first row and the first column includes a columnar silicon layer 121 in which a first diffusion layer 156, a channel region 211 , and a second diffusion layer 150 are formed in this order from the substrate side 101, and a columnar shape. Floating gates 133 and 134 formed along two directions symmetrical to each other with the silicon layer 121 in between (two straight lines parallel to each other along the Z axis and arranged around the columnar semiconductor layer 201) are arranged. Has been. The control gate line 147 is arranged along two other mutually symmetric directions (two straight lines arranged around the columnar semiconductor layer 201 and parallel to the Y axis). A tunnel insulating film 127 is disposed between the columnar silicon layer 121 and the floating gates 133 and 134. A control gate line 147 extending along the Y axis is disposed on the outer periphery of the floating gates 133 and 134 and the columnar silicon layer 121 with the interpoly insulating film 145 interposed therebetween.
また、図２を参照して、一行二列目のメモリセルには、基板側１０１から第１の拡散層１５７、チャネル領域２１２、第２の拡散層１５１がこの順に形成された柱状シリコン層１２２と、柱状シリコン層１２２を挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿ってそれぞれ形成された浮遊ゲート１３５、１３６とが配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線１４７が配置されている。柱状シリコン層１２２と浮遊ゲート１３５、１３６との間にはトンネル絶縁膜１２８が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１３５、１３６及び柱状シリコン層１２２の外周に、Ｙ軸に沿って延びる制御ゲート線１４７が配置されている。 Referring to FIG. 2, in the memory cell in the first row and the second column, a columnar silicon layer 122 in which a first diffusion layer 157, a channel region 212 , and a second diffusion layer 151 are formed in this order from the substrate side 101. And floating gates 135 and 136 respectively formed along two directions symmetric with respect to the columnar silicon layer 122 (two parallel lines along the Z-axis arranged around the columnar semiconductor layer 201). And are arranged. The control gate line 147 is arranged along two other mutually symmetric directions (two straight lines arranged around the columnar semiconductor layer 201 and parallel to the Y axis). A tunnel insulating film 128 is disposed between the columnar silicon layer 122 and the floating gates 135 and 136. A control gate line 147 extending along the Y-axis is disposed on the outer periphery of the floating gates 135 and 136 and the columnar silicon layer 122 with the interpoly insulating film 145 interposed therebetween.
また、図２を参照して、一行三列目のメモリセルには、基板側１０１から第１の拡散層１５８、チャネル領域２１３、第２の拡散層１５２がこの順に形成された柱状シリコン層１２３と、柱状シリコン層１２３を間に挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿って、それぞれ浮遊ゲート１３７、１３８が配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線１４７が配置されている。柱状シリコン層１２３と浮遊ゲート１３７、１３８との間にはトンネル絶縁膜１２９が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１３７、１３８及び柱状シリコン層１２３の外周に、Ｙ軸に沿って延びる制御ゲート線１４７が配置されている。 Further, referring to FIG. 2, in the memory cell in the first row and the third column, a columnar silicon layer 123 in which a first diffusion layer 158, a channel region 213 , and a second diffusion layer 152 are formed in this order from the substrate side 101. And floating gates 137 and 138 along two directions symmetrical to each other with the columnar silicon layer 123 therebetween (two straight lines arranged around the columnar semiconductor layer 201 and parallel to the Z axis), respectively. Is arranged. The control gate line 147 is arranged along two other mutually symmetric directions (two straight lines arranged around the columnar semiconductor layer 201 and parallel to the Y axis). A tunnel insulating film 129 is disposed between the columnar silicon layer 123 and the floating gates 137 and 138. A control gate line 147 extending along the Y axis is disposed on the outer periphery of the floating gates 137 and 138 and the columnar silicon layer 123 with the interpoly insulating film 145 interposed therebetween.
図２を参照して、二行一列目のメモリセルには、基板側１０１から第１の拡散層１５６、チャネル領域、第２の拡散層１５３がこの順に形成された柱状シリコン層１２４と、前記柱状シリコン層１２４を間に挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿ってそれぞれ形成された浮遊ゲート１３９、１４０とが配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に制御ゲート線１４８が配置されている。柱状シリコン層１２４と浮遊ゲート１３９、１４０との間にはトンネル絶縁膜１３０が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１３９、１４０及び柱状シリコン層１２４の外周に、Ｙ軸に沿って延びる制御ゲート線１４８が配置されている。 Referring to FIG. 2, the memory cell in the second row and the first column includes a columnar silicon layer 124 in which a first diffusion layer 156, a channel region, and a second diffusion layer 153 are formed in this order from the substrate side 101; Floating gates 139 and 140 respectively formed along two directions symmetrical to each other with the columnar silicon layer 124 therebetween (two straight lines arranged around the columnar semiconductor layer 201 and parallel to the Z axis). And are arranged. Control gate lines 148 are arranged in other two mutually symmetrical directions (two straight lines arranged around the columnar semiconductor layer 201 and parallel to the Y axis). A tunnel insulating film 130 is disposed between the columnar silicon layer 124 and the floating gates 139 and 140. A control gate line 148 extending along the Y axis is disposed on the outer periphery of the floating gates 139 and 140 and the columnar silicon layer 124 with the interpoly insulating film 145 interposed therebetween.
図２を参照して、二行二列目のメモリセルには、シリコン基板１０１側から第１の拡散層１５７、チャネル領域２１５、第２の拡散層１５４がこの順に形成された柱状シリコン層１２５と、柱状シリコン層１２５を間に挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）にそれぞれ形成された浮遊ゲート１４１、１４２とが配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線１４８が配置されている。柱状シリコン層１２５と浮遊ゲート１４１、１４２との間にはトンネル絶縁膜１３１が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１４１、１４２及び柱状シリコン層１２５の外周に、Ｙ軸に沿って延びる制御ゲート線１４８が配置されている。 Referring to FIG. 2, in the memory cell in the second row and the second column, a columnar silicon layer 125 in which a first diffusion layer 157, a channel region 215 , and a second diffusion layer 154 are formed in this order from the silicon substrate 101 side. And floating gates 141 and 142 respectively formed in two directions symmetrical to each other with the columnar silicon layer 125 interposed therebetween (two straight lines arranged around the columnar semiconductor layer 201 and parallel to the Z axis). And are arranged. The control gate line 148 is disposed along two other symmetrical directions (two straight lines disposed around the columnar semiconductor layer 201 and parallel to the Y axis). A tunnel insulating film 131 is disposed between the columnar silicon layer 125 and the floating gates 141 and 142. A control gate line 148 extending along the Y axis is disposed on the outer periphery of the floating gates 141 and 142 and the columnar silicon layer 125 with the interpoly insulating film 145 interposed therebetween.
図２を参照して、二行三列目のメモリセルには、基板側１０１から第１の拡散層１５８、チャネル領域、第２の拡散層１５５がこの順に形成された柱状シリコン層１２６と、柱状シリコン層１２６を間に挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿ってそれぞれ形成された浮遊ゲート１４３、１４４とが配置されている。その他の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に制御ゲート線１４８が配置されている。柱状シリコン層１２６と浮遊ゲート１４３、１４４との間にはトンネル絶縁膜１３２が配置されている。インターポリ絶縁膜１４５を間に介在させた状態で、浮遊ゲート１４３、１４４及び柱状シリコン層１２６の外周に、Ｙ軸に沿って延びる制御ゲート線１４８が配置されている。 Referring to FIG. 2, the second line third row of the memory cell, the first diffusion layer 158 from the substrate side 101, the channel area, the second diffusion layer 155 and the pillar-shaped silicon layer 126 formed in this order Floating gates 143 formed respectively along two directions symmetrical to each other with the pillar-shaped silicon layer 126 interposed therebetween (two straight lines arranged around the pillar-shaped semiconductor layer 201 and parallel to the Z axis); 144 is arranged. Control gate lines 148 are arranged in other two mutually symmetrical directions (two straight lines arranged around the columnar semiconductor layer 201 and parallel to the Y axis). A tunnel insulating film 132 is disposed between the columnar silicon layer 126 and the floating gates 143 and 144. A control gate line 148 extending along the Y axis is disposed on the outer periphery of the floating gates 143 and 144 and the columnar silicon layer 126 with the interpoly insulating film 145 interposed therebetween.
制御ゲート線１４７、１４８が延びるＹ軸方向における柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の幅は、フィン状シリコン層１０５、１０６、１０７の幅と等しい。フィン状シリコン層１０５、１０６、１０７が延びるＸ軸方向は、制御ゲート線１４７、１４８が延びるＹ軸方向に対して垂直であるため、２つの直交する線状のマスクで、フィン状シリコン層１０５、１０６、１０７と、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６と、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４と、制御ゲート線１４７、１４８を形成することができる。柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６を間に挟んで対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿ってそれぞれ浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４が配置されている。柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６を間に挟んで、上記２つの方向以外の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って制御ゲート線１４７、１４８が配置されているので、制御ゲート線１４７、１４８を自己整合（セルフアラインメント）で形成することができる。 The widths of the columnar silicon layers 121, 122, 123, 124, 125, 126 in the Y-axis direction in which the control gate lines 147, 148 extend are equal to the widths of the fin-shaped silicon layers 105, 106, 107. The X-axis direction in which the fin-shaped silicon layers 105, 106, 107 extend is perpendicular to the Y-axis direction in which the control gate lines 147, 148 extend, and therefore the fin-shaped silicon layer 105 is formed by two orthogonal linear masks. , 106, 107, columnar silicon layers 121, 122, 123, 124, 125, 126, floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, 144, and control Gate lines 147 and 148 can be formed. Along two columnar silicon layers 121, 122, 123, 124, 125, and 126 (two straight lines that are arranged around the columnar semiconductor layer 201 and that are parallel to each other along the Z axis). Floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, 144 are arranged, respectively. Two directions other than the above two directions symmetrical to each other with the columnar silicon layers 121, 122, 123, 124, 125, 126 interposed therebetween (parallel to each other along the Y axis, arranged around the columnar semiconductor layer 201). Since the control gate lines 147 and 148 are arranged along the two straight lines, the control gate lines 147 and 148 can be formed by self-alignment.
即ち、本実施形態では、制御ゲート線１４７、１４８が延びるＹ軸方向において、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の間に、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４が配置される。このため、制御ゲート線１４７、１４８を形成するための第２のポリシリコン膜１４６（導電膜）を堆積すると、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４の間は第２のポリシリコン膜１４６で埋められる一方で、Ｙ軸方向に対して垂直なＸ軸方向に沿って延びる柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の間は、第２のポリシリコン膜１４６で埋められない（図１３、図１４参照）。このため、第２のポリシリコン膜１４６をエッチングして柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の側壁にサイドウォール状に残存させると、Ｙ軸方向に沿って制御ゲート線１４７、１４８が連続するようになる一方で、Ｙ軸方向に対して垂直なＸ軸方向では、制御ゲート線１４７、１４８が互いに分離されるようになる（図１３、図１４参照）。
したがって、本実施形態の半導体装置によれば、製造工程数を削減しながら、半導体装置の高集積化が実現できる。That is, in the present embodiment, floating gates 133, 134, 135, 136, 137, between the columnar silicon layers 121, 122, 123, 124, 125, 126 in the Y-axis direction in which the control gate lines 147, 148 extend. 138, 139, 140, 141, 142, 143, 144 are arranged. Therefore, when the second polysilicon film 146 (conductive film) for forming the control gate lines 147 and 148 is deposited, the floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142 are formed. , 143, 144 are filled with the second polysilicon film 146, while the columnar silicon layers 121, 122, 123, 124, 125, 126 extending along the X-axis direction perpendicular to the Y-axis direction. The gap is not filled with the second polysilicon film 146 (see FIGS. 13 and 14). For this reason, if the second polysilicon film 146 is etched and left on the side walls of the columnar silicon layers 121, 122, 123, 124, 125, 126, the control gate lines 147, While the 148 becomes continuous, the control gate lines 147 and 148 are separated from each other in the X-axis direction perpendicular to the Y-axis direction (see FIGS. 13 and 14).
Therefore, according to the semiconductor device of this embodiment, high integration of the semiconductor device can be realized while reducing the number of manufacturing steps.
本発明の実施形態に係る半導体装置の製造工程について、以下、図３〜図２７を参照しながら説明する。 A manufacturing process of the semiconductor device according to the embodiment of the present invention will be described below with reference to FIGS.
まず、図３〜図７を参照して、本実施形態の半導体装置の製造工程における第１工程を示す。
詳しくは、まず、シリコン基板上にフィン状シリコン層１０５、１０６、１０７を形成し、フィン状シリコン層１０５、１０６、１０７の周囲に第一の絶縁膜１０８を形成する。First, with reference to FIGS. 3 to 7, a first step in the manufacturing process of the semiconductor device of this embodiment will be described.
Specifically, first, fin-like silicon layers 105, 106, and 107 are formed on a silicon substrate, and a first insulating film 108 is formed around the fin-like silicon layers 105, 106, and 107.
詳しくは、まず、図３に示すように、シリコン基板１０１上にフィン状シリコン層１０５、１０６、１０７を形成するための第１のレジスト１０２、１０３、１０４を形成する。 Specifically, first, as shown in FIG. 3, first resists 102, 103, and 104 for forming fin-like silicon layers 105, 106, and 107 are formed on a silicon substrate 101.
続いて、図４に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０５、１０６、１０７を形成する。今回はレジストをマスクとしてフィン状シリコン層１０５、１０６、１０７を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。 Subsequently, as shown in FIG. 4, the silicon substrate 101 is etched to form fin-like silicon layers 105, 106, and 107. Although the fin-like silicon layers 105, 106, and 107 are formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.
続いて、図５に示すように、第１のレジスト１０２、１０３、１０４を除去する。 Subsequently, as shown in FIG. 5, the first resists 102, 103, and 104 are removed.
続いて、図６に示すように、フィン状シリコン層１０５、１０６、１０７の周囲に第１の絶縁膜１０８を堆積する。第１の絶縁膜１０８として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。 Subsequently, as shown in FIG. 6, a first insulating film 108 is deposited around the fin-like silicon layers 105, 106, and 107. An oxide film formed by high-density plasma or an oxide film formed by low-pressure chemical vapor deposition may be used as the first insulating film 108.
続いて、図７に示すように、第１の絶縁膜１０８をエッチバックし、フィン状シリコン層１０５、１０６、１０７の上部を露出する。 Subsequently, as shown in FIG. 7, the first insulating film 108 is etched back to expose the upper portions of the fin-like silicon layers 105, 106, and 107.
以上により、図３〜図７を参照して、シリコン基板１０１上にフィン状シリコン層１０５、１０６、１０７を形成し、フィン状シリコン層１０５、１０６、１０７の周囲に第一の絶縁膜１０８を形成する、本実施形態の半導体装置の製造工程における第１工程が示された。 3 to 7, the fin-like silicon layers 105, 106, 107 are formed on the silicon substrate 101, and the first insulating film 108 is formed around the fin-like silicon layers 105, 106, 107. The first step in the manufacturing process of the semiconductor device of this embodiment to be formed is shown.
次に、図８〜図１２を参照して、本実施形態の半導体装置の製造工程における第２工程を示す。
この第２工程では、フィン状シリコン層１０５、１０６、１０７の周囲にトンネル絶縁膜１０９、１１０、１１１を形成し、トンネル絶縁膜１０９、１１０、１１１の周囲に第１のポリシリコン膜１１２を成膜する。次に、第１のポリシリコン膜１１２をエッチングし、フィン状シリコン層１０５、１０６、１０７の側壁に残存させる。続いて、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８と柱状シリコン層１２１、１２２、１２３を形成するための第２のレジスト１１９、１２０を、フィン状シリコン層１０５、１０６、１０７が延びるＸ軸方向に対して垂直なＹ軸方向に延びるように形成する。続いて、フィン状シリコン層１０５、１０６、１０７と第１のポリシリコン膜１１２をエッチングする。これにより、柱状シリコン層１２１、１２２、１２３と浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８とを形成する。Next, with reference to FIGS. 8-12, the 2nd process in the manufacturing process of the semiconductor device of this embodiment is shown.
In this second step, tunnel insulating films 109, 110, 111 are formed around the fin-like silicon layers 105, 106, 107, and a first polysilicon film 112 is formed around the tunnel insulating films 109, 110, 111. Film. Next, the first polysilicon film 112 is etched and left on the sidewalls of the fin-like silicon layers 105, 106, and 107. Subsequently, the fin-like silicon layers 105, 106, and 107 extend through the floating gates 133, 134, 135, 136, 137, and 138 and the second resists 119 and 120 for forming the columnar silicon layers 121, 122, and 123, respectively. It is formed so as to extend in the Y-axis direction perpendicular to the X-axis direction. Subsequently, the fin-like silicon layers 105, 106, and 107 and the first polysilicon film 112 are etched. Thereby, the columnar silicon layers 121, 122, 123 and the floating gates 133, 134, 135, 136, 137, 138 are formed.
詳しくは、まず、図８に示すように、フィン状シリコン層１０５、１０６、１０７の周囲にトンネル絶縁膜１０９、１１０、１１１を形成し、トンネル絶縁膜１０９、１１０、１１１の周囲に第１のポリシリコン膜１１２を成膜する。 Specifically, as shown in FIG. 8, first, tunnel insulating films 109, 110, and 111 are formed around the fin-like silicon layers 105, 106, and 107, and the first insulating film is formed around the tunnel insulating films 109, 110, and 111. A polysilicon film 112 is formed.
続いて、図９に示すように、第１のポリシリコン膜１１２を、その一部がフィン状シリコン層１０５、１０６、１０７の側壁に残存するようにエッチングする。これにより、フィン状シリコン層１０５、１０６、１０７の側壁に、サイドウォール状の第１のポリシリコン膜１１３、１１４、１１５、１１６、１１７、１１８を形成する。 Subsequently, as shown in FIG. 9, the first polysilicon film 112 is etched so that a part thereof remains on the sidewalls of the fin-like silicon layers 105, 106, and 107. Thus, sidewall-like first polysilicon films 113, 114, 115, 116, 117, and 118 are formed on the sidewalls of the fin-like silicon layers 105, 106, and 107.
続いて、図１０に示すように、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４と柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６とを形成するための第２のレジスト１１９、１２０を、フィン状シリコン層１０５、１０６、１０７が延びるＸ軸方向に対して直交するＹ軸方向に延びるように形成する。 Subsequently, as shown in FIG. 10, the floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, 144 and the columnar silicon layers 121, 122, 123, 124, 125, 126 are shown. Are formed so as to extend in the Y-axis direction orthogonal to the X-axis direction in which the fin-like silicon layers 105, 106, and 107 extend.
続いて、図１１に示すように、フィン状シリコン層１０５、１０６、１０７と第１のポリシリコン膜１１３、１１４、１１５、１１６、１１７、１１８とをエッチングすることにより、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６と浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４とを形成する。このとき、トンネル絶縁膜１０９、１１０、１１１がエッチングにより互いに分離され、トンネル絶縁膜１２７、１２８、１２９、１３０、１３１、１３２が形成される。 Subsequently, as shown in FIG. 11, the pillar-shaped silicon layers 121, 122 are etched by etching the fin-shaped silicon layers 105, 106, 107 and the first polysilicon films 113, 114, 115, 116, 117, 118. , 123, 124, 125, 126 and floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, 144 are formed. At this time, the tunnel insulating films 109, 110, and 111 are separated from each other by etching, and tunnel insulating films 127, 128, 129, 130, 131, and 132 are formed.
続いて、図１２に示すように、第２のレジスト１１９、１２０を剥離する。 Subsequently, as shown in FIG. 12, the second resists 119 and 120 are peeled off.
以上により、本実施形態の半導体装置の製造工程における第２工程が示された。即ち、この第２工程では、図３〜図１２に示したように、フィン状シリコン層１０５、１０６、１０７の周囲にトンネル絶縁膜１０９、１１０、１１１を形成し、トンネル絶縁膜１０９、１１０、１１１の周囲に第１のポリシリコン膜１１２を成膜する。次に、第１のポリシリコン膜１１２をエッチングし、フィン状シリコン層１０５、１０６、１０７の側壁に残存させ、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８と柱状シリコン層１２１、１２２、１２３を形成するための第２のレジスト１１９、１２０を、フィン状シリコン層１０５、１０６、１０７が延びるＸ軸方向に対して垂直なＹ軸方向に延びるように形成する。次に、フィン状シリコン層１０５、１０６、１０７と第１のポリシリコン膜１１３、１１４、１１５、１１６、１１７、１１８とをエッチングすることにより、柱状シリコン層１２１、１２２、１２３と浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８とを形成する。 As described above, the second step in the manufacturing process of the semiconductor device of this embodiment is shown. That is, in this second step, as shown in FIGS. 3 to 12, tunnel insulating films 109, 110, 111 are formed around the fin-like silicon layers 105, 106, 107, and the tunnel insulating films 109, 110, A first polysilicon film 112 is formed around 111. Next, the first polysilicon film 112 is etched and left on the sidewalls of the fin-like silicon layers 105, 106, 107, and the floating gates 133, 134, 135, 136, 137, 138 and the columnar silicon layers 121, 122, The second resists 119 and 120 for forming 123 are formed so as to extend in the Y-axis direction perpendicular to the X-axis direction in which the fin-like silicon layers 105, 106 and 107 extend. Next, by etching the fin-like silicon layers 105, 106, 107 and the first polysilicon films 113, 114, 115, 116, 117, 118, the columnar silicon layers 121, 122, 123 and the floating gate 133, 134, 135, 136, 137, 138 are formed.
以上のように、本実施形態によれば、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８の幅が、柱状シリコン層１２１、１２２、１２３の幅と等しい（図１２参照）。このため、互いに直交する線状のマスクのみを使用することにより、フィン状シリコン層１０５、１０６、１０７と、柱状シリコン層１２１、１２２、１２３と、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８を形成することができる。 As described above, according to the present embodiment, the widths of the floating gates 133, 134, 135, 136, 137, and 138 are equal to the widths of the columnar silicon layers 121, 122, and 123 (see FIG. 12). Therefore, by using only linear masks orthogonal to each other, the fin-like silicon layers 105, 106, 107, the columnar silicon layers 121, 122, 123, and the floating gates 133, 134, 135, 136, 137, 138 can be formed.
次に、図１３および図１４を参照して、本実施形態の半導体装置の製造工程における第３工程を示す。この第３工程では、インターポリ絶縁膜１４５を堆積し、インターポリ絶縁膜１４５の周囲に成膜した第２のポリシリコン膜１４６をエッチングすることで、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８及び柱状シリコン層１２１、１２２、１２３の側壁に残存させ、制御ゲート線１４７、１４８を形成する。 Next, with reference to FIGS . 13 and 14 , a third step in the manufacturing process of the semiconductor device of this embodiment will be described. In this third step, an interpoly insulating film 145 is deposited, and the second polysilicon film 146 formed around the interpoly insulating film 145 is etched, so that the floating gates 133, 134, 135, 136, and 137 are formed. 138 and the pillar-shaped silicon layers 121, 122, 123 are left on the side walls to form control gate lines 147, 148.
詳しくは、まず、図１３に示すように、トンネル絶縁膜１２７、１２８、１２９、１３０、１３１、１３２を覆うように、インターポリ絶縁膜１４５を堆積し、インターポリ絶縁膜１４５の周囲に第２のポリシリコン膜１４６を成膜する。 Specifically, as shown in FIG. 13, first, an interpoly insulating film 145 is deposited so as to cover the tunnel insulating films 127, 128, 129, 130, 131, and 132, and the second is formed around the interpoly insulating film 145. A polysilicon film 146 is formed.
続いて、図１４に示すように、第２のポリシリコン膜１４６をエッチングし、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４及び柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の側壁に残存させ、制御ゲート線１４７、１４８を形成する。 Subsequently, as shown in FIG. 14, the second polysilicon film 146 is etched, and the floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, 144 and the columnar silicon layer Control gate lines 147 and 148 are formed on the sidewalls 121, 122, 123, 124, 125 and 126, respectively.
以上により、インターポリ絶縁膜１４５を堆積し、インターポリ絶縁膜１４５の周囲に第２のポリシリコン膜１４６を成膜する。次に、第２のポリシリコン膜１４６をエッチングすることで、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４及び柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の側壁に残存させる。この結果、制御ゲート線１４７、１４８が形成される。 As described above, the interpoly insulating film 145 is deposited, and the second polysilicon film 146 is formed around the interpoly insulating film 145. Next, by etching the second polysilicon film 146, the floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, 144 and the columnar silicon layers 121, 122, 123 , 124, 125, 126 are left on the side walls. As a result, control gate lines 147 and 148 are formed.
上述したとおり、２つの直交する線状のマスクを使用することにより、フィン状シリコン層１０５、１０６、１０７と、柱状シリコン層１２１、１２２、１２３と、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８と、制御ゲート線１４７、１４８とを形成することができる。柱状シリコン層１２１、１２２、１２３を間に挟んで互いに対称な２つ方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に沿って、それぞれ浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８が配置され、柱状シリコン層１２１、１２２、１２３を間に挟んで、上記２つの方向以外の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って制御ゲート線１４７、１４８が配置されるため、制御ゲート線１４７、１４８が自己整合（セルフアラインメント）で形成される。 As described above, by using two orthogonal linear masks, the fin-like silicon layers 105, 106, 107, the columnar silicon layers 121, 122, 123, and the floating gates 133, 134, 135, 136, 137 are used. 138 and control gate lines 147 and 148 can be formed. The floating gates 133 are arranged along two directions symmetrical to each other with the columnar silicon layers 121, 122, 123 interposed therebetween (two straight lines arranged around the columnar semiconductor layer 201 and parallel to the Z axis). , 134, 135, 136, 137, and 138 are arranged, and are arranged in two directions other than the above two directions (centering on the columnar semiconductor layer 201) with the columnar silicon layers 121, 122, and 123 interposed therebetween. In addition, since the control gate lines 147 and 148 are disposed along two parallel lines along the Y axis, the control gate lines 147 and 148 are formed by self-alignment.
即ち、本実施形態では、制御ゲート線１４７、１４８が延びるＹ軸方向において、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の間に、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４が配置される。このため、制御ゲート線１４７、１４８を形成するための第２のポリシリコン膜１４６（導電膜）を堆積すると、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４の間は第２のポリシリコン膜１４６で埋められる一方で、Ｙ軸方向に対して垂直なＸ軸方向に沿って延びる柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の間は、第２のポリシリコン膜１４６で埋められない（図１３、図１４参照）。このため、第２のポリシリコン膜１４６をエッチングして柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の側壁にサイドウォール状に残存させると、Ｙ軸方向に沿って制御ゲート線１４７、１４８が連続するようになる一方で、Ｙ軸方向に対して垂直なＸ軸方向では、制御ゲート線１４７、１４８が互いに分離されるようになる（図１３、図１４参照）。
したがって、本実施形態の半導体装置の製造方法によれば、製造工程数を削減しながら、半導体装置の高集積化が実現できる。That is, in the present embodiment, floating gates 133, 134, 135, 136, 137, between the columnar silicon layers 121, 122, 123, 124, 125, 126 in the Y-axis direction in which the control gate lines 147, 148 extend. 138, 139, 140, 141, 142, 143, 144 are arranged. Therefore, when the second polysilicon film 146 (conductive film) for forming the control gate lines 147 and 148 is deposited, the floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142 are formed. , 143, 144 are filled with the second polysilicon film 146, while the columnar silicon layers 121, 122, 123, 124, 125, 126 extending along the X-axis direction perpendicular to the Y-axis direction. The gap is not filled with the second polysilicon film 146 (see FIGS. 13 and 14). For this reason, if the second polysilicon film 146 is etched and left on the side walls of the columnar silicon layers 121, 122, 123, 124, 125, 126, the control gate lines 147, While the 148 becomes continuous, the control gate lines 147 and 148 are separated from each other in the X-axis direction perpendicular to the Y-axis direction (see FIGS. 13 and 14).
Therefore, according to the semiconductor device manufacturing method of the present embodiment, high integration of the semiconductor device can be realized while reducing the number of manufacturing steps.
次に、第３のレジスト１４９を成膜し、第３のレジスト１４９をエッチバックし、制御ゲート線１４７、１４８の上部を露出し、露出した制御ゲート線１４７、１４８の上部をエッチングにより除去する、本実施形態の半導体装置の製造工程における第４工程を示す。 Next, a third resist 149 is formed, the third resist 149 is etched back, the upper portions of the control gate lines 147 and 148 are exposed, and the exposed upper portions of the control gate lines 147 and 148 are removed by etching. The 4th process in the manufacturing process of the semiconductor device of this embodiment is shown.
詳しくは、まず、図１５に示すように、第３のレジスト１４９を成膜し、第３のレジスト１４９をエッチバックし、制御ゲート線１４７、１４８の上部を露出させる。 Specifically, as shown in FIG. 15, first, a third resist 149 is formed, the third resist 149 is etched back, and the upper portions of the control gate lines 147 and 148 are exposed.
続いて、図１６に示すように、露出した制御ゲート線１４７、１４８の上部をエッチングにより除去する。ここでは、等方性エッチングを用いることが好ましい。 Subsequently, as shown in FIG. 16, the exposed upper portions of the control gate lines 147 and 148 are removed by etching. Here, it is preferable to use isotropic etching.
続いて、図１７に示すように、第３のレジスト１４９を除去する。 Subsequently, as shown in FIG. 17, the third resist 149 is removed.
以上により、第３のレジスト１４９を成膜し、第３のレジスト１４９をエッチバックし、制御ゲート線１４７、１４８の上部を露出し、露出した制御ゲート線１４７、１４８の上部をエッチングにより除去する本実施形態の半導体装置の製造工程における第４工程が示された。 Thus, the third resist 149 is formed, the third resist 149 is etched back, the upper portions of the control gate lines 147 and 148 are exposed, and the exposed upper portions of the control gate lines 147 and 148 are removed by etching. The fourth step in the manufacturing process of the semiconductor device of this embodiment is shown.
上記実施形態では、制御ゲート線１４７、１４８上部の除去のためにレジストを用いたが、酸化膜や他の材質を用いてもよい。 In the above embodiment, the resist is used to remove the upper portions of the control gate lines 147 and 148, but an oxide film or other materials may be used.
続いて、図１８に示すように、柱状シリコン層１２１、１２２、１２３に、砒素やリンといった不純物を注入し、熱処理を行うことにより、第１の拡散層１５６、１５７、１５８、第２の拡散層１５０、１５１、１５２、１５３、１５４、１５５を形成する。 Subsequently, as shown in FIG. 18, the first diffusion layers 156, 157, 158, and the second diffusion are performed by injecting impurities such as arsenic and phosphorus into the columnar silicon layers 121, 122, and 123 and performing heat treatment. Layers 150, 151, 152, 153, 154, 155 are formed.
続いて、図１９に示すように、全体を覆うように層間絶縁膜１５９を形成する。 Subsequently, as shown in FIG. 19, an interlayer insulating film 159 is formed so as to cover the whole.
続いて、図２０に示すように、コンタクト孔を形成するための第４のレジスト１６０を形成する。 Subsequently, as shown in FIG. 20, a fourth resist 160 for forming contact holes is formed.
続いて、図２１に示すように、層間絶縁膜１５９をエッチングし、コンタクト孔１６１、１６２、１６３、１６４、１６５、１６６を形成する。 Subsequently, as shown in FIG. 21, the interlayer insulating film 159 is etched to form contact holes 161, 162, 163, 164, 165, 166.
続いて、図２２に示すように、第４のレジスト１６０を剥離する。 Subsequently, as shown in FIG. 22, the fourth resist 160 is peeled off.
続いて、図２３に示すように、コンタクトを形成する箇所に金属材料を堆積し、コンタクト１６７、１６８、１６９、１７０、１７１、１７２を形成する。 Subsequently, as shown in FIG. 23, a metal material is deposited at a location where a contact is to be formed, and contacts 167, 168, 169, 170, 171 and 172 are formed.
続いて、図２４に示すように、全体を覆うように金属１７３を堆積する。 Subsequently, as shown in FIG. 24, a metal 173 is deposited so as to cover the whole.
続いて、図２５に示すように、ビット線を形成するための第５のレジスト１７４、１７５、１７６を形成する。 Subsequently, as shown in FIG. 25, fifth resists 174, 175, and 176 for forming bit lines are formed.
続いて、図２６に示すように、金属１７３をエッチングし、ビット線１７７、１７８、１７９を形成する。 Subsequently, as shown in FIG. 26, the metal 173 is etched to form bit lines 177, 178, and 179.
続いて、図２７に示すように、第５のレジスト１７４、１７５、１７６を剥離する。 Subsequently, as shown in FIG. 27, the fifth resists 174, 175, and 176 are peeled off.
以上により、本実施形態の半導体装置を形成する製造工程の全体が示された。 As described above, the entire manufacturing process for forming the semiconductor device of this embodiment is shown.
上記実施形態によれば、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６（柱状半導体層２０１）を用いる半導体装置であって、制御ゲート線１４７、１４８間の容量が低減され、高集積な構造を有する半導体装置を提供することができる。 According to the embodiment, the semiconductor device uses the columnar silicon layers 121, 122, 123, 124, 125, and 126 (columnar semiconductor layer 201), the capacitance between the control gate lines 147 and 148 is reduced, and high integration is achieved. A semiconductor device having a simple structure can be provided.
上記実施形態の半導体装置によれば、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６（柱状半導体層２０１）を間に挟んで互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｚ軸に沿う互いに平行な２つの直線）に、それぞれ浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４（浮遊ゲート２０６、２０７）が配置されている。また、上記２つの方向以外の互いに対称な２つの方向（柱状半導体層２０１を中心として配置された、Ｙ軸に沿う互いに平行な２つの直線）に沿って、制御ゲート線１４７、１４８（制御ゲート線２０９）が配置される。このため、制御ゲート線１４７、１４８が延びるＹ軸方向に直交する断面（ＸＺ平面）は、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６（柱状半導体層２０１）と制御ゲート線１４７、１４８（制御ゲート線２０９）とで構成される。これにより、制御ゲート線１４７、１４８（制御ゲート線２０９）の間隔が広がり、制御ゲート線１４７、１４８（制御ゲート線２０９）間の容量が低減される。また、高集積なメモリセルアレイが実現される。 According to the semiconductor device of the above-described embodiment, the columnar silicon layers 121, 122, 123, 124, 125, and 126 (columnar semiconductor layer 201) are disposed in two directions symmetrical to each other (centered on the columnar semiconductor layer 201). Floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, 144 (floating gates 206, 207) respectively. Has been placed. In addition, control gate lines 147 and 148 (control gates) along two directions that are symmetrical to each other other than the above two directions (two straight lines arranged around the columnar semiconductor layer 201 and parallel to the Y axis). Line 209) is arranged. Therefore, the cross section (XZ plane) orthogonal to the Y-axis direction in which the control gate lines 147 and 148 extend has the columnar silicon layers 121, 122, 123, 124, 125, 126 (columnar semiconductor layer 201) and the control gate lines 147, 148 (control gate line 209). Thereby, the interval between the control gate lines 147 and 148 (control gate line 209) is widened, and the capacitance between the control gate lines 147 and 148 (control gate line 209) is reduced. In addition, a highly integrated memory cell array is realized.
上記実施形態の半導体装置によれば、制御ゲート線１４７、１４８（制御ゲート線２０９）が延びる方向に対して直交する方向における浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４（浮遊ゲート２０６、２０７）の幅は、それと同じ方向における柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６（柱状半導体層２０１）の幅と等しいため、柱状シリコン層と浮遊ゲートとを同一の工程で形成することができる。 According to the semiconductor device of the above embodiment, the floating gates 133, 134, 135, 136, 137, 138, 139, 140 in the direction orthogonal to the direction in which the control gate lines 147, 148 (control gate line 209) extend. 141, 142, 143, and 144 (floating gates 206 and 207) are equal in width to the columnar silicon layers 121, 122, 123, 124, 125, and 126 (columnar semiconductor layer 201) in the same direction. The layer and the floating gate can be formed in the same process.
上記実施形態の半導体装置では、制御ゲート線１４７、１４８（制御ゲート線２０９）が延びる方向に対して直交する方向における浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４（浮遊ゲート２０６、２０７）の幅は、それと同じ方向における柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６（柱状半導体層２０１）の幅と等しく、かつ、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４（浮遊ゲート２０６、２０７）は、その３つの側壁が制御ゲート線１４７、１４８（制御ゲート線２０９）によって囲まれるようになる。このため、上記実施形態によれば、浮遊ゲートと制御ゲート線との間に大きな容量を確保することができる。 In the semiconductor device of the above embodiment, the floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, in the direction orthogonal to the direction in which the control gate lines 147, 148 (control gate line 209) extend. The widths of 142, 143, and 144 (floating gates 206 and 207) are equal to the widths of the columnar silicon layers 121, 122, 123, 124, 125, and 126 (columnar semiconductor layer 201) in the same direction, and the floating gate 133 is formed. , 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, and 144 (floating gates 206 and 207) are surrounded by control gate lines 147 and 148 (control gate line 209). It comes to be. For this reason, according to the above embodiment, a large capacitance can be ensured between the floating gate and the control gate line.
上記実施形態の半導体装置は、第１の拡散層１５６、１５７、１５８が上部に形成されたフィン状シリコン層１０５、１０６、１０７を備え、制御ゲート線１４７、１４８が延びる方向における柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の幅は、フィン状シリコン層１０５、１０６、１０７の幅と等しく、フィン状シリコン層１０５、１０６、１０７が延びる方向は、制御ゲート線１４７、１４８が延びる方向に対して垂直である。このため、上記実施形態によれば、２つの直交する線状のマスクで、フィン状シリコン層１０５、１０６、１０７と、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６と、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４と、制御ゲート線１４７、１４８とを形成することができる。柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６を間に挟んで互いに対称な２つの方向に沿ってそれぞれ浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４が配置されるため、制御ゲート線１４７、１４８を自己整合で形成することができる。これにより、製造工程数を削減しながら、半導体装置の高集積化が実現されるようになる。 The semiconductor device according to the embodiment includes the fin-like silicon layers 105, 106, and 107 on which the first diffusion layers 156, 157, and 158 are formed, and the columnar silicon layer 121 in the direction in which the control gate lines 147 and 148 extend. , 122, 123, 124, 125, 126 are equal in width to the fin-shaped silicon layers 105, 106, 107, and in the direction in which the fin-shaped silicon layers 105, 106, 107 extend, the control gate lines 147, 148 extend. Perpendicular to the direction. Therefore, according to the above embodiment, the fin-like silicon layers 105, 106, 107, the columnar silicon layers 121, 122, 123, 124, 125, 126, and the floating gate 133 are used with two orthogonal linear masks. , 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, 144 and control gate lines 147, 148 can be formed. The floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142 are located along two directions symmetrical to each other with the columnar silicon layers 121, 122, 123, 124, 125, 126 interposed therebetween. , 143, 144 are arranged, the control gate lines 147, 148 can be formed in a self-alignment manner. As a result, high integration of the semiconductor device can be realized while reducing the number of manufacturing steps.
上記実施形態の半導体装置の製造方法は、シリコン基板１０１上にフィン状シリコン層１０５、１０６、１０７を形成し、フィン状シリコン層１０５、１０６、１０７の周囲に第１の絶縁膜１０８を形成する第１工程と、この第１工程の後、フィン状シリコン層１０５、１０６、１０７の周囲にトンネル絶縁膜１２７を形成し、トンネル絶縁膜１２７の周囲に第１のポリシリコン膜１１２を成膜し、第１のポリシリコン膜１１２をエッチングし、フィン状シリコン層１０５、１０６、１０７の側壁に残存させ、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４と柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６を形成するための第２のレジスト１１９、１２０を、フィン状シリコン層１０５、１０６、１０７が延びる方向に対して直交する方向に形成し、フィン状シリコン層１０５、１０６、１０７と第１のポリシリコン膜１１２とをエッチングすることにより、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６とこの柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６を間に挟んで互いに対称な２つの方向に沿ってそれぞれ配置される浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４を形成する第２工程とを備える。このため、上記実施形態によれば、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４の幅が、柱状シリコン層１２１、１２２、１２３、１２４、１２５、１２６の幅と等しいことにより、２つの互いに直交する線状のマスクで、フィン状シリコン層（フィン状半導体層）と、柱状シリコン層（柱状半導体層）と、浮遊ゲートとを形成することができる。 In the semiconductor device manufacturing method of the above embodiment, the fin-like silicon layers 105, 106, and 107 are formed on the silicon substrate 101, and the first insulating film 108 is formed around the fin-like silicon layers 105, 106, and 107. After the first step and this first step, a tunnel insulating film 127 is formed around the fin-like silicon layers 105, 106, and 107, and a first polysilicon film 112 is formed around the tunnel insulating film 127. The first polysilicon film 112 is etched and left on the sidewalls of the fin-like silicon layers 105, 106, and 107, and the floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143 144 and second resists 119, 12 for forming the columnar silicon layers 121, 122, 123, 124, 125, 126 Is formed in a direction orthogonal to the direction in which the fin-like silicon layers 105, 106, 107 extend, and the fin-like silicon layers 105, 106, 107 and the first polysilicon film 112 are etched to form columnar silicon. Layers 121, 122, 123, 124, 125, 126 and floating gates 133 disposed along two directions symmetrical to each other with the columnar silicon layers 121, 122, 123, 124, 125, 126 interposed therebetween, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, 144. Therefore, according to the embodiment, the widths of the floating gates 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143, 144 are the columnar silicon layers 121, 122, 123, 124, By making the widths 125 and 126 equal to each other, a fin-shaped silicon layer (fin-shaped semiconductor layer), a columnar silicon layer (column-shaped semiconductor layer), and a floating gate are formed using two linear masks orthogonal to each other. Can do.
上記実施形態の半導体装置の製造方法は、第２工程の後、インターポリ絶縁膜１４５を堆積し、インターポリ絶縁膜１４５の周囲に第２のポリシリコン膜１４６を成膜し、第２のポリシリコン膜１４６をエッチングし、浮遊ゲート１３３、１３４、１３５、１３６、１３７、１３８及び柱状シリコン層１２１、１２２、１２３の側壁に残存させ、制御ゲート線１４７、１４８を形成する第３工程をさらに備える。このため、上記実施形態によれば、２つの直交する線状のマスクで、フィン状シリコン層と、柱状シリコン層と、浮遊ゲートと、制御ゲート線とを形成することができる。柱状シリコン層を間に挟んで互いに対称な２つの方向に沿ってそれぞれ浮遊ゲートが配置されるため、制御ゲート線が自己整合で形成されるようになる。これにより、製造工程数を削減しながら、半導体装置の高集積化が実現されるようになる。 In the semiconductor device manufacturing method of the above embodiment, after the second step, an interpoly insulating film 145 is deposited, a second polysilicon film 146 is formed around the interpoly insulating film 145, and a second poly film is formed. A third step of etching the silicon film 146 to remain on the sidewalls of the floating gates 133, 134, 135, 136, 137, and 138 and the columnar silicon layers 121, 122, and 123 to form control gate lines 147 and 148 is further provided. . Therefore, according to the above embodiment, the fin-like silicon layer, the columnar silicon layer, the floating gate, and the control gate line can be formed with two orthogonal linear masks. Since the floating gates are arranged along two directions symmetrical to each other with the columnar silicon layer interposed therebetween, the control gate lines are formed in a self-alignment manner. As a result, high integration of the semiconductor device can be realized while reducing the number of manufacturing steps.
なお、上記実施形態は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上記実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。 It should be noted that the above embodiment can be variously modified and modified without departing from the broad spirit and scope of the present invention. Moreover, the said embodiment is for demonstrating one Example of this invention, and does not limit the scope of the present invention.
上記実施形態において、ｐ型（ｐ＋型を含む）とｎ型（ｎ＋型を含む）をそれぞれ逆の導電型にした変形例も本発明の技術的範囲に含まれることは、いうまでもない。 In the above embodiment, it goes without saying that modifications in which the p-type (including the p + type) and the n-type (including the n + type) have opposite conductivity types are also included in the technical scope of the present invention.
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１のレジスト
１０５．フィン状シリコン層
１０６．フィン状シリコン層
１０７．フィン状シリコン層
１０８．第１の絶縁膜
１０９．トンネル絶縁膜
１１０．トンネル絶縁膜
１１１．トンネル絶縁膜
１１２．第１のポリシリコン膜
１１３．第１のポリシリコン膜
１１４．第１のポリシリコン膜
１１５．第１のポリシリコン膜
１１６．第１のポリシリコン膜
１１７．第１のポリシリコン膜
１１８．第１のポリシリコン膜
１１９．第２のレジスト
１２０．第２のレジスト
１２１．柱状シリコン層
１２２．柱状シリコン層
１２３．柱状シリコン層
１２４．柱状シリコン層
１２５．柱状シリコン層
１２６．柱状シリコン層
１２７．トンネル絶縁膜
１２８．トンネル絶縁膜
１２９．トンネル絶縁膜
１３０．トンネル絶縁膜
１３１．トンネル絶縁膜
１３２．トンネル絶縁膜
１３３．浮遊ゲート
１３４．浮遊ゲート
１３５．浮遊ゲート
１３６．浮遊ゲート
１３７．浮遊ゲート
１３８．浮遊ゲート
１３９．浮遊ゲート
１４０．浮遊ゲート
１４１．浮遊ゲート
１４２．浮遊ゲート
１４３．浮遊ゲート
１４４．浮遊ゲート
１４５．インターポリ絶縁膜
１４６．第２のポリシリコン膜
１４７．制御ゲート線
１４８．制御ゲート線
１４９．第３のレジスト
１５０．第２の拡散層
１５１．第２の拡散層
１５２．第２の拡散層
１５３．第２の拡散層
１５４．第２の拡散層
１５５．第２の拡散層
１５６．第１の拡散層
１５７．第１の拡散層
１５８．第１の拡散層
１５９．層間絶縁膜
１６０．第４のレジスト
１６１．コンタクト孔
１６２．コンタクト孔
１６３．コンタクト孔
１６４．コンタクト孔
１６５．コンタクト孔
１６６．コンタクト孔
１６７．コンタクト
１６８．コンタクト
１６９．コンタクト
１７０．コンタクト
１７１．コンタクト
１７２．コンタクト
１７３．金属
１７４．第５のレジスト
１７５．第５のレジスト
１７６．第５のレジスト
１７７．ビット線
１７８．ビット線
１７９．ビット線
２０１．柱状半導体層
２０２．第２の拡散層
２０３．第１の拡散層
２０４．トンネル絶縁膜
２０５．トンネル絶縁膜
２０６．浮遊ゲート
２０７．浮遊ゲート
２０８．インターポリ絶縁膜
２０９．制御ゲート線
２１０．チャネル領域101. Silicon substrate 102. First resist 103. First resist 104. First resist 105. Fin-like silicon layer 106. Fin-like silicon layer 107. Fin-like silicon layer 108. First insulating film 109. Tunnel insulating film 110. Tunnel insulating film 111. Tunnel insulating film 112. First polysilicon film 113. First polysilicon film 114. First polysilicon film 115. First polysilicon film 116. First polysilicon film 117. First polysilicon film 118. First polysilicon film 119. Second resist 120. Second resist 121. Columnar silicon layer 122. Columnar silicon layer 123. Columnar silicon layer 124. Columnar silicon layer 125. Columnar silicon layer 126. Columnar silicon layer 127. Tunnel insulating film 128. Tunnel insulating film 129. Tunnel insulating film 130. Tunnel insulating film 131. Tunnel insulating film 132. Tunnel insulating film 133. Floating gate 134. Floating gate 135. Floating gate 136. Floating gate 137. Floating gate 138. Floating gate 139. Floating gate 140. Floating gate 141. Floating gate 142. Floating gate 143. Floating gate 144. Floating gate 145. Interpoly insulating film 146. Second polysilicon film 147. Control gate line 148. Control gate line 149. Third resist 150. Second diffusion layer 151. Second diffusion layer 152. Second diffusion layer 153. Second diffusion layer 154. Second diffusion layer 155. Second diffusion layer 156. First diffusion layer 157. First diffusion layer 158. First diffusion layer 159. Interlayer insulating film 160. Fourth resist 161. Contact hole 162. Contact hole 163. Contact hole 164. Contact hole 165. Contact hole 166. Contact hole 167. Contact 168. Contact 169. Contact 170. Contact 171. Contact 172. Contact 173. Metal 174. Fifth resist 175. Fifth resist 176. Fifth resist 177. Bit line 178. Bit line 179. Bit line 201. Columnar semiconductor layer 202. Second diffusion layer 203. First diffusion layer 204. Tunnel insulating film 205. Tunnel insulating film 206. Floating gate 207. Floating gate 208. Interpoly insulating film 209. Control gate line 210. Channel region
Claims (6)
前記柱状半導体層を間に挟んで、互いに対称な２つの方向に沿ってそれぞれ延びる浮遊ゲートと、
前記柱状半導体層を間に挟んで、前記２つの方向以外の互いに対称な２つの方向に沿って延びる制御ゲート線と、
前記柱状半導体層と前記浮遊ゲートとの間に形成されたトンネル絶縁膜と、を備え、
前記制御ゲート線は、当該制御ゲート線が延びる方向においては、前記浮遊ゲートの外側にインターポリ絶縁膜を介して形成される一方で、前記制御ゲート線が延びる方向と、前記柱状半導体層が延びる方向と、の双方に直交する方向においては、前記柱状半導体層の外側に前記浮遊ゲートを介することなくインターポリ絶縁膜を介して形成されている、
ことを特徴とする半導体装置。 A rectangular columnar semiconductor layer in which a first diffusion layer, a channel region, and a second diffusion layer are formed in this order on a substrate;
Floating gates extending along two mutually symmetrical directions with the columnar semiconductor layer in between,
A control gate line extending along two mutually symmetrical directions other than the two directions with the columnar semiconductor layer interposed therebetween;
A tunnel insulating film formed between the columnar semiconductor layer and the floating gate,
The control gate line, in the direction in which the control gate lines extend, while being formed through the interpoly insulating film on the outside of the floating gate, a direction in which the control gate lines extend, the pillar-shaped semiconductor layer extends In the direction orthogonal to both the direction and the outside , the columnar semiconductor layer is formed via the interpoly insulating film without the floating gate ,
A semiconductor device.
前記第１工程の後、前記第１の絶縁膜をエッチバックして露出した前記フィン状シリコン層の周囲にトンネル絶縁膜を形成し、前記トンネル絶縁膜の周囲に第１のポリシリコン膜を成膜し、前記第１のポリシリコン膜をエッチングし、前記フィン状シリコン層の側壁に残存させ、前記フィン状シリコン層が延びる方向に対して垂直な方向に第１のレジストを形成するとともに、前記フィン状シリコン層と前記第１のポリシリコン膜とをエッチングすることにより、柱状シリコン層と、当該柱状シリコン層を間に挟んで互いに対称な２つの方向にそれぞれ配置される浮遊ゲートと、を形成する第２工程と、
前記第２工程の後、インターポリ絶縁膜を堆積し、前記インターポリ絶縁膜の周囲に第２のポリシリコン膜を成膜し、前記第２のポリシリコン膜をエッチングすることで、前記浮遊ゲート及び前記柱状シリコン層の側壁に残存させ、制御ゲート線を形成する第３工程と、を備え、
前記浮遊ゲートの幅を、前記柱状シリコン層の幅と等しくする、ことを特徴とする半導体装置の製造方法。 Forming a fin-like silicon layer on a silicon substrate, and forming a first insulating film around the fin-like silicon layer;
After the first step, a tunnel insulating film is formed around the fin-like silicon layer exposed by etching back the first insulating film, and a first polysilicon film is formed around the tunnel insulating film. Forming a first resist in a direction perpendicular to a direction in which the fin-shaped silicon layer extends, and etching the first polysilicon film to remain on the sidewalls of the fin-shaped silicon layer; Etching the fin-like silicon layer and the first polysilicon film forms a pillar-shaped silicon layer and floating gates arranged in two directions symmetrical to each other with the pillar-shaped silicon layer interposed therebetween A second step of
After the second step, an interpoly insulating film is deposited, a second polysilicon film is formed around the interpoly insulating film, and the second polysilicon film is etched, whereby the floating gate is formed. And a third step of forming a control gate line by remaining on the side wall of the columnar silicon layer,
A method of manufacturing a semiconductor device, wherein a width of the floating gate is made equal to a width of the columnar silicon layer.
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