JP5601821B2 - Thin film transistor and manufacturing method thereof - Google Patents
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Description
本発明は、液晶表示装置および有機エレクトロルミネッセンス(Electro-Luminescence;略称:EL)表示装置などの電気光学表示装置、ならびに半導体部品などの半導体デバイスに用いられる薄膜トランジスタおよびその製造方法に関する。 The present invention relates to a liquid crystal display device, an electro-optical display device such as an organic electroluminescence (abbreviation: EL) display device, a thin film transistor used for a semiconductor device such as a semiconductor component, and a manufacturing method thereof.
液晶表示装置の画素スイッチング素子には、薄膜半導体層を用いた薄膜トランジスタ(Thin Film Transistor;略称:TFT)が用いられている。TFTは、有機EL表示装置などの他の電気光学表示装置にも用いられている。TFTは、たとえば以下に述べる手順で製造される。 As a pixel switching element of a liquid crystal display device, a thin film transistor (abbreviation: TFT) using a thin film semiconductor layer is used. TFTs are also used in other electro-optical display devices such as organic EL display devices. The TFT is manufactured, for example, according to the procedure described below.
まず、ゲート電極材料をスパッタによって基板に成膜し、写真製版およびエッチングによってパターニングして、ゲート電極を形成する。その後、プラズマ化学気相成長(Chemical Vapor Deposition;略称:CVD)法によって、ゲート絶縁膜となる窒化シリコン(SiN)膜、i型半導体となる非晶質シリコン膜、およびN型半導体となるN型非晶質シリコン膜を成膜する。次に、ソース電極およびドレイン電極となる電極材料をスパッタによって成膜し、写真製版およびエッチングによってパターニングして、ソース電極およびドレイン電極を形成する。その後、ソース電極とドレイン電極との間の領域にあるN型非晶質シリコン膜をドライエッチングによって除去する。次に、写真製版によって所望のレジストパターンを形成し、不要部分をエッチングによって除去する。その後、プラズマCVD法によって、保護膜となるSiN膜を形成する。以上の手順によって、i型半導体となるチャネル部のシリコン薄膜(以下「チャネル部シリコン薄膜」という場合がある)として非晶質シリコン膜を用いた逆スタガ型TFTが形成される。 First, a gate electrode material is formed on a substrate by sputtering, and patterned by photolithography and etching to form a gate electrode. Thereafter, a silicon nitride (SiN) film that becomes a gate insulating film, an amorphous silicon film that becomes an i-type semiconductor, and an N-type that becomes an N-type semiconductor by a plasma chemical vapor deposition (abbreviation: CVD) method. An amorphous silicon film is formed. Next, an electrode material to be a source electrode and a drain electrode is formed by sputtering and patterned by photolithography and etching to form a source electrode and a drain electrode. Thereafter, the N-type amorphous silicon film in the region between the source electrode and the drain electrode is removed by dry etching. Next, a desired resist pattern is formed by photolithography and unnecessary portions are removed by etching. Thereafter, a SiN film serving as a protective film is formed by plasma CVD. Through the above procedure, an inverted stagger type TFT using an amorphous silicon film as a silicon thin film in a channel part (hereinafter sometimes referred to as “channel part silicon thin film”) to be an i-type semiconductor is formed.
TFTは、画素スイッチング素子だけでなく、ソースドライバおよびゲートドライバなどの駆動回路にも用いられている。液晶表示装置および有機EL表示装置などの表示装置の狭額縁化および低コスト化を実現するために、TFTを用いた駆動回路を画素部と同一のガラス基板上に形成した表示装置が開発されている。 TFTs are used not only for pixel switching elements but also for driving circuits such as source drivers and gate drivers. In order to realize a narrow frame and cost reduction of a display device such as a liquid crystal display device and an organic EL display device, a display device in which a driving circuit using TFTs is formed on the same glass substrate as a pixel portion has been developed. Yes.
駆動回路内のTFTは、画素スイッチング素子として用いられるTFTに比べて、大きな駆動電圧が長時間印加され続けるので、電気的特性の劣化が大きくなる。そこで、駆動回路内のTFTにおいて、チャネル部シリコン薄膜として、プラズマCVD法によって微結晶シリコン膜を形成することで、より安定性の優れたTFTを製造する方法が提案されている。 Since a large driving voltage is continuously applied to the TFT in the driving circuit for a long time as compared with the TFT used as the pixel switching element, the electrical characteristics are greatly deteriorated. Therefore, a method of manufacturing a TFT having higher stability by forming a microcrystalline silicon film by a plasma CVD method as a channel part silicon thin film in the TFT in the drive circuit has been proposed.
チャネル部シリコン薄膜として微結晶シリコン膜を用いたTFT(以下「微結晶シリコンTFT」という場合がある)には、チャネル部シリコン薄膜として非晶質シリコン膜を用いたTFT(以下「非晶質シリコンTFT」という場合がある)と比較して、TFTのゲートに電圧を印加し続けることによって発生する、しきい値電圧(Vth)の経時変化が小さいという利点がある。 A TFT using a microcrystalline silicon film as a channel portion silicon thin film (hereinafter sometimes referred to as “microcrystalline silicon TFT”) has a TFT using an amorphous silicon film as a channel portion silicon thin film (hereinafter referred to as “amorphous silicon”). There is an advantage that the change over time in the threshold voltage (Vth) generated by continuing to apply a voltage to the gate of the TFT is small compared to the case of “TFT” in some cases.
その反面、微結晶シリコンTFTには、以下のような問題がある。微結晶シリコンのバンドギャップは、非晶質シリコンのバンドギャップに比べて狭いので、微結晶シリコンTFTでは、ゲートに逆バイアス電圧を印加したときに、微結晶シリコン膜とその上のN型非晶質シリコン膜との界面におけるバンド間トンネリングによるホール注入が起こりやすい。したがって、リーク電流が増大してしまうという問題がある。 On the other hand, the microcrystalline silicon TFT has the following problems. Since the band gap of microcrystalline silicon is narrower than the band gap of amorphous silicon, in the microcrystalline silicon TFT, when a reverse bias voltage is applied to the gate, the microcrystalline silicon film and the N-type amorphous film thereon are applied. Hole injection by band-to-band tunneling at the interface with the porous silicon film tends to occur. Therefore, there is a problem that the leakage current increases.
リーク電流を抑制するための技術が、特許文献1および2に開示されている。特許文献1および2に開示される薄膜トランジスタでは、微結晶シリコン膜とN型非晶質シリコン膜との間に、非晶質シリコン膜を狭持することによって、N型非晶質シリコン膜との界面のバンドギャップの不整合を小さくし、リーク電流を抑制している。特許文献1および2に開示される薄膜トランジスタでは、微結晶シリコン膜に接するゲート絶縁膜として、窒化シリコン膜または酸化シリコン膜が用いられている。
微結晶シリコンTFTにおいて、微結晶シリコン膜に接するゲート絶縁膜として窒化シリコン膜を用いた場合、大きなドレイン電圧およびゲート電圧が同時に印加され続けるときに起こる、いわゆるホットキャリア(Hot Carrier;略称:HC)劣化が大きくなるという問題がある。 In a microcrystalline silicon TFT, when a silicon nitride film is used as a gate insulating film in contact with a microcrystalline silicon film, a so-called hot carrier (abbreviation: HC) that occurs when a large drain voltage and a gate voltage are continuously applied simultaneously. There is a problem that deterioration becomes large.
たとえばゲート駆動回路において、駆動回路内の一部のTFTには、大きなドレイン電圧およびゲート電圧が同時に印加されるので、HC劣化として、TFTの電気的特性の劣化が生じる。HC劣化が大きくなると、回路動作の寿命が短くなるという問題が生じる。また回路動作のマージンを確保するために、TFTのサイズが大きくなり、狭額縁化が実現できなくなるという問題が生じる。 For example, in a gate drive circuit, since a large drain voltage and gate voltage are simultaneously applied to some TFTs in the drive circuit, the electrical characteristics of the TFT deteriorate as HC deterioration. When the HC deterioration increases, there arises a problem that the life of the circuit operation is shortened. In addition, in order to ensure a margin for circuit operation, the size of the TFT becomes large, and there is a problem that a narrow frame cannot be realized.
前述の微結晶シリコンTFTにおけるHC劣化は、大きなドレイン電圧およびゲート電圧が同時に印加されたときに、ゲート絶縁膜である窒化シリコン膜にホットキャリアが注入することによって生じる。したがって、ホットキャリア注入のブロッキング効果が高い酸化シリコン膜をゲート絶縁膜に適用することによって、HC劣化を抑制することが可能である。 The above-described HC degradation in the microcrystalline silicon TFT occurs when hot carriers are injected into the silicon nitride film, which is a gate insulating film, when a large drain voltage and gate voltage are simultaneously applied. Therefore, HC degradation can be suppressed by applying a silicon oxide film having a high blocking effect of hot carrier injection to the gate insulating film.
微結晶シリコンTFTのゲート絶縁膜として酸化シリコン膜を用いる場合、酸化シリコン膜表面には結晶成長するための核が少ないので、酸化シリコン膜上にプラズマCVD法によって微結晶シリコンを成膜しようとすると、微結晶シリコンが島状に成長してしまう。これに伴って、ボイドと呼ばれる空洞が大量に生じるので、TFTのオン特性が極端に低下するという問題が生じる。TFTのオン特性が極端に低下すると、画素スイッチング素子に用いられるTFTの書込み不足に起因する表示不良、および駆動回路内のTFTの書込み不足に起因する動作不良が生じる。 When a silicon oxide film is used as the gate insulating film of a microcrystalline silicon TFT, since there are few nuclei for crystal growth on the surface of the silicon oxide film, an attempt is made to form microcrystalline silicon on the silicon oxide film by plasma CVD. Microcrystalline silicon grows in an island shape. Along with this, a large amount of voids called voids are generated, which causes a problem that the on-characteristics of the TFT are extremely lowered. When the on-characteristics of the TFT are extremely lowered, a display failure due to insufficient writing of the TFT used for the pixel switching element and an operation failure due to insufficient writing of the TFT in the drive circuit occur.
以上に述べた微結晶シリコン膜に接するゲート絶縁膜に窒化シリコン膜を用いたとき、および酸化シリコン膜を用いたときのTFTの電気的特性を表1にまとめて示す。表1に示すように、ゲート絶縁膜として窒化シリコン膜を用いた場合、オン特性は良好であり、またゲート電圧ストレスに対するVthシフト、すなわち、しきい値電圧(Vth)の経時変化は小さいが、HC劣化が大きい。またゲート絶縁膜として酸化シリコン膜を用いた場合、ゲート電圧ストレスに対するVthシフト、およびHC劣化は小さいが、オン特性の極端な低下が生じる。 Table 1 summarizes the electrical characteristics of the TFT when a silicon nitride film is used as the gate insulating film in contact with the microcrystalline silicon film described above and when a silicon oxide film is used. As shown in Table 1, when a silicon nitride film is used as the gate insulating film, the on-characteristics are good, and the Vth shift with respect to the gate voltage stress, that is, the change with time of the threshold voltage (Vth) is small. HC deterioration is large. When a silicon oxide film is used as the gate insulating film, the Vth shift and HC deterioration with respect to the gate voltage stress are small, but the on-state characteristics are extremely lowered.
本発明の目的は、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さい薄膜トランジスタおよびその製造方法を提供することである。 An object of the present invention is to provide a thin film transistor in which a change in threshold voltage with time and hot carrier deterioration are as small as possible, and a decrease in on-state characteristics is as small as possible, and a method for manufacturing the same.
本発明の薄膜トランジスタは、絶縁性基板上に設けられるゲート電極と、前記ゲート電極上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜と接して設けられる微結晶シリコン膜を含む活性層と、前記活性層上に設けられるソース電極およびドレイン電極とを備え、前記ゲート絶縁膜は、前記微結晶シリコン膜と接して設けられる酸化シリコン膜を含み、前記酸化シリコン膜の前記微結晶シリコン膜と接する部分は、組成式SiOx(xは1.2以上2未満の数)で表される組成を有し、前記活性層に含まれる前記微結晶シリコン膜は、成膜中に結晶化して形成されることを特徴とする。 The thin film transistor of the present invention includes a gate electrode provided on an insulating substrate, a gate insulating film provided on the gate electrode, a microcrystalline silicon provided on the gate insulating film and in contact with the gate insulating film An active layer including a film; and a source electrode and a drain electrode provided on the active layer, wherein the gate insulating film includes a silicon oxide film provided in contact with the microcrystalline silicon film, a portion in contact with the microcrystalline silicon film, the microcrystalline silicon film composition formula SiO x (x is the number of less than 2 1.2 or higher) have a composition represented by, included in the active layer, deposited It is formed by crystallizing characterized Rukoto in.
本発明の薄膜トランジスタの製造方法は、絶縁性基板上に、ゲート電極を形成する工程と、前記ゲート電極上に、酸化シリコン膜を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、微結晶シリコン膜を含む活性層を形成する工程と、前記活性層上に、ソース電極およびドレイン電極を形成する工程とを備え、前記ゲート絶縁膜を形成する工程では、前記酸化シリコン膜の少なくとも上部が、組成式SiOx(xは1.2以上2未満の数)で表される組成を有するように、前記酸化シリコン膜を形成し、前記活性層を形成する工程では、前記上部が前記組成式SiO x (xは1.2以上2未満の数)で表される組成を有し、前記上部の表面に結晶成長核である酸素欠損が存在する状態の前記酸化シリコン膜上に、シランガスと水素ガスとを含む混合ガスを用いたプラズマ化学気相成長法によって、微結晶シリコンの成長を伴ってシリコン膜を堆積することによって、前記酸化シリコン膜に接するように前記微結晶シリコン膜を形成することを特徴とする。 The thin film transistor manufacturing method of the present invention includes a step of forming a gate electrode on an insulating substrate, a step of forming a gate insulating film including a silicon oxide film on the gate electrode, and a step of forming on the gate insulating film. forming an active layer comprising a microcrystalline silicon film, on said active layer, and forming a source electrode and a drain electrode, in the step of forming a pre-Symbol gate insulating film, at least of the silicon oxide film In the step of forming the silicon oxide film and forming the active layer so that the upper part has a composition represented by a composition formula SiO x (x is a number greater than or equal to 1.2 and less than 2), A silane gas is formed on the silicon oxide film having a composition represented by a composition formula SiO x (x is a number of 1.2 or more and less than 2) and having oxygen vacancies as crystal growth nuclei on the upper surface. And water The microcrystalline silicon film is formed so as to be in contact with the silicon oxide film by depositing a silicon film with the growth of microcrystalline silicon by plasma chemical vapor deposition using a mixed gas containing an elementary gas. It is characterized by that.
本発明の薄膜トランジスタによれば、ゲート絶縁膜は、酸化シリコン膜で活性層の微結晶シリコン膜と接する。微結晶シリコン膜は、成膜中に結晶化して形成される。酸化シリコン膜の微結晶シリコン膜と接する部分は、組成式SiOx(xは1.2以上2未満の数)で表される組成を有するので、酸化シリコン膜の微結晶シリコン膜が形成されるべき表面を、結晶成長核である酸素欠損が充分に存在する状態にすることができる。これによって、酸化シリコン膜上に微結晶シリコン膜を高密度に成長させることができるので、結晶性に優れた微結晶シリコン膜を形成することができ、ボイドによるオン特性の低下を抑えることができる。 According to the thin film transistor of the present invention, the gate insulating film is a silicon oxide film and is in contact with the microcrystalline silicon film of the active layer. The microcrystalline silicon film is formed by crystallization during film formation. The portion of the silicon oxide film in contact with the microcrystalline silicon film has a composition represented by the composition formula SiO x (x is a number greater than or equal to 1.2 and less than 2), so that the microcrystalline silicon film of the silicon oxide film is formed. The power surface can be brought into a state in which oxygen vacancies as crystal growth nuclei are sufficiently present. As a result, a microcrystalline silicon film can be grown at a high density on the silicon oxide film, so that a microcrystalline silicon film having excellent crystallinity can be formed, and a decrease in on characteristics due to voids can be suppressed. .
この微結晶シリコン膜を含んで活性層が構成されるので、微結晶シリコン膜を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。またゲート絶縁膜は、酸化シリコン膜を含むので、ゲート絶縁膜へのホットキャリアの注入を防ぎ、ホットキャリア劣化を抑制することができる。したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さい薄膜トランジスタを実現することができる。 Since the active layer is formed including this microcrystalline silicon film, a change in the threshold voltage with time can be suppressed to be smaller than in the case where the microcrystalline silicon film is not included. In addition, since the gate insulating film includes a silicon oxide film, hot carrier injection into the gate insulating film can be prevented and hot carrier deterioration can be suppressed. Therefore, it is possible to realize a thin film transistor in which a change in threshold voltage with time and hot carrier deterioration are as small as possible, and a decrease in on-state characteristics is as small as possible.
また本発明の薄膜トランジスタの製造方法によれば、ゲート絶縁膜を構成する酸化シリコン膜は、少なくとも上部が、組成式SiOx(xは1.2以上2未満の数)で表される組成を有するように形成されるので、酸化シリコン膜の微結晶シリコン膜が形成されるべき表面である上部の表面を、結晶成長核である酸素欠損が充分に存在する状態にすることができる。この上部の表面に結晶成長核である酸素欠損が存在する状態の酸化シリコン膜上に、シランガスと水素ガスとを含む混合ガスを用いたプラズマ化学気相成長法によって、微結晶シリコンの成長を伴ってシリコン膜を堆積することによって、酸化シリコン膜に接するように微結晶シリコン膜を形成するので、酸化シリコン膜上に微結晶シリコン膜を高密度に成長させることができ、結晶性に優れた微結晶シリコン膜を形成することができる。これによって、ボイドによるオン特性の低下を抑えて、酸化シリコン膜を含むゲート絶縁膜、および微結晶シリコン膜を含む活性層を設けることができる。 According to the method for manufacturing a thin film transistor of the present invention, at least the upper part of the silicon oxide film constituting the gate insulating film has a composition represented by the composition formula SiO x (x is a number of 1.2 or more and less than 2). Thus , the upper surface, which is the surface on which the microcrystalline silicon film of the silicon oxide film is to be formed, can be brought into a state where oxygen vacancies that are crystal growth nuclei are sufficiently present. Along with the growth of microcrystalline silicon by plasma chemical vapor deposition using a mixed gas containing silane gas and hydrogen gas on a silicon oxide film in which oxygen vacancies as crystal growth nuclei exist on the upper surface. By depositing the silicon film, the microcrystalline silicon film is formed so as to be in contact with the silicon oxide film. Therefore, the microcrystalline silicon film can be grown at a high density on the silicon oxide film, and the microcrystalline silicon film having excellent crystallinity can be obtained. A crystalline silicon film can be formed. Accordingly, a decrease in on-characteristic due to voids can be suppressed, and an active layer including a gate insulating film including a silicon oxide film and a microcrystalline silicon film can be provided.
酸化シリコン膜を含むようにゲート絶縁膜を構成することによって、ゲート絶縁膜へのホットキャリアの注入を防ぐことができるので、ホットキャリア劣化を抑制することができる。微結晶シリコン膜を含むように活性層を構成することによって、微結晶シリコン膜を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さい薄膜トランジスタを製造することができる。 By configuring the gate insulating film so as to include the silicon oxide film, hot carrier injection into the gate insulating film can be prevented, so that hot carrier deterioration can be suppressed. By configuring the active layer so as to include the microcrystalline silicon film, it is possible to suppress a change in the threshold voltage with time compared to the case where the microcrystalline silicon film is not included. Therefore, it is possible to manufacture a thin film transistor in which a change in threshold voltage with time and deterioration of hot carriers are as small as possible, and a decrease in ON characteristics is as small as possible.
<第1の実施の形態>
図1は、本発明の第1の実施の形態におけるTFT1を備えるTFTアレイ基板20の構成を示す平面図である。図2は、図1に示すTFT基板20の画素部21の構成を示す平面図である。図3は、図2の切断面線A−A、B−B、C−Cから見た断面図である。図3では、図2の切断面線A−A、B−B、C−Cから見た断面図を並べて示す。
<First Embodiment>
FIG. 1 is a plan view showing a configuration of a
本実施の形態では、TFTアレイ基板20として、表示素子に液晶を用いる液晶表示装置用のアクティブマトリックス型TFTアレイ基板(以下「TFT基板」という場合がある)、より詳細には、ゲートドライバを内蔵したTFT基板を例に挙げて説明する。TFT基板20は、画素部21およびゲートドライバ部22を備えて構成される。図1では図示を省略するが、TFT1は、画素部21およびゲートドライバ部22に形成される。画素部21では、複数のTFT1が、マトリックス状に配置される。画素部21には、ゲート配線33およびソース配線40が形成される。ゲート配線33およびソース配線40は、各TFT1に電気的に接続される。画素部21に形成されるTFT1と、ゲートドライバ部22に形成されるTFT1とは、同一の構成であるので、以下では、画素部21に形成されるTFT1を代表として説明する。
In the present embodiment, as the
図3に示すように、TFT基板20は、透明絶縁性基板31、ゲート電極32、ゲート配線33、ゲート端子部34、補助容量電極35、ゲート絶縁膜36、活性層37、ソース電極38、ドレイン電極39、ソース配線40、ソース端子部41、層間絶縁膜42、透明画素電極43、ゲート端子パッド44およびソース端子パッド45を備えて構成される。ゲート電極32、ゲート絶縁膜36、活性層37、ソース電極38、ドレイン電極39および層間絶縁膜42は、TFT1を構成する。
As shown in FIG. 3, the
透明絶縁性基板31は、ガラスおよびプラスチックなどの透光性絶縁材料から成る。透明絶縁性基板31上、具体的には、透明絶縁性基板31の厚み方向一方側の表面部には、ゲート電極32、ゲート配線33、ゲート端子部34および補助容量電極35が少なくとも形成されている。ゲート電極32、ゲート配線33、ゲート端子部34および補助容量電極35は、金属材料から成る金属膜によって形成される。ゲート配線33は、ゲート電極32と電気的に接続される。ゲート端子部34は、ゲート配線33と電気的に接続される。ゲート端子部34には、ゲートドライバ部22から、映像の走査信号が入力される。
The transparent insulating
ゲート電極32の近傍には、ゲート絶縁膜36を介して、TFT1の構成要素である活性層37が設けられる。活性層37は、チャネル層60と、N型半導体層61とを含む。N型半導体層61は、N型不純物を添加した非晶質シリコンから成るN型非晶質シリコン膜によって実現される。以下、N型半導体層61を、N型非晶質シリコン膜61という場合がある。
In the vicinity of the
チャネル層60は、不純物が添加されていないノンドープの半導体層である。チャネル層60は、シリコン半導体層であり、不純物が添加されていないノンドープの微結晶シリコン膜62と、不純物が添加されていないノンドープの非晶質シリコン膜(以下「i型非晶質シリコン膜」という)63とを含む。本実施の形態では、チャネル層60は、微結晶シリコン膜62とi型非晶質シリコン膜63との2層構造のシリコン半導体層である。ここで、「微結晶シリコン膜」とは、結晶相と非晶質相との混合相を呈するシリコン膜をいう。
The
微結晶シリコン膜62は、ゲート絶縁膜36を介して、ゲート電極32上に設けられる。換言すれば、微結晶シリコン膜62は、ゲート電極32を覆う部分のゲート絶縁膜36上、具体的には、ゲート電極32を覆う部分のゲート絶縁膜36の厚み方向一方側の表面部に設けられる。すなわち、微結晶シリコン膜62は、ゲート絶縁膜36に接して設けられる。i型非晶質シリコン膜63は、微結晶シリコン膜62上、具体的には微結晶シリコン膜62の厚み方向一方側の表面部に設けられる。N型非晶質シリコン膜61は、i型非晶質シリコン膜63上、具体的にはi型非晶質シリコン膜63の厚み方向一方側の表面部に設けられる。
The
ゲート絶縁膜36は、第1ゲート絶縁膜50と第2ゲート絶縁膜53とを含む。第1ゲート絶縁膜50は、透明絶縁性基板31上、具体的には透明絶縁性基板31の厚み方向一方側の表面部に、ゲート電極32、ゲート配線33、ゲート端子部34および補助容量電極35を覆うように設けられる。第1ゲート絶縁膜50は、本実施の形態では、窒化シリコン(SiN)から成る窒化シリコン膜である。第2ゲート絶縁膜53は、第1ゲート絶縁膜50上、具体的には、第1ゲート絶縁膜50の厚み方向一方側の表面部に設けられる。第2ゲート絶縁膜53は、酸化シリコンから成る酸化シリコン膜である。
The
このように本実施の形態では、ゲート絶縁膜36は、第1ゲート絶縁膜50である窒化シリコン膜と、第2ゲート絶縁膜53である酸化シリコン膜との2層構造を有する。ゲート絶縁膜36は、第1ゲート絶縁膜50である窒化シリコン膜でゲート電極32に接し、第2ゲート絶縁膜53である酸化シリコン膜で活性層37の微結晶シリコン膜62に接する。
Thus, in this embodiment, the
第2ゲート絶縁膜53は、二酸化シリコン(SiO2)から成る二酸化シリコン(SiO2)膜51と、酸化シリコンの酸素原子(O)とシリコン原子(Si)との組成比(O/Si)が2未満、すなわち組成式SiOxのxが2未満である酸化シリコンから成る低酸化シリコン膜(以下「SiOx膜」という場合がある)52とを含む。本実施の形態では、SiOx膜52は、酸素原子(O)とシリコン原子(Si)との組成比(O/Si)が1.2以上2未満、すなわち組成式SiOxのxが1.2以上2未満である酸化シリコンから成る。SiOx膜52は、第2ゲート絶縁膜53の微結晶シリコン膜62に接する部分である上部、具体的には、第2ゲート絶縁膜53の厚み方向一方側の表面部を構成する。したがって本実施の形態では、第2ゲート絶縁膜53である酸化シリコン膜の微結晶シリコン膜62と接する部分は、組成式SiOx(xは1.2以上2未満の数)で表される組成を有する。
The second
ソース電極38およびドレイン電極39は、N型非晶質シリコン膜61と直接に電気的に接続される。ソース電極38およびドレイン電極39は、金属材料から成る金属膜によって形成される。N型非晶質シリコン膜61は、チャネル層60上の一部分が除去されて、ソース電極38に接する部分であるソース層61aと、ドレイン電極39に接する部分であるドレイン層61bとに分離されている。このように本実施の形態のTFT1は、チャネル層60上において直接、ソース層61aおよびドレイン層61bがパターンエッチングされた、いわゆるチャネルエッチ型のボトムゲート構造の薄膜トランジスタである。ボトムゲート構造の薄膜トランジスタを、逆スタガ型薄膜トランジスタともいう。
The
ソース電極38とドレイン電極39とが分離され、さらにN型非晶質シリコン膜61の一部分が除去されて形成された領域を、TFTチャネル部46という。すなわち、ソース電極38およびドレイン電極39間、ならびにN型非晶質シリコン膜61のソース層61aおよびドレイン層61b間は、TFTチャネル部46において分離されている。
A region formed by separating the
ソース配線40は、第2ゲート絶縁膜53のSiOx膜52上、具体的にはSiOx膜52の厚み方向一方側の表面部に設けられ、ソース電極38と電気的に接続される。ソース端子部41は、第2ゲート絶縁膜53のSiOx膜52上、具体的にはSiOx膜52の厚み方向一方側の表面部に設けられ、ソース配線40と電気的に接続される。ソース端子部41には、外部から映像信号が入力される。
The
層間絶縁膜42は、たとえばSiNから成り、TFTチャネル部46を含む基板全体を覆うように形成される。層間絶縁膜42内には、層間絶縁膜42の膜厚方向に貫通して、下層のドレイン電極39にまで達する画素ドレインコンタクトホール47が形成されている。また層間絶縁膜42内には、層間絶縁膜42の膜厚方向に貫通して、下層のゲート端子部34にまで達するゲート端子部コンタクトホール48が形成されている。また層間絶縁膜42内には、層間絶縁膜42の膜厚方向に貫通して、下層のソース端子部41にまで達するソース端子部コンタクトホール49が形成されている。
The
透明画素電極43は、画素ドレインコンタクトホール47を介してドレイン電極39と電気的に接続される。ゲート端子パッド44は、ゲート端子部コンタクトホール48を介してゲート端子部34と電気的に接続される。ソース端子パッド45は、ソース端子部コンタクトホール49を介してソース端子部41と電気的に接続される。
The
以上のように構成されるTFT基板20は、液晶表示装置に用いられる。液晶表示装置は、TFT基板20と、カラー表示用のカラーフィルタおよび対向電極などを具備した不図示の対向基板とを、セルギャップと呼ばれる予め定める間隙を空けて貼り合わせ、この間隙に液晶を注入して封止することによって製造される。TFT基板20は、液晶表示装置に限定されず、たとえばディスプレイ用途の光学表示用装置などの他の半導体デバイスに用いられてもよい。
The
次に、本発明の第1の実施の形態におけるTFT1の製造方法について説明する。本実施の形態では、TFT1の製造方法を用いたTFT基板20の製造方法について説明する。図4〜図8は、本発明の第1の実施の形態におけるTFT基板20の製造方法を説明するための図である。図4〜図8では、図3と同様に、TFT基板20の画素部21となる部分を示す。図4〜図8は、図2の切断面線A−A、B−B、C−Cから見た断面図に相当する。
Next, a manufacturing method of the
図4は、SiOx膜52の形成が終了した段階の状態を示す断面図である。まず、ガラスおよびプラスチックなどの透光性絶縁材料から成る透明絶縁性基板31を、洗浄液または純水を用いて洗浄した後、透明絶縁性基板31上に金属膜(以下「メタル膜」という場合がある)を成膜する。その後、第1回目のフォトリソグラフィプロセスによってメタル膜をパターニングして、ゲート電極32、ゲート配線33、ゲート端子部34および補助容量電極35を形成する。
FIG. 4 is a cross-sectional view showing a state where the formation of the SiO x film 52 is completed. First, after a transparent insulating
次いで、ゲート電極32、ゲート配線33、ゲート端子部34および補助容量電極35を覆うように、第1ゲート絶縁膜50として窒化シリコン膜を成膜する。次いで、第1ゲート絶縁膜50上に二酸化シリコン(SiO2)膜51を成膜した後、SiO2膜51上に低酸化シリコン(SiOx)膜52を形成する。このようにして酸化シリコン膜から成る第2ゲート絶縁膜53を形成し、第1ゲート絶縁膜50と第2ゲート絶縁膜53とを含むゲート絶縁膜36を形成する。第2ゲート絶縁膜53の膜厚、すなわちSiO2膜51およびSiOx膜52の合計膜厚は、100nm以下に選ばれる。
Next, a silicon nitride film is formed as the first
SiO2膜51およびSiOx膜52は、以下のようにして形成する。SiO2膜51は、プラズマCVD装置で、たとえば、基板温度を200〜400℃とし、圧力を100〜200Paとし、周波数を13.56MHzとし、パワー密度を0.1W/cm2とし、SiH4ガスの流量を90sccmとし、N2Oガスの流量を220sccmとして堆積することによって形成することができる。ここで、sccm(Standard cc per minute)とは、気体の流量(cc/min)を表す単位であり、1分間あたりに流れる気体の体積を0℃かつ1atm(101325Pa)の状態に換算したときの気体の流量を表す。 The SiO 2 film 51 and the SiO x film 52 are formed as follows. The SiO 2 film 51 is a plasma CVD apparatus. For example, the substrate temperature is 200 to 400 ° C., the pressure is 100 to 200 Pa, the frequency is 13.56 MHz, the power density is 0.1 W / cm 2 , and the SiH 4 gas is used. It can be formed by depositing with a flow rate of 90 sccm and an N 2 O gas flow rate of 220 sccm. Here, sccm (Standard cc per minute) is a unit representing a gas flow rate (cc / min), and the volume of the gas flowing per minute is converted into a state of 0 ° C. and 1 atm (101325 Pa). Represents the gas flow rate.
SiOx膜52は、SiO2膜51の形成後、SiO2膜51の形成に用いたプラズマCVD装置で、真空を保持したまま連続で、たとえば、基板温度を200〜400℃とし、圧力を100〜200Paとし、周波数を13.56MHzとし、パワー密度を0.1〜0.5W/cm2とし、SiH4ガスの流量を130sccmとし、N2Oガスの流量を220sccmとして堆積することによって形成することができる。
SiO x film 52, after forming the SiO 2 film 51, a plasma CVD apparatus used for formation of the SiO 2 film 51, a continuous while maintaining the vacuum, for example, a substrate temperature of 200 to 400 ° C., the
このように、SiO2膜51とSiOx膜52とは、SiH4ガスとN2Oガスとの流量比を変化させることによって作り分けることができる。具体的には、N2Oガスの流量に対するSiH4ガスの流量の比率(SiH4/N2O)を90/220=0.40程度、すなわちSiH4ガスの流量をN2Oガスの流量の0.40倍程度にして堆積することによって、SiO2膜51を形成することができる。またN2Oガスの流量に対するSiH4ガスの流量の比率(SiH4/N2O)を100/220〜160/220=0.45〜0.73程度、すなわちSiH4ガスの流量をN2Oガスの流量の0.45倍〜0.73倍程度にして堆積することによって、組成式SiOxのxが1.2以上2未満であるSiOx膜52を形成することができる。 As described above, the SiO 2 film 51 and the SiO x film 52 can be separately formed by changing the flow rate ratio of the SiH 4 gas and the N 2 O gas. Specifically, the ratio of the flow rate of SiH 4 gas to the flow rate of N 2 O gas (SiH 4 / N 2 O) is about 90/220 = 0.40, that is, the flow rate of SiH 4 gas is the flow rate of N 2 O gas. The SiO 2 film 51 can be formed by depositing at about 0.40 times the thickness. Further, the ratio of the flow rate of SiH 4 gas to the flow rate of N 2 O gas (SiH 4 / N 2 O) is about 100/220 to 160/220 = 0.45 to 0.73, that is, the flow rate of SiH 4 gas is set to N 2. By depositing at a flow rate of about 0.45 to 0.73 times the flow rate of O gas, it is possible to form the SiO x film 52 where x in the composition formula SiO x is 1.2 or more and less than 2.
図5は、微結晶シリコン膜62、i型非晶質シリコン膜63およびN型非晶質シリコン膜61のパターニングが終了した段階の状態を示す断面図である。SiOx膜52の形成後は、SiOx膜52上に、半導体能動膜となる微結晶シリコン膜62と、ノンドープの非晶質シリコン膜であるi型非晶質シリコン膜63と、N型不純物を添加した非晶質シリコン膜であるN型非晶質シリコン膜61とを、この順に順次成膜する。微結晶シリコン膜62は、SiOx膜52に接するように成膜される。
FIG. 5 is a cross-sectional view showing a state where patterning of the
微結晶シリコン膜62は、シラン(SiH4)ガスと水素(H2)ガスとの混合ガスによって成膜される。具体的に述べると、微結晶シリコン膜62は、プラズマCVD装置で、たとえば、基板温度を200〜400℃とし、圧力を100〜150Paとし、周波数を13.56MHzとし、パワー密度を0.1W/cm2とし、SiH4ガスとH2ガスとの流量比を、H2ガスの流量に対するSiH4ガスの流量の比率(SiH4/H2)で200〜300、すなわちH2ガスの流量を1としたときにSiH4ガスの流量を200〜300として堆積することによって形成することができる。
The
N型非晶質シリコン膜61の形成後は、第2回目のフォトリソグラフィプロセスによって、微結晶シリコン膜62、i型非晶質シリコン膜63およびN型非晶質シリコン膜61を、TFT1の構成要素となる形状にパターニング形成する。このようにしてゲート絶縁膜36上に、微結晶シリコン膜62およびi型非晶質シリコン膜63を含むチャネル層60と、N型非晶質シリコン膜61とを含む活性層37Aを形成する。ここで形成された活性層37Aは、後述する図6に示す工程で、N型非晶質シリコン膜61がソース層61aとドレイン層61bとに分離されて、前述の図3に示す活性層37となる。
After the formation of the N-type
図6は、TFTチャネル部46の形成が終了した段階の状態を示す断面図である。前述のようにして活性層37Aを形成した後、活性層37Aを含む基板の厚み方向一方側全体を覆うように、ソース電極38およびドレイン電極39となる金属膜、たとえばアルミニウム(Al)合金膜を成膜する。その後、第3回目のフォトリソグラフィプロセスによって金属膜およびその下層のN型非晶質シリコン膜61をパターニングして、ソース電極38、ドレイン電極39、ソース配線40およびソース端子部41を形成するとともに、N型非晶質シリコン膜61をソース層61aとドレイン層61bとに分離する。これによって、TFTチャネル部46を形成するとともに、前述の図3に示す活性層37を形成する。このようにして活性層37上に、ソース電極38およびドレイン電極39を形成する。
FIG. 6 is a cross-sectional view showing a state at a stage where the formation of the
図7は、画素ドレインコンタクトホール47、ゲート端子部コンタクトホール48およびソース端子部コンタクトホール49の形成が終了した段階の状態を示す断面図である。前述のようにしてTFTチャネル部46を形成した後、TFTチャネル部46を含む基板の厚み方向一方側全体を覆うように、パッシベーション膜として層間絶縁膜42を成膜する。層間絶縁膜42としては、たとえばSiN膜を成膜する。
FIG. 7 is a cross-sectional view showing a state where the formation of the pixel
その後、第4回目のフォトリソグラフィプロセスによって層間絶縁膜42をパターニングする。これによって、層間絶縁膜42を貫通してドレイン電極39の表面まで達する画素ドレインコンタクトホール47と、層間絶縁膜42を貫通してゲート端子部34の表面まで達するゲート端子部コンタクトホール48と、層間絶縁膜42を貫通してソース端子部41の表面まで達するソース端子部コンタクトホール49とを少なくとも形成する。画素ドレインコンタクトホール47、ゲート端子部コンタクトホール48およびソース端子部コンタクトホール49は、1回のフォトリソグラフィプロセスで同時に形成することができる。
Thereafter, the
図8は、透明画素電極43、ゲート端子パッド44およびソース端子パッド45のパターン形成が終了した段階の状態を示す断面図である。前述のようにして形成された画素ドレインコンタクトホール47、ゲート端子部コンタクトホール48およびソース端子部コンタクトホール49の内表面を含む基板の厚み方向一方側全体を覆うように、透明画素電極43、ゲート端子パッド44およびソース端子パッド45となる透明導電性膜を成膜する。透明導電性膜としては、たとえばスズを添加したインジウム酸化物(Indium Tin Oxide;略称:ITO)膜を成膜する。
FIG. 8 is a cross-sectional view showing a state where the pattern formation of the
次いで、第5回目のフォトリソグラフィプロセスによって透明導電性膜をパターニングする。これによって、画素ドレインコンタクトホール47を介して下層のドレイン電極39と電気的に接続するように透明画素電極43を形成する。また、ゲート端子部コンタクトホール48を介して下層のゲート端子部34に電気的に接続されるゲート端子パッド44のパターンを形成する。またソース端子部コンタクトホール49を介して下層のソース端子部41に電気的に接続されるソース端子パッド45のパターンを形成する。以上の手順によって、液晶表示装置用途として好適に用いられる前述の図3に示すTFT基板20が完成する。
Next, the transparent conductive film is patterned by a fifth photolithography process. Thus, the
完成したTFT基板20には、約200〜350℃の温度で熱処理を加えてもよい。これによって、TFT基板20全体に蓄積された静電荷および応力などを除去または緩和することができる。またゲート電極32、ソース電極38およびドレイン電極39などを構成するメタル膜の電気的比抵抗を下げることができる。したがって、TFT特性を向上して安定化させることができる。本実施の形態では、画素部21におけるTFT1の製造方法について説明したが、画素部21へのTFT1の形成と同時に、ゲートドライバ部22においてもTFTが形成される。
The completed
以上のように本実施の形態によれば、第2ゲート絶縁膜53である酸化シリコン膜(以下、酸化シリコン膜53という場合がある)の微結晶シリコン膜62と接する部分は、組成式SiOx(xは1.2以上2未満の数)で表される組成を有する低酸化シリコン(SiOx)膜52で構成される。つまり、酸化シリコン膜53は、微結晶シリコン膜62と接する部分が、組成式SiOx(xは1.2以上2未満の数)で表される組成を有するように形成される。これによって、酸化シリコン膜53の微結晶シリコン膜62が形成されるべき表面であるSiOx膜52の表面を、結晶成長核である酸素欠損が存在する状態にすることができる。
As described above, according to the present embodiment, the portion of the silicon oxide film that is the second gate insulating film 53 (hereinafter sometimes referred to as the silicon oxide film 53) in contact with the
このSiOx膜52に接するように微結晶シリコン膜62を形成するので、酸化シリコン膜53上に微結晶シリコン膜62を高密度に成長させることができ、結晶性に優れた微結晶シリコン膜62を形成することができる。これによって、ボイドによるオン特性の低下を抑えて、酸化シリコン膜53を含むゲート絶縁膜36、および微結晶シリコン膜62を含む活性層37を設けることができる。酸化シリコン膜53を含むようにゲート絶縁膜36を構成することによって、ゲート絶縁膜36へのホットキャリアの注入を防ぐことができるので、ホットキャリア劣化を抑制することができる。また微結晶シリコン膜62を含むように活性層37を構成することによって、微結晶シリコン膜62を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さいTFT1を実現することができる。
Since the
以上のように、本実施の形態のTFT1である微結晶シリコンTFTは、充分なオン特性を確保しながら、大きな駆動電圧に対して劣化が少ない。したがって、本実施の形態のTFT1を用いることによって、TFTの書込み不足に起因する表示不良および回路動作不良を発生させることなく、高寿命の液晶表示装置を実現することができる。
As described above, the microcrystalline silicon TFT which is the
表2に、酸化シリコン膜の成膜条件と、その成膜条件下で堆積した酸化シリコン膜の組成および屈折率、ならびに、その酸化シリコン膜上に堆積した微結晶シリコン膜の結晶化率との関係を示す。表2では、プラズマCVD装置にてSiH4ガスの流量(sccm)およびN2Oガスの流量(sccm)を変化させて酸化シリコン膜を堆積した場合について、酸化シリコン膜における酸素原子(O)の組成比x、すなわち組成式SiOxのxの値と、酸化シリコン膜の屈折率nと、酸化シリコン膜上に堆積した微結晶シリコン膜の結晶化率(%)とをまとめて示す。表2には、後述する本発明の第2の実施の形態におけるアルゴン(Ar)を添加した微結晶シリコン膜の結晶化率を、Ar添加結晶化率(%)として併せて示す。 Table 2 shows the film formation conditions of the silicon oxide film, the composition and refractive index of the silicon oxide film deposited under the film formation conditions, and the crystallization rate of the microcrystalline silicon film deposited on the silicon oxide film. Show the relationship. In Table 2, in the case where a silicon oxide film is deposited by changing the flow rate (sccm) of SiH 4 gas and the flow rate (sccm) of N 2 O gas in a plasma CVD apparatus, oxygen atoms (O) in the silicon oxide film are deposited. The composition ratio x, that is, the value of x in the composition formula SiO x , the refractive index n of the silicon oxide film, and the crystallization rate (%) of the microcrystalline silicon film deposited on the silicon oxide film are shown together. Table 2 also shows the crystallization rate of the microcrystalline silicon film to which argon (Ar) is added in the second embodiment of the present invention, which will be described later, as an Ar addition crystallization rate (%).
表2に示すように、SiH4ガスの流量が増加すると、酸化シリコン膜の屈折率nは増大し、酸素原子(O)の組成比xは減少する。これは、SiH4ガスの流量が増大すると、酸化シリコン膜中のシリコン原子(Si)の割合が増えて、屈折率が増大するためである。したがって、本実施の形態および後述する本発明の第2の実施の形態の酸化シリコン膜の作製プロセスにおいては、酸化シリコン膜における酸素原子(O)の組成比xの値の代わりに、酸化シリコン膜の屈折率nの値を使用して、酸化シリコン膜の制御を行ってもよい。酸化シリコン膜の制御を酸素原子(O)の組成比xおよび屈折率nのいずれで行うかは重要ではなく、微結晶シリコン膜の結晶化率を向上させることが重要である。 As shown in Table 2, when the flow rate of the SiH 4 gas increases, the refractive index n of the silicon oxide film increases and the composition ratio x of oxygen atoms (O) decreases. This is because when the flow rate of SiH 4 gas increases, the ratio of silicon atoms (Si) in the silicon oxide film increases and the refractive index increases. Therefore, in the manufacturing process of the silicon oxide film according to the present embodiment and the second embodiment of the present invention described later, a silicon oxide film is used instead of the value of the composition ratio x of oxygen atoms (O) in the silicon oxide film. The silicon oxide film may be controlled using the value of the refractive index n. It is not important whether the silicon oxide film is controlled by the composition ratio x of oxygen atoms (O) or the refractive index n, and it is important to improve the crystallization rate of the microcrystalline silicon film.
表2に示すように、微結晶シリコン膜の結晶化率は、酸化シリコン膜における酸素原子(O)の組成比xが2.0より少しでも小さくなると、換言すれば酸化シリコン膜の屈折率nが1.46より少しでも大きくなると、大きく増加する。この理由について説明する。 As shown in Table 2, the crystallinity of the microcrystalline silicon film is such that the composition ratio x of oxygen atoms (O) in the silicon oxide film is smaller than 2.0, in other words, the refractive index n of the silicon oxide film. Increases slightly even if it is a little larger than 1.46. The reason for this will be described.
573℃以下で安定なα石英の結晶格子は、一辺が4.9Åの正六角形であることが知られている。すなわちα石英を平面上から見た場合、結晶格子の一つの単位格子の面積は、62.38Å2となる。本実施の形態で形成される酸化シリコン膜も、このようなα石英の結晶を構成していると仮定して考察する。酸素原子(O)の組成比xが1.99の場合、SiO2が99個、SiOが1個ある、すなわち酸化シリコン分子100個中に1個の酸素欠損があることになる。これは、単位格子100個毎に1つの酸素欠損があることに等しいので、面積に換算すると、単位格子の100倍の面積である6238Å2=62.38nm2毎に1つの酸素欠損があることに等しい。この酸素欠損が、結晶成長核として機能する。
It is known that the α-quartz crystal lattice which is stable at 573 ° C. or less is a regular hexagon having a side of 4.9 mm. That is, when viewed α quartz from the plane, an area of one unit cell of the crystal lattice, the 62.38Å 2. The silicon oxide film formed in this embodiment is also considered on the assumption that it forms such an α-quartz crystal. When the composition ratio x of oxygen atoms (O) is 1.99, there are 99
他方、微結晶シリコン膜において、得られる微結晶の大きさは、直径が10〜50nm程度である。直径が30nmの微結晶を平面視した場合の面積は、706.9nm2であり、直径が10nmの微結晶を平面視した場合の面積は、78.5nm2である。これらの値と前述の酸化シリコン膜における結晶成長核となる酸素欠損の形成面積とを比較すると、酸化シリコン膜における酸素原子(O)の組成比xが1.99の場合でも、充分な密度で結晶成長核ができていることが判る。酸素原子(O)の組成比xが1.99の場合、酸化シリコン膜の屈折率nは1.462になる。 On the other hand, in the microcrystalline silicon film, the size of the obtained microcrystal is about 10 to 50 nm in diameter. The area when the crystallite having a diameter of 30 nm is viewed in plan is 706.9 nm 2 , and the area when the crystallite having a diameter of 10 nm is viewed in plan is 78.5 nm 2 . Comparing these values with the above-described formation area of oxygen vacancies as crystal growth nuclei in the silicon oxide film, even when the composition ratio x of oxygen atoms (O) in the silicon oxide film is 1.99, the density is sufficient. It can be seen that crystal growth nuclei are formed. When the composition ratio x of oxygen atoms (O) is 1.99, the refractive index n of the silicon oxide film is 1.462.
したがって、酸化シリコン膜における酸素原子(O)の組成比xが2.0より少しでも小さくなると、または酸化シリコン膜の屈折率nが1.46より少しでも大きくなると、前述のように微結晶シリコン膜の結晶化率が大きく向上する。 Accordingly, when the composition ratio x of oxygen atoms (O) in the silicon oxide film is smaller than 2.0 or the refractive index n of the silicon oxide film is larger than 1.46, as described above, microcrystalline silicon. The crystallization rate of the film is greatly improved.
以上のことから、本実施の形態では、低酸化シリコン(SiOx)膜52における酸素原子(O)の組成比xを2未満としている。屈折率nで表現すれば、本実施の形態では、低酸化シリコン(SiOx)膜52の屈折率nを、1.46を超える値とする。実際には、SiH4およびN2Oのガス流量制御の精度などから、実用上充分な再現性および均一性が得られる条件を考慮すると、SiOx膜52における酸素原子(O)の組成比xは、1.9以下、より詳細には1.89以下であることが好ましく、SiOx膜52の屈折率nは、1.48以上であることが好ましい。
From the above, in this embodiment, the composition ratio x of oxygen atoms (O) in the low silicon oxide (SiO x )
また低酸化シリコン(SiOx)膜52における酸素原子(O)の組成比xが1.2未満になると、またはSiOx膜52の屈折率nが1.7を超えると、微結晶シリコン膜62の結晶化率はさらに向上するが、SiOx膜52中の欠陥準位密度が増大し、ホットキャリア劣化が増大するので、高寿命の液晶表示装置が得られなくなる。したがって、SiOx膜52における酸素原子(O)の組成比xは、1.2以上であることが好ましく、SiOx膜52の屈折率nは、1.7以下であることが好ましい。
When the composition ratio x of oxygen atoms (O) in the low silicon oxide (SiO x )
以上のことから、本実施の形態では、SiOx膜52を、組成式SiOx(xは1.2以上2未満の数)で表される組成を有するように構成している。屈折率nで表現して、SiOx膜52を、屈折率nが1.46を超えて1.7以下となるように構成してもよい。 From the above, in the present embodiment, the SiO x film 52 is configured to have a composition represented by the composition formula SiO x (x is a number of 1.2 or more and less than 2). Expressed by the refractive index n, the SiO x film 52 may be configured such that the refractive index n exceeds 1.46 and is 1.7 or less.
屈折率nで表現して、第2ゲート絶縁膜53である酸化シリコン膜の微結晶シリコン膜62と接する部分を、屈折率nが1.46を超えて1.7以下(1.46<n≦1.7)である低酸化シリコン(SiOx)膜52で構成した場合でも、組成式SiOx(式中、xは1.2以上2未満の数である)で表される組成を有するSiOx膜52で構成した場合と同様の効果を達成することができる。
Expressed by the refractive index n, the portion of the silicon oxide film that is the second
本実施の形態では、酸化シリコン膜における酸素原子(O)の組成比xに対する屈折率nの値は、文献等の値よりも若干大きくなっている。これは、本実施の形態において、酸化シリコン膜中に、N2Oガスからの窒素原子(N)が混入しているためである。屈折率nの値は、完全なSiO2である石英基板などを用いて校正を常に行うことが必要である。本実施の形態では、完全なSiO2である石英基板の組成xを2.0、屈折率nを1.46として校正した。 In this embodiment, the value of the refractive index n with respect to the composition ratio x of oxygen atoms (O) in the silicon oxide film is slightly larger than the values in the literature and the like. This is because in the present embodiment, nitrogen atoms (N) from N 2 O gas are mixed in the silicon oxide film. It is necessary to always calibrate the value of the refractive index n using a quartz substrate made of perfect SiO 2 or the like. In the present embodiment, the quartz substrate, which is perfect SiO 2 , was calibrated with a composition x of 2.0 and a refractive index n of 1.46.
実施例として、プラズマCVD装置を用いて、第2ゲート絶縁膜53である酸化シリコン膜を構成する二酸化シリコン(SiO2)膜51および低酸化シリコン(SiOx)膜52を形成した。SiO2膜51は、SiH4ガスの流量を90sccmとし、N2Oガスの流量を220sccmとして形成した。SiOx膜52は、SiH4ガスの流量を130sccmとし、N2Oガスの流量を220sccmとして形成した。SiO2膜51およびSiOx膜52はいずれも、基板温度を300℃とし、圧力を150Paとし、パワー密度を0.2W/cm2として形成した。
As an example, a silicon dioxide (SiO 2 )
形成したSiO2膜51およびSiOx膜52について、組成式SiOxのxの値、すなわち酸素原子(O)の組成比xを、X線光電子分光(X-Ray Photoelectron Spectroscopy;略称:XPS)を用いて測定した。また屈折率nを、発振波長が633nmのヘリウムネオン(He−Ne)レーザを光源に用いた分光エリプソメトリ(spectro-elipsometory)を用いて測定した。SiO2膜51における酸素原子(O)の組成比xは、2.0であり、屈折率nは、1.46であった。SiOx膜52における酸素原子(O)の組成比xは、1.54であり、屈折率nは、1.55であった。 With respect to the formed SiO 2 film 51 and SiO x film 52, the value of x in the composition formula SiO x , that is, the composition ratio x of oxygen atoms (O) was measured by X-ray photoelectron spectroscopy (abbreviation: XPS). And measured. The refractive index n was measured using spectro-elipsometory using a helium-neon (He—Ne) laser having an oscillation wavelength of 633 nm as a light source. The composition ratio x of oxygen atoms (O) in the SiO 2 film 51 was 2.0, and the refractive index n was 1.46. The composition ratio x of oxygen atoms (O) in the SiO x film 52 was 1.54, and the refractive index n was 1.55.
図9は、ゲート端子パッド44に断線不良が生じた状態を示す断面図である。本実施の形態では、前述のように、第2ゲート絶縁膜53である酸化シリコン膜の膜厚、すなわちSiO2膜51の膜厚とSiOx膜52の膜厚との合計の膜厚は、100nm以下に選ばれる。酸化シリコン膜53の膜厚が大きい場合、エッチングレートの差によって、図9に示すようにゲート端子部34において、酸化シリコン膜53が突き出してしまう。これによって、ゲート端子パッド44に断線不良が生じやすい。
FIG. 9 is a cross-sectional view showing a state in which a disconnection failure has occurred in the
酸化シリコン膜53の膜厚、すなわちSiO2膜51およびSiOx膜52の合計膜厚を100nm以下としてSiO2膜51およびSiOx膜52を形成したところ、断線不良は確認されなかった。このとき、SiO2膜51の膜厚を80nmとし、SiOx膜52の膜厚を20nmとした。以上の結果から、本実施の形態では、前述のように第2ゲート絶縁膜53である酸化シリコン膜の膜厚、すなわちSiO2膜51の膜厚とSiOx膜52の膜厚との合計の膜厚を100nm以下としている。これによって、ゲート端子パッド44の断線不良を防ぐことができる。
Thickness of the
以下、低酸化シリコン(SiOx)膜52の効果について、検証を行なった。二酸化シリコン(SiO2)膜51を成膜した後に、SiOx膜52を成膜した場合と、SiOx膜52を成膜しなかった場合とについて、微結晶シリコン膜62を成膜した直後に、走査型電子顕微鏡(Scanning Electron Microscope;略称:SEM、日立株式会社製、S−806)を用いて表面写真を観察した。
Hereinafter, the effect of the low silicon oxide (SiO x )
SiO2膜51は、プラズマCVD装置で、基板温度を300℃とし、圧力を150Paとし、パワー密度を0.2W/cm2とし、SiH4ガスの流量を90sccmとし、N2Oガスの流量を220sccmとして形成した。SiOx膜52は、プラズマCVD装置で、基板温度を300℃とし、圧力を150Paとし、パワー密度を0.2W/cm2とし、SiH4ガスの流量を130sccmとし、N2Oガスの流量を220sccmとして形成した。微結晶シリコン膜62は、プラズマCVD装置で、基板温度を250℃とし、圧力を150Paとし、SiH4ガスとH2ガスとの流量比(SiH4/H2)を300にして堆積した。
The SiO 2 film 51 is a plasma CVD apparatus, the substrate temperature is set to 300 ° C., the pressure is set to 150 Pa, the power density is set to 0.2 W / cm 2 , the flow rate of SiH 4 gas is set to 90 sccm, and the flow rate of N 2 O gas is set. It was formed as 220 sccm. The SiO x film 52 is a plasma CVD apparatus, the substrate temperature is set to 300 ° C., the pressure is set to 150 Pa, the power density is set to 0.2 W / cm 2 , the flow rate of SiH 4 gas is set to 130 sccm, and the flow rate of N 2 O gas is set. It was formed as 220 sccm. The
SiOx膜52を成膜しなかったサンプルの微結晶シリコンは、島状に成長しており、多数のボイドが観測された。これに対し、SiOx膜52を成膜したサンプルの微結晶シリコンは、高密度でかつ均一に成長しており、ボイドは殆ど観測されなかった。 The sample microcrystalline silicon in which the SiO x film 52 was not formed grew in an island shape, and many voids were observed. On the other hand, the microcrystalline silicon of the sample on which the SiO x film 52 was formed grew at a high density and uniformly, and almost no voids were observed.
さらに、これらのサンプルについて、ラマン分光装置(JASCO社製、MRS−3100)を用いて、微結晶シリコン膜62の結晶化率を測定した。SiOx膜52を成膜しなかったサンプルの結晶化率は40%であった。これに対し、SiOx膜52を成膜したサンプルでは、60%の結晶化率が得られた。
Further, with respect to these samples, the crystallization rate of the
また、SiO2膜51を成膜した後に、SiOx膜52を成膜した場合と、SiOx膜52を成膜しなかった場合とについて、微結晶シリコンTFTをそれぞれ作製し、ゲート電圧−ドレイン電流特性を測定した。測定したTFTのチャネル幅は25μmであり、チャネル長は4μmである。測定結果から、SiOx膜52を成膜した場合には、SiOx膜52を成膜しなかった場合に比べて、ドレイン電圧を10V印加したときで約3.5倍の値のドレイン電流が得られることが確認された。このことから、SiOx膜52を成膜した場合には、良好なオン特性が得られることがわかった。 Further, after forming the SiO 2 film 51, and the case of forming the SiO x film 52, for the case of not forming the SiO x film 52, to prepare a microcrystalline silicon TFT respectively, the gate voltage - drain Current characteristics were measured. The measured TFT channel width is 25 μm and the channel length is 4 μm. From the measurement results, when the SiO x film 52 is formed, the drain current is about 3.5 times larger when the drain voltage is applied 10 V than when the SiO x film 52 is not formed. It was confirmed that it was obtained. From this, it was found that when the SiO x film 52 was formed, good on characteristics were obtained.
またSiOx膜52の組成を変えて微結晶シリコンTFTをそれぞれ作製し、ゲート電圧−ドレイン電流特性を測定した。測定結果から、ドレイン電圧を10V印加し、ゲート電圧を20V印加したときのドレイン電流であるオン電流について、SiOx膜52の組成に対する依存性(以下「SiOx組成依存性」という場合がある)を評価した。図10は、本発明の第1の実施の形態における微結晶シリコンTFTのオン電流のSiOx組成依存性を示すグラフである。図10において、縦軸は、SiOx膜52に代えて、組成式SiOxのxが2.0の酸化シリコン膜を用いて作製した微結晶シリコンTFTのオン電流(Ion(x=2.0))で規格化したオン電流の値Ion/Ion(x=2.0)を示し、横軸は、SiOx膜52の組成を示す。図10では、SiOx膜52の組成を、組成式SiOxのxの値、すなわちシリコン原子(Si)に対する酸素原子(O)の組成比(O/Si)で表す。 Further, microcrystalline silicon TFTs were produced by changing the composition of the SiO x film 52, and the gate voltage-drain current characteristics were measured. From the measurement results, the dependence of the on-current, which is the drain current when a drain voltage of 10 V is applied and a gate voltage of 20 V, on the composition of the SiO x film 52 (hereinafter sometimes referred to as “SiO x composition dependence”). Evaluated. FIG. 10 is a graph showing the SiO x composition dependence of the on-current of the microcrystalline silicon TFT in the first embodiment of the present invention. In FIG. 10, the vertical axis represents the on-current (Ion (x = 2.0) of a microcrystalline silicon TFT manufactured using a silicon oxide film having x of 2.0 in the composition formula SiO x instead of the SiO x film 52. )), The on-current value Ion / Ion (x = 2.0) normalized, and the horizontal axis represents the composition of the SiO x film 52. In FIG. 10, the composition of the SiO x film 52 is represented by the value of x in the composition formula SiO x , that is, the composition ratio (O / Si) of oxygen atoms (O) to silicon atoms (Si).
図10から、オン電流は、SiOx膜52における酸素原子(O)の組成比xが2.0よりも小さくなると増大し、酸素原子の組成比xが小さくなるにつれて大きくなることがわかる。これは、SiOx膜52における酸素原子の組成比xが小さくなるにつれて、SiOx膜52における結晶成長核である酸素欠損が増え、これによって、微結晶シリコン膜62が高密度に成長するためである。
From FIG. 10, it can be seen that the on-current increases when the composition ratio x of oxygen atoms (O) in the SiO x film 52 is smaller than 2.0, and increases as the composition ratio x of oxygen atoms decreases. This, as the composition ratio x of the oxygen atoms in the SiO x film 52 is reduced, increasing the crystal growth nuclei in which oxygen defects in SiO x film 52, whereby, in order to
また微結晶シリコン膜62の膜厚を10nmから70nmまで10nmずつ変化させた微結晶シリコンTFTをそれぞれ作製し、ゲート電圧−ドレイン電流特性を測定した。SiOx膜52における酸素原子の組成比xは1.54とした。測定結果から、ドレイン電圧を10V印加したときのドレイン電流の最小値であるオフ電流(Imin)について、微結晶シリコン膜62の膜厚に対する依存性(以下「微結晶シリコン膜厚依存性」という場合がある)を評価した。ドレイン電流が最小になるゲート電圧は、TFTによって異なっている。
In addition, microcrystalline silicon TFTs in which the thickness of the
図11は、本発明の第1の実施の形態における微結晶シリコンTFTのオフ電流の微結晶シリコン膜厚依存性を示すグラフである。図11において、縦軸は、微結晶シリコンの膜厚を50nmとしたTFTのオフ電流(Imin(50nm))で規格化したオフ電流の値Imin/Imin(50nm)を示し、横軸は、微結晶シリコン膜62の膜厚(nm)を示す。
FIG. 11 is a graph showing the microcrystalline silicon film thickness dependence of the off-state current of the microcrystalline silicon TFT according to the first embodiment of the present invention. In FIG. 11, the vertical axis represents the off-current value Imin / Imin (50 nm) normalized by the TFT off-current (Imin (50 nm)) with a microcrystalline silicon film thickness of 50 nm, and the horizontal axis represents the microscopic silicon. The film thickness (nm) of the
微結晶シリコン膜62の膜厚が小さくなっても、オン電流は一定となるが、オフ電流は、図11に示すように微結晶シリコン膜62の膜厚によって変化する。微結晶シリコン膜62の膜厚が70nmから30nmまでの間では、膜厚を小さくするに従って、オフ電流の最小値が減少する傾向を示した。しかし、微結晶シリコン膜62の膜厚を30nm以下に小さくしても、オフ電流の最小値はあまり小さくならずに飽和傾向を示した。このことから、微結晶シリコン膜62の膜厚を30nm以下にすることで、オン特性を低下させずにリーク電流を小さくできることがわかる。
Even when the thickness of the
したがって、微結晶シリコン膜62の膜厚は、30nm以下であることが好ましい。微結晶シリコン膜62は、ホール移動度が大きいので、チャネル方向のオフ抵抗が小さく、リーク電流が増加する原因となる。微結晶シリコン膜62の膜厚を比較的小さく、具体的には30nm以下にすることによって、チャネル方向の抵抗を大きくすることができるので、リーク電流を減少させることができる。
Therefore, the film thickness of the
また本実施の形態では、ゲート絶縁膜36は、ゲート電極32と第2ゲート絶縁膜53である酸化シリコン膜との間に介在される第1ゲート絶縁膜50である窒化シリコン膜(以下、窒化シリコン膜50という場合がある)を含んでおり、窒化シリコン膜50と酸化シリコン膜53との積層構造を有する。酸化シリコン膜の比誘電率は1.46であるのに対し、窒化シリコン膜の比誘電率は2.0であるので、前述のようにゲート絶縁膜36を窒化シリコン膜50と酸化シリコン膜53との積層構造にすることによって、酸化シリコン膜のみでゲート絶縁膜を構成する場合と比べて、ゲート絶縁膜36の誘電率が増大する。このため、同一膜厚で比較すると、酸化シリコン膜のみでゲート絶縁膜を構成する場合と比べて、積層構造の場合はオン電流を増大させることができる。したがって、ゲート絶縁膜36の膜厚を増大させずに、TFT1の性能を向上させることができる。
In the present embodiment, the
また本実施の形態では、活性層37は、微結晶シリコン膜62上に設けられるi型非晶質シリコン膜63を含んでおり、チャネル層60が、微結晶シリコン膜62とi型非晶質シリコン膜63との積層構造を有する。これによって、バンドギャップの不整合を抑えて、チャネル層60上にN型非晶質シリコン膜61を形成することができる。したがって、ゲート電極32に逆バイアス電圧を印加したときに、微結晶シリコン膜62とN型非晶質シリコン膜61との間で、バンド間トンネリングによるホール注入が起こることを防ぐことができるので、リーク電流を抑制することができる。
In the present embodiment, the
<第2の実施の形態>
図12は、本発明の第2の実施の形態におけるTFT基板20Aの画素部21Aの構成を示す平面図である。図13は、図12の切断面線A−A、B−B、C−Cから見た断面図である。本実施の形態のTFT基板20Aにおいて、前述の第1の実施の形態におけるTFT基板20の微結晶シリコン膜62を除くその他の構成は、第1の実施の形態におけるTFT基板20と同様であるので、異なる部分についてのみ説明し、同様の構成には同一の参照符を付して共通する説明を省略する。
<Second Embodiment>
FIG. 12 is a plan view showing the configuration of the
本実施の形態のTFT基板20Aは、第1の実施の形態におけるTFT基板20に備えられるTFT1と同様の構成のTFT2を備える。本実施の形態のTFT2は、活性層72のチャネル層71を構成する微結晶シリコン膜として、アルゴン(Ar)を含有する微結晶シリコン膜70を備えている。本実施の形態のTFT2は、前述の第1の実施の形態におけるTFT1に備えられる微結晶シリコン膜62に代えて、Arを含有する微結晶シリコン膜70を備えている。微結晶シリコン膜70は、第2ゲート絶縁膜53を構成する低酸化シリコン(SiOx)膜52と接する部分、より詳細には微結晶シリコン膜70全体に、アルゴンを含有する。
The
次に、本発明の第2の実施の形態におけるTFT2の製造方法について説明する。本実施の形態におけるTFT2の製造方法は、第1の実施の形態におけるTFT2の製造方法と類似するので、同様の工程については説明を省略する。本実施の形態では、TFT2の製造方法を用いたTFT基板20Aの製造方法について説明する。図14および図15は、本発明の第2の実施の形態におけるTFT基板20Aの製造方法を説明するための図である。図14および図15では、図13と同様に、TFT基板20Aの画素部21Aとなる部分を示す。図14および図15は、図12の切断面線A−A、B−B、C−Cから見た断面図に相当する。
Next, the manufacturing method of TFT2 in the 2nd Embodiment of this invention is demonstrated. Since the manufacturing method of TFT2 in this Embodiment is similar to the manufacturing method of TFT2 in 1st Embodiment, description is abbreviate | omitted about the same process. In the present embodiment, a manufacturing method of the
図14は、低酸化シリコン(SiOx)膜52の形成が終了した段階の状態を示す断面図である。第1の実施の形態と同様に、まずガラス基板などの透明絶縁性基板31を、洗浄液または純水を用いて洗浄した後、透明絶縁性基板31上にメタル膜を成膜する。その後、第1回目のフォトリソグラフィプロセスで前記メタル膜をパターニングして、ゲート電極32、ゲート配線33、ゲート端子部34および補助容量電極35を形成する。次いで、ゲート電極32、ゲート配線33、ゲート端子部34および補助容量電極35を覆うように、第1ゲート絶縁膜50を成膜した後、第1ゲート絶縁膜50上に、第2ゲート絶縁膜53となる二酸化シリコン(SiO2)膜51および低酸化シリコン(SiOx)膜52を成膜する。SiOx膜52における酸素原子(O)の組成比xは、たとえば1.54である。SiO2膜51とSiOx膜52との合計の膜厚は、100nm以下に選ばれる。
FIG. 14 is a cross-sectional view showing a state where the formation of the low silicon oxide (SiO x )
図15は、微結晶シリコン膜70、i型非晶質シリコン膜63およびN型非晶質シリコン膜61のパターニングが終了した段階の状態を示す断面図である。次いで、SiOx膜52上に、半導体能動膜となる、Arを含有する微結晶シリコン膜(以下「Ar含有微結晶シリコン膜」という場合がある)70と、ノンドープの非晶質シリコン膜であるi型非晶質シリコン膜63と、N型不純物を添加した非晶質シリコン膜であるN型非晶質シリコン膜61とを、この順に順次成膜する。
FIG. 15 is a cross-sectional view showing a state where patterning of the
微結晶シリコン膜70は、プラズマCVD法を用いて、SiH4ガス、H2ガスおよびArガスを含む混合ガス、本実施の形態では、SiH4ガスとH2ガスとArガスとの混合ガスによって成膜する。微結晶シリコン膜70は、プラズマCVD法にて、SiH4ガスとH2ガスとArガスとの流量比(SiH4/H2/Ar)を1:150:150〜300、すなわちSiH4ガスの流量を1としたときにH2ガスの流量を150とし、Arガスの流量を200〜300とし、圧力を100〜150Paとし、パワー密度を0.05〜0.2W/cm2とし、成膜温度を200〜300℃として堆積することによって、形成することができる。
The
その後、第1の実施の形態と同様にして、第2回目のフォトリソグラフィプロセスによって、Ar含有微結晶シリコン膜70とi型非晶質シリコン膜63とN型非晶質シリコン膜61とを、TFT2の構成要素となる形状にパターニングして、活性層72Aを形成する。ここで形成された活性層72Aは、後の工程でN型非晶質シリコン膜61がソース層61aとドレイン層61bとに分離されて、前述の図13に示す活性層72となる。これ以降の製造工程は、前述の第1の実施の形態と同様であるので、説明を省略する。以上のようにして、前述の図13に示すTFT2を備えるTFT基板20Aを製造する。
Thereafter, similarly to the first embodiment, an Ar-containing
以上のように本実施の形態によれば、微結晶シリコン膜70は、SiH4ガス、N2OガスおよびArガスを含む混合ガスによって成膜される。これによって、微結晶シリコン膜70の結晶性を高め、結晶化率を向上させることができるので、TFT2のオン特性を向上させることができる。
As described above, according to the present embodiment, the
また本実施の形態では、第2ゲート絶縁膜53である酸化シリコン膜の膜厚、すなわちSiO2膜51とSiOx膜52との合計の膜厚は、100nm以下に選ばれる。酸化シリコン膜53の膜厚が大きい場合、エッチングレートの差によって、前述の図9に示すように、ゲート端子部34において、酸化シリコン膜53が突き出してしまう。これによって、ゲート端子パッド44に断線不良が生じやすい。
In this embodiment, the thickness of the silicon oxide film as the second
酸化シリコン膜53の膜厚、すなわちSiO2膜51とSiOx膜52との合計の膜厚を100nm以下としてSiO2膜51およびSiOx膜52を形成したところ、断線不良は確認されなかった。このとき、SiO2膜51の膜厚を80nmとし、SiOx膜52の膜厚を20nmとした。以上の結果から、本実施の形態では、前述のように第2ゲート絶縁膜53である酸化シリコン膜の膜厚、すなわちSiO2膜51の膜厚とSiOx膜52との合計の膜厚を100nm以下としている。これによって、ゲート端子パッド44の断線不良を防ぐことができる。
Thickness of the
以下、Arを含有する微結晶シリコン膜70による効果について、検証を行った。Arを含有する微結晶シリコン膜70は、原料ガスであるSiH4ガスおよびH2ガスにArガスを混合した混合ガスを用いて、プラズマCVD法にて、SiH4ガス、H2ガス、Arガスの流量比(SiH4/H2/Ar)を1:150:150とし、圧力を150Paとし、パワー密度を0.06W/cm2とし、成膜温度を300℃として形成した。このとき、形成されたTFTチャネル部46の深さ方向の元素分布を、二次イオン質量分析計(Secondary Ion Mass Spectrometer;略称:SIMS、CAMECA社製、IMS−6F)を用いて調べたところ、微結晶シリコン膜70中にArが検出された。
Hereinafter, the effect of the
また、混合ガス中にArを含有させた場合と、含有させなかった場合とについて、微結晶シリコン膜を成膜した直後に、SEM(日立株式会社製、S−806)を用いて表面写真を観察した。Arを含有させなかったサンプルおよび含有させたサンプルのいずれにおいても、微結晶シリコンは、高密度でかつ均一に成長しており、ボイドは殆ど観測されなかった。 Moreover, about the case where Ar is contained in mixed gas, and the case where it is not contained, immediately after forming a microcrystalline silicon film, a surface photograph is used using SEM (made by Hitachi, Ltd., S-806). Observed. In both the sample not containing Ar and the sample containing Ar, microcrystalline silicon grew at a high density and uniformly, and almost no voids were observed.
さらに、これらのサンプルについて、ラマン分光装置(JASCO社製、MRS−3100)を用いて結晶化率を測定した。Arを含有させなかったサンプルの結晶化率は、60%であった。これに対し、Arを含有させたサンプルでは、67%の結晶化率が得られた。 Furthermore, the crystallization rate of these samples was measured using a Raman spectroscopic device (manufactured by JASCO, MRS-3100). The crystallization rate of the sample not containing Ar was 60%. On the other hand, a crystallization rate of 67% was obtained in the sample containing Ar.
混合ガス中にArを含有させることによって結晶化率が向上する理由は、以下のように説明できる。SiH4ガスとH2ガスとの混合ガスでシリコン膜を成膜する結晶成長過程では、非晶質シリコン膜(a−Si膜)と、微結晶シリコン膜とが同時に堆積する。混合ガス中にH2ガスが大量に含まれていると、プラズマ中で分解した大量の水素原子(H)が非晶質シリコン膜中の弱いシリコン結合(Si−Si結合)を切り、Siと化合し、SiH4(気体)となって膜から除去される。すなわち、混合ガス中に大量のH2ガスが存在すると、非晶質シリコン膜よりも微結晶シリコン膜がより多く成長する。この水素原子が非晶質シリコン膜中の弱いシリコン結合を切る効果は、成膜温度が低温であるほど顕著になる。この混合ガスにArガスをさらに混合すると、ArはHよりも質量が大きいので、非晶質シリコン膜中の弱いシリコン結合を切る作用がHよりも大きくなり、より結晶性の良好な、すなわち結晶化率の高い微結晶シリコン膜が形成できる。 The reason why the crystallization rate is improved by containing Ar in the mixed gas can be explained as follows. In a crystal growth process in which a silicon film is formed with a mixed gas of SiH 4 gas and H 2 gas, an amorphous silicon film (a-Si film) and a microcrystalline silicon film are deposited simultaneously. If the mixed gas contains a large amount of H 2 gas, a large amount of hydrogen atoms (H) decomposed in the plasma cut weak silicon bonds (Si—Si bonds) in the amorphous silicon film, and Si and Combined, SiH 4 (gas) is removed from the film. That is, when a large amount of H 2 gas is present in the mixed gas, more microcrystalline silicon films grow than amorphous silicon films. The effect of hydrogen atoms breaking weak silicon bonds in the amorphous silicon film becomes more prominent as the film forming temperature is lower. When Ar gas is further mixed with this mixed gas, since Ar has a mass larger than that of H, the action of breaking weak silicon bonds in the amorphous silicon film becomes larger than that of H, so that the crystallinity is better. A microcrystalline silicon film with a high conversion rate can be formed.
さらに、Arガスを混合すると、弱いシリコン結合を切る作用が、より高温でも起こるようになる。すなわち、微結晶シリコン膜70をより高温で堆積することができる。前述の第1の実施の形態の実施例では、微結晶シリコン膜62を形成するにあたって、成膜温度を250℃としたが、本実施の形態の実施例では成膜温度を300℃とした。Arガスを混合した場合、微結晶シリコン膜の成長速度は、Arガスを混合しない場合に比べて1.5倍に向上した。したがって、Arガスを混合すると、結晶化率が向上するだけではなく、スループットも向上する。
Furthermore, when Ar gas is mixed, the action of breaking weak silicon bonds occurs even at higher temperatures. That is, the
またSiOx膜52の組成を変えて、微結晶シリコン膜70にArを含有させた微結晶シリコンTFTをそれぞれ作製し、ゲート電圧−ドレイン電流特性を測定した。測定結果から、ドレイン電圧を10V印加し、ゲート電圧を20V印加したときのドレイン電流であるオン電流について、SiOx膜52の組成に対する依存性、すなわちSiOx組成依存性を評価した。
Further, microcrystalline silicon TFTs in which Ar was contained in the
図16は、本発明の第2の実施の形態における微結晶シリコンTFTのオン電流のSiOx組成依存性を示すグラフである。図16において、縦軸は、SiOx膜52に代えて、組成式SiOxのxが2.0の酸化シリコン膜を用いて作製した微結晶シリコンTFTのオン電流(Ion(x=2.0))で規格化したオン電流の値Ion/Ion(x=2.0)を示し、横軸は、SiOx膜52の組成を示す。図16では、SiOx膜52の組成を、組成式SiOxのxの値、すなわちシリコン原子(Si)に対する酸素原子(O)の組成比(O/Si)で表す。 FIG. 16 is a graph showing the SiO x composition dependency of the on-current of the microcrystalline silicon TFT according to the second embodiment of the present invention. In FIG. 16, the vertical axis represents the on-current (Ion (x = 2.0) of the microcrystalline silicon TFT manufactured using a silicon oxide film having x of 2.0 in the composition formula SiO x instead of the SiO x film 52. )), The on-current value Ion / Ion (x = 2.0) normalized, and the horizontal axis represents the composition of the SiO x film 52. In FIG. 16, the composition of the SiO x film 52 is represented by the value of x in the composition formula SiO x , that is, the composition ratio (O / Si) of oxygen atoms (O) to silicon atoms (Si).
図16から、オン電流は、SiOx膜52における酸素原子(O)の組成比xが2.0よりも小さくなると増大し、酸素原子の組成比xが小さくなるにつれて大きくなることがわかる。 FIG. 16 shows that the on-current increases when the composition ratio x of oxygen atoms (O) in the SiO x film 52 becomes smaller than 2.0, and increases as the composition ratio x of oxygen atoms becomes smaller.
また図16に示す結果と、前述の図10に示す微結晶シリコン膜62にArを含有させない場合の結果とを比較した。その結果、微結晶シリコン膜70にArを含有させると、Arを含有させない場合に比べて、SiOx膜52における酸素原子(O)の組成比xが1.98の場合で1.05倍、組成比xが1.54の場合で1.51倍、組成比xが1.20の場合で1.65倍の値となり、オン電流が1.05倍から1.65倍向上することが確認された。
Further, the result shown in FIG. 16 was compared with the result in the case where Ar was not contained in the
またArを含有させた微結晶シリコン膜70の膜厚を10nmから70nmまで10nmずつ変化させた微結晶シリコンTFTをそれぞれ作製し、ゲート電圧−ドレイン電流特性を測定した。SiOx膜52における酸素原子の組成比xは、1.54とした。測定結果から、ドレイン電圧を10V印加したときのドレイン電流の最小値であるオフ電流(Imin)について、微結晶シリコン膜70の膜厚に対する依存性、すなわち微結晶シリコン膜厚依存性を評価した。ドレイン電流が最小になるゲート電圧は、TFTによって異なっている。
Further, microcrystalline silicon TFTs in which the thickness of the
図17は、本発明の第2の実施の形態における微結晶シリコンTFTのオフ電流の微結晶シリコン膜厚依存性を示すグラフである。図17において、縦軸は、微結晶シリコン膜70の膜厚を50nmとしたTFTのオフ電流(Imin(50nm))で規格化した値Imin/Imin(50nm)を示し、横軸は、微結晶シリコン膜70の膜厚(nm)を示す。
FIG. 17 is a graph showing the microcrystalline silicon film thickness dependence of the off-state current of the microcrystalline silicon TFT according to the second embodiment of the present invention. In FIG. 17, the vertical axis represents a value Imin / Imin (50 nm) normalized by the off-current (Imin (50 nm)) of the TFT in which the thickness of the
前述の第1の実施の形態と同様に、Arを含有させた微結晶シリコン膜70の膜厚が小さくなっても、オン電流は一定となるが、オフ電流は、図17に示すように微結晶シリコン膜70の膜厚によって変化する。微結晶シリコン膜70の膜厚が70nmから30nmまでの間では、膜厚を小さくするに従って、オフ電流の最小値が減少する傾向を示した。しかし、微結晶シリコン膜70の膜厚を30nm以下に小さくしても、オフ電流の最小値はあまり小さくならずに飽和傾向を示した。このことから、微結晶シリコン膜70の膜厚を30nm以下にすることで、オン特性を低下させずにリーク電流を小さくできることがわかる。
As in the first embodiment, the on-state current is constant even when the thickness of the
したがって、微結晶シリコン膜70の膜厚は、30nm以下であることが好ましい。微結晶シリコン膜70は、ホール移動度が大きいので、チャネル方向のオフ抵抗が小さく、リーク電流が増加する原因となる。微結晶シリコン膜70の膜厚を比較的小さく、具体的には30nm以下にすることによって、チャネル方向の抵抗を大きくすることができるので、リーク電流を減少させることができる。
Therefore, the thickness of the
また図17に示す結果と、前述の図11に示す微結晶シリコン膜62にArを含有させない場合の結果とを比較した。その結果、微結晶シリコン膜70にArを含有させると、Arを含有させない場合に比べて、オフ電流が若干増加することがわかった。より詳細には、オフ電流は、微結晶シリコン膜70の膜厚が50nmの場合で0.9%増加し、膜厚が30nmの場合で6.3%増加し、膜厚が10nmの場合で10.0%増加することがわかった。これは、Arが微結晶シリコン膜70中に欠陥を作っているためと考えられるが、増加率は最大でも10%であるので、問題はない。
Further, the result shown in FIG. 17 was compared with the result in the case where Ar was not contained in the
以上のように、本実施の形態のTFT2である微結晶シリコンTFTは、前述の第1の実施の形態のTFT1に比べて、より大きなオン特性を確保しつつ、大きな駆動電圧に対して劣化が少ない。したがって、本実施の形態のTFT2を用いることによって、TFTの書込み不足に起因する表示不良および回路動作不良を発生させることなく、高寿命の液晶表示装置を実現することができる。
As described above, the microcrystalline silicon TFT, which is the
また本実施の形態では、前述の第1の実施の形態に比べて、微結晶シリコン膜70を高速で成膜できるので、スループットが向上し、製造コストを低減することができる。
Further, in this embodiment, since the
また本実施の形態では、低酸化シリコン(SiOx)膜52における酸素原子(O)の組成比xが1.2未満になると、または屈折率nが1.7を超えると、前述の第1の実施の形態に比べて、微結晶シリコン膜70の結晶化率はさらに向上する。具体的には、前述の表2に示すように、Arが添加されていない場合、結晶化率は66%以上となるのに対し、Arが添加されている場合、結晶化率は74%以上となる。しかし、SiOx膜52中の欠陥準位密度が増大し、ホットキャリア劣化が増大するので、高寿命の液晶表示装置が得られなくなる。したがって、SiOx膜52における酸素原子(O)の組成比xは、1.2以上であることが好ましく、SiOx膜52の屈折率nは、1.7以下であることが好ましい。
Further, in the present embodiment, when the composition ratio x of oxygen atoms (O) in the low silicon oxide (SiO x )
前述の各実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。たとえば、前述の各実施の形態では、ゲート絶縁膜36を第1ゲート絶縁膜である窒化シリコン(SiN)膜50と、第2ゲート絶縁膜53である酸化シリコン膜、具体的には二酸化シリコン(SiO2)膜51および低酸化シリコン(SiOx)膜52とで構成したが、ゲート絶縁膜36は、これに限定されない。たとえば、SiO2膜51を設けずに、SiOxのxが2未満の低酸化シリコン(SiOx)膜52単独で第2ゲート絶縁膜53を構成し、SiN膜50およびSiOx膜52のみでゲート絶縁膜36を構成してもよい。このように第2ゲート絶縁膜53は、SiO2膜51を含まなくてもよいが、ゲート絶縁膜36へのホットキャリアの注入を防ぐという観点からは、SiO2膜51を含んで構成されることが好ましい。
Each above-mentioned embodiment is only illustration of this invention, and can change a structure within the scope of the present invention. For example, in each of the above-described embodiments, the
また第2ゲート絶縁膜53は、前述の各実施の形態では、SiO2膜51とSiOx膜52との積層構造を有するが、これに限定されず、たとえば、単層膜で構成されてもよい。単層膜で第2ゲート絶縁膜53を構成する場合、少なくとも微結晶シリコン膜62,70と接する部分が、組成式SiOx(xは1.2以上2未満の数)で表される組成を有するか、または屈折率が1.46よりも大きく1.7以下であればよい。たとえば、第2ゲート絶縁膜53は、酸素原子(O)の組成比xが第1ゲート絶縁膜50側から微結晶シリコン膜62,70側に向かって減少して、微結晶シリコン膜62,70と接する部分で、1.2以上2未満になるように構成されてもよい。また第2ゲート絶縁膜53は、屈折率が第1ゲート絶縁膜50側から微結晶シリコン膜62,70側に向かって増加して、微結晶シリコン膜62,70と接する部分で、1.46よりも大きく1.7以下の値になるように構成されてもよい。
The second
また前述の各実施の形態では、チャネルエッチ型のTFTの製造方法を説明したが、エッチストッパー型のTFTであっても、同様にして製造することができる。 In each of the above-described embodiments, the manufacturing method of the channel etch type TFT has been described. However, even the etch stopper type TFT can be manufactured in the same manner.
1,2 薄膜トランジスタ(TFT)、20,20A TFT基板、21,21A 画素部、22 ゲートドライバ部、31 透明絶縁性基板、32 ゲート電極、33 ゲート配線、34 ゲート端子部、35 補助容量電極、36 ゲート絶縁膜、37,72 活性層、38 ソース電極、39 ドレイン電極、40 ソース配線、41 ソース端子部、42 層間絶縁膜、43 透明画素電極、44 ゲート端子パッド、45 ソース端子パッド、46 TFTチャネル部、47 画素ドレインコンタクトホール、48 ゲート端子部コンタクトホール、49 ソース端子部コンタクトホール、50 第1ゲート絶縁膜(窒化シリコン膜)、51 二酸化シリコン膜、52 低酸化シリコン膜、53 第2ゲート絶縁膜、60,71 チャネル層、61 N型半導体層(N型非晶質シリコン膜)、61a ソース層、61b ドレイン層、62 微結晶シリコン膜、63 i型非晶質シリコン膜、70 アルゴン(Ar)含有微結晶シリコン膜。 1, 2 Thin film transistor (TFT), 20, 20A TFT substrate, 21, 21A Pixel portion, 22 Gate driver portion, 31 Transparent insulating substrate, 32 Gate electrode, 33 Gate wiring, 34 Gate terminal portion, 35 Auxiliary capacitance electrode, 36 Gate insulating film, 37, 72 Active layer, 38 Source electrode, 39 Drain electrode, 40 Source wiring, 41 Source terminal part, 42 Interlayer insulating film, 43 Transparent pixel electrode, 44 Gate terminal pad, 45 Source terminal pad, 46 TFT channel Part, 47 pixel drain contact hole, 48 gate terminal part contact hole, 49 source terminal part contact hole, 50 first gate insulating film (silicon nitride film), 51 silicon dioxide film, 52 low silicon oxide film, 53 second gate insulation Membrane, 60,71 channel layer, 61 N Type semiconductor layer (N-type amorphous silicon film), 61a source layer, 61b drain layer, 62 microcrystalline silicon film, 63 i-type amorphous silicon film, and 70 argon (Ar) -containing microcrystalline silicon film.
Claims (7)
前記ゲート電極上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜と接して設けられる微結晶シリコン膜を含む活性層と、
前記活性層上に設けられるソース電極およびドレイン電極とを備え、
前記ゲート絶縁膜は、前記微結晶シリコン膜と接して設けられる酸化シリコン膜を含み、
前記酸化シリコン膜の前記微結晶シリコン膜と接する部分は、組成式SiOx(xは1.2以上2未満の数)で表される組成を有し、
前記活性層に含まれる前記微結晶シリコン膜は、成膜中に結晶化して形成されることを特徴とする薄膜トランジスタ。 A gate electrode provided on an insulating substrate;
A gate insulating film provided on the gate electrode;
An active layer provided on the gate insulating film and including a microcrystalline silicon film provided in contact with the gate insulating film;
A source electrode and a drain electrode provided on the active layer,
The gate insulating film includes a silicon oxide film provided in contact with the microcrystalline silicon film,
Wherein the portion in contact with the microcrystalline silicon film of the silicon oxide film, the composition formula SiO x (x is a number less than 2 1.2 or higher) have a composition represented by,
The microcrystalline silicon film included in the active layer, a thin film transistor, wherein Rukoto formed and crystallized during the formation.
前記ゲート電極上に、酸化シリコン膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、微結晶シリコン膜を含む活性層を形成する工程と、
前記活性層上に、ソース電極およびドレイン電極を形成する工程とを備え、
前記ゲート絶縁膜を形成する工程では、
前記酸化シリコン膜の少なくとも上部が、組成式SiOx(xは1.2以上2未満の数)で表される組成を有するように、前記酸化シリコン膜を形成し、
前記活性層を形成する工程では、
前記上部が前記組成式SiO x (xは1.2以上2未満の数)で表される組成を有し、前記上部の表面に結晶成長核である酸素欠損が存在する状態の前記酸化シリコン膜上に、シランガスと水素ガスとを含む混合ガスを用いたプラズマ化学気相成長法によって、微結晶シリコンの成長を伴ってシリコン膜を堆積することによって、前記酸化シリコン膜に接するように前記微結晶シリコン膜を形成することを特徴とする薄膜トランジスタの製造方法。 Forming a gate electrode on an insulating substrate;
Forming a gate insulating film including a silicon oxide film on the gate electrode;
Forming an active layer including a microcrystalline silicon film on the gate insulating film;
Forming a source electrode and a drain electrode on the active layer ,
In the step of forming a pre-Symbol gate insulating film,
Forming the silicon oxide film so that at least an upper part of the silicon oxide film has a composition represented by a composition formula SiO x (x is a number of 1.2 or more and less than 2) ;
In the step of forming the active layer,
The silicon oxide film in which the upper portion has a composition represented by the composition formula SiO x (x is a number of 1.2 or more and less than 2), and oxygen vacancies as crystal growth nuclei exist on the upper surface. The microcrystal is deposited on the silicon oxide film by depositing a silicon film with the growth of microcrystalline silicon by plasma chemical vapor deposition using a mixed gas containing silane gas and hydrogen gas. A method of manufacturing a thin film transistor, comprising forming a silicon film .
前記ゲート電極上に、組成式SiO 2 で表される組成を有する二酸化シリコン膜を形成する工程と、
前記二酸化シリコン膜上に、前記組成式SiO x (xは1.2以上2未満の数)で表される組成を有する低酸化シリコン膜を形成することによって、前記低酸化シリコン膜と前記二酸化シリコン膜との積層構造を有する前記酸化シリコン膜を形成する工程とを備えることを特徴とする請求項5に記載の薄膜トランジスタの製造方法。 The step of forming the gate insulating film includes:
Forming a silicon dioxide film having a composition represented by the composition formula SiO 2 on the gate electrode;
On the silicon dioxide film, by forming a low silicon oxide film having a composition represented by the composition formula SiO x (x is a number of 1.2 or more and less than 2), the low silicon oxide film and the silicon dioxide are formed. method of manufacturing a thin film transistor according to claim 5, characterized in Rukoto and forming the silicon oxide film having a laminated structure of the film.
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