JP5581326B2 - 生物学の影響を受けたハードウェアセルアーキテクチャ - Google Patents
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Description
- 性能低下:比較器またはボータの回路は、システムに余分の遅延をもたらす。
- 増加する電力および領域のオーバーヘッド:同じデバイスのx個のコピーを有することは、当然ながら、必要とされる余分な領域および電力をx倍にすることになる。
- 比較器またはボータの故障:欠陥をチェックする回路が故障する場合に、これに対処する方法が存在すべきである。そして、これをチェックすることが可能であるべきである。
- DNA言語(DNA language)として定義されるプログラミング言語で表現されるプログラムを実施することにより、システムの自己組織化および自己維持を実現するためにプログラミングされるように構成されるセルとして定義される、複数のハードウェアユニットと
を備え、
各セルは、システム内の1つまたは複数の他のセルと通信するように構成され、
システムは、DNA言語からのキーワードを、バイナリDNAコードに変換するように構成されるコンバータプログラムをさらに含み、
自己組織化は、DNAコードが、セルの1つまたは複数に送信され、1つまたは複数のセルのそれぞれは、システム内でのその機能を決定するように構成されることを含み、
第1のセルで欠陥が発生し、第1のセルがその機能を実行することを停止するならば、システムが、第1のセルがその機能を実行することを停止したという情報をセルに送信し、その後、第2のセルが第1のセルの機能を引き受けることを実現するために、自己組織化が再び実行されるということにより、自己維持が実行されるシステムが開示される。
この方法は、
- DNA言語として定義されるプログラミング言語で表現されるプログラムを実施することにより、システムの自己組織化および自己維持を実現するために、セルの1つまたは複数をプログラミングするステップであって、各セルは、システム内の1つまたは複数の他のセルと通信するように構成されるステップと、
- コンバータプログラムにより、DNA言語からのキーワードを、バイナリDNAコードに変換するステップと、
- DNAコードを、セルの1つまたは複数に送信するステップであって、1つまたは複数のセルのそれぞれは、システム内でのその機能を決定するように構成されるステップと、
- 第1のセルで欠陥が発生し、第1のセルがその機能を実行することを停止するならば、情報をセルに送信するステップであって、それによって、自己維持がシステムにより実行されるステップと、
- 第2のセルが第1のセルの機能を引き受けることを実現するために、自己組織化を再び実行するステップと
を含む。
dna ::= <statement>*| <parallel>*
statement ::= <assignment>| <while>| <if>| return <var>
parallel ::= parallel <statement>* endparallel
assignment ::= <var> = <exp>
while ::= while <bexp> do
<statement>* endwhile
if ::= if <bexp> then
<statement>* else
<statement>* endif
exp ::=<var/c> [<op> <exp>]*
bexp ::= <var/c> [<bop> <bexp>]*
op ::=AND| OR|XOR|NOR|XNOR|NAND| +| -|...
bop ::=AND|OR|XOR|NOR|XNOR|NAND| <| <=| ==|!=
var ::= Letters{A-Z}*|RAM <var/c>
var/c ::= Letters{A-Z}*| <const>
const ::= Numbers(0-9)*
- ステートメントのタイプ、すなわち、代入、ifまたはwhileを識別するステップ
- 代入のタイプに関連するブロックを配置するステップ
を実行することにより得ることは容易である。
- DNAを受信する
- それをメモリに保存する
- 2つの方法に対して共通ではない、自己組織化を実行する
- 「自分が最後である」かどうかを判定し、これが事実であるならば、関連する当事者に、自己組織化が終了したということを通知する
- 実行を開始する
は、システム内の単一のセルの観点から説明される。
- 以下ではfuncと略される、例えばガード、演算子、RAMなどの、セルの機能
- 以下ではoutsと略される、セルがその出力を送出することになるセルの座標
- 以下ではauxと略される、自己維持のために必要とされる補助変数
を決定しなければならない場合がある。
- 協調型セットアップ:セルは、「私はここにいます。あなたの出力を私に送出してください。」などのような情報である、システムに関する情報を協調的に交換する。
- 個別セットアップ:セルは、セルの終えんの通知を除いて、すべての情報をDNAから導出することができる。セルの終えんは、システム内の欠陥として定義される。
他のセルが情報を提供することを助ける協調型セットアップとは対照的に、個別セットアップでは、必要とされ得るすべての情報は、DNA、すなわち、例えば、本説明で前に開示された言語のBNF記法により記述されるDNAプログラムから直接導出される。個別セットアップの目的は、セルのネットワーク(NoC)および他のセルの機能性をなぜ当てにするのか、各セルがそれ自体で、それ自体のセットアップに責任を負う場合に、同じ機能性がいつ実現され得るのか、ということである場合がある。個別セットアップと協調型セットアップとの間の重要な違いは、個別セットアップはレジスタを使用せず、したがって、実行時間中に、低速のデータプルプロトコルを有する影響を除去するということである。個別セットアップは、以下のアルゴリズムにより特徴づけられ得る。
Algorithm void selfOrganisation(DNA dna, Coord id){
int MyNr = getCellNr(id);
func = find_gene(MyNr,dna);
setFunc(func);
determine_outputs(func,dna);
determine_GS _source(id,dna,func);
}
Algorithm String find_gene(int nr,DNA dna){
int dnai = 0;
int count = 0;
ignorevars.clear();
ignoreRAM = false;
while (dnai < dna.getTotalGeneNr()){
gene d = dna.getGene(dnai);
String kw = d.getContent(0);
boolean ignore = ignorekw(kw);
if (!ignore && count == nr){
return kw;
}
else{
if (!ignore){
count++;
}
else{
ignoreCount++;
}
dnai++;
}
}
return "?";
}
Algorithm void determine_GS_source(Coord id, DNA dna,String funs){
while(dnai < dna.getTotalGeneNr()){
dnai++;
Gene d = dna.gene(dnai);
String t = d.getContent(0);
boolean ignore = ignorekw(t),
if (!ignore){
if (!Constants.convertToString(t). startsWith("var") &&
!t.equals(Constants.RAM) &&dnai==genenr){
//入力環境(IE)からの開始信号を要求する
OutputRegPay toad orpl = null;
if (func.eg oats Constants.lF)‖func.eguals(Constants.WHILE)){
orpl = new OutputRegPayload("GS","p1");
}
else{
orpl = new OutputRegPayload("GS","p3");
}
ID IE = new ID("IE",-1,id.getY());
Packet[] ps = {new Packet(1,new Destination(IE),
new Source(id),orpl)};
sendPackets(ps);
//入力環境にGSをここで提供するように命じる
StartPayfoad spl = new StartPaytoad()
Packet[] ps2 = {new Packet(2,new Destination (IE),
new Source(id)spl};
sendPackets(ps2);
break;
}
else if (!Constants.cnvertToString(t).startsWith("var") &&
!t.equals(Constants.RAM) & & dnai != genenr){
break;
}
}
}
}
- キーワード:while、if、endifの1つ
- RAMの最初の出現
- 任意の演算子
であるならば、表現可能であり得る。
- <while>
- <if>
- <assignment>
- return <var>
者はさらに、それがどの入力を取得するかのトラックを保存することができ、したがって、「入出力情報冗長性」を生成し、それが自己維持の際に使用され得ることに留意されたい。このように、他のセルに/から情報を要求かつ送出する役割を果たすのは、他のセルである。
(1)欠陥を検出する、および
(2)システムの利用可能な部分を再プログラミングすることにより訂正する
を含むことができる。
- 彼/彼女がプラットフォーム上で実施することを望むアルゴリズムを、DNA言語で記述する
- DNAをバイナリDNAに変換するために、コンバータソフトウェアを使用する
- さらにソフトウェアを使用して、DNAをプラットフォームにロードする
- 詳細なHDLモデルを記述するよりも、アルゴリズムを記述する方がはるかに容易である。
- 変換処理は、合成処理よりも高速である。
- 本発明のシステムによるロード処理は、FPGAよりも低速であるはずがない、というのは、それらは複雑に関連づけられているためである。
dna :: = <statement>*|<parallel>*
statement :: = <assignment>| <while> ( <if>| return <var>
parallel ::= parallel <statement>* endparallel
assignment ::= <var> = <exp>
while ::= while <bexp> do
<statement>* endwhile
if ::= if <bexp> then
<statement>* else
<statement>* endif
exp ::= <var/c> [<op> <exp>]*
bexp ::= <var/c> [<bop> <bexp>]*
op ::=AND| OR|XOR|NOR|XNOR|NAND| +| -|…
bop ::=AND| OR|XOR|NOR|XNOR|NAND| <| <=| ==|!=
var ::= Letters{A-Z}*|RAM <var/c>
var/c ::=Letters{A-Z}*| <const>
const ::= Numbers(0-9)*
- クラスタ内に利用可能なセルが存在するならば、セルの終えんは、対処するのが容易であり得る。
- ネットワークは、より小さくてよく、したがって、領域および電力を節約する。
- データは、「組織自体を通過する」必要がないので、組織対組織のデータ搬送遅延がより短い。ただし、組織は、セルの組織化として定義され得る。
102 ルータ
103 リンク
104 ネットワークオンチップ(NoC)
201 セル
206 アルゴリズム
207 コンバータプログラム
208 バイナリ「DNA」コード、「DNA」コード
209 機能
210 「空」
301 セル
302 中央処理装置
303 ランダムアクセスメモリ(RAM)
304 ネットワークアダプタ
402 ANDゲート
403 NOTゲート
404 ORゲート
501 セル
Claims (14)
- 再設定可能なハードウェアプラットフォームを備えるシステムであって、
前記再設定可能なハードウェアプラットフォームは、DNA言語として定義されるプログラミング言語で表現されるプログラムを実施することにより、前記システムの自己組織化および自己維持を実現するためにプログラミングされるように構成されるセルとして定義される、複数のハードウェアユニットを備え、
前記再設定可能なハードウェアプラットフォームは、複数のルータを備え、
各セルは、複数のルータに接続されているとともに、各ルータは、複数のセルに接続されており、各セルは、前記システム内の複数の他のセルとダイナミックに通信するように構成され、
前記システムは、前記DNA言語からのキーワードを、バイナリDNAコードに変換するように構成されるコンバータエンジンをさらに含み、
前記システムの自己組織化を実現するために、前記DNAコードは、前記セルの1つまたは複数に送信されるものであり、前記1つまたは複数のセルのそれぞれは、前記システム内でのその機能を決定するものであり、
第1のセルで欠陥が発生し、前記第1のセルがその機能を実行することを停止するならば、ルータが、前記第1のセルがその機能を実行することを停止したという情報をセルに送信し、その後、第2のセルが前記第1のセルの前記機能を引き受けることを実現するために、前記自己組織化が再び実行されるということにより、自己維持が実行されるシステム。 - 前記システム内の1つまたは複数の変数を含む表である、少なくとも1つのデータ回復センタ(DRC)をさらに備え、前記DRCは、少なくとも1つのセルが、前記DRCになるために分化することにより生成される、請求項1に記載のシステム。
- 前記セルは、前記システム内の他のセルからの情報を要求するともに、前記システム内の他のセルに情報を送信する、請求項1に記載のシステム。
- 前記第2のセルが前記第1のセルの前記機能を引き受けたならば、第3のセルが、前記第2のセルの前記機能を引き受ける、請求項1から3のいずれかに記載のシステム。
- 各セルは、成長パターンに従って、前記各セルが前記第1のセルの前に配置されているか、それとも後に配置されているかを推定し、前記セルが前記第1のセルの後に配置されているならば、前記セルは、それが前に有していた番号より1小さいセル番号を有するようにリナンバリングされる、請求項1から4のいずれかに記載のシステム。
- 前記セルは、前記システムの独立した部分が並列に実行できるように、並列構文として定義されるDNA構文を使用するために構成される、請求項1から5のいずれかに記載のシステム。
- 前記セルは、前記セルが前記独立した部分を並列に成長させるように、並列構文を使用するために構成される、請求項6に記載のシステム。
- セルは、ゲートレベルよりも高いレベルの論理粒度で、機能を実施するように構成される、請求項1から7のいずれかに記載のシステム。
- 前記セルは、機能的な方法で前記DNAコードを解釈するように構成され、それによって、前記DNAコードが表現する各機能は、1つのセルに配置される、請求項1から8のいずれかに記載のシステム。
- ガードセルとして定義される1つのセルが、ガーディアン回路の機能を実行する、請求項1から9のいずれかに記載のシステム。
- 前記DNAコードは、前記DNA言語内のステートメントである、複数のステートメントを備えるように構成される、請求項1から10のいずれかに記載のシステム。
- 再設定可能なハードウェアプラットフォームを備えるシステムの、自己組織化および自己維持を実現する方法であって、
前記再設定可能なハードウェアプラットフォームは、セルとして定義される複数のハードウェアユニットと、複数のルータとを備え、
各セルは、複数のルータに接続されているとともに、各ルータは、複数のセルに接続されており、前記方法は、
- DNA言語として定義されるプログラミング言語で表現されるプログラムを実施することにより、前記システムの自己組織化および自己維持を実現するために、前記セルの1つまたは複数をプログラミングするステップであって、各セルは、前記システム内の1つまたは複数の他のセルとダイナミックに通信するように構成されるステップと、
- コンバータエンジンにより、前記DNA言語からのキーワードを、バイナリDNAコードに変換するステップと、
- 前記DNAコードを、前記セルの1つまたは複数に送信するステップであって、前記1つまたは複数のセルのそれぞれは、前記システム内でのその機能を決定するように構成されるステップと、
- 第1のセルで欠陥が発生し、前記第1のセルがその機能を実行することを停止するならば、ルータからの情報を前記セルに送信するステップであって、それによって、自己維持が前記システムにより実行されるステップと、
- 第2のセルが前記第1のセルの前記機能を引き受けることを実現するために、前記自己組織化を再び実行するステップとを含む方法。 - 前記システムに請求項12に記載された方法を実行させるためのプログラム。
- 前記システムに請求項12に記載された方法を実行させるためのプログラムを記
憶したコンピュータ読み取り可能な記憶媒体。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP08169992.8 | 2008-11-26 | ||
EP08169992 | 2008-11-26 | ||
US11890008P | 2008-12-01 | 2008-12-01 | |
US61/118,900 | 2008-12-01 | ||
PCT/EP2009/065816 WO2010060923A1 (en) | 2008-11-26 | 2009-11-25 | Biologically inspired hardware cell architecture |
Publications (2)
Publication Number | Publication Date |
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JP2012510122A JP2012510122A (ja) | 2012-04-26 |
JP5581326B2 true JP5581326B2 (ja) | 2014-08-27 |
Family
ID=40303509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011537964A Expired - Fee Related JP5581326B2 (ja) | 2008-11-26 | 2009-11-25 | 生物学の影響を受けたハードウェアセルアーキテクチャ |
Country Status (4)
Country | Link |
---|---|
US (1) | US8826064B2 (ja) |
EP (1) | EP2370937B1 (ja) |
JP (1) | JP5581326B2 (ja) |
WO (1) | WO2010060923A1 (ja) |
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-
2009
- 2009-11-25 WO PCT/EP2009/065816 patent/WO2010060923A1/en active Application Filing
- 2009-11-25 US US13/131,244 patent/US8826064B2/en not_active Expired - Fee Related
- 2009-11-25 JP JP2011537964A patent/JP5581326B2/ja not_active Expired - Fee Related
- 2009-11-25 EP EP09760147.0A patent/EP2370937B1/en not_active Not-in-force
Also Published As
Publication number | Publication date |
---|---|
US8826064B2 (en) | 2014-09-02 |
EP2370937B1 (en) | 2014-03-12 |
JP2012510122A (ja) | 2012-04-26 |
US20110307734A1 (en) | 2011-12-15 |
EP2370937A1 (en) | 2011-10-05 |
WO2010060923A1 (en) | 2010-06-03 |
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A621 | Written request for application examination |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |