JP5565124B2 - Power management circuit and high frequency circuit IC incorporating the same - Google Patents
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Description
本発明は,パワーマネージメント回路およびそれを内蔵する高周波回路ICに関する。 The present invention relates to a power management circuit and a high frequency circuit IC incorporating the power management circuit.
無線通信装置などに搭載される高周波回路ICは,アンテナに供給する高周波送信信号を生成し,アンテナから受信した高周波受信信号を受信する。そのため,高周波通信回路は,高周波を生成するシンセサイザやその高周波信号を乗算するミキサなど高速動作可能なトランジスタ回路を有する。その場合,高速動作するトランジスタは,ゲート長をより短くするテクノロジにより製造されるため,プロセスの制約からそのゲート酸化膜はより薄くなり,一般的にゲート耐圧が低くなる。すなわち,高速トランジスタはゲート酸化膜が薄く,低ゲート耐圧で且つ低閾値電圧である。 A high-frequency circuit IC mounted on a wireless communication device or the like generates a high-frequency transmission signal supplied to the antenna and receives a high-frequency reception signal received from the antenna. Therefore, the high-frequency communication circuit has a transistor circuit capable of high-speed operation such as a synthesizer that generates a high frequency and a mixer that multiplies the high-frequency signal. In that case, since a transistor operating at high speed is manufactured by a technology that shortens the gate length, the gate oxide film becomes thinner due to process restrictions, and the gate breakdown voltage is generally lowered. That is, the high-speed transistor has a thin gate oxide film, a low gate breakdown voltage, and a low threshold voltage.
一方,無線通信装置は,携帯端末においてリチウム電池などの電池からの電源で動作することが求められる。電池電源電圧は,通常は4V前後であるので,その電池電源電圧を更に降圧して内部電源を生成するパワーマネージメント回路が必要になる。降圧された内部電源で高周波回路を動作させることで,高周波回路内の高速トランジスタはその耐圧未満の電圧で動作させることができ,低閾値電圧に対応させることができる。 On the other hand, a wireless communication device is required to operate with a power source from a battery such as a lithium battery in a portable terminal. Since the battery power supply voltage is usually around 4V, a power management circuit for generating an internal power supply by further stepping down the battery power supply voltage is required. By operating the high-frequency circuit with the stepped-down internal power supply, the high-speed transistor in the high-frequency circuit can be operated with a voltage less than its withstand voltage, and can correspond to a low threshold voltage.
パワーマネージメント回路としてDCDCコンバータやスイッチングレギレータなどが知られている。このような回路については,特許文献1,2,3などに記載されている。
As a power management circuit, a DCDC converter, a switching regulator, and the like are known. Such a circuit is described in
しかし,パワーマネージメント回路を高周波回路ICに内蔵させた場合,パワーマネージメント回路自体は外部電源電圧に堪えられる耐圧を持つ必要がある。ただし,トランジスタの耐圧はゲート酸化膜の厚さに比例するので,高速動作可能なトランジスタのテクノロジとはトレードオフの関係にある。パワーマネージメント回路を内蔵する高周波回路を共通プロセスで製造するためには,ゲート耐圧が低い高速動作可能なトランジスタを含むパワーマネージメント回路が要求される。 However, when the power management circuit is built in the high frequency circuit IC, the power management circuit itself needs to have a withstand voltage that can withstand the external power supply voltage. However, since the breakdown voltage of the transistor is proportional to the thickness of the gate oxide film, it has a trade-off relationship with the technology of the transistor capable of operating at high speed. In order to manufacture a high-frequency circuit incorporating a power management circuit by a common process, a power management circuit including a transistor capable of operating at high speed with a low gate breakdown voltage is required.
特に,電池を充電する場合,充電器から電池電圧より高い電圧が印加される場合があり,そのような高い外部電源電圧に対しても,ゲート耐圧以下で動作可能なパワーマネージメント回路が求められる。 In particular, when charging a battery, a voltage higher than the battery voltage may be applied from the charger, and a power management circuit capable of operating at a gate breakdown voltage or lower is required even for such a high external power supply voltage.
そこで,本発明の目的は,ゲート耐圧が低いトランジスタを含むパワーマネージメント回路とそれを内蔵する高周波回路ICを提供することにある。 Accordingly, an object of the present invention is to provide a power management circuit including a transistor having a low gate breakdown voltage and a high frequency circuit IC incorporating the power management circuit.
パワーマネージメント回路の第1の側面は,外部から第1の電源電圧を供給される第1の電源配線と,
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第2の電源配線をグランドから前記グランドと前記第1の電源電圧との間の第2の電源電圧に立ち上げる第2の電源発生回路と,
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第3の電源配線を第1の電源電圧から前記第1の電源電圧とグランドとの間の第3の電源電圧に立ち下げる第3の電源発生回路と,
前記グランドと第1の電源配線との間に直列に設けられた第1,第2の出力トランジスタを有し,前記第1,第2の出力トランジスタの接続端子から出力電圧が生成される出力回路と,
前記グランドの配線と前記第2の電源配線との間に設けられ,前記第1,第2の出力トランジスタのゲートを制御してオン,オフ制御する第1の制御回路と,
前記第3の電源配線と前記第1の電源配線との間に設けられ,前記第2の出力トランジスタのゲートを制御する第2の制御回路と,
前記第1の電源電圧の立ち上がり後の初期動作期間経過後に,前記第1の電源電圧が第1の電圧のときに前記第2の制御回路をイネーブルに制御し前記第1の制御回路をディセーブルに制御し,前記第1の電源電圧が前記第1の電圧より低い第2の電圧のときに前記第2の制御回路をディセーブルに制御し前記第1の制御回路をイネーブルに制御するパワーマネージメント制御回路と,を有する。
The first aspect of the power management circuit includes a first power supply wiring to which a first power supply voltage is supplied from the outside,
The second power supply wiring is connected from the ground to the second power supply voltage between the ground and the first power supply voltage in response to the rising of the first power supply voltage. A second power generation circuit to be launched;
In response to the rising of the first power supply voltage, the third power supply wiring is connected to the first power supply wiring from the first power supply voltage to the third power supply between the first power supply voltage and the ground. A third power supply generating circuit that falls to the power supply voltage;
An output circuit having first and second output transistors provided in series between the ground and the first power supply wiring, and generating an output voltage from a connection terminal of the first and second output transistors When,
A first control circuit, which is provided between the ground wiring and the second power supply wiring, and controls on and off by controlling gates of the first and second output transistors;
A second control circuit which is provided between the third power supply wiring and the first power supply wiring and controls the gate of the second output transistor;
After the initial operation period after the rising of the first power supply voltage, when the first power supply voltage is the first voltage, the second control circuit is controlled to be enabled and the first control circuit is disabled. Power management, wherein when the first power supply voltage is a second voltage lower than the first voltage, the second control circuit is disabled and the first control circuit is enabled. And a control circuit.
第1の側面によれば,耐圧が低い高速トランジスタを含むパワーマネージメント回路を得ることができる。また,高い電源が印加されても高速トランジスタにゲート耐圧を超える電圧が印加されることが回避される。 According to the first aspect, a power management circuit including a high-speed transistor with a low breakdown voltage can be obtained. Further, it is possible to avoid applying a voltage exceeding the gate breakdown voltage to the high-speed transistor even when a high power supply is applied.
図1は,本実施の形態の高周波回路ICを搭載する携帯通信端末である。携帯通信端末は,アンテナに接続された高周波回路IC3と,キーボードなどの入出力手段4と,本体モジュール5とを有する。そして,リチウム電池2などの充電可能な電池を搭載し,それにより生成される電源VDD1が高周波回路IC3などに供給される。リチウム電池の電圧は,例えば4.2V前後であるが,この明細書では一例として4Vで説明する。
FIG. 1 shows a portable communication terminal equipped with the high-frequency circuit IC of the present embodiment. The portable communication terminal includes a high-
一方,電池を充電する場合,外部の充電器6が接続される。そのため,外部の充電器6が接続された状態では,電源VDD1の電圧は電池2の電圧(例えば4V)よりも高い電圧,例えば5〜6Vになる。この明細書では一例として6Vで説明する。そのため,高周波回路IC3は,充電器を接続した状態の高い電源電圧VDD1でも,内蔵するトランジスタの印加電圧が耐圧未満になる場合がある。
On the other hand, when charging the battery, an
以下の説明では,高速動作するトランジスタのゲート耐圧は,例えば4.0〜4.6V程度とする。そして,このゲート耐圧で第1の電源VDD1が4〜6Vに対応可能なパワーマネージメント回路について説明する。 In the following description, the gate breakdown voltage of a transistor that operates at high speed is, for example, about 4.0 to 4.6V. A power management circuit in which the first power supply VDD1 can handle 4 to 6 V with this gate breakdown voltage will be described.
図2は,本実施の形態の高周波回路ICの概略図である。この高周波回路IC3は,第1の電源VDD1から電源VDD4を生成するパワーマネージメント回路10と,その電源VDD4を供給される高周波回路30とを有する。このパワーマネージメント回路10は,DCDCコンバータなどのスイッチングレギュレータを内蔵し,電池などの第1の電源VDD1を降圧して内部電源として出力電圧VDD4を生成する。パワーマネージメント回路10の出力端子VLには,スイッチングレギュレータにより生成されるパルス出力が生成され,外部に設けられたインダクタンスL1とキャパシタンスC1により平滑化され,所望のレベルの出力電圧VDD4が生成される。
FIG. 2 is a schematic diagram of the high-frequency circuit IC of the present embodiment. The high-frequency circuit IC3 includes a
一方,高周波回路30は,例えば,出力電圧VDD4からさらに内部電源VDD5を生成するLDO(Low Drop Output)31と,その内部電源VDD5が電源として供給されるRFコア部32とを有する。RFコア部32は,たとえば,送信回路33と受信回路34とを有し,送信回路33は,送信信号をシンセサイザ35が生成するローカル周波数信号によりアップコンバートするミキサとパワーアンプとを有し,受信回路34は,受信した高周波信号を増幅するローノイズアンプと,それにローカル周波数信号を乗算してダウンコンバートするミキサとを有する。
On the other hand, the
高周波回路IC3は,同じチップにパワーマネージメント回路10と高周波回路30とが形成される集積回路装置である。したがって,パワーマネージメント回路10と高周波回路30とは,同じテクノロジで製造され,同じゲート耐圧を有するトランジスタを含んでいてもよい。高周波回路30の高速動作を実現するためには,そのトランジスタは高速動作可能な短チャネル長でゲート酸化膜が薄いトランジスタであり,そのためトランジスタのゲート耐圧は低くなる。ところが,パワーマネージメント回路10には第1の電源VDD1が直接印加されるので,パワーマネージメント回路内の低いゲート耐圧のトランジスタが,電池電圧(4V)や外部充電器電圧(6V)でも堪えられるような回路が好ましい。
The high frequency circuit IC3 is an integrated circuit device in which the
図3は,本実施の形態におけるパワーマネージメント回路である。パワーマネージメント回路10は,第1の電源VDD1とグランドVssとの間に第1の基準電圧Vref1を生成する基準電圧発生回路11を有し,第1の電源VDD1が起動したときにそれに追従して第1の基準電圧Vref1が生成される。この第1の基準電圧Vref1は,例えば第1の電源VDD1を半分に分圧したVDD1/2である。
FIG. 3 shows a power management circuit according to this embodiment. The
さらに,パワーマネージメント回路10は,第1の電源VDD1とグランドVssの間に設けられ第1の電源VDD1から第2の電源VDD2を生成する第2電源発生回路12と,第1の電源VDD1とグランドVssの間に設けられ第1の電源VDD1から第3の電源VDD3を生成する第3電源発生回路13とを有する。第2電源発生回路12は,グランドから例えば+3Vの電圧VDD2を生成する。この生成電圧VDD2=Vss+3Vは,第1の電源VDD1に充電器の電圧が印加される場合に予想される高い第1の電源電圧6Vの半分の電圧である。一方,第3電源発生回路13は,第1の電源VDD1から例えば−3Vの電圧VDD3を生成する。この生成電圧VDD3=VDD1-3Vも,第1の電源VDD1に予想される高い電圧6Vが印加されたときの半分の電圧である。したがって,このVDD2,VDD3の+3V,−3Vは,特にその電圧に限定されるものではない。
Further, the
出力回路19は,第1の電源VDD1とグランドVssとの間に設けられたPチャネルMOSトランジスタM2(第2の出力トランジスタ)と,NチャネルMOSトランジスタM1(第1の出力トランジスタ)とを有し,それらの接続ノードが出力端子VLである。トランジスタM2のソースは出力端子保護回路18を介して第1の電源VDD1に接続される。出力端子VLには,前述のとおり,インダクタンスL1とキャパシタンスC1とが設けられ,所望電位の出力電圧VDD4が生成される。
The output circuit 19 includes a P-channel MOS transistor M2 (second output transistor) and an N-channel MOS transistor M1 (first output transistor) provided between the first power supply VDD1 and the ground Vss. These connection nodes are output terminals VL. The source of the transistor M2 is connected to the first power supply VDD1 via the output
このパワーマネージメント回路10は,出力回路10の出力トランジスタM2と共にLDO回路を有し,トランジスタM2のゲート電圧を制御するLDO制御回路15と,出力トランジスタM1,M2と共にDCDCコンバータを有しトランジスタM1,M2のゲートに制御パルスを供給するDCDC制御回路16とを有する。
This
LDO制御回路15は,第1の電源VDD1と第3の電源VDD3との間に設けられ,DCDCコンバータ制御回路16は,第2の電源VDD2とグランドVssとの間に設けられる。この回路により,LDO制御回路15とDCDC制御回路16のトランジスタには,最大でも3V程度しか印加されない。したがって,第2,第3の電源VDD2,VDD3が所望の電圧に制御される通常動作状態では,前述のゲート耐圧が4〜4.6Vの高速トランジスタでも破壊されることはない。
The
また,立ち上がり時バイアス回路14は,第1の電源VDD1とグランドVssとの間に設けられ,電源VDD1が立ち上がった後の初期状態では,第1の基準電圧Vref1を出力トランジスタM2のゲートのノードNd1にバイアス電圧として印加する。これにより出力トランジスタM2のゲート・ソース間,ゲート・ドレイン間にVDD1-Vref1,Vref1-Vssしか印加されないようにし,トランジスタM2のゲートが破壊されるのを防止する。
The rising
さらに,PMM制御回路17は,第2の電源VDD2とグランドVssとの間に設けられ,初期動作後の通常動作では,第1の電源VDD1の電圧レベルに応じて,LDO制御回路15かDCDC制御回路16かいずれかをイネーブルにする。つまり,第1の電源VDD1が6Vと高い電圧の場合は,LDO制御回路15をイネーブルにしDCDC制御回路16はディセーブルにする。逆に,第1の電源VDD1が4Vと低い電圧の場合は,LDO制御回路15をディセーブルにし,DCDC制御回路16をイネーブルにする。
Further, the PMM control circuit 17 is provided between the second power supply VDD2 and the ground Vss. In normal operation after the initial operation, the
LDO回路は,後述するとおり第1の電源VDD1にソースが接続されるトランジスタM2のゲートを制御し,第1の電源VDD1と第3の電源VDD3との間に設けられたLDO制御回路15により出力トランジスタM2のゲート電圧が制御される。よって,第1の電源VDD1が充電器電圧のように高い電圧6Vのときは,LDO制御回路15により出力トランジスタM2のゲートを制御するのが好ましい。
As will be described later, the LDO circuit controls the gate of the transistor M2 whose source is connected to the first power supply VDD1, and is output by the
一方,DCDCコンバータ回路は,後述するとおり出力トランジスタM1,M2を交互にスイッチングさせ,そのスイッチングのパルス幅を制御することで電源VDD4の電圧を制御する。グランドVssに接続される出力トランジスタM1のゲートを制御するためには,第2の電源VDD2とグランドVssとの間に設けられたDCDC制御回路16により,トランジスタM1,M2を制御するのが好ましい。そして,DCDCコンバータ回路の効率は,LDO回路よりも一般に高くできるので,第1の電源VDD1が電池の電圧の4Vの場合に,DCDC制御回路16をイネーブルにすることで,省電力化を図ることができる。
On the other hand, the DCDC converter circuit controls the voltage of the power supply VDD4 by alternately switching the output transistors M1 and M2 as described later and controlling the switching pulse width. In order to control the gate of the output transistor M1 connected to the ground Vss, the transistors M1 and M2 are preferably controlled by the
上記のとおり,通常動作状態ではLDO制御回路15やDCDC制御回路16のゲート耐圧の問題は解消されている。一方,電源VDD1が起動したときの初期動作でのゲート耐圧の保護は概略以下のとおりである。
As described above, the problem of the gate breakdown voltage of the
第2電源発生回路12には第1の電源VDD1が印加される。そのため,後述するとおり,第1の電源VDD1に追従して立ち上がる第1の基準電圧Vref1を利用して,第2電源発生回路12のトランジスタにその耐圧4〜4.6Vを超える高い電圧が印加されないようにゲートにVref1が印加されるカスコードトランジスタを設けるなど回路を工夫している。同様に,第3電源発生回路15にも第1の電源電圧VDD1が印加される。そのため,第2電源発生回路12と同様に,第3電源発生回路13も,第1の基準電圧Vref1を利用してそのトランジスタにゲート耐圧を超える電圧が印加されないようにカスコードトランジスタを設けるなど回路が工夫されている。これらの回路については後述する。
A first power supply VDD1 is applied to the second power
出力回路19のトランジスタM2のソースは第1の電源VDD1に接続される。したがって,第1のノードNd1にグランドVssなどの低い電圧が印加されると,トランジスタM2のゲート耐圧を超える電圧がゲート・ソース間に印加される。または,何らかの理由で第1のノードNd1に第1の電源VDD1に近い高い電圧が印加されると,トランジスタM2のゲート耐圧を超える電圧がゲート・ドレイン間に印加される。そこで,初期動作期間中は,立ち上がり時バイアス回路14がイネーブルにされ,第1のノードNd1に基準電圧Vref1を印加する。これにより,第1の電源VDD1が高い電圧6Vであっても,トランジスタM2のゲート・ソース間及びゲート・ドレイン間にはVDD1-Vref1=3V,Vref1-Vss=3Vしか印加されず,ゲート耐圧未満に保たれる。
The source of the transistor M2 of the output circuit 19 is connected to the first power supply VDD1. Therefore, when a low voltage such as the ground Vss is applied to the first node Nd1, a voltage exceeding the gate breakdown voltage of the transistor M2 is applied between the gate and the source. Alternatively, when a high voltage close to the first power supply VDD1 is applied to the first node Nd1 for some reason, a voltage exceeding the gate breakdown voltage of the transistor M2 is applied between the gate and the drain. Therefore, during the initial operation period, the rising
そのために,立ち上がり時バイアス回路14は,第1の電源VDD1の立ち上がりと同時に立ち上がる第1の基準電圧Vref1を,初期動作期間の最初から第1のノードNd1に供給する。それとともに,PMM制御回路17は,バイアスイネーブル信号BIAS_ENにより,立ち上がりバイアス回路14による第1の基準電圧Vref1の第1のノードNd1への供給動作を,所定期間の間継続させる。
Therefore, the rising
出力端子保護回路18は,出力トランジスタM1,M2をより安全に保護するために設けられた回路であり,第1の電源VDD1が立ち上がった時はハイインピーダンスになり,トランジスタM2のソースに第1の電源VDD1が接続されることを回避する。これにより,トランジスタM2を介してトランジスタM1のドレインの電圧が第1の電源VDD1まで上昇することを回避している。そして,第3の電源VDD3がVDD1から立ち下がり通常の電位VDD1-3Vになるときに導通状態になる。その後は,出力端子VLの上昇に応答して,第1の端子Nd1がLDO制御回路15またはDCDC制御回路16により制御されるので,出力端子VLの過度な上昇は回避されトランジスタM1は完全に保護される。
The output
出力トランジスタM2のゲートに第1の基準電源Vref1が印加されると,トランジスタM2により出力端子VLの電圧が上昇する。この出力VLの上昇に応答して,PMM制御回路17は,立ち上がり時バイアス回路14による基準電圧Vref1の印加をティセーブルにし,LDOイネーブル信号LDO_ENまたはDCDCイネーブル信号DCDC_ENのいずれかをイネーブルにして,LDO制御回路15かDCDC制御回路16かのいずれかを動作させる。前述のとおり,いずれをイネーブルにするかは,第1の電源VDD1が高い電圧6Vの時はLDO制御回路15を,低い電圧4Vの時はDCDC制御回路16をイネーブルにする。この制御は通常動作状態での制御である。
When the first reference power supply Vref1 is applied to the gate of the output transistor M2, the voltage at the output terminal VL is increased by the transistor M2. In response to the rise of the output VL, the PMM control circuit 17 disables the application of the reference voltage Vref1 by the
図4,図5は,第1の電源VDD1に高い電圧,例えば6Vが印加されたときのパワーマネージメント回路の動作を示す図である。シミュレーション結果である。図4は横軸の時間軸のスケールがnsオーダでありVDD1の立ち上がりから短い時間を示し,図5はμsオーダであり立ち上がりからより長い時間を示す。 4 and 5 are diagrams illustrating the operation of the power management circuit when a high voltage, for example, 6 V, is applied to the first power supply VDD1. It is a simulation result. FIG. 4 shows the time scale of the horizontal axis on the order of ns and shows a short time from the rise of VDD1, and FIG. 5 shows the order of μs and a longer time from the rise.
図4に示すとおり,第1の電源VDD1が6Vに立ち上がると,ほぼ同時に基準電圧Vref1がVDD1/2に立ち上がる。また,第3電源発生回路13は未だ動作していないので,第3の電源VDD3もVDD1と等しくなる。第2電源発生回路12も未だ動作していないので,第2の電源VDD2はグランドVssのままである。
As shown in FIG. 4, when the first power supply VDD1 rises to 6V, the reference voltage Vref1 rises to VDD1 / 2 almost simultaneously. Further, since the third power
図5に示すとおり,やがて,第2電源発生回路12の動作により第2の電源VDD2がグランドVssからVss+3Vに立ち上がり,それに続いて第3電源発生回路13の動作により第3の電源VDD3が第1の電源VDD1からVDD1−3Vに立ち下がる。
As shown in FIG. 5, the second power supply VDD2 rises from the ground Vss to Vss + 3V by the operation of the second power
図6,図7は,第1の電源VDD1に通常の電池電圧,例えば4Vが印加されたときのパワーマネージメント回路の動作を示す図である。これもシミュレーション結果である。図6,7の時間軸のスケールは図4,5と同じ関係にある。 6 and 7 are diagrams showing the operation of the power management circuit when a normal battery voltage, for example, 4 V, is applied to the first power supply VDD1. This is also a simulation result. The scale of the time axis in FIGS. 6 and 7 is the same as that in FIGS.
この場合は,図6に示すとおり,第1の電源VDD1が4Vに立ち上がると,ほぼ同時に基準電圧Vref1がVDD1/2に立ち上がる。また,第3電源発生回路13は未だ動作していないので,第3の電源VDD3もVDD1と等しくなる。第2電源発生回路12も未だ動作していないので,第2の電源VDD2はグランドVssのままである。
In this case, as shown in FIG. 6, when the first power supply VDD1 rises to 4V, the reference voltage Vref1 rises to VDD1 / 2 almost simultaneously. Further, since the third power
図7に示すとおり,やがて,第2電源発生回路12の動作により第2の電源VDD2がグランドVssから一旦立ち上がり,それに続いて第3電源発生回路13の動作により第3の電源VDD3が第1の電源VDD1から立ち下がる。そして,第2の電源VDD2は最終的にVss+3Vに立ち上がり,第3の電源VDD3は最終的にVDD1−3Vに立ち下がる。つまり,VDD1=4Vであるので,VDD2=3V,VDD3=1Vになっている。
As shown in FIG. 7, the second power supply VDD2 rises once from the ground Vss by the operation of the second power
図6,7の場合は,第1の電源VDD1が4V程度であるので,内蔵の高速トランジスタのゲート酸化膜にはゲート耐圧(4〜4.6V)以上印加されることはない。 6 and 7, since the first power supply VDD1 is about 4V, a gate breakdown voltage (4 to 4.6V) or more is not applied to the gate oxide film of the built-in high-speed transistor.
図8は,本実施の形態におけるパワーマネージメント回路の電源制御のフローチャート図である。以下,このフローチャートを参照しながら,具体的なパワーマネージメント回路内の各回路とその動作について説明する。 FIG. 8 is a flowchart of power control of the power management circuit in the present embodiment. Hereinafter, specific circuits in the power management circuit and their operations will be described with reference to this flowchart.
[基準電圧生成回路]
図9は,基準電圧生成回路11の回路図である。基準電圧生成回路11は,グランドVssと第1の電源VDD1の第1の電源配線との間に設けられた比較的大きい抵抗値で等しい抵抗値を有する抵抗R301,R302と,等しい容量値を有するキャパシタC301,C302を有する。そして,抵抗R301,R302の接続ノードに基準電圧Vref1が生成される。この基準電圧Vref1は,第1の電源VDD1の1/2の電圧VDD1/2に常時追従する。また,基準電圧生成回路11は,大きな抵抗R301,R302を使用しているため,基準電圧Vref1の駆動能力は余り大きくはない。したがって,第2,第3の電源発生回路12,13が設けられている。
[Reference voltage generation circuit]
FIG. 9 is a circuit diagram of the reference
図8のフローチャートにおいて,最初のVDD1=0Vの状態から(S1),第1の電源VDD1が立ち上げられ(S2),基準電圧発生回路が基準電圧Vref1をVDD1の立ち上げに追従させ,VDD1/2に立ち上げる(S3)。 In the flowchart of FIG. 8, from the initial state of VDD1 = 0V (S1), the first power supply VDD1 is raised (S2), and the reference voltage generation circuit causes the reference voltage Vref1 to follow the rise of VDD1, Launch to 2 (S3).
[立ち上がり時バイアス回路]
図10は,立ち上がり時バイアス回路11の回路図である。また,図11は,立ち上がり時バイアス回路11の電源VDD1の立ち上がり時の動作波形図である。立ち上がり時バイアス回路11は,基準電圧Vref1の配線と出力トランジスタM2のゲートである第1のノードNd1との間を接続するスイッチを有し,そのスイッチはNチャネルトランジスタM107とPチャネルトランジスタM108と,PチャネルトランジスタM109とからなる。そして,トランジスタM107のゲートは,CR時定数回路R101,C102とインバータ105とが生成するノードA2の電圧に制御され,トランジスタM108は,CR時定数回路R104,C103とインバータ106とが生成するノードA4の電圧に制御される。また,トランジスタM109のゲートは,バイアスイネーブル信号BIAS_ENにより制御される。
[Rising bias circuit]
FIG. 10 is a circuit diagram of the rising
図11に示されるとおり,第1の電源VDD1が立ち上がると,基準電圧Vref1もそれに追従してVDD1/2に立ち上がる。それに応答して,CR時定数回路によりノードA1は基準電圧Vref1から第1の電源VDD1の電圧に徐々に上昇し,それに伴いインバータ105の出力ノードA2はVDD1からVref1に低下する。したがって,ノードA2がVDD1の間は,トランジスタM107が導通する。一方,もうひとつのCR時定数回路によりノードA3は基準電圧Vref1からグランドVssに徐々に低下し,それに伴いインバータ106の出力ノードA4は,グランドVssから基準電圧Vref1に上昇する。したがって,ノードA4がグランドVssの間は,トランジスタM108が導通する。つまり,第1の電源VDD1の立ち上がり時にトランジスタM107,M108がオンし,基準電圧Vref1は第1のノードNd1に接続される。これにより,出力トランジスタM2のゲートは基準電圧Vref1になる。 As shown in FIG. 11, when the first power supply VDD1 rises, the reference voltage Vref1 rises to VDD1 / 2 following that. In response to this, the CR time constant circuit gradually increases the node A1 from the reference voltage Vref1 to the voltage of the first power supply VDD1, and accordingly the output node A2 of the inverter 105 decreases from VDD1 to Vref1. Therefore, transistor M107 is conductive while node A2 is at VDD1. On the other hand, the node A3 gradually decreases from the reference voltage Vref1 to the ground Vss by another CR time constant circuit, and accordingly, the output node A4 of the inverter 106 increases from the ground Vss to the reference voltage Vref1. Therefore, the transistor M108 is conductive while the node A4 is at the ground Vss. That is, the transistors M107 and M108 are turned on when the first power supply VDD1 rises, and the reference voltage Vref1 is connected to the first node Nd1. As a result, the gate of the output transistor M2 becomes the reference voltage Vref1.
その後,トランジスタM107,M108はオフになるが,その前からバイアスイネーブル信号BIAS_ENがLレベルに制御され,トランジスタM109がオンになっている。このトランジスタM109のオンにより,第1の電源VDD1の立ち上がりから初期動作期間の間は,第1のノードNd1は基準電圧Vref1が接続される。この動作は,図8の工程S3に示されている。 Thereafter, the transistors M107 and M108 are turned off, but before that, the bias enable signal BIAS_EN is controlled to L level, and the transistor M109 is turned on. When the transistor M109 is turned on, the reference voltage Vref1 is connected to the first node Nd1 during the initial operation period from the rise of the first power supply VDD1. This operation is shown in step S3 of FIG.
[出力端子保護回路]
図12は,出力端子保護回路18の回路図である。出力端子保護回路18は,第1の電源VDD1を立ち上げたときに出力トランジスタM2のソースである第2のノードNd2を第1の電源VDD1を切り離してハイインピーダンスになり,第3の電源VDD3が第1の電源VDD1からVDD1-3Vに低下するときに短絡状態になり第2のノードNd2を第1の電源VDD1に接続する。そのために,PチャネルトランジスタM701が設けられている。トランジスタM701のゲートにはキャパシタC702と抵抗R703とからなる時定数回路が設けられている。
[Output terminal protection circuit]
FIG. 12 is a circuit diagram of the output
VDD1=0Vの初期状態(S1)では,ノードA5も0Vである。その状態から第1の電源VDD1が立ち上がると,ノードA5は0Vから徐々にVDD1に立ち上がる。その時,トランジスタM701はオフ状態を維持しハイインピーダンス状態になる。ただし,トランジスタM701のゲート・ソース間とゲート・ドレイン間の寄生容量による容量カップfin具により,第2のノードNd2が第1の電源VDD1と共に立ち上げる。ただし,第2のノードNd2には出力トランジスタM2のソースが接続され,出力トランジスタM2のゲートには基準電圧Vref1が印加されているので,第2のノードNd2は,Vref1+Vth(M2)まで上昇して停止する。これ以上上昇するとトランジスタM2がオンになるからである。 In the initial state (S1) of VDD1 = 0V, the node A5 is also 0V. When the first power supply VDD1 rises from this state, the node A5 gradually rises from 0V to VDD1. At that time, the transistor M701 remains off and enters a high impedance state. However, the second node Nd2 is raised together with the first power supply VDD1 by the capacitance cup fin due to the parasitic capacitance between the gate and source of the transistor M701 and between the gate and drain. However, since the source of the output transistor M2 is connected to the second node Nd2 and the reference voltage Vref1 is applied to the gate of the output transistor M2, the second node Nd2 rises to Vref1 + Vth (M2). Stop. This is because the transistor M2 is turned on when it rises further.
このトランジスタM701のハイインピーダンス状態は,図8の工程S3に示される通りである。これは未だ初期動作期間である。 The high impedance state of the transistor M701 is as shown in step S3 of FIG. This is still the initial operating period.
そして,第3の電源発生回路13がイネーブル状態にされて第3の電源VDD3がVDD1から立ち下がりVDD1-3Vに低下すると,トランジスタM701はオンして,第2のノードNd2にはVDD1が接続される。この状態は通常動作状態であり,図8の工程S5の通りである。
When the third power
[第2の電源発生回路]
図13は,第2の電源発生回路12の回路図である。第2の電源発生回路は,第1の電源VDD1から第2の電源VDD2の出力端子に設けられた電源VDD2安定化のためのキャパシタC411をチャージ回路413により充電して出力端子の電圧をグランドVssからVss+3Vに立ち上げる。そのために,第2の電源VDD2の電圧をモニタするモニタ回路412と,第2の基準電圧Vref2を生成するバンドギャップレファレンス回路401と,オペアンプ402とを有する。さらに,オペアンプ402の出力に応じて第1の電源VDD1から第2の電源VDD2にチャージ電流を供給するチャージ回路413を有する。
[Second power generation circuit]
FIG. 13 is a circuit diagram of the second power
チャージ回路413は,カレントミラー回路となるPチャネルのトランジスタM407,M408と,オペアンプ402の出力ノードA7により駆動されるトランジスタM405とを有する。オペアンプ402で駆動されるトランジスタM405の電流が,カレントミラー回路を介してトランジスタM408に流れ,第1の電源VDD1,トランジスタM408,M409,キャパシタC411の経路でチャージ電流が供給され第2の電源VDD2の出力端子の電圧が所望のレベルに制御される。オペアンプ402は,VDD2モニタ回路412のノードA6の電圧がバンドギャップレファレンス回路401の基準電圧Vref2に等しくなるようにトランジスタM405の電流量を制御する。
The charge circuit 413 includes P-channel transistors M407 and M408 serving as a current mirror circuit, and a transistor M405 driven by the output node A7 of the operational amplifier 402. The current of the transistor M405 driven by the operational amplifier 402 flows to the transistor M408 through the current mirror circuit, and the charge current is supplied through the path of the first power supply VDD1, the transistors M408 and M409, and the capacitor C411, and the second power supply VDD2 The voltage at the output terminal is controlled to a desired level. The operational amplifier 402 controls the amount of current of the transistor M405 so that the voltage at the node A6 of the VDD2 monitor circuit 412 becomes equal to the reference voltage Vref2 of the
また,トランジスタM409は,トランジスタM408と出力端子VDD2との間に設けられ,ゲートに基準電圧Vref1が供給される。同様に,トランジスタM405とトランジスタM406との間にもトランジスタM406が設けられ,そのゲートに基準電圧Vref1が供給される。このようにカスコードトランジスタM409,M406により,第1の電源VDD1が立ち上がったときにトランジスタM408のゲート・ドレイン間と,トランジスタM406のゲート・ドレイン間に,そのゲート耐圧を超える電圧が印加されるのが防止される。つまり,トランジスタM409のゲートは基準電圧Vref1=3Vであるので,トランジスタM408のドレインであるノードA10は,Vref1+Vth(M409)までしか低下せず,よってトランジスタM408のゲート・ドレイン間が保護される。同様に,トランジスタM405のドレインであるノードA8は,Vref1+Vth(M406)までしか上昇せず,よってトランジスタM405のゲート・ドレイン間は保護される。 The transistor M409 is provided between the transistor M408 and the output terminal VDD2, and the reference voltage Vref1 is supplied to the gate. Similarly, a transistor M406 is provided between the transistor M405 and the transistor M406, and the reference voltage Vref1 is supplied to the gate thereof. Thus, when the first power supply VDD1 rises, the cascode transistors M409 and M406 apply a voltage exceeding the gate breakdown voltage between the gate and drain of the transistor M408 and between the gate and drain of the transistor M406. Is prevented. That is, since the gate of the transistor M409 is the reference voltage Vref1 = 3V, the node A10 which is the drain of the transistor M408 is lowered only to Vref1 + Vth (M409), and thus the gate and drain of the transistor M408 are protected. . Similarly, the node A8, which is the drain of the transistor M405, rises only to Vref1 + Vth (M406), so that the gate and drain of the transistor M405 are protected.
第1の電源VDD1が0Vのときは,第2の電源VDD2も0Vである。そこで,第1の電源VDD1が立ち上がると,それと同時に基準電圧Vref1も立ち上がりVDD1/2になる。このとき,カスコードトランジスタM409,M406により,トランジスタM408,M405のゲート・ドレイン間に第1の電源VDD1のような高い電圧が印加されるのが防止される。 When the first power supply VDD1 is 0V, the second power supply VDD2 is also 0V. Therefore, when the first power supply VDD1 rises, the reference voltage Vref1 rises and becomes VDD1 / 2 at the same time. At this time, the cascode transistors M409 and M406 prevent a high voltage such as the first power supply VDD1 from being applied between the gates and drains of the transistors M408 and M405.
第1の電源VDD1の立ち上がりに伴い,バンドギャップレファレンス回路401が基準電圧Vref2を徐々に上昇させる。ノートA6は未だグランドレベルであるので,第2の基準電圧Vref2の上昇に伴いオペアンプ402の出力が上昇し,トランジスタM405のドレイン電流が増大する。この電流がカレントミラー回路M407,M408を介してトランジスタM408に流れ,キャパシタC411が充電され,第2の電源VDD2が上昇する。そして,モニタ回路412のノードA6がBGR回路が生成する基準電圧Vref2に一致するように,オペアンプ402がトランジスタM405の電流量を制御し,第2の電源VDD2はVss+3Vで安定する。
As the first power supply VDD1 rises, the band
なお,トランジスタM406,M409はカスコード接続されており,ゲートに第1の基準電圧Vref1が与えられているので,第2の電源VDD2の立ち上がり変化は,トランジスタM408には影響を与えないようになっている。 Since the transistors M406 and M409 are cascode-connected and the first reference voltage Vref1 is applied to the gate, the rising change of the second power supply VDD2 does not affect the transistor M408. Yes.
以上のように,第2の電源発生回路では,カスコード接続のトランジスタM409,M406を設けてそのゲートに基準電圧Vref1を印加することで,第1の電源Vdd1が立ち上がって第2の電源VDD2が立ち上がるまでの間に,トランジスタに過大な電圧が印加されることが防止されている。 As described above, in the second power generation circuit, the cascode-connected transistors M409 and M406 are provided and the reference voltage Vref1 is applied to the gate thereof, whereby the first power supply Vdd1 rises and the second power supply VDD2 rises. In the meantime, an excessive voltage is prevented from being applied to the transistor.
[第3の電源発生回路]
図14は,第3の電源発生回路13の回路図である。第3の電源発生回路は,VDD3参照電圧発生回路514と,それが生成する第3の基準電圧Vref3と第3の電源VDD3とを比較するオペアンプ515と,オペアンプの出力ノードA12で駆動されるトランジスタM510を有するディスチャージ回路516とを有する。第3の電源VDD3の出力端子と第1の電源VDD1の配線との間には,出力安定化のためのキャパシタC513と,抵抗R512が設けられている。
[Third power generation circuit]
FIG. 14 is a circuit diagram of the third power
VDD3参照電圧発生回路514は,抵抗503とバイアス電流源501とを有し,バイアス電流源501は,図中左下に示された回路である。オペアンプ515は,比較用のトランジスタM504,M509と,負荷電流回路となるカレントミラー回路M506,M507を有する。そして,ゲートにVref1が接続されたカスコードトランジスタM502,M505,M508,M510を設け,第1の電源VDD1が立ち上がったときにそれらのトランジスタのソースA11,A12,A13,A14がVref1-Vthにクランプされ,それ以上高い電圧にならないように保護する。同様に,トランジスタM504,M509のゲート・ドレイン間も耐圧以下にされる。
The VDD3 reference voltage generation circuit 514 includes a resistor 503 and a bias
第1の電源VDD1が0Vのときは,第3の電源VDD3も0Vである。第1の電源VDD1が立ち上がると,キャパシタC513のカップリングにより第3の電源VDD3もVDD1と等しい電圧に立ち上がる。一方,バイアス電流源501は,例えば,トランジスタM502との間にスイッチを設け,第2の電源VDD2が立ち上がった後にそのスイッチを導通させて,VDD3参照電圧発生回路514の動作を開始させる。オペアンプ515とトランジスタM514と抵抗R516により,ノードA15が所定の電圧になるように動作する。その結果,抵抗R506とR516との抵抗比に応じた第3の基準電圧Vref3が参照電圧として生成される。
When the first power supply VDD1 is 0V, the third power supply VDD3 is also 0V. When the first power supply VDD1 rises, the third power supply VDD3 also rises to a voltage equal to VDD1 due to the coupling of the capacitor C513. On the other hand, the bias
オペアンプ514は,第3の電源電圧VDD3と参照電圧Vref3とを比較し,ディスチャージ回路516のトランジスタM510を駆動し,トランジスタM510の電流によりキャパシタC513を放電し,第3の電源電圧VDD3をVDD1から低下させる。参照電圧Vref3はVDD1-3V程度になるように抵抗R503,R516の抵抗値が設定されている。したがって,第3の電源電圧VDD3は,オペアンプ515とディスチャージ回路516により,キャパシタC513は徐々に放電され,第3の電源VDD3はVDD1-3Vまで低下し安定する。
The operational amplifier 514 compares the third power supply voltage VDD3 with the reference voltage Vref3, drives the transistor M510 of the discharge circuit 516, discharges the capacitor C513 by the current of the transistor M510, and reduces the third power supply voltage VDD3 from VDD1. Let The resistance values of the resistors R503 and R516 are set so that the reference voltage Vref3 is about VDD1-3V. Therefore, the third power supply voltage VDD3 is gradually discharged by the
[PMM制御回路]
図15は,PMM制御回路17の回路図である。PMM制御回路17は,図3に示されるとおり第2の電源VDD2とグランドVssとの間に設けられている。したがって,図15中のコンパレータやアンドゲート,インバータなどは第2の電源VDD2に接続されている。PMM制御回路は,第1の電源VDD1が立ち上がる初期動作では,バイアスイネーブル信号BIAS_ENをLレベルにし,制御信号LDO_EN,DCDC_ENを共にLレベルにする。また,出力端子VLが所定の電圧に上昇した後の通常動作では,第1の電源VDD1の電圧レベルに応じて,LDO制御回路15かDCDC制御回路16かいずれかをイネーブルにする。すなわち,第1の電源VDD1が6Vと高い電圧の場合は,LDOイネーブル信号LDO_ENをHレベル,DCDCイネーブル信号DCDC_ENをLレベルにして,LDO制御回路15をイネーブルにしDCDC制御回路16はディセーブルにする。逆に,第1の電源VDD1が4Vと低い電圧の場合は,DCDCイネーブル信号DCDC_ENをHレベルに,LDOイネーブル信号LDO_ENをLレベルにし,LDO制御回路15をディセーブルにし,DCDC制御回路16をイネーブルにする。
[PMM control circuit]
FIG. 15 is a circuit diagram of the PMM control circuit 17. The PMM control circuit 17 is provided between the second power supply VDD2 and the ground Vss as shown in FIG. Therefore, the comparator, AND gate, inverter, etc. in FIG. 15 are connected to the second power supply VDD2. In the initial operation when the first power supply VDD1 rises, the PMM control circuit sets the bias enable signal BIAS_EN to the L level and sets both the control signals LDO_EN and DCDC_EN to the L level. In a normal operation after the output terminal VL rises to a predetermined voltage, either the
コンパレータ610は,第1の電源VDD1が高い電圧6Vか低い電圧4Vかを検出する。コンパレータ611は出力端子の電圧VLが所定電圧を超えたか否かを検出する。
The comparator 610 detects whether the first power supply VDD1 is a
第1の電源VDD1が立ち上がった後の初期動作時は,出力端子VLの電圧が未だ上昇していないので,ノードA21はレファレンス電圧602より低く,コンパレータ611の出力はLレベルとなる。その結果,バイアスイネーブル信号BIAS_ENはLレベル,アンドゲート613,614の出力は共にLレベルになる。つまり,イネーブル信号LDO_EN,DCDC_ENは共にLレベルである。これで,立ち上がり時バイアス回路14のトランジスタM109はオンになり,第1のノードNd1は基準電圧Vref1になっている。
In the initial operation after the first power supply VDD1 rises, since the voltage at the output terminal VL has not yet risen, the node A21 is lower than the reference voltage 602, and the output of the comparator 611 becomes L level. As a result, the bias enable signal BIAS_EN is at the L level and the outputs of the AND gates 613 and 614 are both at the L level. That is, the enable signals LDO_EN and DCDC_EN are both at the L level. Thus, the transistor M109 of the rising
やがて,第3の電源VDD3がVDD1-3Vに低下すると,出力端子保護回路18が短絡状態になり,出力トランジスタM2の駆動動作により出力端子VLの電圧が上昇し,コンパレータ611の出力はHレベルになる。これにより通常動作状態に制御される。この時,コンパレータ610は,第1の電源VDD11をR603,R604で抵抗分割したノードA20の電圧がレファレンス電圧601より高ければ,出力をHレベルにし,LDOイネーブル信号LDO_ENをHレベルにし,LDO制御回路15が動作する。逆に,ノードA20の電圧がレファレンス電圧601より低ければ,出力をLレベルにし,DCDCイネーブル信号DCDC_ENをHレベルにし,DCDC制御回路16が動作する。
Eventually, when the third power supply VDD3 drops to VDD1-3V, the output
第1の電源VDD1が6Vと高い場合は,LDO制御回路15が動作し,後述のとおり出力端子VLの電圧が3V程度に制御される。それにより,出力トランジスタM1,M2にはゲート耐圧を超える電圧が印加されず保護される。
When the first power supply VDD1 is as high as 6V, the
[LDO制御回路]
図16は,LDO制御回路15の回路図である。図中,LDO制御回路15に加えて,出力トランジスタM1,M2も示されている。LDO制御回路15と出力トランジスタM2がLDO回路となる。
[LDO control circuit]
FIG. 16 is a circuit diagram of the
LDO制御回路15は,第1,第3の電源VDD1,VDD3の間に設けられた回路であり,出力電源VDD4とレファレンス電圧801とを比較するオペアンプ802と,LDOイネーブル信号LDO_ENにより制御されるスイッチSW1,トランジスタM803,M804からなるスイッチとを有する。図16のPMM制御回路17がLDOイネーブル信号LDOI_ENをHレベルにすると,スイッチSW1が導通し,オペアンプ802による出力トランジスタM2のゲートNd2の制御が始まる。出力端子LVに接続される外付けのインダクタンスL1とキャパシタC1で平滑化された出力電圧VDD4が,レファレンス電圧801(例えば3V)になるように,オペアンプ802が出力トランジスタM2を駆動する。
The
通常動作状態では,第1の電源VDD1が例えば6Vと高い場合に,このLDO制御回路15がイネーブルになり,第1のノードNd1の電圧をVDD1-αに制御して,出力電圧VDD4を生成する。出力トランジスタM2のソースには第1の電源VDD1の高い電圧6Vが印加されるが,第1のノードNd1の電圧もVDD1-αに制御されるので,出力トランジスタM2のゲート・ソース間,ゲート・ドレイン間にゲート耐圧を超える電圧が印加されることはなく,トランジスタM2は高い電圧VDD1から保護される。また,出力端子VLの電圧は出力電圧VDD4と同等であり,レファレンス電圧801(3V)に制御されるので,出力トランジスタM1が破壊されることも回避される。
In the normal operation state, when the first power supply VDD1 is as high as 6 V, for example, the
[DCDC制御回路]
図17は,DCDC制御回路16の回路図である。DCDC制御回路16は,グランドVssと第2の電源VDD2との間に設けられる。DCDC制御回路16は,出力トランジスタM1,M2を交互にオン,オフ制御するパルス信号をノードNd1,Nd3に生成し,出力電圧VDD4を所望の電圧に制御する。DCDC制御回路16と出力トランジスタM1,M2と,インダクタL1と,キャパシタC1がDCDCコンバータ,またはスイッチングレギュレータである。DCDCコンバータはLDO回路より変換効率が高い。しかし,出力トランジスタM2のゲートにパルス信号が印加されるので,DCDC制御回路16は第1の電源VDD1が高い6Vのときは出力トランジスタM2の保護のため動作せず,第1の電源VDD1が低い4Vのときに動作する。第1の電源VDD1が低いときは電池駆動であるので,効率の高いDCDCコンバータが動作するのが望ましい。
[DCDC control circuit]
FIG. 17 is a circuit diagram of the
DCDC制御回路16は,三角波発生回路906と,出力電圧VDD4と三角波信号とを比較するコンパレータ901と,コンパレータ出力に応じて出力トランジスタM2,M1のゲートのノードNd1,Nd3にパルス信号を生成するドライバ902とを有する。さらに,ドライバ902とノードNd1との間には,DCDCイネーブル信号DCDC_ENにより制御されるスイッチSW2が設けられている。
The
PMM制御回路17がDCDCイネーブル信号DCDC_ENをHレベルにすると,三角波発生回路906,コンパレータ901,ドライバ902が動作を開始する。コンパレータ901は,出力電圧VDD4と三角波とを比較し,出力電圧VDD4が所望の電圧になるようにパルス幅変調された出力パルスを生成する。ドライバ902はそのコンパレータの出力パルスに応じた駆動パルスをノードNd1,Nd2に出力する。トランジスタM2がオン,M1がオフになると,出力端子VLが上昇し,第1の電源VDD1からの電流がインダクタンスL1に流れ,キャパシタC1に電荷が蓄積される。この時インダクタンスL1にはエネルギーが蓄積される。そして,トランジスタM2がオフ,M1がオンになると,インダクタンスL1にVLからVDD4に向かう電流は,トランジスタM1から供給され,キャパシタC1への電荷注入は継続される。やがて,インダクタンスL1のエネルギーがなくなると,例えばトランジスタM1はオフにされる。
When the PMM control circuit 17 sets the DCDC enable signal DCDC_EN to the H level, the triangular
[全体の動作]
図18は,第1の電源VDD1が高い電圧6Vのときのタイミングチャートである。時間t0で第1の電源VDD1が立ち上がると,基準電圧Vref1もVDD1/2=3Vに立ち上がる。第3の電源VDD3は,キャパシタC513(図14)のカップリングによりVDD1と共に6Vに立ち上がる。立ち上がり時バイアス回路14により第1のノードNd1がVref1=3Vとなり,出力トランジスタM2は保護される。また,出力端子保護回路18内のトランジスタM701(図12)の寄生容量によるカップリングにより,第2のノードNd2は第1の電源VDD1の上昇と共に上昇する。ただし,出力トランジスタM2のゲートがVref1であるので,第2のノードNd2はVref1+Vth(M2)までしか上昇せず,出力トランジスタM1は破壊されない。
[Overall behavior]
FIG. 18 is a timing chart when the first power supply VDD1 has a high voltage of 6V. When the first power supply VDD1 rises at time t0, the reference voltage Vref1 also rises to VDD1 / 2 = 3V. The third power supply VDD3 rises to 6V together with VDD1 due to the coupling of the capacitor C513 (FIG. 14). The first node Nd1 becomes Vref1 = 3V by the rising
やがて,第2の電源発生回路12により第2の電源VDD2がVss+3Vまで立ち上がり,次に,第3の電源発生回路13により第3の電源VDD3がVDD1-3Vまで立ち下がる。そして,時間t1で,VDD3の立ち下がりで出力端子保護回路18のトランジスタM701(図12)がオンになり,第2のノードNd2は第1の電源VDD1まで上昇し,出力トランジスタM2の駆動により,出力端子LVは0Vから3Vに向かって上昇する。
Eventually, the second power
時間t2にて,出力端子LVの上昇に応答して,PMM制御回路17がLDOイネーブル信号LDO_ENをHレベルにし,LDO制御回路15が動作開始し,出力トランジスタM2のゲートを制御して,出力電圧VDD4を所望の電圧3Vにする。これにより,出力トランジスタM1が破壊されることはない。このとき,PMM制御回路17はDCDCイネーブル信号DCDC_ENはLレベルにし,DCDC制御回路16は動作しない。
At time t2, in response to the rise of the output terminal LV, the PMM control circuit 17 sets the LDO enable signal LDO_EN to the H level, the
第1の電源VDD1が高い電圧6Vのときは,充電器が接続されている状態であり,LDO制御回路15を動作させて出力トランジスタM2,M1が破壊されるのを防止する。LDO回路は変換効率が高くないが,充電器が接続され外部電源から電力が供給されるので問題はない。
When the first power supply VDD1 is at a high voltage of 6V, the charger is connected, and the
図19は,第1の電源VDD1が低い電圧4Vのときのタイミングチャートである。時間t0で第1の電源VDD1が4Vまで立ち上がる。これに伴い基準電圧Vref1がVDD1/2に立ち上がり,第3の電源VDD3がVDD1と一緒に立ち上がる。そして,第1のノードNd1がVref1=2Vになり,第2のノードNd2がVref1+Vth(M2)になる。 FIG. 19 is a timing chart when the first power supply VDD1 is at a low voltage of 4V. At time t0, the first power supply VDD1 rises to 4V. Along with this, the reference voltage Vref1 rises to VDD1 / 2, and the third power supply VDD3 rises together with VDD1. Then, the first node Nd1 becomes Vref1 = 2V, and the second node Nd2 becomes Vref1 + Vth (M2).
その後,第2の電源VDD2がVssからVSS+3Vまで立ち上がり,次に,第3の電源VDD3がVDD1からVDD1-3Vまで立ち下がる。そのため,時間t1で第2のノードNd2がVDD1=4Vまで上昇し,出力端子VLがトランジスタM2によりVssから2Vまで上昇する。ここまでは,VDD1=4Vであるが,図18と同様の動作である。 Thereafter, the second power supply VDD2 rises from Vss to VSS + 3V, and then the third power supply VDD3 falls from VDD1 to VDD1-3V. Therefore, at time t1, the second node Nd2 rises to VDD1 = 4V, and the output terminal VL rises from Vss to 2V by the transistor M2. Up to this point, VDD1 = 4V, but the operation is the same as in FIG.
そして,時間t2にて出力端子VLの上昇に応答して,PMM制御回路17がDCDCイネーブル信号DCDC_ENをHレベルにし,DCDC制御回路16が動作開始し,トランジスタM2,M1を交互にオン,オフ制御して,出力電圧VDD4を所望の電圧3Vにする。このとき,PMM制御回路17はLDOイネーブル信号LDO_ENはHレベルにし,LDO制御回路15は動作しない。
Then, in response to the rise of the output terminal VL at time t2, the PMM control circuit 17 sets the DCDC enable signal DCDC_EN to the H level, the
第1の電源VDD1が低い電圧4Vであるので,電池駆動になっている。よって,変換効率がLDOより高いDCDCコンバータを動作させて出力電圧VDD4を生成する。また,出力トランジスタM2のゲートにパルス信号が印加されVssレベルになることがあるが,第1の電源VDD1が4Vと低いのでトランジスタM2が破壊されることはない。 Since the first power supply VDD1 has a low voltage of 4V, it is battery driven. Therefore, the output voltage VDD4 is generated by operating a DCDC converter whose conversion efficiency is higher than that of LDO. Further, a pulse signal may be applied to the gate of the output transistor M2 to reach the Vss level, but the transistor M2 is not destroyed because the first power supply VDD1 is as low as 4V.
以上説明したとおり,本実施の形態のパワーマネージメント回路は,第1の電源VDD1に高い電圧,6Vが印加された場合でも,初期動作期間とその後の通常動作期間とで回路のトランジスタのゲート・ソース間及びゲート・ドレイン間にゲート耐圧以上の電圧が印加されることが防止される。したがって,高速動作が要求される高周波回路と共に共通のチップに設けても,同じテクノロジのプロセスで製造される高速トランジスタを有するパワーマネージメント回路とすることができる。 As described above, the power management circuit according to the present embodiment has the gate and source of the transistor in the circuit in the initial operation period and the subsequent normal operation period even when a high voltage of 6 V is applied to the first power supply VDD1. It is possible to prevent a voltage higher than the gate breakdown voltage from being applied between the gate and the drain. Therefore, even if it is provided on a common chip together with a high-frequency circuit that requires high-speed operation, a power management circuit having a high-speed transistor manufactured by the same technology process can be obtained.
以上の実施の形態をまとめると,次の付記のとおりである。 The above embodiment is summarized as follows.
(付記1)
外部から第1の電源電圧を供給される第1の電源配線と,
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第2の電源配線をグランドから前記グランドと前記第1の電源電圧との間の第2の電源電圧に立ち上げる第2の電源発生回路と,
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第3の電源配線を第1の電源電圧から前記第1の電源電圧とグランドとの間の第3の電源電圧に立ち下げる第3の電源発生回路と,
前記グランドと第1の電源配線との間に直列に設けられた第1,第2の出力トランジスタを有し,前記第1,第2の出力トランジスタの接続端子から出力電圧が生成される出力回路と,
前記グランドの配線と前記第2の電源配線との間に設けられ,前記第1,第2の出力トランジスタのゲートを制御してオン,オフ制御する第1の制御回路と,
前記第3の電源配線と前記第1の電源配線との間に設けられ,前記第2の出力トランジスタのゲートを制御する第2の制御回路と,
前記第1の電源電圧の立ち上がり後の初期動作期間経過後に,前記第1の電源電圧が第1の電圧のときに前記第2の制御回路をイネーブルに制御し前記第1の制御回路をディセーブルに制御し,前記第1の電源電圧が前記第1の電圧より低い第2の電圧のときに前記第2の制御回路をディセーブルに制御し前記第1の制御回路をイネーブルに制御するパワーマネージメント制御回路と,を有するパワーマネージメント回路。(通常動作状態のときに第1の電源電圧に応じて第1または第2の制御回路が出力トランジスタを制御する)
(付記2)
付記1において,
さらに,前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに追従して当該第1の電源電圧とグランドとの間の第1の基準電圧を出力する基準電圧発生回路と,
前記第1の基準電圧が出力される第1の基準電圧配線と前記第2の出力トランジスタのゲートとの間を接続または非接続する立ち上がり時バイアス回路を有し,
前記立ち上がり時バイアス回路は,前記初期動作期間中に前記基準電圧配線と前記第2の出力トランジスタのゲートとを接続し,前記初期動作期間経過後に非接続にするパワーマネージメント回路。(初期動作期間中は,基準電圧が第2の出力トランジスタのゲートに印加される)
(付記3)
付記2において,
さらに,前記第2のトランジスタと第1の電源配線との間に設けられ,前記初期動作期間中,前記第1の電源電圧の立ち上がり後ハイインピーダンス状態になり,前記第3の電源配線が前記第3の電源電圧に立ち下がったときに短絡状態になる出力端子保護回路を有するパワーマネージメント回路。
(Appendix 1)
A first power supply line supplied with a first power supply voltage from the outside;
The second power supply wiring is connected from the ground to the second power supply voltage between the ground and the first power supply voltage in response to the rising of the first power supply voltage. A second power generation circuit to be launched;
In response to the rising of the first power supply voltage, the third power supply wiring is connected to the first power supply wiring from the first power supply voltage to the third power supply between the first power supply voltage and the ground. A third power supply generating circuit that falls to the power supply voltage;
An output circuit having first and second output transistors provided in series between the ground and the first power supply wiring, and generating an output voltage from a connection terminal of the first and second output transistors When,
A first control circuit, which is provided between the ground wiring and the second power supply wiring, and controls on and off by controlling gates of the first and second output transistors;
A second control circuit which is provided between the third power supply wiring and the first power supply wiring and controls the gate of the second output transistor;
After the initial operation period after the rising of the first power supply voltage, when the first power supply voltage is the first voltage, the second control circuit is controlled to be enabled and the first control circuit is disabled. Power management, wherein when the first power supply voltage is a second voltage lower than the first voltage, the second control circuit is disabled and the first control circuit is enabled. A power management circuit having a control circuit. (The first or second control circuit controls the output transistor according to the first power supply voltage in the normal operation state)
(Appendix 2)
In
A reference voltage generating circuit connected to the first power supply wiring and outputting a first reference voltage between the first power supply voltage and the ground following the rise of the first power supply voltage;
A rising-side bias circuit that connects or disconnects between the first reference voltage wiring for outputting the first reference voltage and the gate of the second output transistor;
The rising bias circuit connects the reference voltage line and the gate of the second output transistor during the initial operation period, and disconnects after the initial operation period. (During the initial operation period, the reference voltage is applied to the gate of the second output transistor)
(Appendix 3)
In
Further, it is provided between the second transistor and the first power supply wiring. During the initial operation period, the high-impedance state is established after the first power supply voltage rises, and the third power supply wiring is connected to the first power supply wiring. A power management circuit having an output terminal protection circuit that is short-circuited when the power supply voltage falls to 3.
(付記4)
付記3において,
前記パワーマネージメント制御回路は,前記出力端子保護回路が短絡状態になった後,前記第1,第2の出力トランジスタの接続端子の電圧が所定の電位に達したときに,前記第1,第2の制御回路のイネーブルまたはディセーブルへの制御を開始するパワーマネージメント回路。(接続端子VLが立ち上がってからLDOをイネーブルにして,VLを制御する)
(付記5)
付記2〜5のいずれかにおいて,
前記第1の制御回路は,前記出力電圧の電位に応じて前記第1,第2の出力トランジスタを交互にオン,オフ制御して,前記出力端子に接続されるインダクタンス素子を介して所望の前記出力電圧を生成させるDCDCコンバータ用制御回路であり,
前記第2の制御回路は,前記接続端子の電圧を所望の電圧にするように前記第2の出力トランジスタのゲート電圧を制御するLDO制御回路であるパワーマネージメント回路。(LDOがVLを3Vに維持するので,M1が保護される)
(付記6)
付記2〜5のいずれかにおいて,
前記第2の電源生成回路は,前記第2の電源配線の電圧に対応するモニタ電圧と第2の基準電圧とを比較する第1のオペアンプと,前記第1のオペアンプの出力に応じて前記第1の電源配線から前記第2の電源配線に供給される電流を発生するチャージ回路とを有し,
前記チャージ回路は,前記第1の基準電圧がゲートに印加されるカスコードトランジスタにより,前記第1の電源配線側に接続されたトランジスタと,前記グランド側に接続されたトランジスタとを分離するパワーマネージメント回路。(カスコードトランジスタM409,M406)
(付記7)
付記2〜4のいずれかにおいて,
前記第3の電源生成回路は,前記第3の電源配線の電圧と第3の基準電圧とを比較する第2のオペアンプと,前記第2のオペアンプの出力に応じて前記第3の電源配線の電圧を引き下げるディスチャージ回路とを有し,
前記第2のオペアンプは,前記第1の基準電圧がゲートに印加されるカスコードトランジスタにより,前記第1の電源配線側に接続されたトランジスタと,前記グランド側に接続されたトランジスタとを分離するパワーマネージメント回路。(カスコードトランジスタM505,M508)
(付記8)
付記1〜7に記載されたパワーマネージメント回路と,
前記パワーマネージメント回路が生成する出力電圧を内部電源電圧として供給され,前記パワーマネージメント回路のトランジスタと同じプロセスで製造されるトランジスタを含む高周波回路とを有する高周波回路IC。
(Appendix 4)
In
The power management control circuit, when the voltage at the connection terminal of the first and second output transistors reaches a predetermined potential after the output terminal protection circuit is short-circuited, Power management circuit that starts control to enable or disable the control circuit. (Enable LDO and control VL after connection terminal VL rises)
(Appendix 5)
In any one of
The first control circuit alternately turns on and off the first and second output transistors according to the potential of the output voltage, and performs a desired operation via an inductance element connected to the output terminal. A control circuit for a DCDC converter for generating an output voltage;
The second control circuit is a power management circuit that is an LDO control circuit that controls a gate voltage of the second output transistor so that a voltage of the connection terminal is set to a desired voltage. (The LDO keeps VL at 3V, so M1 is protected)
(Appendix 6)
In any one of
The second power supply generation circuit compares a monitor voltage corresponding to the voltage of the second power supply wiring with a second reference voltage, and the first operational amplifier according to the output of the first operational amplifier. A charge circuit for generating a current supplied from one power supply line to the second power supply line,
The charge circuit includes a power management circuit that separates a transistor connected to the first power supply wiring side and a transistor connected to the ground side by a cascode transistor to which the first reference voltage is applied to a gate. . (Cascode transistors M409 and M406)
(Appendix 7)
In any one of
The third power supply generation circuit includes: a second operational amplifier that compares a voltage of the third power supply wiring with a third reference voltage; and the third power supply wiring according to the output of the second operational amplifier. A discharge circuit for reducing the voltage,
The second operational amplifier has a power for separating a transistor connected to the first power supply wiring side and a transistor connected to the ground side by a cascode transistor to which the first reference voltage is applied to a gate. Management circuit. (Cascode transistors M505 and M508)
(Appendix 8)
The power management circuit described in appendices 1-7;
A high-frequency circuit IC including an output voltage generated by the power management circuit as an internal power supply voltage and including a transistor manufactured by the same process as the transistor of the power management circuit.
VDD1:第1の電源 VDD2:第2の電源
VDD3:第3の電源 Vref1:第1の基準電圧
11:基準電圧発生回路 12:第2電源発生回路
13:第3電源発生回路 14:立ち上がり時バイアス回路
15:LDO制御回路 16:DCDC制御回路
17:PMM制御回路 18:出力端子保護回路
VDD1: First power supply VDD2: Second power supply
VDD3: third power supply Vref1: first reference voltage 11: reference voltage generation circuit 12: second power supply generation circuit 13: third power supply generation circuit 14: rising bias circuit 15: LDO control circuit 16: DCDC control circuit 17 : PMM control circuit 18: Output terminal protection circuit
Claims (5)
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第2の電源配線をグランドから前記グランドと前記第1の電源電圧との間の第2の電源電圧に立ち上げる第2の電源発生回路と,
前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに応答して,第3の電源配線を第1の電源電圧から前記第1の電源電圧とグランドとの間の第3の電源電圧に立ち下げる第3の電源発生回路と,
前記グランドと第1の電源配線との間に直列に設けられた第1,第2の出力トランジスタを有し,前記第1,第2の出力トランジスタの接続端子から出力電圧が生成される出力回路と,
前記グランドの配線と前記第2の電源配線との間に設けられ,前記第1,第2の出力トランジスタのゲートを制御してオン,オフ制御する第1の制御回路と,
前記第3の電源配線と前記第1の電源配線との間に設けられ,前記第2の出力トランジスタのゲートを制御する第2の制御回路と,
前記第1の電源電圧の立ち上がり後の初期動作期間経過後に,前記第1の電源電圧が第1の電圧のときに前記第2の制御回路をイネーブルに制御し前記第1の制御回路をディセーブルに制御し,前記第1の電源電圧が前記第1の電圧より低い第2の電圧のときに前記第2の制御回路をディセーブルに制御し前記第1の制御回路をイネーブルに制御するパワーマネージメント制御回路と,を有するパワーマネージメント回路。 A first power supply line supplied with a first power supply voltage from the outside;
The second power supply wiring is connected from the ground to the second power supply voltage between the ground and the first power supply voltage in response to the rising of the first power supply voltage. A second power generation circuit to be launched;
In response to the rising of the first power supply voltage, the third power supply wiring is connected to the first power supply wiring from the first power supply voltage to the third power supply between the first power supply voltage and the ground. A third power supply generating circuit that falls to the power supply voltage;
An output circuit having first and second output transistors provided in series between the ground and the first power supply wiring, and generating an output voltage from a connection terminal of the first and second output transistors When,
A first control circuit, which is provided between the ground wiring and the second power supply wiring, and controls on and off by controlling gates of the first and second output transistors;
A second control circuit which is provided between the third power supply wiring and the first power supply wiring and controls the gate of the second output transistor;
After the initial operation period after the rising of the first power supply voltage, when the first power supply voltage is the first voltage, the second control circuit is controlled to be enabled and the first control circuit is disabled. Power management, wherein when the first power supply voltage is a second voltage lower than the first voltage, the second control circuit is disabled and the first control circuit is enabled. A power management circuit having a control circuit.
さらに,前記第1の電源配線に接続され,前記第1の電源電圧の立ち上がりに追従して当該第1の電源電圧とグランドとの間の第1の基準電圧を出力する基準電圧発生回路と,
前記第1の基準電圧が出力される第1の基準電圧配線と前記第2の出力トランジスタのゲートとの間を接続または非接続する立ち上がり時バイアス回路を有し,
前記立ち上がり時バイアス回路は,前記初期動作期間中に前記基準電圧配線と前記第2の出力トランジスタのゲートとを接続し,前記初期動作期間経過後に非接続にするパワーマネージメント回路。 In claim 1,
A reference voltage generating circuit connected to the first power supply wiring and outputting a first reference voltage between the first power supply voltage and the ground following the rise of the first power supply voltage;
A rising-side bias circuit that connects or disconnects between the first reference voltage wiring for outputting the first reference voltage and the gate of the second output transistor;
The rising bias circuit connects the reference voltage line and the gate of the second output transistor during the initial operation period, and disconnects after the initial operation period.
さらに,前記第2のトランジスタと第1の電源配線との間に設けられ,前記初期動作期間中,前記第1の電源電圧の立ち上がり後ハイインピーダンス状態になり,前記第3の電源配線が前記第3の電源電圧に立ち下がったときに短絡状態になる出力端子保護回路を有するパワーマネージメント回路。 In claim 2,
Further, it is provided between the second transistor and the first power supply wiring. During the initial operation period, the high-impedance state is established after the first power supply voltage rises, and the third power supply wiring is connected to the first power supply wiring. A power management circuit having an output terminal protection circuit that is short-circuited when the power supply voltage falls to 3.
前記パワーマネージメント制御回路は,前記出力端子保護回路が短絡状態になった後,前記第1,第2の出力トランジスタの接続端子の電圧が所定の電位に達したときに,前記第1,第2の制御回路のイネーブルまたはディセーブルへの制御を開始するパワーマネージメント回路。 In claim 3,
The power management control circuit, when the voltage at the connection terminal of the first and second output transistors reaches a predetermined potential after the output terminal protection circuit is short-circuited, Power management circuit that starts control to enable or disable the control circuit.
前記パワーマネージメント回路が生成する出力電圧を内部電源電圧として供給され,前記パワーマネージメント回路のトランジスタと同じプロセスで製造されるトランジスタを含む高周波回路とを有する高周波回路IC。 A power management circuit according to claims 1 to 4 ,
A high-frequency circuit IC including an output voltage generated by the power management circuit as an internal power supply voltage and including a transistor manufactured by the same process as the transistor of the power management circuit.
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