JP5554686B2

JP5554686B2 - 電力量測定装置およびこれを用いた電力量計の校正方法

Info

Publication number: JP5554686B2
Application number: JP2010250980A
Authority: JP
Inventors: 久岩瀬
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2010-11-09
Filing date: 2010-11-09
Publication date: 2014-07-23
Anticipated expiration: 2030-11-09
Also published as: JP2012103073A

Description

本発明は、電力量測定装置およびこれを用いた電力量計の校正方法に関し、詳しくは、被測定電力量計の校正や検定に用いる電力量測定装置の精度の改善に関する。

電力量計（積算電力量計）は、測定対象とする電路系統で使用した電力量を測定するための計器であり、その測定結果に基づいて、電気料金の支払いやエネルギー管理が行われている。

一般家庭用の電力量計としては交流電力の有効電力を計測するだけの機能を持つ誘導形電力量計が主流であり、業務用施設ではデジタル化された静止形電力量計が多く用いられている。

誘導形電力量計は、アラゴの円盤の回転を利用したものであり、電気の流れによって回転する円盤の回転数に基づいて電力を積算し、数値化するように構成されている。

ところで、一般の各家庭に設置されている電力量計は、電力会社に対する電気料金の支払根拠として使用されることから、計量法に基づいて基準適合検査・検定に合格した有効期限内のものが用いられる。

このような誘導形電力量計の検定にあたっては、基準となる電力信号を被測定電力量計と検定用に校正されたマスタ電力量計に並列に入力し、被測定電力量計が所定回数回転する時間内に出力されるパルス数と、同一時間内にマスタ電力量計から出力されるパルス数とを比較照合することが行われる。

図４は、従来のマスタ電力量計の一例を示すブロック図である。図４において、電圧入力部１０は、入力電圧を分圧する分圧回路を構成する抵抗１１と１２の直列回路と、分圧回路の出力電圧を正規化するアンプ１３と、正規化されたアンプ１３の出力信号をデジタル信号に変換するＡ／Ｄ変換器１４と、Ａ／Ｄ変換器１４の出力データを直流的に絶縁してＤＳＰ(Digital Signal Processor)３０の一方の入力端子に入力する絶縁素子１５とで構成されている。

電流入力部２０は、入力電流を分流する分流回路を構成する抵抗２１と、分流回路の分流出力を正規化するアンプ２２と、正規化されたアンプ２２の出力信号をデジタル信号に変換するＡ／Ｄ変換器２３と、Ａ／Ｄ変換器２３の出力データを直流的に絶縁してＤＳＰ３０の他方の入力端子に入力する絶縁素子２４とで構成されている。

ＤＳＰ３０は演算部を構成するものであり、Ａ／Ｄ変換器１４の出力に基づいて電圧値の瞬時値を演算する電圧演算機能、Ａ／Ｄ変換器２３の出力に基づいて電流値の瞬時値を演算する電流演算機能、これらＡ／Ｄ変換器１４および２３の出力に基づいて電力値の瞬時値を演算する電力演算機能などを備えている。なお、これらの演算は、リアルタイムで行われる。

ＣＰＵ４０は、ＤＳＰ３０で演算された電力値とクロック回路７０から出力されるクロック周波数に基づき、カウンタ６０から出力されるパルスの周波数を計算し、その計算結果をレジスタ５０に設定入力する。

たとえば、電力量測定値とカウンタ６０から出力されるパルスの周波数の関係を５Ｈｚ／Ｗとし、クロックの周波数を６６ＭＨｚとし、電力量測定値をＰ(Ｗ)とすると、レジスタ５０の設定値ＰＦＲＥＧは、式（１）のように計算される。
ＰＦＲＥＧ＝６６００００００／（５＊Ｐ）（１）

カウンタ６０は、クロック回路７０からクロックが入力されるごとにカウント値を加算し、カウント値がレジスタ５０の設定値と等しくなるとパルスを出力端子８０に出力するとともにカウント値をクリアし、以降、同様の動作を繰り返す。出力端子８０に出力されるパルスの周波数は、クロック回路７０から出力されるクロック周波数をレジスタ５０の設定値で分周した値になる。

図５は図４の動作を説明するタイミングチャートであり、レジスタ５０の設定値が３（１０進数）のときにおける動作を示していて、（ａ）はクロックを示し、（ｂ）はカウンタ６０のカウント値を示し、（ｃ）はカウンタ６０から出力されるパルスの周波数を示している。

図５の例では、カウンタ６０は、クロック回路７０からクロックが入力されるごとにカウント値を加算し、カウント値がレジスタ５０の設定値「３」と等しくなるとパルスを出力端子８０に出力するとともにカウント値をクリアし、以降、同様の動作を繰り返す。これにより、出力端子８０に出力されるパルスの周波数は、クロック回路７０から出力されるクロック周波数をレジスタ５０の設定値「３」で分周した値になる。

特許文献１には、被測定メータとマスタメータで電力を測定することにより出力される電力に比例した計量パルスおよび基準パルスに基づき、基準パルスの係数値に対する計量パルスの係数値の誤差を演算表示する技術が記載されている。

特開平７−２７８４２号公報

しかし、図４の構成によれば、（１）式より、電力量測定値Ｐが大きくなると、ＰＦＲＥＧの値は小さくなってパルスの周波数出力の分解能が悪くなり、電力量測定値Ｐに対するパルスの周波数出力の誤差が大きくなる。

たとえば、Ｐ＝１０００ＷのときはＰＦＲＥＧ＝１３２００になり、誤差は０ｐｐｍであるが、Ｐ＝９９９．９３Ｗの場合はＰＦＲＥＧ＝１３２００．９２４になる。小数点以下を切り捨ててＰＦＲＥＧ＝１３２００とするとパルス出力の周波数は５０００Ｈｚとなるが、パルス出力の周波数の真値は４９９９．６５Ｈｚであることから、その誤差は７０ｐｐｍとなる。ここでは、小数点以下を切り捨てて計算しているが、小数点以下を四捨五入した場合でも誤差は約１／２に改善されるだけである。

さらに、Ｐ＝１５００ＷのときはＰＦＲＥＧ＝８８００になり、誤差は０ｐｐｍであるが、Ｐ＝１４９９．８３ＷのときはＰＦＲＥＧ＝８８００．９９７になる。小数点以下を切り捨ててＰＦＲＥＧ＝８８００とするとパルス出力の周波数は７５００Ｈｚとなるが、パルス出力の周波数の真値は７４９９．１５Ｈｚであることから、誤差は１１３ｐｐｍとなる。

このような誤差を改善するためには、クロック回路７０から出力されるクロックの周波数を高くすることが考えられるが、クロックの周波数を高くすると回路部品として高い周波数に対応した高価な部品を用いなければならない。

本発明は、このような従来の問題点に着目したものであり、その目的は、クロックの周波数を高くすることなく、電力量測定値に対するパルス出力の周波数誤差を小さくできる電力量測定装置およびこれを用いた電力量計の校正方法を提供することにある。

このような課題を達成する請求項１の発明は、
電力量測定値に比例した周波数を有するパルスを出力するように構成された電力量測定装置において、
所定のビット長を有し、前記周波数を有するパルスを出力するカウンタと、
このカウンタのビット長に対して前記周波数を設定するデータのビット長が拡張されるとともに、拡張ビット長の数に応じて設けられた複数のレジスタと、
前記周波数を設定するデータの上位から前記カウンタのビット長分のデータが取り出されて前記複数のレジスタに設定され、前記複数のレジスタのうち前記周波数を設定するデータの下位から拡張ビット長の数値分のレジスタについては１を加算するレジスタ制御回路と、
前記カウンタのデータとして、前記複数のレジスタのデータを選択的に入力するセレクタ、
を設けたことを特徴とする。

請求項２の発明は、
請求項１に記載の電力量測定装置をマスタ電力量計として、基準となる電力信号を被測定電力量計と校正されたマスタ電力量計に並列に入力し、被測定電力量計から所定の時間内に出力されるパルス数と、同一時間内にマスタ電力量計から出力されるパルス数とを比較照合することを特徴とする電力量計の校正方法である。

請求項３の発明は、請求項２に記載の電力量計の校正方法において、
前記被測定電力量計はアラゴの円盤の回転を利用した誘導形電力量計であることを特徴とする。

これらにより、クロックの周波数を高くすることなく電力量測定値に対するパルス出力の周波数誤差を小さくでき高精度の測定が行える電力量測定装置およびこれを用いた電力量計の校正方法が実現できる。

本発明の一実施例を示すブロック図である。図１のレジスタにおけるデータの説明図である。図１の動作を説明するタイミングチャートである。従来のマスタ電力量計の一例を示すブロック図である。図４の動作を説明するタイミングチャートである。

以下、本発明について、図面を用いて説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図１と図４の相違点は、図１において、レジスタ５０が３ビット増えて３２ビットになっていること、レジスタ制御回路９０とレジスタ１０１〜１０８とセレクタ１１０が追加されていることである。

図１において、３２ビットのレジスタ５０にはレジスタ制御回路９０を介して２９ビットのレジスタ１０１〜１０８が並列に接続され、これらレジスタ１０１〜１０８の出力端子はセレクタ１１０を介してカウンタ６０に接続されている。

図１のＣＰＵ４０は、レジスタ５０が３ビット増えた分に対応して、電力量測定値Ｐから求められるレジスタ５０の設定値ＰＦＲＥＧを、次のように計算する。
ＰＦＲＥＧ＝８＊６６００００００／(５＊Ｐ) （２）

レジスタ制御回路９０は、レジスタ５０に設定された３２ビットを上位２９ビットと下位３ビットに分けて、上位２９ビットをレジスタ１０１〜１０８に設定する。これら８個のレジスタ１０１〜１０８のうち、下位３ビットの数値が関わるレジスタには、データに１を加算して設定する。これらレジスタ１０１〜１０８に設定されたデータは、セレクタ１１０で選択されてカウンタ６０に入力される。

セレクタ１１０は、カウンタ６０がパルスを１回出力するたびにレジスタ１０１〜１０８を順番に切り替えて、レジスタ１０１〜１０８のデータが順番にカウンタ６０に入力されるようにする。

図２は、図１のレジスタ５０およびレジスタ１０１〜１０８におけるデータの説明図である。レジスタ５０には、１８（１０進数）「0000_0000_0000_0000_0000_0000_0001_0010b」が設定されているとする。レジスタ１０１〜１０８にはレジスタ５０の上位２９ビット「0_0000_0000_0000_0000_0000_0001_0010b」を設定するが、レジスタ５０の下位３ビットが「010」になっているので、２個のレジスタ１０７と１０８には１を加算したデータ「0_0000_0000_0000_0000_0000_0001_0011b」を設定する。

図３は図１の動作を説明するタイミングチャートであり、図２のデータ構成に基づいてレジスタ５０の設定値が１８（１０進数）のときにおける動作を示していて、（ａ）はクロックを示し、（ｂ）はセレクタ１１０で順番に選択されるレジスタ１０１〜１０８を示し、（ｃ）はカウンタ６０のカウント値を示し、（ｄ）はカウンタ６０から出力されるパルスの周波数を示している。

図３において、カウンタ６０は、クロック回路７０からクロックが入力されるごとにカウント値を加算し、カウント値がセレクタ１１０で順番に選択されるそれぞれのレジスタ１０１〜１０８のデータ値「２」または「３」と等しくなるとパルスを出力端子８０に出力するとともにカウント値をクリアし、以降、同様の動作を繰り返す。

これにより、出力端子８０に出力されるパルスの周波数は、クロック回路７０から出力されるクロック周波数をレジスタ１０１〜１０８のデータ値「２」または「３」で分周した値の平均値になる。

従来例の動作と対比しながら説明する。図１の構成では、前述のように、レジスタ５０の設定値ＰＦＲＥＧは式（２）に基づいて計算され、たとえば電力量測定値Ｐが９９９．９３Ｗのとき、ＰＦＲＥＧ＝１０５６０７．９２５が計算されるが、レジスタ５０には小数点以下を切り捨ててＰＦＲＥＧ＝１０５６０７が設定される。この場合のＰＦＲＥＧの上位２９ビットは１３２００になり、下位３ビットは７になる。

レジスタ制御回路９０は、レジスタ１０１〜１０８のうち、１個には１３２００を設定し、下位３ビットの数値が関わる残りの７個には１を加算した１３２０１を設定する。

カウンタ６０には、セレクタ１１０を介してレジスタ１０１〜１０８のデータが順番に入力されるので、カウンタ６０から出力端子８０に出力されるパルスの周波数に関わるデータは、１３２００が１回、１３２０１が７回になる。カウンタ６０から出力端子８０に出力されるパルスの周波数に関わるデータが１３２００のときのパルスの周波数出力は５０００Ｈｚであり、１３２０１のときのパルス出力の周波数は４９９９．６２１２４１Ｈｚである。

このように、５０００Ｈｚが１回、４９９９．６２１２４１Ｈｚが７回繰り返されることから、パルスの周波数出力の平均値は４９９９．６６８５８６Ｈｚとなり、真値である４９９９．６５Ｈｚに対して誤差は３．７ｐｐｍとなって、従来に比べて大幅に改善される。

カウンタ６０のビット長に対し、レジスタ５０のビット長を拡張し、レジスタ制御回路９０と、拡張したビット長の分(３ビットならば８個)のレジスタ１０１〜１０８と、これらのレジスタ１０１〜１０８を順番に選択するセレクタ１１０を追加する。そして、レジスタ制御回路９０において、レジスタ５０の最上位ビットからカウンタ６０のビット長と等しいビット長のデータを、拡張したビット長の分(３ビットならば８個)のレジスタ１０１〜１０８に設定する。このとき、レジスタ５０の最下位ビットから拡張したビット長のデータの数値(拡張したビット長のデータが「１１１ｂ」ならば７)個分には１を加算して設定する。

このように構成することにより、カウンタ６０から出力されるパルスの周波数の平均値は、カウンタ６０のビット長に対し拡張したビット長の分だけ分解能が向上し、電力量測定値に対するパルス周波数出力の誤差を小さくできる。

そして、このように構成される電力量測定装置をマスタ電力量計として、基準となる電力信号を被測定電力量計と校正されたマスタ電力量計に並列に入力し、被測定電力量計から所定の時間内に出力されるパルス数と、同一時間内にマスタ電力量計から出力されるパルス数とを比較照合することにより、高精度で電力量計の校正や検定が行える。

なお、上記実施例では、カウンタ６０のビット長を２９ビットとし、拡張するビット長を３ビットとしているが、カウンタ６０のビット長や拡張するビット長はこの限りではない。

以上説明したように、本発明によれば、クロックの周波数を高くすることなく電力量測定値に対するパルス出力の周波数誤差を小さくでき高精度の測定が行える電力量測定装置およびこれを用いた電力量計の校正方法が実現できる。

１０電圧入力部
２０電流入力部
３０ＤＳＰ(Digital Signal Processor)
４０ＣＰＵ
５０、１００レジスタ
６０カウンタ
７０クロック回路
８０出力端子
９０レジスタ制御回路
１１０セレクタ

Claims

電力量測定値に比例した周波数を有するパルスを出力するように構成された電力量測定装置において、
所定のビット長を有し、前記周波数を有するパルスを出力するカウンタと、
このカウンタのビット長に対して前記周波数を設定するデータのビット長が拡張されるとともに、拡張ビット長の数に応じて設けられた複数のレジスタと、
前記周波数を設定するデータの上位から前記カウンタのビット長分のデータが取り出されて前記複数のレジスタに設定され、前記複数のレジスタのうち前記周波数を設定するデータの下位から拡張ビット長の数値分のレジスタについては１を加算するレジスタ制御回路と、
前記カウンタのデータとして、前記複数のレジスタのデータを選択的に入力するセレクタ、
を設けたことを特徴とする電力量測定装置。
請求項１に記載の電力量測定装置をマスタ電力量計として、基準となる電力信号を被測定電力量計と校正されたマスタ電力量計に並列に入力し、被測定電力量計から所定の時間内に出力されるパルス数と、同一時間内にマスタ電力量計から出力されるパルス数とを比較照合することを特徴とする電力量計の校正方法。
前記被測定電力量計はアラゴの円盤の回転を利用した誘導形電力量計であることを特徴とする請求項２に記載の電力量計の校正方法。