JP5553713B2

JP5553713B2 - Protective device for load drive circuit

Info

Publication number: JP5553713B2
Application number: JP2010196535A
Authority: JP
Inventors: 俊藏大島
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 2010-09-02
Filing date: 2010-09-02
Publication date: 2014-07-16
Anticipated expiration: 2030-09-02
Also published as: JP2012054804A

Description

本発明は、負荷駆動回路に設けられる半導体スイッチ、及び電線の過熱による損傷を防止する保護装置に関する。 The present invention relates to a semiconductor switch provided in a load drive circuit and a protection device for preventing damage due to overheating of an electric wire.

例えば、車両に搭載されるランプ、モータ等の負荷は、バッテリと負荷との間に設けられるパワーＭＯＳＦＥＴ等の半導体スイッチを用いて駆動、停止が制御される（例えば、特許文献１参照）。図１０は、従来における負荷駆動回路の構成を示す回路図であり、図示のように、バッテリＶＢ（出力電圧も同一の符号ＶＢで示す）と負荷ＲＬとの間には、基板１１０が設けられ、バッテリＶＢのプラス側端子は、基板１１０に設けられるＮ型ＭＯＳＦＥＴ（Ｔ１）（以下、「ＦＥＴ（Ｔ１）」と略す）のドレインに接続され、該ＦＥＴ（Ｔ１）のソースは、配線ＷＬを介して負荷ＲＬの一端に接続され、該負荷ＲＬの他端はグランドに接地されている。 For example, a load such as a lamp and a motor mounted on a vehicle is controlled to be driven and stopped using a semiconductor switch such as a power MOSFET provided between the battery and the load (see, for example, Patent Document 1). FIG. 10 is a circuit diagram showing a configuration of a conventional load driving circuit. As shown in the figure, a substrate 110 is provided between a battery VB (the output voltage is also indicated by the same symbol VB) and a load RL. The positive terminal of the battery VB is connected to the drain of an N-type MOSFET (T1) (hereinafter abbreviated as “FET (T1)”) provided on the substrate 110, and the source of the FET (T1) is connected to the wiring WL. To the other end of the load RL, and the other end of the load RL is grounded.

また、基板１１０の外部には、スイッチＳＷ１と抵抗Ｒ３の直列接続回路が設けられており、スイッチＳＷ１の一端は電源ＶＣＣに接続され、抵抗Ｒ３の一端はグランドに接地されている。従って、スイッチＳＷ１がオフのときには、スイッチＳＷ１と抵抗Ｒ３の接続点である点Ｐ１はＬレベルとなり、スイッチＳＷ１がオンとされると、点Ｐ１はＨレベルとなる。 Further, a series connection circuit of a switch SW1 and a resistor R3 is provided outside the substrate 110. One end of the switch SW1 is connected to the power supply VCC, and one end of the resistor R3 is grounded. Therefore, when the switch SW1 is off, the point P1, which is a connection point between the switch SW1 and the resistor R3, is at the L level, and when the switch SW1 is on, the point P1 is at the H level.

基板１１０は、ドライバ１２と、比較器ＣＭＰ１と、アンド回路ＡＮＤ１と、ラッチＤＦ１と、抵抗Ｒ１，Ｒ２の直列接続回路と、抵抗Ｒ１０とを備えている。抵抗Ｒ１，Ｒ２の直列接続回路は、一端がＦＥＴ（Ｔ１）のドレイン（電圧Ｖｄ）に接続され、他端がグランドに接地されている。 The substrate 110 includes a driver 12, a comparator CMP1, an AND circuit AND1, a latch DF1, a series connection circuit of resistors R1 and R2, and a resistor R10. In the series connection circuit of the resistors R1 and R2, one end is connected to the drain (voltage Vd) of the FET (T1), and the other end is grounded.

また、抵抗Ｒ１とＲ２の接続点（電圧Ｖ４）は、比較器ＣＭＰ１のプラス端子に接続され、該比較器ＣＭＰ１のマイナス端子はＦＥＴ（Ｔ１）のソース（電圧Ｖｓ）に接続されている。更に、比較器ＣＭＰ１の出力端子は、ラッチＤＦ１に接続されている。 The connection point (voltage V4) between the resistors R1 and R2 is connected to the plus terminal of the comparator CMP1, and the minus terminal of the comparator CMP1 is connected to the source (voltage Vs) of the FET (T1). Further, the output terminal of the comparator CMP1 is connected to the latch DF1.

ラッチＤＦ１の出力（Ｑ_ber）は、アンド回路ＡＮＤ１の一方の入力端子に接続され、他方の入力端子は、ラッチＤＦ１のリセット端子、及び点Ｐ１に接続されている。アンド回路ＡＮＤ１の出力端子は、ドライバ１２に接続され、該ドライバ１２の出力端子は、抵抗Ｒ１０を介してＦＥＴ（Ｔ１）のゲートに接続されている。 The output (Q_ber) of the latch DF1 is connected to one input terminal of the AND circuit AND1, and the other input terminal is connected to the reset terminal of the latch DF1 and the point P1. The output terminal of the AND circuit AND1 is connected to the driver 12, and the output terminal of the driver 12 is connected to the gate of the FET (T1) via the resistor R10.

次に、図１０に示した負荷駆動回路の作用について説明する。スイッチＳＷ１がオフのときには、アンド回路ＡＮＤ１の他方の入力端子にはＬレベルの信号が入力され、また、ラッチＤＦ１がリセットされるので、該ラッチＤＦ１の出力（Ｑ_bar）はＨレベルとなり、このＨレベルの信号がアンド回路ＡＮＤ１の一方の入力端子に入力される。従って、アンド回路ＡＮＤ１の出力信号はＬレベルとなり、ＦＥＴ（Ｔ１）はオフとなる。 Next, the operation of the load drive circuit shown in FIG. 10 will be described. When the switch SW1 is OFF, an L level signal is input to the other input terminal of the AND circuit AND1, and the latch DF1 is reset. Therefore, the output (Q_bar) of the latch DF1 becomes H level. A level signal is input to one input terminal of the AND circuit AND1. Therefore, the output signal of the AND circuit AND1 becomes L level, and the FET (T1) is turned off.

スイッチＳＷ１をオンとすると、点Ｐ１の電圧がＨレベルとなり、アンド回路ＡＮＤ１の出力信号がＨレベルとなり、このＨレベルの信号がドライバ１２に供給される。これにより、ドライバ１２からチャージポンプ（図示省略）で昇圧された電圧（バッテリ電圧ＶＢ＋約１０Ｖ）が出力され、抵抗Ｒ１０を経由してＦＥＴ（Ｔ１）のゲートに供給される。その結果、ＦＥＴ（Ｔ１）がオンとなってドレイン電流ＩＤが流れ、配線ＷＬを経由して負荷ＲＬに電流ＩＤが供給される。 When the switch SW1 is turned on, the voltage at the point P1 becomes H level, the output signal of the AND circuit AND1 becomes H level, and this H level signal is supplied to the driver 12. As a result, the voltage boosted by the charge pump (not shown) (battery voltage VB + about 10 V) is output from the driver 12 and supplied to the gate of the FET (T1) via the resistor R10. As a result, the FET (T1) is turned on, the drain current ID flows, and the current ID is supplied to the load RL via the wiring WL.

ＦＥＴ（Ｔ１）のドレイン〜ソース間電圧をＶds、オン抵抗をＲonとすると、「Ｖds＝Ｒon＊ＩＤ」で示される電圧がＦＥＴ（Ｔ１）のドレイン〜ソース間に発生する。ＦＥＴ（Ｔ１）のソース電圧Ｖｓは、比較器ＣＭＰ１のマイナス端子に入力され、比較器ＣＭＰ１のプラス端子にはバッテリＶＢの出力電圧ＶＢを抵抗Ｒ１とＲ２で分圧した電圧Ｖ４が入力される。 When the drain-source voltage of the FET (T1) is Vds and the on-resistance is Ron, a voltage represented by “Vds = Ron * ID” is generated between the drain and source of the FET (T1). The source voltage Vs of the FET (T1) is input to the minus terminal of the comparator CMP1, and the voltage V4 obtained by dividing the output voltage VB of the battery VB by the resistors R1 and R2 is input to the plus terminal of the comparator CMP1.

そして、ドレイン電流ＩＤが正常な電流値である場合は「Ｖds＜（ＶＢ−Ｖ４）」が成立するので、比較器ＣＭＰ１の出力信号は、Ｌレベルとなる。ここで、電圧（ＶＢ−Ｖ４）は、電圧Ｖdsの判定電圧である。 When the drain current ID is a normal current value, “Vds <(VB−V4)” is established, and therefore the output signal of the comparator CMP1 becomes L level. Here, the voltage (VB−V4) is a determination voltage of the voltage Vds.

いま、ＦＥＴ（Ｔ１）がオン状態にあるときに、配線ＷＬが点Ｐ３でグランドに接地する異常事態が発生すると、ドレイン電流ＩＤが増大する。その結果、電圧Ｖdsが増大して「Ｖds＞（ＶＢ−Ｖ４）」となり、比較器ＣＭＰ１の出力信号がＬレベルからＨレベルに変化する。その結果、ラッチＤＦ１の出力（Ｑ_bar）がＨレベルからＬレベルに変化し、アンド回路ＡＮＤ１の出力信号がＬレベルになり、ドライバ１２の出力端子が接地される。これにより、ＦＥＴ（Ｔ１）のゲートは抵抗Ｒ１０を介して接地され、ＦＥＴ（Ｔ１）が遮断される。即ち、負荷駆動回路に過電流が流れた場合には、いち早くＦＥＴ（Ｔ１）を遮断し、該ＦＥＴ（Ｔ１）及び配線ＷＬを過熱から保護することができる。 Now, when the FET (T1) is in an ON state, if an abnormal situation occurs in which the wiring WL is grounded at the point P3, the drain current ID increases. As a result, the voltage Vds increases to “Vds> (VB−V4)”, and the output signal of the comparator CMP1 changes from the L level to the H level. As a result, the output (Q_bar) of the latch DF1 changes from H level to L level, the output signal of the AND circuit AND1 becomes L level, and the output terminal of the driver 12 is grounded. As a result, the gate of the FET (T1) is grounded via the resistor R10, and the FET (T1) is cut off. That is, when an overcurrent flows through the load drive circuit, the FET (T1) can be shut off quickly, and the FET (T1) and the wiring WL can be protected from overheating.

ここで、上述した従来技術による過電流保護の考え方は、下記の（ａ）〜（ｃ）に示す通りである。 Here, the concept of overcurrent protection according to the above-described prior art is as shown in the following (a) to (c).

（ａ）過電流が流れて、ＦＥＴ（Ｔ１）に温度上昇が発生する原因は、ジュール熱である。ジュール熱と温度上昇量を関係付ける熱抵抗は、ＦＥＴ（Ｔ１）の実装状態が決まれば定数となる。 (A) The cause of the temperature rise in the FET (T1) due to the overcurrent flowing is Joule heat. The thermal resistance that relates the Joule heat and the temperature rise amount is a constant if the mounting state of the FET (T1) is determined.

（ｂ）ＦＥＴ（Ｔ１）の温度上昇量は、回路電流が変化せず、且つＦＥＴ（Ｔ１）が熱平衡状態（発熱量と放熱量が等しい状態）にあるときには、電圧Ｖdsと１対１に対応する。より詳細には、ＦＥＴ（Ｔ１）の温度上昇量は、ドレイン〜ソース間電圧Ｖdsの関数であり、ほぼ「Ｖds^２」に比例する。従って、電圧Ｖdsの大きさから、ＦＥＴ（Ｔ１）の温度上昇量を求めることができる。 (B) The temperature rise amount of the FET (T1) has a one-to-one correspondence with the voltage Vds when the circuit current does not change and the FET (T1) is in a thermal equilibrium state (a state where the heat generation amount and the heat dissipation amount are equal). To do. More specifically, the temperature rise amount of the FET (T1) is a function of the drain-source voltage Vds, and is approximately proportional to “Vds ² ”. Therefore, the temperature rise amount of the FET (T1) can be obtained from the magnitude of the voltage Vds.

（ｃ）ＦＥＴ（Ｔ１）の許容温度上昇量上限（ジュール熱による温度上昇量の許容値上限）は、絶対値で表されたＦＥＴ（Ｔ１）の許容温度上限と動作周囲温度上限との差分として求められる。即ち、「（ＦＥＴの許容温度上昇量上限）＝（ＦＥＴの許容温度上限）−（動作周囲温度上限）」として表される。 (C) The upper limit of the allowable temperature rise of the FET (T1) (the upper limit of the upper limit of the temperature rise due to Joule heat) is the difference between the upper limit of the allowable temperature of the FET (T1) and the upper limit of the operating ambient temperature. Desired. That is, it is expressed as “(FET allowable temperature increase upper limit) = (FET allowable temperature upper limit) − (operating ambient temperature upper limit)”.

そして、ＦＥＴ（Ｔ１）の動作周囲温度上限において、ＦＥＴ（Ｔ１）の温度上昇量が許容温度上昇量上限に達する電圧Ｖdsを求め、これを上限電圧とする。電圧Ｖdsの大きさから、ＦＥＴ（Ｔ１）が許容温度上昇量を超えたか否かを判定する判定電圧Ｖlimを、上限電圧以下で、且つ、正常負荷電流によって発生する電圧Ｖdsより大きい値に設定し、電圧Ｖdsがこの判定電圧Ｖlimを超えた際にＦＥＴ（Ｔ１）を遮断して、該ＦＥＴ（Ｔ１）、及び配線ＷＬを保護する。設定可能な判定電圧Ｖlimは、一般に一点の電圧ではなく範囲の電圧となる。 Then, the voltage Vds at which the temperature rise amount of the FET (T1) reaches the upper limit of the allowable temperature rise amount at the upper limit of the operating ambient temperature of the FET (T1) is obtained, and this is set as the upper limit voltage. The determination voltage Vlim for determining whether or not the FET (T1) exceeds the allowable temperature rise amount from the magnitude of the voltage Vds is set to a value that is equal to or lower than the upper limit voltage and larger than the voltage Vds generated by the normal load current. When the voltage Vds exceeds the determination voltage Vlim, the FET (T1) is cut off to protect the FET (T1) and the wiring WL. The settable determination voltage Vlim is generally not a single point voltage but a range voltage.

過電流保護の考え方は以上である。ここで、上記（ｂ）についてより詳細に説明する。いま、下記のように各符号を定義する。 This is the end of the overcurrent protection concept. Here, the above (b) will be described in more detail. Now, each code is defined as follows.

ＩＤ；ＦＥＴドレイン電流（Ａ）
Ｖds；ＦＥＴのドレイン〜ソース間電圧（Ｖ）
Ｔａ；周囲温度（℃）
Ｔch；ＦＥＴのチャンネル温度（℃）、素子温度に相当
ΔＴch；ＦＥＴの温度上昇量（℃）、ΔＴch＝Ｔch−Ｔａ
Ｒth; ＦＥＴのチャンネルから大気への定常熱抵抗（℃／Ｗ）
Ｒon；ＦＥＴのオン抵抗（Ω）、Ｒon＝Ｖds／ＩＤ
Ｒon２５；Ｔch＝２５℃におけるＦＥＴのオン抵抗（Ω）
ｑ；Ｒon２５基準のオン抵抗の温度係数（ＦＥＴにより異なり４２００〜６７００ｐｐｍの範囲である）
そして、ＦＥＴが熱平衡状態にあるとき、次の（１），（２）式が成立する。 ID: FET drain current (A)
Vds: FET drain-source voltage (V)
Ta: Ambient temperature (° C)
Tch: FET channel temperature (° C.), equivalent to device temperature ΔTch: FET temperature rise (° C.), ΔTch = Tch−Ta
Rth; Stationary thermal resistance from the FET channel to the atmosphere (℃ / W)
Ron: FET on-resistance (Ω), Ron = Vds / ID
Ron25; On-resistance of FET at Tch = 25 ° C (Ω)
q: Temperature coefficient of on-resistance based on Ron25 (depending on the FET, the range is 4200-6700 ppm)
When the FET is in a thermal equilibrium state, the following equations (1) and (2) are established.

ΔＴch＝Ｔch−Ｔａ＝ＩＤ^２＊Ｒon＊Ｒth …（１）
Ｒon＝Ｒon２５（１＋ｑ（Ｔch−２５）） …（２）
ここで、ＩＤ＝Ｖds／Ｒonを用いて（１）式を書き換えると、次の（３）式が得られる。 ΔTch = Tch−Ta = ID ² * Ron * Rth (1)
Ron = Ron25 (1 + q (Tch−25)) (2)
Here, when the equation (1) is rewritten using ID = Vds / Ron, the following equation (3) is obtained.

ΔＴch＝Ｖds^２／Ｒon＊Ｒth …（３）
更に、（３）式をＶdsについて解くと、次の（４）式が得られる。

ΔTch = Vds ² / Ron * Rth (3)
Further, when the equation (3) is solved for Vds, the following equation (4) is obtained.

（４）式中のＲonに、（２）式で示したＲonを代入すると、次の（５）式が得られる。

Substituting Ron shown in equation (2) for Ron in equation (4), the following equation (5) is obtained.

（５）式において、ＦＥＴの仕様を決めると、オン抵抗Ｒon２５、及び温度係数ｑが決定し、ＦＥＴの実装方法を決めると定常熱抵抗Ｒthが決定する。従って、周囲温度Ｔａを固定すると（４）式または（５）式より、電圧Ｖdsは、ＦＥＴが熱平衡状態にあるとき、チャンネル温度上昇量ΔＴchと１対１の対応関係にあることが理解される。即ち、ＦＥＴが熱平衡状態にあるときは、電圧Ｖdsがチャンネル温度上昇量センサとして使える。 In the equation (5), when the FET specification is determined, the on-resistance Ron25 and the temperature coefficient q are determined, and when the FET mounting method is determined, the steady thermal resistance Rth is determined. Therefore, when the ambient temperature Ta is fixed, it is understood from the equations (4) and (5) that the voltage Vds has a one-to-one correspondence with the channel temperature increase ΔTch when the FET is in a thermal equilibrium state. . That is, when the FET is in a thermal equilibrium state, the voltage Vds can be used as a channel temperature rise sensor.

ここで、電圧Ｖdsとチャンネル温度上昇量ΔＴchとの関係を明らかにするために、（５）式をグラフ化する。一例として、Ｔａ＝１００℃、Ｒth＝１０℃／Ｗ、Ｒon２５＝５ｍΩ、ｑ＝４７００ｐｐｍとすると、電圧Ｖdsとチャンネル温度Ｔchの関係は、図１１に示すようになる。図１１では、ＩＤ＝Ｖds／Ｒonに基づいて、ＩＤも合わせて表示している。 Here, in order to clarify the relationship between the voltage Vds and the channel temperature increase ΔTch, the equation (5) is graphed. As an example, assuming that Ta = 100 ° C., Rth = 10 ° C./W, Ron 25 = 5 mΩ, q = 4700 ppm, the relationship between the voltage Vds and the channel temperature Tch is as shown in FIG. In FIG. 11, the ID is also displayed based on ID = Vds / Ron.

図１１では、電流がゼロのときチャンネル温度Ｔchは周囲温度１００℃と一致する。電流ＩＤが増加するにつれて、チャンネル温度Ｔch、即ち、温度上昇量ΔＴchが増加し、電圧Ｖdsも増加する。チャンネル許容温度上限を１５０℃とすると、そのときの電流ＩＤ、オン抵抗Ｒon、電圧Ｖdsはそれぞれ、２５．１Ａ，７．３５ｍΩ，１９９．２ｍＶとなる。 In FIG. 11, when the current is zero, the channel temperature Tch coincides with the ambient temperature 100 ° C. As the current ID increases, the channel temperature Tch, that is, the temperature rise amount ΔTch increases, and the voltage Vds also increases. If the channel allowable temperature upper limit is 150 ° C., the current ID, the on-resistance Ron, and the voltage Vds at that time are 25.1 A, 7.35 mΩ, and 199.2 mV, respectively.

図１１に示す特性図から、以下のことが認識される。チャンネル温度Ｔch、即ち温度上昇量ΔＴchが増加すれば、電圧Ｖdsは単調増加する。電圧Ｖdsと温度上昇量ΔＴch（＝Ｔch−Ｔａ）は、ＦＥＴが熱平衡状態にあるときは１対１に対応し、電圧Ｖdsが決定すれば温度上昇量ΔＴchが決定し、反対に、温度上昇量ΔＴchが決定すれば電圧Ｖdsが決定する。同様に、電流ＩＤと温度上昇量ΔＴchの間にも１対１の関係がある。 The following is recognized from the characteristic diagram shown in FIG. If the channel temperature Tch, that is, the temperature rise amount ΔTch increases, the voltage Vds increases monotonously. The voltage Vds and the temperature increase amount ΔTch (= Tch−Ta) correspond one-to-one when the FET is in a thermal equilibrium state. If the voltage Vds is determined, the temperature increase amount ΔTch is determined. If ΔTch is determined, the voltage Vds is determined. Similarly, there is a one-to-one relationship between the current ID and the temperature rise amount ΔTch.

ここで、上述の説明は“ＦＥＴが熱平衡状態にあるとき”という前提条件の下で成立する。電流ＩＤがある値ＩＤＡから別な値ＩＤＢ（ＩＤＡ＜ＩＤＢ）に階段状に急増して、ＩＤＢで一定となった場合には、ＦＥＴのドレイン〜ソース間電圧Ｖdsも同様に、階段状に変化する。しかし、ＦＥＴの温度上昇量は階段状に増加することはなく、ＦＥＴの熱容量Ｃthとチャンネルから大気への熱抵抗Ｒthの積からなる熱時定数τ＝Ｃth＊Ｒthに基づいて変化することになる。温度上昇量が飽和状態に達するまでの過渡期間は上述の説明、即ち、（１）〜（５）式が成立しない。 Here, the above description is established under the precondition that “when the FET is in a thermal equilibrium state”. When the current ID suddenly increases from one value IDA to another value IDB (IDA <IDB) and becomes constant at IDB, the drain-source voltage Vds of the FET also changes stepwise. To do. However, the temperature rise of the FET does not increase stepwise, but changes based on the thermal time constant τ = Cth * Rth, which is the product of the heat capacity Cth of the FET and the thermal resistance Rth from the channel to the atmosphere. . In the transition period until the temperature rise amount reaches the saturation state, the above description, that is, the expressions (1) to (5) are not satisfied.

これは、次の問題を引き起こす要因になる。電圧Ｖdsの階段状の増加は、外来ノイズが基板に接続する電線類を介して基板に到来するような場合でも発生する。但し、この場合は階段状よりも正弦波に近い変化になることが多いが、電圧Ｖdsの急激な変動が起こり得る。このときは、電流ＩＤはほとんど変化しないか、変化してもその変化量は発熱量を変えるほどではない。このような電圧Ｖdsの変化に対して、図１０に示した従来の回路では、電圧Ｖdsの大きさが判定電圧を超えると、ＦＥＴ（Ｔ１）を遮断することになる。 This causes the following problems. The step-like increase in the voltage Vds occurs even when external noise arrives at the substrate via wires connected to the substrate. However, in this case, the change is often closer to a sine wave than the stepped shape, but the voltage Vds may fluctuate rapidly. At this time, the current ID hardly changes or even if the current ID changes, the amount of change does not change the amount of heat generation. With respect to such a change in the voltage Vds, in the conventional circuit shown in FIG. 10, when the magnitude of the voltage Vds exceeds the determination voltage, the FET (T1) is cut off.

つまり、ＦＥＴ（Ｔ１）の温度上昇量は熱時定数による遅れにより、ほとんど増加しない状態であっても、ＦＥＴ（Ｔ１）が遮断されることになる。これは、温度上昇量が飽和するまでの過渡期間では電圧Ｖdsが温度上昇量を正確に反映できないことから生じる問題点である。従って、電圧Ｖdsに代わって、過渡期間の温度上昇量を正確に把握する方法が必要となる。 That is, the FET (T1) is blocked even if the temperature rise of the FET (T1) hardly increases due to the delay due to the thermal time constant. This is a problem that arises because the voltage Vds cannot accurately reflect the temperature rise during the transition period until the temperature rise is saturated. Therefore, in place of the voltage Vds, a method for accurately grasping the amount of temperature increase during the transient period is required.

特開２００８−２６３２７８号公報JP 2008-263278 A

上述したように、従来における負荷駆動回路の保護装置では、ドレイン電流ＩＤが急激に変化する場合には、ＦＥＴ（Ｔ１）のドレイン〜ソース間電圧ＶdsがＦＥＴ（Ｔ１）のチャンネル温度の上昇量を正確に反映しない場合があり、チャンネル温度が上限温度に達していないにも関わらず、ＦＥＴ（Ｔ１）を遮断してしまうという問題が発生していた。 As described above, in the conventional protection device for a load driving circuit, when the drain current ID changes rapidly, the drain-source voltage Vds of the FET (T1) increases the amount of increase in the channel temperature of the FET (T1). In some cases, it is not accurately reflected, and there is a problem that the FET (T1) is shut off even though the channel temperature does not reach the upper limit temperature.

本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、半導体スイッチに流れる電流が急激に増加し、これに応じて半導体スイッチの両端電圧が増加する過渡期間であっても、該半導体スイッチの温度上昇量を忠実に示す信号を生成することが可能な負荷駆動回路の保護装置を提供することにある。 The present invention has been made in order to solve such a conventional problem. The object of the present invention is to rapidly increase the current flowing through the semiconductor switch and increase the voltage across the semiconductor switch accordingly. An object of the present invention is to provide a load drive circuit protection device capable of generating a signal faithfully indicating the temperature rise amount of the semiconductor switch even during the transition period.

上記目的を達成するため、本願請求項１に記載の発明は、直流電源と負荷との間に半導体スイッチ（Ｔ１）を設け、前記半導体スイッチのオン、オフを切り替えることにより、前記負荷の駆動、停止を制御する負荷駆動回路を過熱から保護する負荷駆動回路の保護装置において、前記半導体スイッチの両端に生じる電圧（Ｖds）に比例する比例電流（Ｉａ）を生成する電流変換回路（２１）と、前記電流変換回路に接続され、前記比例電流（Ｉａ）を通電するインピーダンス回路（２２）と、前記インピーダンス回路の端子間に生じる測定電圧（Ｖ５）と予め設定した判定電圧（Ｖ６）とを比較し、前記測定電圧が前記判定電圧を上回った場合に、前記半導体スイッチのオフ指令信号を出力する比較手段（ＣＭＰ１）と、を備え、前記半導体スイッチの過渡熱抵抗の時間に対する変化を示す関数を過渡熱関数Ｒth（ｔ）としたとき、前記半導体スイッチに、ゼロから階段状に増加する電流を通電した際に、前記測定電圧（Ｖ５）が前記過渡熱関数Ｒth（ｔ）の平方根に比例した電圧となるように、前記インピーダンス回路のインピーダンスを設定することを特徴とする。 In order to achieve the above object, the invention according to claim 1 of the present application provides a semiconductor switch (T1) between a DC power supply and a load, and switches the semiconductor switch on and off, thereby driving the load. In a load drive circuit protection device for protecting a load drive circuit that controls stoppage from overheating, a current conversion circuit (21) that generates a proportional current (Ia) proportional to a voltage (Vds) generated across the semiconductor switch; An impedance circuit (22) connected to the current conversion circuit and energizing the proportional current (Ia) is compared with a measurement voltage (V5) generated between terminals of the impedance circuit and a predetermined determination voltage (V6). Comparing means (CMP1) for outputting an OFF command signal of the semiconductor switch when the measured voltage exceeds the determination voltage, and the semiconductor When the function indicating the change in the transient thermal resistance of the switch with respect to time is a transient thermal function Rth (t), the measured voltage (V5) is obtained when a current that increases stepwise from zero is applied to the semiconductor switch. The impedance of the impedance circuit is set so that the voltage is proportional to the square root of the transient heat function Rth (t).

請求項２に記載の発明は、請求項１に記載の負荷駆動回路の保護装置において、前記インピーダンス回路は、前記電流変換回路とグランドとの間に設けられる第１の抵抗（Ｒ５）と、第２の抵抗（Ｒ６）と第１のコンデンサ（Ｃ１）との直列接続回路からなり、且つ、前記第２の抵抗の一端が前記電流変換回路側に接続され、前記第１のコンデンサの一端がグランド側に接続された第１の時定数回路と、を含むことを特徴とする。 According to a second aspect of the present invention, in the load drive circuit protection device according to the first aspect, the impedance circuit includes a first resistor (R5) provided between the current conversion circuit and a ground, 2 resistor (R6) and a first capacitor (C1) connected in series, and one end of the second resistor is connected to the current conversion circuit side, and one end of the first capacitor is grounded And a first time constant circuit connected to the side.

請求項３に記載の発明は、請求項１または２に記載の負荷駆動回路の保護装置において、前記判定電圧を、次式にて演算することを特徴とする。

但し、ｍは増幅率（＝Ｒ５／Ｒ４）、ΔＴlimは上昇温度ΔＴを用いて過熱を検出するときの判定値、Ｒthは半導体スイッチ（ＦＥＴ）のチャンネルから大気への定常熱抵抗（℃／Ｗ）、Ｒonは半導体スイッチ（ＦＥＴ）のオン抵抗（Ω）である。

According to a third aspect of the present invention, in the load drive circuit protection device according to the first or second aspect, the determination voltage is calculated by the following equation.

However, m is an amplification factor (= R5 / R4), ΔTlim is a judgment value when overheating is detected using the rising temperature ΔT, and Rth is a steady thermal resistance (° C./W) from the channel of the semiconductor switch (FET) to the atmosphere. ), Ron is the on-resistance (Ω) of the semiconductor switch (FET).

本発明に係る負荷駆動回路の保護装置では、インピーダンス回路に生じる測定電圧が、過渡熱関数Ｒth（ｔ）の平方根に比例した大きさの電圧となるように、インピーダンス回路に含まれる各素子の定数が設定されるので、測定電圧は半導体スイッチの温度を忠実に模擬した電圧となる。そして、この測定電圧が予め設定した判定電圧を上回った場合に半導体スイッチを遮断するので、負荷駆動回路に含まれる半導体スイッチ、及び配線を過熱から保護することができる。また、外来ノイズ等に起因する急激な電流の増加により、半導体スイッチが不必要に遮断されるというトラブルの発生を回避することができる。 In the load drive circuit protection device according to the present invention, the constants of the elements included in the impedance circuit are set so that the measured voltage generated in the impedance circuit is a voltage proportional to the square root of the transient thermal function Rth (t). Therefore, the measurement voltage is a voltage that faithfully simulates the temperature of the semiconductor switch. Since the semiconductor switch is shut off when the measured voltage exceeds a preset determination voltage, the semiconductor switch and the wiring included in the load drive circuit can be protected from overheating. In addition, it is possible to avoid the occurrence of a trouble that the semiconductor switch is unnecessarily cut off due to a sudden increase in current caused by external noise or the like.

本発明の第１実施形態に係る負荷駆動回路の保護装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the protection apparatus of the load drive circuit which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る負荷駆動回路の保護装置における、熱抵抗Ｒthの時間的な変化、及びその平方根、及び近似式を示す特性図である。FIG. 6 is a characteristic diagram showing a temporal change of thermal resistance Rth, its square root, and an approximate expression in the protection device for a load driving circuit according to the first embodiment of the present invention. 本発明の第１実施形態に係る負荷駆動回路の保護装置に設けられるインピーダンス回路、及びこれを簡素化した回路を示す説明図である。It is explanatory drawing which shows the impedance circuit provided in the protection apparatus of the load drive circuit which concerns on 1st Embodiment of this invention, and the circuit which simplified this. 本発明の第１実施形態に係る負荷駆動回路の保護装置の、シミュレーション結果を示す特性図である。It is a characteristic view which shows the simulation result of the protection apparatus of the load drive circuit which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る負荷駆動回路の保護装置の、ＩＤ，ΔＴ，Ｖ５の飽和値を示す説明図である。It is explanatory drawing which shows the saturation value of ID, (DELTA) T, V5 of the protection apparatus of the load drive circuit which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る負荷駆動回路の保護装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the protection apparatus of the load drive circuit which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る負荷駆動回路の保護装置の、シミュレーション結果を示す特性図である。It is a characteristic view which shows the simulation result of the protection apparatus of the load drive circuit which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る負荷駆動回路の保護装置の、シミュレーション結果を示す特性図であり、図７に示す時間軸を拡大した図である。It is a characteristic view which shows the simulation result of the protection apparatus of the load drive circuit which concerns on 2nd Embodiment of this invention, and is the figure which expanded the time axis shown in FIG. 本発明の第２実施形態と対比するための、第１実施形態に係る負荷駆動回路の保護装置の、シミュレーション結果を示す特性図である。It is a characteristic view which shows the simulation result of the protection apparatus of the load drive circuit which concerns on 1st Embodiment for contrast with 2nd Embodiment of this invention. 従来における負荷駆動回路の保護装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the protection apparatus of the conventional load drive circuit. 従来における負荷駆動回路の保護装置の、ＦＥＴのチャンネル温度と電圧Ｖds、及び電流ＩＤの関係を示す特性図である。It is a characteristic view which shows the relationship between the channel temperature of FET, voltage Vds, and electric current ID of the protection apparatus of the conventional load drive circuit.

以下、本発明の実施形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［第１実施形態の説明］
図１は、本発明の第１実施形態に係る負荷駆動回路の保護装置の構成を示す回路図である。図１に示すように、この負荷駆動回路は、バッテリＶＢと負荷ＲＬとの間には、基板１０が設けられ、バッテリＶＢのプラス端子は、基板１０に設けられるＮ型ＭＯＳＦＥＴ（Ｔ１）（半導体スイッチ；以下、「ＦＥＴ（Ｔ１）」と略す）のドレインに接続され、該ＦＥＴ（Ｔ１）のソースは配線ＷＬを介して負荷ＲＬの一端に接続され、該負荷ＲＬの他端はグランドに接地されている。 [Description of First Embodiment]
FIG. 1 is a circuit diagram showing a configuration of a protection device for a load driving circuit according to a first embodiment of the present invention. As shown in FIG. 1, in this load driving circuit, a substrate 10 is provided between a battery VB and a load RL, and a positive terminal of the battery VB is an N-type MOSFET (T1) (semiconductor) provided on the substrate 10. Switch (hereinafter abbreviated as “FET (T1)”), the source of the FET (T1) is connected to one end of the load RL via the wiring WL, and the other end of the load RL is grounded. Has been.

また、基板１０の外部には、スイッチＳＷ１と抵抗Ｒ３の直列接続回路が設けられており、スイッチＳＷ１の一端は電源ＶＣＣ（例えば、５Ｖ）に接続され、抵抗Ｒ３の一端はグランドに接地されている。従って、スイッチＳＷ１がオフのときには、点Ｐ１はＬレベルとなり、スイッチＳＷ１がオンのときには、点Ｐ１はＨレベルとなる。 In addition, a series connection circuit of a switch SW1 and a resistor R3 is provided outside the substrate 10. One end of the switch SW1 is connected to a power supply VCC (for example, 5V), and one end of the resistor R3 is grounded to the ground. Yes. Therefore, when the switch SW1 is off, the point P1 is at the L level, and when the switch SW1 is on, the point P1 is at the H level.

基板１０は、電流変換回路２１と、インピーダンス回路２２と、ドライバ１２と、比較器ＣＭＰ１と、アンド回路ＡＮＤ１と、ラッチＤＦ１と、電源Ｖ６（出力電圧も同一の符号Ｖ６で示す）、及び抵抗Ｒ１０を備えている。 The substrate 10 includes a current conversion circuit 21, an impedance circuit 22, a driver 12, a comparator CMP1, an AND circuit AND1, a latch DF1, a power supply V6 (the output voltage is also indicated by the same reference symbol V6), and a resistor R10. It has.

電流変換回路２１は、アンプＡＭＰ１と、抵抗Ｒ４と、Ｐ型ＭＯＳＦＥＴ（Ｔ２）（以下、「ＦＥＴ（Ｔ２）」と略す）を備え、アンプＡＭＰ１のプラス端子は、ＦＥＴ（Ｔ１）のソース（電圧Ｖｓ）に接続され、マイナス端子は、抵抗Ｒ４を介してＦＥＴ（Ｔ１）のドレイン（電圧Ｖｄ）に接続され、且つＦＥＴ（Ｔ２）のソースに接続されている。また、アンプＡＭＰ１の出力端子は、ＦＥＴ（Ｔ２）のゲートに接続されている。更に、ＦＥＴ（Ｔ２）のドレイン（点Ｐ２）は、インピーダンス回路２２に接続されている。 The current conversion circuit 21 includes an amplifier AMP1, a resistor R4, and a P-type MOSFET (T2) (hereinafter abbreviated as “FET (T2)”), and a positive terminal of the amplifier AMP1 is a source (voltage) of the FET (T1). The negative terminal is connected to the drain (voltage Vd) of the FET (T1) through the resistor R4, and is connected to the source of the FET (T2). The output terminal of the amplifier AMP1 is connected to the gate of the FET (T2). Further, the drain (point P2) of the FET (T2) is connected to the impedance circuit 22.

インピーダンス回路２２は、点Ｐ２（ＦＥＴ（Ｔ２）のドレイン）とグランドとの間に設けられる抵抗Ｒ５（第１の抵抗）を有し、更に、抵抗Ｒ６（第２の抵抗）とコンデンサＣ１（第１のコンデンサ）との直列接続回路（第１の時定数回路）が、抵抗Ｒ５に対して並列に設けられている。更に、抵抗Ｒ７とコンデンサＣ２（第２のコンデンサ）との直列接続回路（第２の時定数回路）が、コンデンサＣ１に対して並列に設けられている。 The impedance circuit 22 includes a resistor R5 (first resistor) provided between the point P2 (the drain of the FET (T2)) and the ground, and further includes a resistor R6 (second resistor) and a capacitor C1 (first resistor). A first connection circuit (first time constant circuit) is provided in parallel with the resistor R5. Furthermore, a series connection circuit (second time constant circuit) of the resistor R7 and the capacitor C2 (second capacitor) is provided in parallel to the capacitor C1.

点Ｐ２（電圧Ｖ５）は、比較器ＣＭＰ１のプラス端子に接続され、該比較器ＣＭＰ１のマイナス端子は、電源Ｖ６に接続されている。また、比較器ＣＭＰ１の出力端子は、ラッチＤＦ１に接続されている。従って、比較器ＣＭＰ１は、電圧Ｖ５が電源Ｖ６の出力電圧である判定電圧Ｖ６を下回った場合にＬレベルの信号を出力し、上回った場合にＨレベルの信号（オフ指令信号）を出力する。 The point P2 (voltage V5) is connected to the plus terminal of the comparator CMP1, and the minus terminal of the comparator CMP1 is connected to the power source V6. The output terminal of the comparator CMP1 is connected to the latch DF1. Therefore, the comparator CMP1 outputs an L level signal when the voltage V5 is lower than the determination voltage V6, which is the output voltage of the power supply V6, and outputs an H level signal (off command signal) when the voltage V5 is higher.

ラッチＤＦ１の出力（Ｑ_ber）は、アンド回路ＡＮＤ１の一方の入力端子に接続され、他方の入力端子は、ラッチＤＦ１のリセット端子、及び点Ｐ１にそれぞれ接続されている。アンド回路ＡＮＤ１の出力端子は、ドライバ１２に接続され、該ドライバ１２の出力端子は、抵抗Ｒ１０を介してＦＥＴ（Ｔ１）のゲートに接続されている。 The output (Q_ber) of the latch DF1 is connected to one input terminal of the AND circuit AND1, and the other input terminal is connected to the reset terminal of the latch DF1 and the point P1. The output terminal of the AND circuit AND1 is connected to the driver 12, and the output terminal of the driver 12 is connected to the gate of the FET (T1) via the resistor R10.

次に、第１実施形態に係る負荷駆動回路の保護装置の作用について説明する。スイッチＳＷ１がオフの場合には、アンド回路ＡＮＤ１の他方の入力端子にはＬレベルの信号が入力され、また、ラッチＤＦ１がリセットされるので、該ラッチＤＦ１の出力信号（Ｑ_bar）がＨレベルとなり、このＨレベルの信号がアンド回路ＡＮＤ１の一方の入力端子に入力される。従って、アンド回路ＡＮＤ１の出力信号はＬレベルとなり、ＦＥＴ（Ｔ１）はオフとなる。 Next, the operation of the load driving circuit protection device according to the first embodiment will be described. When the switch SW1 is off, the L level signal is input to the other input terminal of the AND circuit AND1, and the latch DF1 is reset, so that the output signal (Q_bar) of the latch DF1 becomes the H level. The H level signal is input to one input terminal of the AND circuit AND1. Therefore, the output signal of the AND circuit AND1 becomes L level, and the FET (T1) is turned off.

スイッチＳＷ１がオンとされると、点Ｐ１の電圧がＨレベルとなり、アンド回路ＡＮＤ１の出力信号がＨレベルとなり、このＨレベルの信号がドライバ１２に供給される。これにより、ドライバ１２からチャージポンプ（図示省略）で昇圧された電圧（バッテリ電圧ＶＢ＋約１０Ｖ）が出力され、抵抗Ｒ１０を経由してＦＥＴ（Ｔ１）のゲートに供給される。その結果、ＦＥＴ（Ｔ１）がオンとなってドレイン電流ＩＤが流れ、配線ＷＬを経由して負荷ＲＬに電流ＩＤが供給され、該負荷ＲＬが駆動する。 When the switch SW1 is turned on, the voltage at the point P1 becomes H level, the output signal of the AND circuit AND1 becomes H level, and this H level signal is supplied to the driver 12. As a result, the voltage boosted by the charge pump (not shown) (battery voltage VB + about 10 V) is output from the driver 12 and supplied to the gate of the FET (T1) via the resistor R10. As a result, the FET (T1) is turned on, the drain current ID flows, the current ID is supplied to the load RL via the wiring WL, and the load RL is driven.

［Ｔ１の温度上昇量と電圧Ｖ５の関係］
図１に示す負荷駆動回路において、ＦＥＴ（Ｔ１）のドレイン〜ソース間電圧をＶds、オン抵抗をＲonとすると、「Ｖds＝Ｒon＊ＩＤ」で示される電圧がＦＥＴ（Ｔ１）のドレイン〜ソース間に発生する。また、アンプＡＭＰ１は、ＦＥＴ（Ｔ１）のソース電圧Ｖｓと抵抗Ｒ４の一端の電圧とが等しくなるようにＦＥＴ（Ｔ２）を制御して、抵抗Ｒ４に流れる電流Ｉａ（比例電流）を変化させるので、「Ｖds＝Ｒ４＊Ｉａ」となり、電流Ｉａは電圧Ｖdsに比例した大きさの電流となる。換言すれば、電流Ｉａは電圧Ｖdsの大きさを電流の大きさに変換した電流になる。 [Relationship between temperature rise of T1 and voltage V5]
In the load driving circuit shown in FIG. 1, when the drain-source voltage of the FET (T1) is Vds and the on-resistance is Ron, the voltage indicated by “Vds = Ron * ID” is the drain-source of the FET (T1). Occurs. Further, the amplifier AMP1 controls the FET (T2) so that the source voltage Vs of the FET (T1) and the voltage at one end of the resistor R4 are equal, and changes the current Ia (proportional current) flowing through the resistor R4. “Vds = R4 * Ia”, and the current Ia is a current proportional to the voltage Vds. In other words, the current Ia is a current obtained by converting the magnitude of the voltage Vds into the magnitude of the current.

この電流Ｉａは、インピーダンス回路２２を流れて点Ｐ２に電圧Ｖ５を発生させる。そして、この電圧Ｖ５は、比較器ＣＭＰ１により判定電圧Ｖ６と比較され、電圧Ｖ５が判定電圧Ｖ６を超えた場合には、比較器ＣＭＰ１の出力信号がＬレベルからＨレベルに変化するので、ラッチＤＦ１の動作により、ＦＥＴ（Ｔ１）が遮断される。 This current Ia flows through the impedance circuit 22 and generates a voltage V5 at the point P2. The voltage V5 is compared with the determination voltage V6 by the comparator CMP1, and when the voltage V5 exceeds the determination voltage V6, the output signal of the comparator CMP1 changes from L level to H level, so that the latch DF1 Due to the above operation, the FET (T1) is cut off.

ここで、点Ｐ２に生じる電圧Ｖ５が、ＦＥＴ（Ｔ１）の温度上昇量を示す数値になっていれば、実際のＦＥＴ（Ｔ１）のチャンネル温度を模擬して、ＦＥＴ（Ｔ１）を遮断することができるといえる。つまり、電圧Ｖ５が単に電圧Ｖdsに比例した大きさの電圧であれば、従来例と同様に、電圧Ｖdsの急激な増加が発生した場合にこれを検出して、ＦＥＴ（Ｔ１）のチャンネル温度が上昇していないにも関わらずＦＥＴ（Ｔ１）を不必要に遮断してしまうというトラブルが発生する。これに対して、電圧Ｖdsの急激な増加が発生した際に、電圧Ｖ５がＦＥＴ（Ｔ１）の過渡的な温度上昇を模擬するように変化すれば、ＦＥＴ（Ｔ１）のチャンネル温度の上昇に忠実に対応して電圧Ｖ５が上昇するので、ＦＥＴ（Ｔ１）の不必要な遮断を回避することができる。 Here, if the voltage V5 generated at the point P2 is a numerical value indicating the temperature rise amount of the FET (T1), the actual channel temperature of the FET (T1) is simulated to shut off the FET (T1). Can be said. That is, if the voltage V5 is simply a voltage proportional to the voltage Vds, as in the conventional example, when a sudden increase in the voltage Vds occurs, this is detected and the channel temperature of the FET (T1) is There is a problem that the FET (T1) is unnecessarily blocked even though it has not risen. On the other hand, when the voltage Vds suddenly increases, if the voltage V5 changes so as to simulate a transient temperature increase of the FET (T1), the channel temperature of the FET (T1) is faithfully increased. Since the voltage V5 rises corresponding to the above, unnecessary interruption of the FET (T1) can be avoided.

本実施形態では、インピーダンス回路２２を構成する各素子（抵抗、コンデンサ）の定数を適宜設定することにより、点Ｐ２に生じる電圧Ｖ５がＦＥＴ（Ｔ１）の温度上昇量を模擬して変化するように設定することにより、ＦＥＴ（Ｔ１）が不必要に遮断されることを回避する。 In the present embodiment, the voltage V5 generated at the point P2 is changed by simulating the temperature rise of the FET (T1) by appropriately setting the constants of the elements (resistors, capacitors) constituting the impedance circuit 22. By setting, it is avoided that the FET (T1) is interrupted unnecessarily.

ここで、図１に示す回路の動作は、次のように解釈できる。電流ＩＤがｔ＝０において、電流値ＩＤＡから電流値ＩＤＢに階段状に増加し、ＩＤＢ＝一定を維持したとする。そして、各記号を下記のように定義する。 Here, the operation of the circuit shown in FIG. 1 can be interpreted as follows. It is assumed that when the current ID is t = 0, the current value IDA increases from the current value IDA in a stepwise manner, and IDB = maintains constant. Each symbol is defined as follows.

ＩＤ，ＩＤＡ，ＩＤＢ；ＦＥＴ（Ｔ１）のドレイン電流、但し、ＩＤＡ，ＩＤＢは一定値でＩＤＡ＜ＩＤＢとする。 ID, IDA, IDB; drain current of FET (T1), where IDA and IDB are constant values and IDA <IDB.

Ｒon；Ｔ１のオン抵抗（Ω）
Ｖds；Ｔ１のドレイン〜ソース間電圧（＝Ｒon＊ＩＤ）（Ｖ）
ＶdsＡ，ＶdsＢ；ドレイン電流ＩＤＡ，ＩＤＢが流れているときのＶds（Ｖ）
Ｐin；Ｔ１の発熱量（＝Ｒon＊ＩＤ^２＝Ｖds^２／Ｒon）（Ｗ）
ΔＴ；Ｔ１の温度上昇量（ＦＥＴを無限大放熱板に実装したときのチャンネル〜ケース間の温度差）（℃）
ΔＱth；Ｔ１の熱量増加量、ＩＤが流れていないときはΔＱth＝０（Ｊ）
Ｃth；Ｔ１の熱容量（Ｊ／Ｋ）
Ｒth；Ｔ１のチャンネルからケースへの定常熱抵抗（℃／Ｗ）（ＦＥＴを無限大放熱板に実装したとする）
τ：熱時定数（＝Ｒth＊Ｃth）（sec）
Ｐout；放熱量（＝ΔＱth／τ＝ΔＴ／Ｒth）（Ｗ）
上記のように設定すると、次の（６）式が成立する。

Ron: T1 on-resistance (Ω)
Vds; drain-source voltage of T1 (= Ron * ID) (V)
VdsA, VdsB; Vds (V) when drain currents IDA, IDB flow
Pin: calorific value of T1 (= Ron * ID ² = Vds ² / Ron) (W)
ΔT: T1 temperature rise (temperature difference between channel and case when FET is mounted on infinite heat sink) (° C)
ΔQth; T1 heat increase, or when no ID is flowing ΔQth = 0 (J)
Cth; T1 heat capacity (J / K)
Rth: steady thermal resistance from the T1 channel to the case (° C / W) (assuming the FET is mounted on an infinite heat sink)
τ: Thermal time constant (= Rth * Cth) (sec)
Pout: heat dissipation (= ΔQth / τ = ΔT / Rth) (W)
If set as described above, the following equation (6) is established.

（６）式の両辺を微分すると、次の（７）式が得られる。

Differentiating both sides of the equation (6) yields the following equation (7).

更に、（７）式をΔＱthについて解くと、次の（８）式が得られる。

Further, when the equation (7) is solved for ΔQth, the following equation (8) is obtained.

但し、ΔＱth（０）はΔＱthの初期値であり、電流ＩＤＡが流れることによるＦＥＴ（Ｔ１）の熱量増加量である。 However, ΔQth (0) is an initial value of ΔQth, and is an amount of increase in the amount of heat of the FET (T1) due to the flow of the current IDA.

ΔＴ＝ΔＱth／Ｃth、τ＝Ｒth＊Ｃthであるから、（８）式をΔＴについて表すと、次の（９）式となる。

Since ΔT = ΔQth / Cth and τ = Rth * Cth, when Expression (8) is expressed with respect to ΔT, the following Expression (9) is obtained.

但し、ΔＴ（０）＝ΔＱth（０）／Ｃthである。ΔＴ（０）は、電流ＩＤＡにより発生した温度上昇量であるから、ΔＴ（０）＝ＩＤＡ^２＊Ｒon＊Ｒthとなるので、（９）式は次の（１０）式のように表される。

However, ΔT (0) = ΔQth (0) / Cth. Since ΔT (0) is the amount of temperature rise caused by the current IDA, ΔT (0) = IDA ² * Ron * Rth, and therefore the expression (9) is expressed as the following expression (10). .

（１０）式は、温度上昇量ΔＴがｔ＝０の熱平衡状態では、ΔＴ＝ＶdsＡ^２／Ｒon＊Ｒthとなり、もう一方のｔ＝∞の熱平衡状態では、ΔＴ＝ＶdsＢ^２／Ｒon＊Ｒthとなり、いずれも電圧Ｖdsの２乗に比例している。しかし、２つの熱平衡状態の間の過渡期間における温度上昇量ΔＴは、ＶdsＢの２乗に比例したものにならない。ここで、過渡期間の温度上昇量ΔＴについては、次の（Ａ）〜（Ｃ）のように解釈できる。 (10) is in thermal equilibrium of temperature increase [Delta] T is ^{t = 0, ΔT = VdsA 2} / Ron * Rth becomes, in the thermal equilibrium state of the other ^{t = ∞, ΔT = VdsB 2} / Ron * Rth becomes, Both are proportional to the square of the voltage Vds. However, the temperature rise ΔT in the transition period between the two thermal equilibrium states is not proportional to the square of VdsB. Here, the temperature rise amount ΔT during the transition period can be interpreted as the following (A) to (C).

（Ａ）熱平衡状態にある一定電流ＩＤＡから一定電流ＩＤＢに階段状に電流が増加したときの過渡期間における温度上昇量ΔＴは、電流ＩＤＡが消滅したことにより、電流ＩＤＡが発生させた熱量が放熱することによる温度上昇量の低下（（１０）式の右辺第２項）と、電流ＩＤＢがゼロから立ち上がったことにより、電流ＩＤＢが発熱する熱量による温度上昇量の増加（（１０）式の右辺第１項）を重ね合わせた数値となる。即ち、過渡期間におけるＦＥＴの温度上昇量ΔＴは、２つの熱源の放熱、及び発熱を個別に計算して重ね合わせたものになっている。 (A) The temperature rise ΔT during the transitional period when the current increases stepwise from the constant current IDA in a thermal equilibrium state to the constant current IDB is the amount of heat generated by the current IDA due to the dissipation of the current IDA. The rise in temperature rise due to the operation (the second term on the right side of equation (10)) and the increase in temperature rise due to the amount of heat generated by the current IDB due to the current IDB rising from zero (right side of equation (10)) It is a numerical value obtained by superimposing the first term). In other words, the temperature rise amount ΔT of the FET during the transition period is calculated by superimposing the heat dissipation and heat generation of the two heat sources separately.

（Ｂ）放熱、及び発熱によるそれぞれの温度上昇量の変化は、ＦＥＴの電力損失に過渡熱抵抗を乗じたものとなり、放熱側の過渡熱抵抗は下記（１１）式で表され、発熱側の過渡熱抵抗は、下記（１２）式で表される。

(B) Each change in temperature rise due to heat dissipation and heat generation is obtained by multiplying the FET power loss by the transient thermal resistance, and the transient heat resistance on the heat dissipation side is expressed by the following equation (11). The transient thermal resistance is expressed by the following equation (12).

（Ｃ）電流ＩＤＡにより発生した熱量が放熱することによる温度上昇量の低下（（１０）式の右辺第２項）は、（１０）式導出の過程で初期値として組み込まれたものである。 (C) A decrease in the temperature increase due to the heat generated by the current IDA being released (second term on the right side of the equation (10)) is incorporated as an initial value in the process of deriving the equation (10).

また、（１０）式の右辺第２項を左辺に移動させると、次の（１３）式が得られる。

Further, when the second term on the right side of the equation (10) is moved to the left side, the following equation (13) is obtained.

そして、上記の（１３）式から、次の（Ｄ），（Ｅ）のことが判る。 From the above equation (13), the following (D) and (E) can be understood.

（Ｄ）（１３）式の左辺はＦＥＴの温度上昇量ΔＴから、電流ＩＤＡによる温度上昇量の寄与分を差し引いたものになり、電流ＩＤＢがゼロから立ち上がったときの、該電流ＩＤＢによる温度上昇量を示している。これを温度上昇量ΔＴＢとすると、該温度上昇量ΔＴＢは、電流ＩＤＢによる温度上昇量が熱平衡状態に達すると、電流ＩＤＡによる熱量は消滅しているので、ＦＥＴの温度上昇量ΔＴに等しくなる。即ち、温度上昇量ΔＴＢとΔＴは、ｔ＝０の初期状態では乖離しているが、熱平衡状態に達すると一致する。 (D) The left side of the equation (13) is obtained by subtracting the contribution of the temperature rise amount due to the current IDA from the temperature rise amount ΔT of the FET, and when the current IDB rises from zero, the temperature rise due to the current IDB Indicates the amount. If this is the temperature rise amount ΔTB, the temperature rise amount ΔTB is equal to the temperature rise amount ΔT of the FET because the heat amount due to the current IDA disappears when the temperature rise amount due to the current IDB reaches a thermal equilibrium state. That is, the temperature rise amounts ΔTB and ΔT are different in the initial state at t = 0, but coincide with each other when the thermal equilibrium state is reached.

（Ｅ）ＩＤＡ＝０の条件下では、ΔＴ＝ΔＴＢがｔ＝０から電流ＩＤＢによる熱平衡状態に至るまで成立する。 (E) Under the condition of IDA = 0, ΔT = ΔTB is established from t = 0 to the thermal equilibrium state by the current IDB.

ここで、（１３）式の右辺は、電流ＩＤＢが流れることによる温度上昇量ΔＴＢであるから、これを書き直すと、次の（１４）式が得られる。

Here, since the right side of the equation (13) is the temperature increase ΔTB due to the current IDB flowing, the following equation (14) is obtained by rewriting this.

そして、増幅率ｍを熱平衡状態における電圧Ｖ５と電圧Ｖdsの比、即ち、ｍ＝Ｖ５／Ｖdsとすると、次の（１５）式となるように抵抗Ｒ５〜Ｒ７の値、及びコンデンサＣ１，Ｃ２の値を設定できれば、（１４）式は下記の（１６）式のようになる。

When the amplification factor m is the ratio of the voltage V5 and the voltage Vds in the thermal equilibrium state, that is, m = V5 / Vds, the values of the resistors R5 to R7 and the capacitors C1 and C2 If the value can be set, the equation (14) becomes the following equation (16).

（１６）式において、Ｒth，Ｒon，ｍはそれぞれ定数であるから、電圧Ｖ５の２乗が過渡期間における温度上昇量ΔＴＢに比例する。即ち、電圧Ｖ５を用いてＦＥＴ（Ｔ１）の過渡期間における温度上昇量ΔＴＢを表すことができる。また、温度上昇量ΔＴＢは、初期値の影響がなくなれば、ＦＥＴ（Ｔ１）の温度上昇量ΔＴと等しくなる。 In the equation (16), Rth, Ron, m are constants, so that the square of the voltage V5 is proportional to the temperature rise ΔTB during the transient period. That is, the temperature rise ΔTB during the transient period of the FET (T1) can be expressed using the voltage V5. Further, the temperature increase amount ΔTB becomes equal to the temperature increase amount ΔT of the FET (T1) if the influence of the initial value is eliminated.

従って、温度上昇量ΔＴＢが許容上限値に達するときの点Ｐ２における電圧Ｖ５を求めてその電圧より低い電圧を、判定電圧Ｖ６として設定し、比較器ＣＭＰ１のマイナス端子に供給すれば、ＦＥＴ（Ｔ１）のチャンネル温度が許容温度に達する前の時点で該ＦＥＴ（Ｔ１）を遮断することができる。以下、判定電圧Ｖ６の設定方法について説明する。 Therefore, if the voltage V5 at the point P2 when the temperature rise amount ΔTB reaches the allowable upper limit value is obtained and a voltage lower than that voltage is set as the determination voltage V6 and supplied to the negative terminal of the comparator CMP1, the FET (T1 The FET (T1) can be shut off at a time before the channel temperature reaches the allowable temperature. Hereinafter, a method for setting the determination voltage V6 will be described.

［判定電圧Ｖ６の設定方法］
ＦＥＴ（Ｔ１）のドレイン〜ソース間電圧Ｖdsと、該ＦＥＴ（Ｔ１）の発熱量Ｐinとの間には、次の（１７）式に示す関係がある。

[Setting method of determination voltage V6]
There is a relationship expressed by the following equation (17) between the drain-source voltage Vds of the FET (T1) and the heat generation amount Pin of the FET (T1).

また、Ｒ５／Ｒ４＝ｍとすると、ＦＥＴ（Ｔ１）が熱平衡状態にあるときはＶ５＝ｍ＊Ｖdsとなるので、下記（１８）式が得られる。

Further, assuming that R5 / R4 = m, V5 = m * Vds is obtained when the FET (T1) is in a thermal equilibrium state, and therefore the following equation (18) is obtained.

よって、温度上昇量ΔＴを用いて過熱を検出するときの判定値をΔＴlimとし、熱平衡状態において判定値ΔＴlimに対応する電圧Ｖ５の判定電圧をＶ６とすると、判定電圧Ｖ６は次の（１９）式で示すことができる。

Accordingly, if the determination value when detecting overheating using the temperature rise amount ΔT is ΔTlim and the determination voltage of the voltage V5 corresponding to the determination value ΔTlim in the thermal equilibrium state is V6, the determination voltage V6 is expressed by the following equation (19). Can be shown.

熱平衡状態において、電圧Ｖ５（測定電圧）の大きさが判定電圧Ｖ６に等しくなったときは、ＦＥＴ（Ｔ１）の温度上昇量ΔＴが判定値ΔＴlimに達したときである。即ち、熱平衡状態では、電圧Ｖ５、及びその判定電圧Ｖ６を用いて、ＦＥＴ（Ｔ１）の温度上昇量ΔＴを検出し、温度上昇量ΔＴが判定値ΔＴlimに達したか否かを判定できる。（１９）式は、熱平衡状態という条件の下で求めたΔＴlimとＶ６との対応関係であるが、過渡状態であってもこの対応関係は変わらないから、過渡状態におけるＦＥＴの温度上昇量ΔＴを表す電圧Ｖ５の判定値としてＶ６を使用できる。 When the magnitude of the voltage V5 (measured voltage) becomes equal to the determination voltage V6 in the thermal equilibrium state, the temperature rise amount ΔT of the FET (T1) reaches the determination value ΔTlim. That is, in the thermal equilibrium state, the temperature increase amount ΔT of the FET (T1) is detected using the voltage V5 and the determination voltage V6, and it can be determined whether or not the temperature increase amount ΔT has reached the determination value ΔTlim. Equation (19) is a correspondence relationship between ΔTlim and V6 obtained under the condition of a thermal equilibrium state, but this correspondence does not change even in a transient state. Therefore, the temperature rise amount ΔT of the FET in the transient state is expressed as follows. V6 can be used as the determination value of the voltage V5 to be expressed.

［平方根演算の近似式の説明］
上記したように、電圧Ｖ５を（１５）式のように設定することにより、電圧Ｖ５を温度上昇量ΔＴＢに対応付けることが可能であることが確認できた。これは、過渡領域において、ＶdsＢから電圧Ｖ５を生成するときの変換関数として、過渡熱抵抗に含まれる時間項の平方根を用いれば良いことを示す。そして、変換関数で示される特性をインピーダンス回路２２で実現することが必要となる。しかし、平方根の演算を含む変換関数をインピーダンス回路２２で構成することは困難なので、平方根の演算を含まない指数関数で近似する。指数関数で表される変換関数は抵抗とコンデンサで容易に実現できるからである。 [Explanation of approximate expression of square root operation]
As described above, it was confirmed that the voltage V5 can be associated with the temperature increase amount ΔTB by setting the voltage V5 as shown in the equation (15). This indicates that the square root of the time term included in the transient thermal resistance may be used as a conversion function when the voltage V5 is generated from VdsB in the transient region. Then, it is necessary to realize the characteristics indicated by the conversion function by the impedance circuit 22. However, since it is difficult to configure the conversion function including the square root calculation with the impedance circuit 22, approximation is performed using an exponential function that does not include the square root calculation. This is because a conversion function represented by an exponential function can be easily realized by a resistor and a capacitor.

図２は、時間経過に伴って変化する過渡熱関数Ｒth（ｔ）の時間項（＝１−exp（−ｔ／τ））、その平方根、及び近似式を示す説明図であり、曲線Ｓ１は、熱時定数τ＝０．０４８secとした場合の過渡熱関数Ｒth（ｔ）の時間項（＝１−exp（−ｔ／０．０４８））を示し、曲線Ｓ２は、曲線Ｓ１の平方根（＝｛１−exp（−ｔ／０．０４８）｝^０．５）、即ち、変換関数を示し、曲線Ｓ３は曲線Ｓ２の近似式を示している。また、横軸は時間を表し、０〜０．５秒の範囲を示している。 FIG. 2 is an explanatory diagram showing a time term (= 1−exp (−t / τ)) of the transient heat function Rth (t) that changes with the passage of time, its square root, and an approximate expression. , The time term (= 1−exp (−t / 0.048)) of the transient heat function Rth (t) when the thermal time constant τ = 0.048 sec is shown, and the curve S2 is the square root (= {1-exp (−t / 0.048)} ^0.5 ), that is, a conversion function, and a curve S3 indicates an approximate expression of the curve S2. In addition, the horizontal axis represents time, indicating a range of 0 to 0.5 seconds.

図２から、曲線Ｓ２として示される変換関数「｛１−exp（−ｔ／０．０４８）｝^０．５」は、曲線Ｓ３として示されている近似式「０．７＊（１−exp（−ｔ／０．０４）＋０．３）」により、高精度に近似されていることが判る。 From FIG. 2, the conversion function “{1-exp (−t / 0.048)} ^0.5 ” shown as the curve S2 is approximated by the approximate expression “0.7 * (1-exp ( −t / 0.04) +0.3) ”, it can be seen that the approximation is performed with high accuracy.

なお、曲線Ｓ３に示す近似式は、曲線Ｓ２に基づいて、実際に数値を代入して数値を得る手法（所謂、カットアンドトライ）等を用いることにより容易に求めることができる。 The approximate expression shown in the curve S3 can be easily obtained by using a method (so-called cut-and-try) or the like that obtains a numerical value by actually substituting a numerical value based on the curve S2.

上記のことから、判定電圧Ｖ６を（１９）式により設定し、電圧Ｖ５を（１５）式により設定し、且つ（１５）式の平方根演算を図２の曲線Ｓ３に示すように近似すれば、ＦＥＴ（Ｔ１）の温度上昇量ΔＴＢを忠実に模擬して、ＦＥＴ（Ｔ１）を保護できることが判る。 From the above, if the determination voltage V6 is set by the equation (19), the voltage V5 is set by the equation (15), and the square root calculation of the equation (15) is approximated as shown by the curve S3 in FIG. It can be seen that the FET (T1) can be protected by faithfully simulating the temperature rise ΔTB of the FET (T1).

［インピーダンス回路に生じる電圧Ｖ５の説明］
次に、図１に示したインピーダンス回路２２の点Ｐ２に生じる電圧Ｖ５が、上述した曲線Ｓ３を模擬した特性となるように、各回路素子の定数Ｒ６，Ｒ７，Ｃ１，Ｃ２を設定する手法について説明する。即ち、電圧Ｖ５が曲線Ｓ３に示す特性を備えるように設定すれば、過渡的な温度上昇量ΔＴＢに応じた電圧Ｖ５を発生させることができ、ＦＥＴ（Ｔ１）の温度上昇に対応して、ＦＥＴ（Ｔ１）を遮断することができる。 [Description of Voltage V5 Generated in Impedance Circuit]
Next, a method of setting the constants R6, R7, C1, and C2 of each circuit element so that the voltage V5 generated at the point P2 of the impedance circuit 22 shown in FIG. 1 has characteristics simulating the curve S3 described above. explain. That is, if the voltage V5 is set to have the characteristic shown by the curve S3, the voltage V5 corresponding to the transient temperature rise amount ΔTB can be generated, and the FET (T1) corresponds to the temperature rise of the FET (T1). (T1) can be blocked.

まず、図１に示すインピーダンス回路２２の特性について調べると次のようになる。図１のインピーダンス回路２２を図３（ａ）に示す。図３（ａ）において、Ｃ２≫Ｃ１、Ｒ７≫Ｒ６となるように各素子の定数を設定すると、図３（ａ）は、図３（ｂ）に示す回路で近似することができる。但し、Ｒ６７＝Ｒ６＋Ｒ７である。 First, the characteristics of the impedance circuit 22 shown in FIG. 1 are examined as follows. The impedance circuit 22 of FIG. 1 is shown in FIG. In FIG. 3A, when the constants of the respective elements are set so that C2 >> C1, R7 >> R6, FIG. 3A can be approximated by the circuit shown in FIG. However, R67 = R6 + R7.

図３（ｂ）において、ＦＥＴ（Ｔ２）のドレイン電流をＩ（一定値）とし、抵抗Ｒ５、コンデンサＣ２に流れる電流をそれぞれＩ１，Ｉ２とすると、次の（２０）式が得られる。

In FIG. 3B, when the drain current of the FET (T2) is I (constant value) and the currents flowing through the resistor R5 and the capacitor C2 are I1 and I2, respectively, the following equation (20) is obtained.

また、「Ｉ２＝Ｉ−Ｉ１」であるから、これを（２０）式に代入すると、次の（２１）式が得られる。

Further, since “I2 = I−I1”, when this is substituted into the equation (20), the following equation (21) is obtained.

（２１）式の両辺を微分すると、次の（２２），（２３）式が得られる。

Differentiating both sides of the equation (21), the following equations (22) and (23) are obtained.

（２３）式を解くと、次の（２４）式が得られる。

When the equation (23) is solved, the following equation (24) is obtained.

但し、Ｉ１（０）は初期値である。Ｉ１（０）はｔ＝０におけるコンデンサＣ２の端子間電圧に依存するので、これをＶＣ２（０）とし、ｔ＝０におけるＩ２をＩ２（０）とすると、次の（２５），（２６）式となる。 However, I1 (0) is an initial value. Since I1 (0) depends on the voltage across the capacitor C2 at t = 0, if this is VC2 (0) and I2 at t = 0 is I2 (0), the following (25), (26) It becomes an expression.

Ｉ＝Ｉ１（０）＋Ｉ２（０） …（２５）
Ｉ１（０）＊Ｒ５＝Ｒ６７＊Ｉ２（０）＋ＶＣ２（０） …（２６）
そして、（２５）式より、Ｉ２（０）＝Ｉ−Ｉ１（０）であるから、これを（２６）式に代入すると、次の（２７）式が得られる。 I = I1 (0) + I2 (0) (25)
I1 (0) * R5 = R67 * I2 (0) + VC2 (0) (26)
Then, from the equation (25), I2 (0) = I−I1 (0). Therefore, when this is substituted into the equation (26), the following equation (27) is obtained.

Ｉ１（０）＊Ｒ５＝Ｒ６７＊（Ｉ−Ｉ１（０））＋ＶＣ２（０）
Ｉ１（０）（Ｒ５＋Ｒ６７）＝Ｒ６７＊Ｉ＋ＶＣ２（０）
Ｉ１（０）＝（Ｒ６７＊Ｉ＋ＶＣ２（０））／（Ｒ５＋Ｒ６７） …（２７）
更に、（２７）式を上述した（２４）式に代入すると、次の（２８）式が得られる。

I1 (0) * R5 = R67 * (I-I1 (0)) + VC2 (0)
I1 (0) (R5 + R67) = R67 * I + VC2 (0)
I1 (0) = (R67 * I + VC2 (0)) / (R5 + R67) (27)
Further, when the equation (27) is substituted into the above equation (24), the following equation (28) is obtained.

ここで、ＶＣ２（０）＝０、即ちコンデンサＣ２の端子間電圧がｔ＝０でゼロであるとすると、（２８）式は、次の（２９）式となる。

Here, assuming that VC2 (0) = 0, that is, the voltage across terminals of the capacitor C2 is zero at t = 0, the equation (28) becomes the following equation (29).

上記の（２９）式において、右辺の括弧内の第１項の係数「Ｒ５／（Ｒ５＋Ｒ６７）」と、第２項「Ｒ６７／（Ｒ５＋Ｒ６７）」を加算すると「１」になる。従って、（２９）式の構成は、図２の曲線Ｓ２に示した「（１−exp（−ｔ／０．０４８））^０．５」を近似した曲線Ｓ３の演算式「０．７＊｛１−exp（−ｔ／０．０４）｝＋０．３」の構成と同一となっている（０．７＋０．３＝１となっている）。 In the above equation (29), when the coefficient “R5 / (R5 + R67)” in the first term in the parentheses on the right side and the second term “R67 / (R5 + R67)” are added, “1” is obtained. Thus, equation (29) structure of are shown in curve S2 in FIG. 2, "(1-exp (-t / 0.048 )) 0.5 " calculation formula of the curve S3, approximating the "0.7 * { 1-exp (−t / 0.04)} + 0.3 ”(0.7 + 0.3 = 1).

また、上記（２８）式は、次のように解釈できる。ｔ＝０でコンデンサＣ２の端子間電圧がＶＣ２（０）のとき、該（２８）式の第１項、即ち（２９）式は、ＦＥＴ（Ｔ２）のドレイン電流Ｉが、コンデンサＣ２の端子間電圧がゼロの条件で階段状に立ち上がったときの、抵抗Ｒ５に流れる電流を表している。また、（２８）式の第２項は、ｔ＝０でコンデンサＣ２が抵抗Ｒ６７，Ｒ５を経由して、初期値ＶＣ２（０）から放電を始めたときの抵抗Ｒ５に流れる放電電流を表している。従って、電圧ＶＣ２（０）の放電電流と、（２９）式で表される電流Ｉ１とが重ね合わされた電流が、抵抗Ｒ５に流れて電圧Ｖ５を発生させることになる。 Further, the above equation (28) can be interpreted as follows. When t = 0 and the voltage across the capacitor C2 is VC2 (0), the first term of the equation (28), that is, the equation (29) shows that the drain current I of the FET (T2) is the same between the terminals of the capacitor C2. It represents the current flowing through the resistor R5 when the voltage rises stepwise under the condition of zero voltage. Further, the second term of the expression (28) represents the discharge current flowing through the resistor R5 when the capacitor C2 starts discharging from the initial value VC2 (0) via the resistors R67 and R5 at t = 0. Yes. Therefore, a current obtained by superimposing the discharge current of voltage VC2 (0) and the current I1 expressed by equation (29) flows through resistor R5 to generate voltage V5.

つまり、インピーダンス回路２２に含まれる各素子（抵抗、コンデンサ）の定数を適宜設定して、電圧Ｖ５が過渡熱関数Ｒth（ｔ）の時間項（＝１−exp（−ｔ／τ））の平方根に比例するように設定することにより、電圧Ｖ５がＦＥＴ（Ｔ１）のチャンネル温度を模擬した特性となるように設定でき、この電圧Ｖ５と判定電圧Ｖ６を比較することにより、ＦＥＴ（Ｔ１）のチャンネル温度が判定電圧Ｖ６に達した際に、ＦＥＴ（Ｔ１）を遮断して、該ＦＥＴ（Ｔ１）、及び配線を過熱から保護することができる。 That is, the constant of each element (resistor, capacitor) included in the impedance circuit 22 is appropriately set, and the voltage V5 is the square root of the time term (= 1−exp (−t / τ)) of the transient heat function Rth (t). The voltage V5 can be set to have a characteristic simulating the channel temperature of the FET (T1), and the channel of the FET (T1) is compared by comparing the voltage V5 with the determination voltage V6. When the temperature reaches the determination voltage V6, the FET (T1) can be cut off to protect the FET (T1) and the wiring from overheating.

［シミュレーション結果の説明］
次に、図１に示した回路のシミュレーション結果について説明する。図４は、図１に示した回路のシミュレーション結果を示す波形図である。シミュレーションに用いた回路定数は、Ｒ４＝５ＫΩ、Ｒ５＝５０ＫΩ、Ｒ６＝１ＫΩ、Ｒ７＝１００ＫΩ、Ｃ１＝０．０２５μＦ、Ｃ２＝０．２８μＦ、ＶＢ＝１２Ｖ、周囲温度Ｔａ＝１２５℃、負荷抵抗＝１．２Ω（ＩＤＡ通電時）、１．２Ω‖０．４Ω（ＩＤＢ通電時）である。なお、記号「‖」は並列合成抵抗を示す。また、ＦＥＴ（Ｔ１）は、最大オン抵抗Ｒon（max）が５.２ｍΩ（at２５℃）のＮ型ＭＯＳＦＥＴであり、無限大放熱板に取り付けられているものとする。 [Explanation of simulation results]
Next, simulation results of the circuit shown in FIG. 1 will be described. FIG. 4 is a waveform diagram showing a simulation result of the circuit shown in FIG. The circuit constants used for the simulation are: R4 = 5 KΩ, R5 = 50 KΩ, R6 = 1 KΩ, R7 = 100 KΩ, C1 = 0.025 μF, C2 = 0.28 μF, VB = 12 V, ambient temperature Ta = 125 ° C., load resistance = 1.2Ω (when IDA is energized) and 1.2Ω‖0.4Ω (when IDB is energized). The symbol “‖” indicates a parallel combined resistance. The FET (T1) is an N-type MOSFET having a maximum on-resistance Ron (max) of 5.2 mΩ (at 25 ° C.) and is attached to an infinite heat sink.

図４の横軸は時間軸であり、ｔ＝０〜２秒間を示す。図４（ａ）はＦＥＴ（Ｔ１）のドレイン電流ＩＤを示し、ｔ＝０．５secでＦＥＴ（Ｔ１）がオンとなって電流ＩＤＡが流れ、ｔ＝１secでＦＥＴ（Ｔ１）のドレイン電流がＩＤＡからＩＤＢに階段状に増加し、その後ＩＤＢ（一定値）が流れ続ける。 The horizontal axis in FIG. 4 is a time axis, and indicates t = 0 to 2 seconds. FIG. 4A shows the drain current ID of the FET (T1). At t = 0.5 sec, the FET (T1) is turned on and the current IDA flows. At t = 1 sec, the drain current of the FET (T1) is IDA. Increases from IDB to IDB in a stepwise manner, and then IDB (a constant value) continues to flow.

図４（ｂ）は、ＦＥＴ（Ｔ１）のチャンネル温度上昇量ΔＴ、及び電圧Ｖ５を示し、縦軸座標が電圧、温度を示している。温度は１Ｖが１℃に対応している。 FIG. 4B shows the channel temperature increase ΔT and the voltage V5 of the FET (T1), and the vertical axis coordinates indicate the voltage and temperature. As for temperature, 1V corresponds to 1 degreeC.

ここで、電流ＩＤＡ、ＩＤＢが流れているときの温度上昇量ΔＴ、電圧Ｖ５を、それぞれΔＴＡ，ΔＴＢ、及びＶ５Ａ，Ｖ５Ｂとすると、その飽和値は図５のようになる。 Here, assuming that the temperature rise amount ΔT and the voltage V5 when the currents IDA and IDB are flowing are ΔTA and ΔTB, and V5A and V5B, respectively, the saturation values are as shown in FIG.

（１８）式を変形して、温度上昇量ΔＴを電圧Ｖ５で表すと、次の（３０）式となる。 When the equation (18) is modified and the temperature increase ΔT is expressed by the voltage V5, the following equation (30) is obtained.

ΔＴ＝（Ｖ５／ｍ）^２＊Ｒth／Ｒon …（３０）
ここで、ｍ＝Ｒ５／Ｒ４＝５０ＫΩ／５ＫΩ＝１０であり、電流ＩＤＢが流れているときのオン抵抗Ｒonをシミュレーション結果より求めると、５．９９５ｍΩとなる。 ΔT = (V5 / m) ² * Rth / Ron (30)
Here, when m = R5 / R4 = 50KΩ / 5KΩ = 10 and the on-resistance Ron when the current IDB flows is obtained from the simulation result, it becomes 5.995mΩ.

これらの値、及びΔＴ＝ΔＴＢ＝９．３２℃、Ｖ５＝Ｖ５Ｂ＝２．３５Ｖを用いて（３０）式により、熱抵抗Ｒthを求めると、次の（３１）式となる。 Using these values, ΔT = ΔTB = 9.32 ° C., and V5 = V5B = 2.35 V, the thermal resistance Rth is obtained by the equation (30), and the following equation (31) is obtained.

Ｒth＝ΔＴ＊Ｒon／（Ｖ５／ｍ）^２
＝９．３２＊０．００５９９５／（２．３５／１０）^２
＝１．０１［℃／Ｗ］ …（３１）
ＦＥＴ（Ｔ１）を無限大放熱板に取り付けたときの熱抵抗Ｒthは、チャンネル〜ケース間の定常熱抵抗となり、熱抵抗Ｒthとして１．０１℃／Ｗは適切な値である。 Rth = ΔT * Ron / (V5 / m) ²
= 9.32 * 0.005995 / (2.35 / 10) ²
= 1.01 [° C / W] (31)
The thermal resistance Rth when the FET (T1) is attached to the infinite heat sink becomes a steady thermal resistance between the channel and the case, and 1.01 ° C./W is an appropriate value as the thermal resistance Rth.

Ｒth，ｍ，Ｒonを再度（３０）式に代入して、温度上昇量ΔＴと電圧Ｖ５との関係を求めると、「ΔＴ＝１．６８＊（Ｖ５）^２」となる。 By substituting Rth, m, and Ron into the equation (30) again to obtain the relationship between the temperature rise amount ΔT and the voltage V5, “ΔT = 1.68 * (V5) ² ” is obtained.

図１に示す点Ｐ２の電圧Ｖ５を用いて、「１．６８＊（Ｖ５）^２」を作成し、温度上昇量ΔＴと重ね合わせると、温度上昇量ΔＴが飽和している領域では「１．６８＊（Ｖ５）^２」と温度上昇量ΔＴが重なる。これは温度上昇量ΔＴが飽和して、熱平衡状態にあるときは「（Ｖ５）^２」と温度上昇量ΔＴが比例し、その比例定数は「Ｒth／Ｒon／ｍ^２」となることを示す。そして、温度上昇量ΔＴの判定値ΔＴlimに対応する電圧Ｖ５の判定電圧Ｖ６は、前述した（１９）式で求めれば良いことが判る。 When the voltage V5 at the point P2 shown in FIG. 1 is used to create “1.68 * (V5) ² ” and overlap it with the temperature increase ΔT, “1. 68 * (V5) ² ”and the temperature increase ΔT overlap. This indicates that when the temperature rise amount ΔT is saturated and in a thermal equilibrium state, “(V5) ² ” is proportional to the temperature rise amount ΔT, and the proportionality constant is “Rth / Ron / m ² ”. Then, it can be seen that the determination voltage V6 of the voltage V5 corresponding to the determination value ΔTlim of the temperature rise amount ΔT can be obtained by the above-described equation (19).

熱平衡状態に達するまでの過渡期間では、温度上昇量ΔＴと「１．６８＊（Ｖ５）^２」が完全には一致しないが、過渡期間のＦＥＴ（Ｔ１）の温度上昇量を検出するための手段として十分に使用可能なレベルの近似ができていると言える。 In the transition period until reaching the thermal equilibrium state, the temperature increase amount ΔT and “1.68 * (V5) ² ” do not completely coincide, but means for detecting the temperature increase amount of the FET (T1) in the transient period It can be said that the approximation of a level that can be sufficiently used is made.

このようにして、第１実施形態に係る負荷駆動回路の保護装置では、過渡熱関数Ｒth（ｔ）の時間項（＝１−exp（−ｔ／τ））の平方根を模擬した電圧が点Ｐ２に発生するように、インピーダンス回路２２に設けられる各素子Ｒ５，Ｒ６，Ｒ７，Ｃ１，Ｃ２の定数を設定する。従って、前述の（１６）式に示したように、ＦＥＴ（Ｔ１）の温度上昇量ΔＴＢと電圧Ｖ５を対応付けることができる。即ち、ＦＥＴ（Ｔ１）に流れる電流ＩＤが階段状に増加する場合（図４（ａ）のＩＤＡからＩＤＢに急変する場合）であっても、ＦＥＴ（Ｔ１）のチャンネル温度を忠実に模擬した電圧Ｖ５を点Ｐ２に発生させることができ、この電圧Ｖ５（測定電圧）が判定電圧Ｖ６を超えた際にＦＥＴ（Ｔ１）を遮断するので、ＦＥＴ（Ｔ１）のチャンネル温度が許容温度に達する前の段階で確実にＦＥＴ（Ｔ１）を遮断し、ＦＥＴ（Ｔ１）、及び配線を過熱から保護することができる。 Thus, in the load drive circuit protection device according to the first embodiment, the voltage simulating the square root of the time term (= 1−exp (−t / τ)) of the transient thermal function Rth (t) is the point P2. The constants of the elements R5, R6, R7, C1, and C2 provided in the impedance circuit 22 are set so as to occur. Therefore, as shown in the above equation (16), the temperature rise amount ΔTB of the FET (T1) can be associated with the voltage V5. That is, even when the current ID flowing through the FET (T1) increases stepwise (when suddenly changes from IDA to IDB in FIG. 4A), the voltage faithfully mimics the channel temperature of the FET (T1). V5 can be generated at the point P2, and when the voltage V5 (measurement voltage) exceeds the determination voltage V6, the FET (T1) is cut off, so that the channel temperature of the FET (T1) before the temperature reaches the allowable temperature. The FET (T1) can be surely cut off at a stage, and the FET (T1) and the wiring can be protected from overheating.

［第２実施形態の説明］
次に、本発明の第２実施形態について説明する。図６は、本発明の第２実施形態に係る負荷駆動回路の保護装置の構成を示す回路図である。第２実施形態では、図１に示した第１実施形態と対比して、インピーダンス回路２２に設けられるコンデンサＣ２、及び抵抗Ｒ７を除去し、コンデンサＣ１、及び抵抗Ｒ６の定数を変更している点で相違し、それ以外の構成は図１に示した回路と同様である。即ち、第２実施形態に係る負荷駆動回路の保護装置は、抵抗Ｒ５、及び該抵抗Ｒ５に対して並列に設けられる抵抗Ｒ６，コンデンサＣ１の直列接続回路を有するインピーダンス回路２２ａを備え、更に、このインピーダンス回路２２ａが基板１０ａに搭載されている。 [Description of Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 6 is a circuit diagram showing a configuration of a protection device for a load driving circuit according to the second embodiment of the present invention. In the second embodiment, as compared with the first embodiment shown in FIG. 1, the capacitor C2 and the resistor R7 provided in the impedance circuit 22 are removed, and the constants of the capacitor C1 and the resistor R6 are changed. The other configurations are the same as those of the circuit shown in FIG. That is, the load drive circuit protection device according to the second embodiment includes a resistor R5 and an impedance circuit 22a having a series connection circuit of a resistor R6 and a capacitor C1 provided in parallel to the resistor R5. An impedance circuit 22a is mounted on the substrate 10a.

図１に示した第１実施形態の回路では、２個のコンデンサＣ１，Ｃ２は容量が大きいので、インピーダンス回路２２をＩＣ化する場合に各コンデンサＣ１，Ｃ２をＩＣに内蔵することができない。従って、ＩＣの外部に各コンデンサＣ１，Ｃ２を配置することになり、そのためにＩＣに２個の接続用の端子を設ける必要が生じる。そして、１個のＩＣで複数チャンネルのＦＥＴを制御する場合には、チャンネル当り２個の端子の追加はＩＣの構成にとって大きな負担になる。そこで、第２実施形態では、１個のコンデンサでインピーダンス回路を構成することにより、ＩＣに設ける端子数を低減させる。以下、第２実施形態を詳細に説明する。 In the circuit of the first embodiment shown in FIG. 1, since the two capacitors C1 and C2 have a large capacity, the capacitors C1 and C2 cannot be built in the IC when the impedance circuit 22 is integrated. Therefore, the capacitors C1 and C2 are disposed outside the IC, and for this purpose, it is necessary to provide two connection terminals on the IC. When a plurality of channels of FETs are controlled by one IC, the addition of two terminals per channel is a heavy burden on the IC configuration. Therefore, in the second embodiment, the number of terminals provided in the IC is reduced by configuring an impedance circuit with one capacitor. Hereinafter, the second embodiment will be described in detail.

ＦＥＴ（Ｔ１）のドレイン電流ＩＤが階段状に急激に増加したとき、温度上昇量ΔＴは急激に増加した後、指数関数曲線に沿って上昇する傾向がある。そして、温度の上昇は、過渡熱抵抗として用いた前述の式「Ｒth（１−exp（−ｔ／τ））」よりも立ち上がりが早くなる。これは、ＦＥＴ（Ｔ１）の熱時定数がチップ、チップ〜ケース、ケース〜大気の３段階からなり、「（１−exp（−ｔ／τ））」はチップ〜ケースの特性を表しているが、チップ自体の特性を表していないことに起因している。 When the drain current ID of the FET (T1) increases abruptly in a stepped manner, the temperature increase ΔT tends to increase along an exponential function curve after increasing rapidly. Then, the temperature rises faster than the above-described equation “Rth (1-exp (−t / τ))” used as the transient thermal resistance. This is because the thermal time constant of the FET (T1) consists of three stages: chip, chip-case, case-atmosphere, and "(1-exp (-t / τ))" represents the characteristics of the chip-case. However, this is due to the fact that it does not represent the characteristics of the chip itself.

コンデンサＣ１に直列に抵抗Ｒ６を追加すると、点Ｐ２の電圧Ｖ５がコンデンサＣ１の端子間電圧に、コンデンサＣ１の充電電流による抵抗Ｒ６の電圧降下を加算したものとなり、電流ＩＤが急激に立ち上がった直後のコンデンサＣ１の充電電流が抵抗Ｒ６に大きな電圧降下を発生させるので、温度上昇量ΔＴの急増に対応した変化を電圧Ｖ５に発生させることができる。急激な立ち上がり量は、抵抗Ｒ６の大きさで調整することができ、抵抗Ｒ６を大きくするほど大きくなる。 When the resistor R6 is added in series with the capacitor C1, the voltage V5 at the point P2 is obtained by adding the voltage drop of the resistor R6 due to the charging current of the capacitor C1 to the voltage between the terminals of the capacitor C1, and immediately after the current ID suddenly rises. Since the charging current of the capacitor C1 causes a large voltage drop in the resistor R6, a change corresponding to the rapid increase in the temperature rise amount ΔT can be generated in the voltage V5. The sudden rise amount can be adjusted by the size of the resistor R6, and increases as the resistor R6 increases.

一方、熱平衡状態に達した場合には、コンデンサＣ１の充電電流が消滅するので、抵抗Ｒ６の存在は熱平衡状態における電圧Ｖ５の大きさには関係しないことになる。 On the other hand, when the thermal equilibrium state is reached, the charging current of the capacitor C1 disappears, so the presence of the resistor R6 is not related to the magnitude of the voltage V5 in the thermal equilibrium state.

図７は、図６に示す回路のシミュレーション結果を示す特性図である。この際、図６の回路定数を、Ｒ６＝９０ＫΩ、Ｃ１＝０．２８μＦとしている。上記以外は、図４に示したシミュレーションの条件と同一である。 FIG. 7 is a characteristic diagram showing a simulation result of the circuit shown in FIG. At this time, the circuit constants of FIG. 6 are R6 = 90 KΩ and C1 = 0.28 μF. The conditions other than the above are the same as the simulation conditions shown in FIG.

図７には、ＦＥＴ（Ｔ１）の温度上昇量ΔＴ、電圧Ｖ５、「Ｖ５^２＊１．６８」の３つの波形を示している。温度上昇量ΔＴと「Ｖ５^２＊１．６８」の波形はほぼ一致しており、図１のシミュレーション結果を表す図４における温度上昇量ΔＴと「Ｖ５^２＊１．６８」波形の一致度とほとんど同一に見える。 FIG. 7 shows three waveforms of the temperature rise amount ΔT of the FET (T1), the voltage V5, and “V5 ² * 1.68”. The temperature rise amount ΔT and the waveform of “V5 ² * 1.68” almost coincide with each other, and the degree of coincidence between the temperature rise amount ΔT and the waveform of “V5 ² * 1.68” in FIG. 4 representing the simulation result of FIG. Looks almost identical.

しかし、立ち上がり部の波形が図４（第１実施形態）の場合とは異なる。図８は、図７における０．９５sec〜１．０５secｓ間を拡大した立ち上がり部の波形を示す図であり、比較のため、図９に図４（第１実施形態）の立ち上がり部の波形を示す。これらを比較すると、第２実施形態では立ち上がり部のずれが第１実施形態に比べて大きい。これは、第２実施形態でコンデンサＣ２、及び抵抗Ｒ７を除去したことにより生じたずれである。立ち上がり部のずれ以外は温度上昇量ΔＴと「Ｖ５^２＊１．６８」の波形はほぼ一致しているので、立ち上がり部のずれが問題にならない場合には、前述した第１実施形態とほぼ同様の精度で温度上昇量ΔＴを模擬することができる。 However, the waveform of the rising portion is different from that in FIG. 4 (first embodiment). FIG. 8 is a diagram showing the waveform of the rising portion that is enlarged from 0.95 sec to 1.05 sec in FIG. 7. For comparison, FIG. 9 shows the waveform of the rising portion of FIG. 4 (first embodiment). . When these are compared, in the second embodiment, the deviation of the rising portion is larger than that in the first embodiment. This is a shift caused by removing the capacitor C2 and the resistor R7 in the second embodiment. Since the temperature rise amount ΔT and the waveform of “V5 ² * 1.68” are almost the same except for the deviation of the rising portion, if the deviation of the rising portion is not a problem, it is almost the same as the first embodiment described above. The temperature rise amount ΔT can be simulated with the accuracy of

このようにして、第２実施形態に係る負荷駆動回路の保護装置では、インピーダンス回路２２ａを、抵抗Ｒ５，Ｒ６、及びコンデンサＣ１で構成するので、前述した第１実施形態と対比して回路構成を簡素化することができる。また、回路をＩＣ化する場合には、ＩＣに設ける端子数を削減することができ、回路規模を小型化することが可能となる。 In this manner, in the load drive circuit protection device according to the second embodiment, the impedance circuit 22a is configured by the resistors R5 and R6 and the capacitor C1, so that the circuit configuration is compared with the first embodiment described above. It can be simplified. In addition, when the circuit is made into an IC, the number of terminals provided in the IC can be reduced, and the circuit scale can be reduced.

以上、本発明の負荷駆動回路の保護装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。 The protection device for the load driving circuit according to the present invention has been described based on the illustrated embodiment. However, the present invention is not limited to this, and the configuration of each part is an arbitrary configuration having the same function. Can be replaced.

例えば、本実施形態では、車両に搭載される負荷を駆動する負荷駆動回路を例に挙げて説明したが、本発明はこれに限定されるものではなく、その他の負荷駆動回路についても適用することができる。 For example, in the present embodiment, the load driving circuit that drives a load mounted on the vehicle has been described as an example. However, the present invention is not limited to this, and may be applied to other load driving circuits. Can do.

本発明は、負荷駆動回路に設けられる半導体スイッチを過熱から保護することに利用することができる。 The present invention can be used to protect a semiconductor switch provided in a load driving circuit from overheating.

１０，１０ａ基板
１２ドライバ
２１電流変換回路
２２，２２ａインピーダンス回路
ＣＭＰ１比較器
ＡＭＰ１アンプ
ＡＮＤ１アンド回路
ＲＬ負荷
ＶＢバッテリ
Ｔ１Ｎ型ＭＯＳＦＥＴ
Ｔ２Ｐ型ＭＯＳＦＥＴ
ＷＬ配線
ＤＦ１ラッチ
Ｒ５抵抗（第１の抵抗）
Ｒ６抵抗（第２の抵抗）
Ｒ７抵抗（第３の抵抗）
Ｃ１コンデンサ（第１のコンデンサ）
Ｃ２コンデンサ（第２のコンデンサ） 10, 10a Substrate 12 Driver 21 Current conversion circuit 22, 22a Impedance circuit CMP1 Comparator AMP1 Amplifier AND1 AND circuit RL Load VB Battery T1 N-type MOSFET
T2 P-type MOSFET
WL wiring DF1 latch R5 resistor (first resistor)
R6 resistance (second resistance)
R7 resistor (third resistor)
C1 capacitor (first capacitor)
C2 capacitor (second capacitor)

Claims

In a protection device for a load drive circuit that protects a load drive circuit that controls driving and stopping of the load from overheating by providing a semiconductor switch between a DC power supply and a load, and switching the semiconductor switch on and off.
A current conversion circuit that generates a proportional current proportional to the voltage generated across the semiconductor switch;
An impedance circuit connected to the current conversion circuit and energizing the proportional current;
Comparing means for comparing a measurement voltage generated between the terminals of the impedance circuit and a preset determination voltage, and outputting an off command signal of the semiconductor switch when the measurement voltage exceeds the determination voltage. ,
When the function indicating the change of the transient thermal resistance of the semiconductor switch with respect to time is defined as a transient thermal function Rth (t), when the current that increases stepwise from zero is applied to the semiconductor switch, the measured voltage is An apparatus for protecting a load driving circuit, wherein the impedance of the impedance circuit is set so that the voltage is proportional to the square root of the transient heat function Rth (t).

The load drive circuit protection device according to claim 1, wherein the impedance circuit includes:
A first resistor provided between the current conversion circuit and the ground;
A series connection circuit of a second resistor and a first capacitor, one end of the second resistor connected to the current conversion circuit side, and one end of the first capacitor connected to the ground side A first time constant circuit;
A device for protecting a load driving circuit, comprising:

3. The load drive circuit protection device according to claim 1, wherein the determination voltage is calculated by the following equation.

Where m is the amplification factor, ΔTlim is a judgment value when overheating is detected using the rise temperature ΔT, Rth is the steady thermal resistance (° C./W) from the channel of the semiconductor switch to the atmosphere, and Ron is the on-resistance of the semiconductor switch (Ω).