JP5552569B2 - アクセスレイテンシを低減するバスアービトレーション技法 - Google Patents
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Description
本特許出願は、以下の同時係属米国特許出願に関する。
本出願の譲受人に譲渡され、参照により明白に本明細書に組み込まれる、本明細書と同時に出願された代理人整理番号091984のWang Fengによる「METHODS OF BUS ARBITRATION FOR LOW POWER MEMORY ACCESS」。
M2 バスマスタ
MN バスマスタ
100 共用メモリシステム
102 相互接続
104 バスアービタ
106 スレーブメモリコントローラ
108 ダブルデータレート(DDR)メモリ
200 メモリシステム
204 バスアービタ
205 レイテンシ予測器
206 メモリコントローラ
208 共用メモリ
210 コマンド待ち行列
212 並べ替えユニット
214 メモリ待ち行列
Claims (10)
- 処理システムにおいて共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする方法であって、
前記共用メモリへの現在スケジュールされているアクセスを予め参照するステップと、
前記現在スケジュールされているアクセスの特性に基づいて、バスマスタからの前記要求のレイテンシを予測するステップと、を含み、現在スケジュールされているアクセスの前記特性は、対応する要求を処理するためにアクセスされる必要がある前記共用メモリのページであり、
前記要求を生成した対応するバスマスタのレイテンシ要件に基づいて前記要求に優先順位値を割り当てるステップと、
前記割り当てられた優先順位値および前記予測されたレイテンシの値に基づいて前記要求のための統合優先順位値を生成するステップと、
前記統合優先順位値に少なくとも部分的に基づいて、ページヒット率を高めるようにバスマスタからの前記要求をスケジュールするステップと
をさらに含む方法。 - 前記統合優先順位値に少なくとも部分的に基づいて、バスマスタからの前記要求をスケジュールするステップは、バスマスタからの前記要求の一部分を選択するステップを含む、請求項1に記載の方法。
- 前記共用メモリへのアクセスを開始する前に、前記処理システムのスレーブ側で前記要求の前記選択された一部分を並べ替えるステップをさらに含む、請求項2に記載の方法。
- 共用メモリシステムと、
前記共用メモリシステムにアクセスすることを求める要求を生成するように構成されたバスマスタと、
現在スケジュールされているアクセスを処理するように構成されたメモリコントローラと、
現在スケジュールされているアクセスの特性に基づいて前記要求のレイテンシを予測するように構成されたレイテンシ予測器と、を含み、現在スケジュールされているアクセスの前記特性は、対応する要求を処理するためにアクセスされる必要がある共用メモリのページであり、
前記要求を生成した対応するバスマスタのレイテンシ要件に基づいて前記要求に優先順位値を割り当て、前記割り当てられた優先順位値および前記予測されたレイテンシの値に基づいて前記要求のための統合優先順位値を生成し、前記統合優先順位値に少なくとも部分的に基づいて、ページヒット率を高めるように前記バスマスタからの要求をスケジュールするように構成されたアービタをさらに含む処理システム。 - 前記統合優先順位値に少なくとも部分的に基づいて前記要求の少なくとも一部分を選択し、それにより前記選択された一部分がページヒット率を高めるように前記アービタが構成される、請求項4に記載の処理システム。
- 前記メモリコントローラは、
選択された要求を、前記要求が前記アービタから受信された順序で記憶するコマンド待ち行列と、
ページヒット率が高まるように、前記コマンド待ち行列に記憶された要求の前記順序を並べ替える並べ替えユニットと、
前記共用メモリへの現在のアクセスをステージングするメモリ待ち行列と
をさらに含む、請求項4に記載の処理システム。 - 共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする処理システムであって、
前記共用メモリへの現在スケジュールされているアクセスを予め参照する手段と、
前記現在スケジュールされているアクセスの特性に基づいて、バスマスタからの前記要求のレイテンシを予測する手段と、を含み、現在スケジュールされているアクセスの前記特性は、対応する要求を処理するためにアクセスされる必要がある前記共用メモリのページであり、
前記要求を生成した対応するバスマスタのレイテンシ要件に基づいて前記要求に優先順位値を割り当てる手段と、
前記割り当てられた優先順位値および前記予測されたレイテンシの値に基づいて前記要求のための統合優先順位値を生成する手段と、
前記統合優先順位値に少なくとも部分的に基づいて、ページヒット率を高めるようにバスマスタからの前記要求をスケジュールする手段と
をさらに含む処理システム。 - 前記統合優先順位値に少なくとも部分的に基づいて、前記バスマスタからの前記要求をスケジュールする手段は、バスマスタからの前記要求の一部分を選択する手段と、前記共用メモリへのアクセスを開始する前に、前記処理システムのスレーブ側で前記要求の選択された一部分を並べ替える手段とをさらに含む、請求項7に記載の処理システム。
- 処理システムにおいて共用メモリへのアクセスを求めるバスマスタからの要求をアービトレーションする方法であって、
前記共用メモリへの現在スケジュールされているアクセスを予め参照するステップと、
前記現在スケジュールされているアクセスの特性に基づいて、バスマスタからの前記要求のレイテンシを予測するステップと、を含み、前記現在スケジュールされているアクセスの前記特性は、対応する要求を処理するためにアクセスされる必要がある前記共用メモリのページであり、
前記要求を生成した対応するバスマスタのレイテンシ要件に基づいて前記要求に優先順位値を割り当てるステップと、
前記割り当てられた優先順位値および前記予測されたレイテンシの値に基づいて前記要求のための統合優先順位値を生成するステップと、
前記統合優先順位値に少なくとも部分的に基づいて、ページヒット率を高めるようにバスマスタからの前記要求をスケジュールするステップと
をさらに含む方法。 - 前記統合優先順位値に少なくとも部分的に基づいて、前記バスマスタからの前記要求をスケジュールするステップは、バスマスタからの前記要求の一部分を選択するステップと、前記共用メモリへのアクセスを開始する前に、前記処理システムのスレーブ側で前記要求の選択された一部分を並べ替えるステップとをさらに含む、請求項9に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/760,298 US8539129B2 (en) | 2010-04-14 | 2010-04-14 | Bus arbitration techniques to reduce access latency |
US12/760,298 | 2010-04-14 | ||
PCT/US2011/032544 WO2011130547A1 (en) | 2010-04-14 | 2011-04-14 | Bus arbitration techniques to reduce access latency |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013524388A JP2013524388A (ja) | 2013-06-17 |
JP5552569B2 true JP5552569B2 (ja) | 2014-07-16 |
Family
ID=44114304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013505149A Expired - Fee Related JP5552569B2 (ja) | 2010-04-14 | 2011-04-14 | アクセスレイテンシを低減するバスアービトレーション技法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US8539129B2 (ja) |
EP (1) | EP2558943A1 (ja) |
JP (1) | JP5552569B2 (ja) |
KR (2) | KR101426461B1 (ja) |
CN (1) | CN102834816B (ja) |
TW (1) | TW201202939A (ja) |
WO (1) | WO2011130547A1 (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101699784B1 (ko) | 2010-10-19 | 2017-01-25 | 삼성전자주식회사 | 버스 시스템 및 그것의 동작 방법 |
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US9754648B2 (en) | 2012-10-26 | 2017-09-05 | Micron Technology, Inc. | Apparatuses and methods for memory operations having variable latencies |
US9740485B2 (en) | 2012-10-26 | 2017-08-22 | Micron Technology, Inc. | Apparatuses and methods for memory operations having variable latencies |
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US9734097B2 (en) | 2013-03-15 | 2017-08-15 | Micron Technology, Inc. | Apparatuses and methods for variable latency memory operations |
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-
2010
- 2010-04-14 US US12/760,298 patent/US8539129B2/en not_active Expired - Fee Related
-
2011
- 2011-04-14 EP EP11717407A patent/EP2558943A1/en not_active Withdrawn
- 2011-04-14 CN CN201180018226.9A patent/CN102834816B/zh not_active Expired - Fee Related
- 2011-04-14 KR KR1020127029868A patent/KR101426461B1/ko not_active IP Right Cessation
- 2011-04-14 WO PCT/US2011/032544 patent/WO2011130547A1/en active Application Filing
- 2011-04-14 TW TW100113024A patent/TW201202939A/zh unknown
- 2011-04-14 JP JP2013505149A patent/JP5552569B2/ja not_active Expired - Fee Related
- 2011-04-14 KR KR1020147005598A patent/KR101461449B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2013524388A (ja) | 2013-06-17 |
KR101426461B1 (ko) | 2014-08-05 |
CN102834816A (zh) | 2012-12-19 |
US8539129B2 (en) | 2013-09-17 |
EP2558943A1 (en) | 2013-02-20 |
KR20140046040A (ko) | 2014-04-17 |
TW201202939A (en) | 2012-01-16 |
WO2011130547A1 (en) | 2011-10-20 |
KR101461449B1 (ko) | 2014-11-18 |
US20110258353A1 (en) | 2011-10-20 |
CN102834816B (zh) | 2016-01-20 |
KR20130031258A (ko) | 2013-03-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140128 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140402 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140428 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140526 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5552569 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |