JP5547048B2 - Power amplifier bias circuit - Google Patents
Power amplifier bias circuit Download PDFInfo
- Publication number
- JP5547048B2 JP5547048B2 JP2010271855A JP2010271855A JP5547048B2 JP 5547048 B2 JP5547048 B2 JP 5547048B2 JP 2010271855 A JP2010271855 A JP 2010271855A JP 2010271855 A JP2010271855 A JP 2010271855A JP 5547048 B2 JP5547048 B2 JP 5547048B2
- Authority
- JP
- Japan
- Prior art keywords
- bias circuit
- power amplifier
- capacitor
- bonding wire
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Description
本発明の実施形態は、電力増幅器用バイアス回路に関する。 Embodiments described herein relate generally to a power amplifier bias circuit.
電力増幅器のバイアス回路は、バイアス回路がRF特性に影響を与えないように、バイアス回路の接続ポイントにおいてバイアス回路が開放に見える、つまりはRF信号がバイアス回路に漏れ出ないように接続されている。 The bias circuit of the power amplifier is connected so that the bias circuit appears to be open at the connection point of the bias circuit, that is, the RF signal does not leak into the bias circuit so that the bias circuit does not affect the RF characteristics. .
具体的には、高いインピーダンスで長さがRF周波数に対してλ/4となるマイクロストリップ線路を介して接続されている。このλ/4の一方を接地に対して短絡と見せることで、他方を開放に見せることができる。接地に対して短絡と見せるためには、λ/4長のオープンスタブを配するか、1pF程度のキャパシタを配する。 Specifically, they are connected via a microstrip line having a high impedance and a length of λ / 4 with respect to the RF frequency. By showing one of λ / 4 as a short circuit with respect to the ground, the other can be shown as open. In order to show a short circuit with respect to the ground, an open stub of λ / 4 length is arranged, or a capacitor of about 1 pF is arranged.
電力増幅器のバイアス回路は、すべての周波数において電力増幅器に安定な電圧を供給するために、複数のキャパシタが並列に配置されている。実際のキャパシタは、キャパシタンス成分に直列なインダクタンス成分をもち、このキャパシタンス成分とインダクタンス成分による自己共振周波数をもつ。自己共振周波数よりも低い周波数ではC性(キャパシタンスとして振舞う)、高い周波数ではL性(インダクタンスとして振舞う)ので、容量値の異なるキャパシタを並列に配置すると、互いの自己共振周波数の間に共振により開放と見える周波数が生じる。これを回避するために、1pFの容量と並列するキャパシタ間は高いインピーダンスで長さがRF周波数に対してλ/4長となるマイクロストリップ線路を介して接続し、1000pFと50Ωの直列接続からなる回路を並列に配している。 In the bias circuit of the power amplifier, a plurality of capacitors are arranged in parallel to supply a stable voltage to the power amplifier at all frequencies. An actual capacitor has an inductance component in series with the capacitance component, and has a self-resonant frequency due to the capacitance component and the inductance component. When the frequency is lower than the self-resonance frequency, it is C-type (behaves as a capacitance), and at high frequency, it is L-type (behaves as an inductance). Appears. In order to avoid this, the capacitors in parallel with the 1 pF capacitor are connected via a microstrip line having a high impedance and a length of λ / 4 with respect to the RF frequency, and are composed of a series connection of 1000 pF and 50Ω. The circuit is arranged in parallel.
バイアス供給源と増幅器の出力端子間に何らかのインピーダンスが存在すると、増幅器の出力端子に現れる電圧が変調され、増幅器の特性に悪影響を与える。例えば、バイアス供給源と増幅器の出力端子間には、その距離に応じてリアクタンスが存在する。RF信号に対しては、バイアス回路の接続点においてバイアス回路が開放に見える、つまりはRF信号がバイアス回路に漏れ出ないように構成するので電圧変調は生じないが、その他の周波数成分(f)が生じた場合は電圧変調が生じる。具体的には、バイアス供給源と増幅器の出力端子間の距離が50mm程度とすると、50nH程度のリアクタンスが存在し、周波数成分(f)の交流電流をIとするとその変調される電圧振幅(リップル電圧)は、2πf×Iとなる。 If any impedance exists between the bias supply source and the output terminal of the amplifier, the voltage appearing at the output terminal of the amplifier is modulated, which adversely affects the characteristics of the amplifier. For example, reactance exists between the bias supply source and the output terminal of the amplifier according to the distance. For the RF signal, the bias circuit appears to be open at the connection point of the bias circuit, that is, since the RF signal is configured not to leak into the bias circuit, voltage modulation does not occur, but other frequency components (f) When this occurs, voltage modulation occurs. Specifically, when the distance between the bias supply source and the output terminal of the amplifier is about 50 mm, there is a reactance of about 50 nH, and when the alternating current of the frequency component (f) is I, the modulated voltage amplitude (ripple) Voltage) is 2πf × I.
増幅器の線形性を評価する方法として用いられている三次相互変調歪IM3の測定では、周波数が僅かに異なる2つの信号を入力するが、それら周波数の差分の周波数成分が生じ、バイアス回路に流れ込み、その差分周波数をもつ電圧変調が生じる。地上通信網では高い信号品質が求められるため、その評価指標である三次相互変調歪IM3が−40dBc程度での出力電力を測定するが、VSAT(超小型地球局:Very Small Aperture Terminal)など信号品質への要求が緩やかなアプリケーションでは、その評価指標である三次相互変調歪IM3が−25dBc程度での出力電力を測定する。−25dBcにおける測定では、−40dBcでの測定よりも出力レベルが大きいので、バイアス供給源と増幅器の出力端子間に流れる電流も大きく、そのリップル電圧は大きくなる。 In the measurement of the third-order intermodulation distortion IM3 used as a method for evaluating the linearity of the amplifier, two signals having slightly different frequencies are input, but a frequency component of a difference between these frequencies is generated and flows into the bias circuit. Voltage modulation with that differential frequency occurs. Since high signal quality is required in the terrestrial communication network, the output power is measured when the third-order intermodulation distortion IM3 as an evaluation index is about −40 dBc, but the signal quality such as VSAT (Very Small Aperture Terminal) is used. In an application where the demand for is moderate, the output power is measured when the third-order intermodulation distortion IM3 which is the evaluation index is about −25 dBc. In the measurement at −25 dBc, since the output level is higher than that at −40 dBc, the current flowing between the bias supply source and the output terminal of the amplifier is also large, and the ripple voltage is large.
一般に最大出力が大きな電力増幅器ほどその電流が大きく、その結果リップル電圧は大きくなる。 In general, a power amplifier having a larger maximum output has a larger current, resulting in a larger ripple voltage.
リップル電圧の抑制するために、バイパスリザバーキャパシタ(bypass reservoir capacitor)を電力増幅器の出力端子に並列接続する。 In order to suppress the ripple voltage, a bypass reservoir capacitor is connected in parallel to the output terminal of the power amplifier.
例えば、差分周波数Δfが5MHzのとき、6GHz帯80W級GaAsMESFET(例えばTIM5964−80SL)の場合、−25dBc動作時の電流振幅IPKの値は、3A程度であり、この電荷量を5MHzの周期以内に供給し、リップル電圧ΔVを0.1V以内にするために必要なバイパスリザバーキャパシタCBRの値は、CBR=Q/△Vで表すことができる。ここで、Q=IPK∫(0〜T/2)sinωtdt=IPK∫(0〜π/ω)sinωtdtで表される。したがって、Qの値は、約3×(1/2πf)=1×10-7(C)であり、リップル電圧ΔV=0.1Vから、CBR=1μFとなる。 For example, when the difference frequency Δf is 5 MHz, in the case of a 6 GHz band 80 W class GaAs MESFET (for example, TIM 5964-80SL), the value of the current amplitude I PK at the time of −25 dBc operation is about 3 A, and this charge amount is within a period of 5 MHz. , And the value of the bypass reservoir capacitor C BR required to make the ripple voltage ΔV within 0.1V can be expressed as C BR = Q / ΔV. Here, Q = I PK ∫ (0 to T / 2) sin ωtdt = I PK ∫ (0 to π / ω) sin ωtdt. Therefore, the value of Q is about 3 × (1 / 2πf) = 1 × 10 −7 (C), and C BR = 1 μF from the ripple voltage ΔV = 0.1 V.
従来例の構成では、1μFの容量が配置できるのはフィードスル―キャパシタ(feed thru capacitor)を介した筐体の外にあるキャパシタとなるが、筐体の外にあるキャパシタから電力増幅器の出力端子間の距離は、約50mm程度となり、50nH程度のリアクタンスが存在し、電圧振幅(リップル電圧)は、△V=2πf×L×I=2π×5×106×50×10-9×3より、ΔVは約4.7Vとなる。すなわち、10Vの電圧を供給しているにも関わらず、実際に電力増幅器の出力端子に現れる電圧は約4.7Vのリップルをもつという問題点が生じる。 In the configuration of the conventional example, a capacitor of 1 μF can be arranged in a capacitor outside the housing via a feed thru capacitor, but from the capacitor outside the housing to the output terminal of the power amplifier The distance between them is about 50 mm, there is a reactance of about 50 nH, and the voltage amplitude (ripple voltage) is ΔV = 2πf × L × I = 2π × 5 × 10 6 × 50 × 10 −9 × 3 , ΔV is about 4.7V. That is, there is a problem that the voltage actually appearing at the output terminal of the power amplifier has a ripple of about 4.7 V even though a voltage of 10 V is supplied.
1μFものチップキャパシタには、その内部に直列抵抗(ESR)があり、この直列抵抗おける電圧降下のために、リップル電圧が生じる問題がある。ESRが大きいと接地に対してショートをつくれなくなるからである。 A chip capacitor of 1 μF has a series resistance (ESR) inside, and there is a problem that a ripple voltage is generated due to a voltage drop in the series resistance. This is because if the ESR is large, a short circuit cannot be made with respect to the ground.
また、マイクロストリップ線路を高いインピーダンス、例えば、Zo=120Ωとするためには、比誘電率2.2、厚さ0.254mmの基板上では、線幅0.15mmとなる。ここに流せる電流は2A程度であり、6A程度流すために線幅を0.5mmとするとZo=66Ωまで下がってしまい、RF信号がバイアス回路に漏れやすくなり、バイアス回路がRF特性に悪影響を与えるという問題点が生じる。すなわち、Zoと許容電流が両立しない。例えば、許容電流>6Aを優先し、Zo=66Ωでバイアス回路を構成するとRF特性に悪影響を与える。 In order to make the microstrip line have a high impedance, for example, Zo = 120Ω, the line width is 0.15 mm on a substrate having a relative dielectric constant of 2.2 and a thickness of 0.254 mm. The current that can flow here is about 2 A. If the line width is 0.5 mm in order to flow about 6 A, the current drops to Zo = 66Ω, the RF signal easily leaks to the bias circuit, and the bias circuit adversely affects the RF characteristics. The problem arises. That is, Zo and allowable current are not compatible. For example, if the bias current is configured with Zo = 66Ω giving priority to the allowable current> 6 A, the RF characteristics are adversely affected.
本実施形態の電力増幅器用バイアス回路は、電力増幅器の出力側整合伝送線路のバイアス回路接続点に接続された第1ボンディングワイヤと、前記第1ボンディングワイヤの終端に接続された第2ボンディングワイヤと、前記第1ボンディングワイヤの終端に接続されたオープンスタブ伝送線路と、第2ボンディングワイヤの終端とドレインバイアス電圧供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタとを備え、前記バイパスリザバーキャパシタは、前記バイパスリザバーキャパシタの値以下の複数のキャパシタの並列接続で構成されている。 The bias circuit for a power amplifier according to the present embodiment includes a first bonding wire connected to a bias circuit connection point of the output-side matching transmission line of the power amplifier, and a second bonding wire connected to the terminal end of the first bonding wire. An open stub transmission line connected to the end of the first bonding wire, and a bypass reservoir capacitor connected between a line connecting the end of the second bonding wire and the drain bias voltage supply terminal and the ground potential. The bypass reservoir capacitor is constituted by a parallel connection of a plurality of capacitors equal to or less than the value of the bypass reservoir capacitor .
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Next, embodiments will be described with reference to the drawings. In the following, the same elements are denoted by the same reference numerals to avoid duplication of explanation and to simplify the explanation. It should be noted that the drawings are schematic and different from the actual ones. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。 The embodiment described below exemplifies an apparatus and a method for embodying the technical idea, and the embodiment does not specify the arrangement of each component as described below. This embodiment can be modified in various ways within the scope of the claims.
(比較例)
比較例に係る電力増幅器用バイアス回路は、図1に示すように、電力増幅器(FET)10の入力側に配置されたゲートバイアス回路12aと、電力増幅器(FET)10の出力側に配置されたドレインバイアス回路14aとを備える。
(Comparative example)
As shown in FIG. 1, the power amplifier bias circuit according to the comparative example is arranged on the input side of the power amplifier (FET) 10 and on the output side of the power amplifier (FET) 10. And a drain bias circuit 14a.
電力増幅器(FET)10のゲート入力とRF入力端子Pi間には、50Ω伝送線路Zoと直流遮断用のチップキャパシタC11が接続され、電力増幅器(FET)10のドレイン出力とRF出力端子Po間には、50Ω伝送線路Zoと直流遮断用のチップキャパシタC12が接続されている。ここで、チップキャパシタC11・C12の値は、例えば、10/f(GHz)pFである。 A 50Ω transmission line Zo and a DC blocking chip capacitor C11 are connected between the gate input of the power amplifier (FET) 10 and the RF input terminal Pi, and between the drain output of the power amplifier (FET) 10 and the RF output terminal Po. Is connected to a 50Ω transmission line Zo and a DC blocking chip capacitor C12. Here, the value of the chip capacitors C11 and C12 is, for example, 10 / f (GHz) pF.
さらに、ゲートバイアス回路12aは、図1に示すように、50Ω伝送線路Zo上のバイアス回路接続点Niに接続されたハイインピーダンスλ/4長伝送線路ZHと、ハイインピーダンスλ/4長伝送線路ZHの終端TN1に接続されたローインピーダンスλ/4長オープンスタブ伝送線路ZLとを備える。 Further, as shown in FIG. 1, the gate bias circuit 12a includes a high impedance λ / 4 long transmission line ZH connected to a bias circuit connection point Ni on the 50Ω transmission line Zo, and a high impedance λ / 4 long transmission line ZH. And a low impedance λ / 4 long open stub transmission line ZL connected to the terminal TN1.
さらに、ゲートバイアス回路12aは、図1に示すように、終端TN1とゲートバイアス電圧Vgs供給端子間に直列接続された50Ωチップ抵抗R1・インダクタL1・50Ωチップ抵抗R11と、チップキャパシタC2・C32・C31と、フィードスルーキャパシタC41と、キャパシタC51とを備える。ここで、チップキャパシタC2・C32・C31は、それぞれ約1000pF・1.0pF・1.0pFであり、フィードスルーキャパシタC41・キャパシタC51は、それぞれ約1000pF・33μFである。 Further, as shown in FIG. 1, the gate bias circuit 12a includes a 50Ω chip resistor R1, an inductor L1, a 50Ω chip resistor R11, and chip capacitors C2, C32, R11 connected in series between the terminal TN1 and the gate bias voltage Vgs supply terminal. C31, a feedthrough capacitor C41, and a capacitor C51. Here, the chip capacitors C2, C32, and C31 are about 1000 pF, 1.0 pF, and 1.0 pF, respectively, and the feedthrough capacitor C41 and the capacitor C51 are about 1000 pF and 33 μF, respectively.
さらに、ドレインバイアス回路14aは、図1に示すように、50Ω伝送線路Zo上のバイアス回路接続点Noに接続されたハイインピーダンスλ/4長伝送線路ZHと、ハイインピーダンスλ/4長伝送線路ZHの終端TN1に接続されたローインピーダンスλ/4長オープンスタブ伝送線路ZLと、さらに終端TN1に接続されたハイインピーダンスλ/4長伝送線路ZHとを備える。 Further, as shown in FIG. 1, the drain bias circuit 14a includes a high impedance λ / 4 long transmission line ZH connected to a bias circuit connection point No on the 50Ω transmission line Zo, and a high impedance λ / 4 long transmission line ZH. A low impedance λ / 4 long open stub transmission line ZL connected to the terminal TN1 and a high impedance λ / 4 long transmission line ZH connected to the terminal TN1.
さらに、ドレインバイアス回路14aは、図1に示すように、終端TN2とドレインバイアス電圧Vds供給端子間とを接続するラインと接地電位間に接続されたチップキャパシタC22・50Ωチップ抵抗R22の直列回路、チップキャパシタC33、フィードスルーキャパシタC42、キャパシタC52・50Ωチップ抵抗R12の直列回路とを備える。ここで、チップキャパシタC22・C33は、それぞれ約1000pF・1.0pFであり、フィードスルーキャパシタC42・キャパシタC52は、それぞれ約1000pF・33μFである。 Further, as shown in FIG. 1, the drain bias circuit 14a includes a series circuit of a chip capacitor C22 and a 50Ω chip resistor R22 connected between the line connecting the terminal TN2 and the drain bias voltage Vds supply terminal and the ground potential. A chip capacitor C33, a feedthrough capacitor C42, and a series circuit of a capacitor C52 and a 50Ω chip resistor R12. Here, the chip capacitors C22 and C33 are about 1000 pF and 1.0 pF, respectively, and the feedthrough capacitor C42 and the capacitor C52 are about 1000 pF and 33 μF, respectively.
電力増幅器のバイアス回路は、バイアス回路がRF特性に影響を与えないように、バイアス回路接続点Ni・Noにおいてバイアス回路が開放に見える、つまりはRF信号がバイアス回路に漏れ出ないように接続されている。 The bias circuit of the power amplifier is connected so that the bias circuit appears to be open at the bias circuit connection points Ni and No so that the bias circuit does not affect the RF characteristics, that is, the RF signal does not leak into the bias circuit. ing.
具体的には、高いインピーダンスで長さがRF周波数に対してλ/4となるマイクロストリップ線路、すなわち、ハイインピーダンスλ/4長伝送線路ZHを介して接続されている。このハイインピーダンスλ/4長伝送線路ZHの一方を接地に対して短絡と見せることで、他方を開放に見せることができる。接地に対して短絡と見せるためには、λ/4長のオープンスタブ、すなわちローインピーダンスλ/4長オープンスタブ伝送線路ZLを配する。 Specifically, they are connected via a microstrip line having a high impedance and a length of λ / 4 with respect to the RF frequency, that is, a high impedance λ / 4 long transmission line ZH. By showing one of the high-impedance λ / 4 long transmission lines ZH as a short circuit with respect to the ground, the other can be shown open. In order to show a short circuit with respect to the ground, a λ / 4 long open stub, that is, a low impedance λ / 4 long open stub transmission line ZL is provided.
電力増幅器のバイアス回路は、すべての周波数において電力増幅器に安定な電圧を供給するために、複数のキャパシタが並列に配置されている。実際のキャパシタは、キャパシタンス成分に直列なインダクタンス成分をもち、このキャパシタンス成分とインダクタンス成分による自己共振周波数をもつ。自己共振周波数よりも低い周波数ではC性(キャパシタンスとして振舞う)、高い周波数ではL性(インダクタンスとして振舞う)ので、容量値の異なるキャパシタを並列に配置すると、互いの自己共振周波数の間に共振により開放と見える周波数が生じる。これを回避するために、1pFのチップキャパシタC33と並列するキャパシタ間は高いインピーダンスで長さがRF周波数に対してλ/4長となるマイクロストリップ線路、すなわちハイインピーダンスλ/4長伝送線路ZHを介して接続し、1000pFのチップキャパシタC22と50Ωチップ抵抗R22の直列接続からなる回路を並列に配している。 In the bias circuit of the power amplifier, a plurality of capacitors are arranged in parallel to supply a stable voltage to the power amplifier at all frequencies. An actual capacitor has an inductance component in series with the capacitance component, and has a self-resonant frequency due to the capacitance component and the inductance component. When the frequency is lower than the self-resonance frequency, it is C-type (behaves as a capacitance), and at high frequency, it is L-type (behaves as an inductance). Appears. In order to avoid this, a microstrip line having a high impedance and a length of λ / 4 with respect to the RF frequency between the capacitors parallel to the 1 pF chip capacitor C33, that is, a high impedance λ / 4 long transmission line ZH is used. A circuit comprising a series connection of a 1000 pF chip capacitor C22 and a 50Ω chip resistor R22 is arranged in parallel.
[第1の実施の形態]
実施の形態に係る電力増幅器用バイアス回路の模式的回路構成は、図2に示すように表される。
[First embodiment]
A schematic circuit configuration of the power amplifier bias circuit according to the embodiment is expressed as shown in FIG.
実施の形態に係る電力増幅器用バイアス回路は、図2に示すように、電力増幅器(FET)10の入力側に配置されたゲートバイアス回路12と、電力増幅器(FET)10の出力側に配置されたドレインバイアス回路14とを備える。 As shown in FIG. 2, the power amplifier bias circuit according to the embodiment is arranged on the input side of the power amplifier (FET) 10 and on the output side of the power amplifier (FET) 10. And a drain bias circuit 14.
実施の形態に係る電力増幅器用バイアス回路は、電力増幅器(FET)10の出力側整合伝送線路Zoのバイアス回路接続点Noに接続された第1ボンディングワイヤBW2と、第1ボンディングワイヤBW2の終端41に接続された第2ボンディングワイヤBW1と、第1ボンディングワイヤBW2の終端41に接続されたオープンスタブ伝送線路ZLと、第2ボンディングワイヤBW1の終端40とドレインバイアス電圧Vds供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタCBRとを備える。 The power amplifier bias circuit according to the embodiment includes a first bonding wire BW2 connected to a bias circuit connection point No of the output-side matching transmission line Zo of the power amplifier (FET) 10, and a terminal 41 of the first bonding wire BW2. The second bonding wire BW1 connected to the terminal, the open stub transmission line ZL connected to the terminal 41 of the first bonding wire BW2, and the terminal 40 of the second bonding wire BW1 and the drain bias voltage Vds supply terminal are connected. And a bypass reservoir capacitor C BR connected between the line and the ground potential.
また、実施の形態に係る電力増幅器用バイアス回路において、バイパスリザバーキャパシタの値をCBR、電流振幅の値をIPK、許容できるリップル電圧の値をΔV、差分周波数の値をΔfとすると、バイパスリザバーキャパシタは、CBR=IPK×(1/2πΔf)/△V以上の値を有する。 Further, in the power amplifier bias circuit according to the embodiment, when the bypass reservoir capacitor value is C BR , the current amplitude value is I PK , the allowable ripple voltage value is ΔV, and the differential frequency value is Δf, the bypass The reservoir capacitor has a value of C BR = I PK × (1 / 2πΔf) / ΔV or more.
ここで、第1ボンディングワイヤBW2および第2ボンディングワイヤBW1は、ともにλ/4長を有する。 Here, both the first bonding wire BW2 and the second bonding wire BW1 have a length of λ / 4.
また、オープンスタブ伝送線路ZLは、λ/4長を有する。 The open stub transmission line ZL has a length of λ / 4.
また、バイパスリザバーキャパシタCBRは、バイパスリザバーキャパシタCBRの値以下の複数のキャパシタの並列接続で構成されている。 Further, the bypass reservoir capacitor C BR is configured by a parallel connection of a plurality of capacitors equal to or less than the value of the bypass reservoir capacitor C BR .
また、バイパスリザバーキャパシタCBRの値は1μF以上であり、バイパスリザバーキャパシタCBRは、1μF以下の値を有する複数のキャパシタの並列接続で構成されていても良い。 Further, the value of the bypass reservoir capacitor C BR may be 1 μF or more, and the bypass reservoir capacitor C BR may be configured by a parallel connection of a plurality of capacitors having a value of 1 μF or less.
また、実施の形態に係る電力増幅器用バイアス回路において、三次相互変調歪IM3が−25dBc程度での出力電力を測定するときにもリップル電圧ΔVが0.1V以下である。 In the power amplifier bias circuit according to the embodiment, the ripple voltage ΔV is 0.1 V or less when the output power is measured when the third-order intermodulation distortion IM3 is about −25 dBc.
また、実施の形態に係る電力増幅器用バイアス回路において、バイパスリザバーキャパシタCBRは、バイパスリザバーキャパシタCBRの値以下の複数のキャパシタの並列接続で構成されていることで、実効的に等価直列抵抗ESRが低減されている。 In the bias circuit for a power amplifier according to the embodiment, the bypass reservoir capacitor C BR is configured by a parallel connection of a plurality of capacitors equal to or less than the value of the bypass reservoir capacitor C BR , thereby effectively reducing the equivalent series resistance. ESR is reduced.
電力増幅器(FET)10のゲート入力とRF入力端子Pi間には、50Ω伝送線路Zoと直流遮断用のチップキャパシタC11が接続され、電力増幅器(FET)10のドレイン出力とRF出力端子Po間には、50Ω伝送線路Zoと直流遮断用のチップキャパシタC12が接続されている。ここで、チップキャパシタC11・C12の値は、例えば、10/f(GHz)pFである。例えば、4GHzで使用する場合、2.5pFとなる。ここで、インピーダンスZ=|1/ωC|は、約16Ωとなり、50Ωとはならない。 A 50Ω transmission line Zo and a DC blocking chip capacitor C11 are connected between the gate input of the power amplifier (FET) 10 and the RF input terminal Pi, and between the drain output of the power amplifier (FET) 10 and the RF output terminal Po. Is connected to a 50Ω transmission line Zo and a DC blocking chip capacitor C12. Here, the value of the chip capacitors C11 and C12 is, for example, 10 / f (GHz) pF. For example, when using at 4 GHz, it becomes 2.5 pF. Here, the impedance Z = | 1 / ωC | is about 16Ω and does not become 50Ω.
さらに、ゲートバイアス回路12は、図2に示すように、50Ω伝送線路Zo上のバイアス回路接続点Niに接続されたハイインピーダンスλ/4長伝送線路ZHと、ハイインピーダンスλ/4長伝送線路ZHの終端TN1に接続されたローインピーダンスλ/4長オープンスタブ伝送線路ZLとを備える。ここで、ハイインピーダンスλ/4長伝送線路ZHとは、50Ω伝送線路Zo対して十分高いインピーダンスを有する伝送線路である。また、ローインピーダンスλ/4長オープンスタブ伝送線路ZLとは、50Ω伝送線路Zo対して十分低いインピーダンスを有する伝送線路である。 Further, as shown in FIG. 2, the gate bias circuit 12 includes a high impedance λ / 4 long transmission line ZH connected to a bias circuit connection point Ni on the 50Ω transmission line Zo and a high impedance λ / 4 long transmission line ZH. And a low impedance λ / 4 long open stub transmission line ZL connected to the terminal TN1. Here, the high impedance λ / 4 long transmission line ZH is a transmission line having a sufficiently high impedance with respect to the 50Ω transmission line Zo. The low impedance λ / 4 long open stub transmission line ZL is a transmission line having a sufficiently low impedance with respect to the 50Ω transmission line Zo.
さらに、ゲートバイアス回路12は、図2に示すように、終端TN1とゲートバイアス電圧Vgs供給端子間に直列接続された50Ωチップ抵抗R1・インダクタL1・50Ωチップ抵抗R11と、チップキャパシタC2・C32・C31と、フィードスルーキャパシタC41と、キャパシタC51とを備える。ここで、チップキャパシタC2・C32・C31は、それぞれ約1000pF・1.0pF・1.0pFであり、フィードスルーキャパシタC41・キャパシタC51は、それぞれ約1000pF・33μFである。 Further, as shown in FIG. 2, the gate bias circuit 12 includes a 50Ω chip resistor R1, an inductor L1, a 50Ω chip resistor R11, and chip capacitors C2, C32, R11 connected in series between the terminal TN1 and the gate bias voltage Vgs supply terminal. C31, a feedthrough capacitor C41, and a capacitor C51. Here, the chip capacitors C2, C32, and C31 are about 1000 pF, 1.0 pF, and 1.0 pF, respectively, and the feedthrough capacitor C41 and the capacitor C51 are about 1000 pF and 33 μF, respectively.
さらに、ドレインバイアス回路14は、図2に示すように、50Ω伝送線路Zo上のバイアス回路接続点Noに接続されたλ/4長ボンディングワイヤBW2と、λ/4長ボンディングワイヤBW2の終端41に接続されたローインピーダンスλ/4長オープンスタブ伝送線路ZLと、さらに終端41に接続されたλ/4長ボンディングワイヤBW1とを備える。 Further, as shown in FIG. 2, the drain bias circuit 14 is connected to the λ / 4 long bonding wire BW2 connected to the bias circuit connection point No on the 50Ω transmission line Zo and the terminal 41 of the λ / 4 long bonding wire BW2. A low impedance λ / 4 long open stub transmission line ZL and a λ / 4 long bonding wire BW1 connected to the terminal end 41 are provided.
さらに、ドレインバイアス回路14は、図2に示すように、λ/4長ボンディングワイヤBW1の終端40とドレインバイアス電圧Vds供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタCBR、チップキャパシタC22・50Ωチップ抵抗R22の直列回路、チップキャパシタC33、フィードスルーキャパシタC42、キャパシタC52・50Ωチップ抵抗R12の直列回路とを備える。ここで、バイパスリザバーキャパシタCBRは、図2に示すように、例えば、CBRと同程度の容量値を有するキャパシタC6を4個並列接続して構成される。また、チップキャパシタC22・C33は、それぞれ約1000pF・1.0pFであり、フィードスルーキャパシタC42・キャパシタC52は、それぞれ約1000pF・33μFである。 Further, as shown in FIG. 2, the drain bias circuit 14 includes a bypass reservoir capacitor C connected between a line connecting the terminal 40 of the λ / 4 long bonding wire BW1 and the drain bias voltage Vds supply terminal and the ground potential. BR , a series circuit of a chip capacitor C22 and a 50Ω chip resistor R22, a chip capacitor C33, a feedthrough capacitor C42, and a series circuit of a capacitor C52 and a 50Ω chip resistor R12. Here, as shown in FIG. 2, the bypass reservoir capacitor C BR is configured by, for example, four capacitors C6 having a capacitance value similar to that of C BR connected in parallel. Further, the chip capacitors C22 and C33 are about 1000 pF and 1.0 pF, respectively, and the feedthrough capacitor C42 and the capacitor C52 are about 1000 pF and 33 μF, respectively.
電力増幅器のバイアス回路は、バイアス回路がRF特性に影響を与えないように、バイアス回路接続点Ni・Noにおいてバイアス回路が開放に見える、つまりはRF信号がバイアス回路に漏れ出ないように接続されている。 The bias circuit of the power amplifier is connected so that the bias circuit appears to be open at the bias circuit connection points Ni and No so that the bias circuit does not affect the RF characteristics, that is, the RF signal does not leak into the bias circuit. ing.
具体的には、高いインピーダンスで長さがRF周波数に対してλ/4となるマイクロストリップ線路、すなわち、ハイインピーダンスλ/4長伝送線路ZHを介して接続されている。このハイインピーダンスλ/4長伝送線路ZHの一方を接地に対して短絡と見せることで、他方を開放に見せることができる。接地に対して短絡と見せるためには、λ/4長のオープンスタブ、すなわちローインピーダンスλ/4長オープンスタブ伝送線路ZLを配する。 Specifically, they are connected via a microstrip line having a high impedance and a length of λ / 4 with respect to the RF frequency, that is, a high impedance λ / 4 long transmission line ZH. By showing one of the high-impedance λ / 4 long transmission lines ZH as a short circuit with respect to the ground, the other can be shown open. In order to show a short circuit with respect to the ground, a λ / 4 long open stub, that is, a low impedance λ / 4 long open stub transmission line ZL is provided.
λ/4長オープンスタブの平面構成は、模式的に、図3に示すように表され、λ/4長オープンスタブの動作は、図4に示すように、スミスチャート上で表される。信号線SL上の接続点ISにおいて、λ/4長のオープンスタブを接続し、その終端IOをオープンとすることで、オープンとなっている終端IOからλ/4長の位置(接続点IS)はショートと等価になる。λ/4長のオープンスタブは、その先端はオープンとなっているので信号線での接続点ISでは、λ/4長の位相回転によって、図4に示すように、ショートとなる。 The planar configuration of the λ / 4 long open stub is schematically represented as shown in FIG. 3, and the operation of the λ / 4 long open stub is represented on the Smith chart as shown in FIG. At the connection point IS on the signal line SL, a λ / 4 long open stub is connected and the terminal IO is opened, so that the position λ / 4 long from the terminal IO that is open (connection point IS). Is equivalent to short. Since the open end of the λ / 4 length stub is open, the connection point IS on the signal line becomes short as shown in FIG. 4 due to the phase rotation of λ / 4 length.
本実施の形態に係る電力増幅器用バイアス回路では、図2に示すように、λ/4長のオープンスタブZLと、λ/4長ボンディングワイヤBW2およびλ/4長ボンディングワイヤBW1の接続点41を接地に対してショートに見せている。 In the bias circuit for a power amplifier according to the present embodiment, as shown in FIG. 2, a connection point 41 between the λ / 4 long open stub ZL and the λ / 4 long bonding wire BW2 and the λ / 4 long bonding wire BW1 is provided. Shows short to ground.
ここで本実施の形態に係る電力増幅器用バイアス回路において使用するλ/4長ボンディングワイヤBW2およびλ/4長ボンディングワイヤBW1のインダクタンスは、例えば、約1nH/mmである。長さλ/4は、空気中の長さであり、周波数6GHzにおいて、例えば、約12.5mmである。直径は、例えば、約1mmφである。また、材質は、例えば、錫めっき銅線を適用することができる。導通可能な電流値は、例えば、約5Aである。 Here, the inductance of the λ / 4 long bonding wire BW2 and the λ / 4 long bonding wire BW1 used in the power amplifier bias circuit according to the present embodiment is, for example, about 1 nH / mm. The length λ / 4 is the length in the air, and is, for example, about 12.5 mm at a frequency of 6 GHz. The diameter is, for example, about 1 mmφ. Moreover, a tin plating copper wire can be applied as a material, for example. The current value that can be conducted is, for example, about 5 A.
λ/4長オープンスタブの代わりに理想的なキャパシタCidを備える実施の形態に係る電力増幅器用バイアス回路の模式的回路構成は、図5に示すように表される。 A schematic circuit configuration of the bias circuit for a power amplifier according to the embodiment including an ideal capacitor Cid instead of the λ / 4 long open stub is expressed as shown in FIG.
実施の形態に係る電力増幅器用バイアス回路は、図5に示すように、電力増幅器(FET)10の出力側整合伝送線路Zoのバイアス回路接続点Noに接続された第1ボンディングワイヤBW2と、第1ボンディングワイヤBW2の終端41に接続された第2ボンディングワイヤBW1と、第1ボンディングワイヤBW2の終端41と接地電位間に接続された理想的なキャパシタCidと、第2ボンディングワイヤBW1の終端40とドレインバイアス電圧Vds供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタCBRとを備える。ここで、理想的なキャパシタCidとは、等価直列抵抗ESR、等価直列インダクタンスESLを持たない純粋なキャパシタである。 As shown in FIG. 5, the power amplifier bias circuit according to the embodiment includes a first bonding wire BW2 connected to a bias circuit connection point No of the output-side matching transmission line Zo of the power amplifier (FET) 10, and a first bonding wire BW2. A second bonding wire BW1 connected to the terminal 41 of the first bonding wire BW2, an ideal capacitor Cid connected between the terminal 41 of the first bonding wire BW2 and the ground potential, and a terminal 40 of the second bonding wire BW1. and a drain bias voltage bypass reservoir and line which connects the inter-Vds supply terminals connected between the ground potential capacitor C BR. Here, the ideal capacitor Cid is a pure capacitor having no equivalent series resistance ESR and equivalent series inductance ESL.
接地に対してショートと見せるためには、λ/4長オープンスタブZLを配置する代わりに、理想的なキャパシタCidを配置することによっても達成される。ここで、理想的なキャパシタCidの値は、例えば、約1pFである。λ/4長オープンスタブZLの代わりに、理想的なキャパシタCidを配置することによって、キャパシタCidの接続点41が高周波的には接地電位に対して、ショートとなるからである。その他の構成は、図2に示された実施の形態と同様であるため、重複説明は省略する。 In order to make a short circuit with respect to the ground, an ideal capacitor Cid is disposed instead of the λ / 4 long open stub ZL. Here, an ideal value of the capacitor Cid is, for example, about 1 pF. This is because by arranging an ideal capacitor Cid instead of the λ / 4 long open stub ZL, the connection point 41 of the capacitor Cid becomes short-circuited with respect to the ground potential in terms of high frequency. Other configurations are the same as those of the embodiment shown in FIG.
電力増幅器のバイアス回路は、すべての周波数において電力増幅器に安定な電圧を供給するために、複数のキャパシタが並列に配置されている。実際のキャパシタは、キャパシタンス成分に直列なインダクタンス成分をもち、このキャパシタンス成分とインダクタンス成分による自己共振周波数をもつ。 In the bias circuit of the power amplifier, a plurality of capacitors are arranged in parallel to supply a stable voltage to the power amplifier at all frequencies. An actual capacitor has an inductance component in series with the capacitance component, and has a self-resonant frequency due to the capacitance component and the inductance component.
キャパシタンス値が1000pF、100pF、10pF、1pFを有するキャパシタのインピーダンス/等価直列抵抗ESR(Ω)の周波数特性例は、図6に示すように表される。図6に示すように、キャパシタはその容量値によってインピーダンス/ESR(Ω)の周波数特性が大きく異なる。これは、それぞれのキャパシタにおいて自己共振周波数が異なるためである。このため、広い周波数範囲において低いインピーダンスを得るためには、容量値の異なる複数のキャパシタを並列に配置する必要がある。 An example of frequency characteristics of impedance / equivalent series resistance ESR (Ω) of a capacitor having capacitance values of 1000 pF, 100 pF, 10 pF, and 1 pF is expressed as shown in FIG. As shown in FIG. 6, the frequency characteristics of impedance / ESR (Ω) vary greatly depending on the capacitance value of the capacitor. This is because each capacitor has a different self-resonant frequency. For this reason, in order to obtain a low impedance in a wide frequency range, it is necessary to arrange a plurality of capacitors having different capacitance values in parallel.
チップキャパシタの挿入損失(dB)の周波数特性例は、図7に示すように表される。図7において、キャパシタンス値が1000pFの理想的なキャパシタは、Ciで示される曲線の周波数特性を有するが、キャパシタンス値が1000pFの実際上のキャパシタは、Crで示される曲線の周波数特性を有する。Crで示される曲線では、自己共振周波数よりも低い周波数ではキャパシタンスとして振舞うC性を有するが、自己共振周波数よりも高い周波数ではインダクタンスとして振舞うL性を有する。 An example of frequency characteristics of the insertion loss (dB) of the chip capacitor is expressed as shown in FIG. In FIG. 7, an ideal capacitor having a capacitance value of 1000 pF has a frequency characteristic of a curve indicated by Ci, whereas an actual capacitor having a capacitance value of 1000 pF has a frequency characteristic of a curve indicated by Cr. The curve indicated by Cr has a C property that behaves as a capacitance at a frequency lower than the self-resonance frequency, but has an L property that behaves as an inductance at a frequency higher than the self-resonance frequency.
チップキャパシタの等価回路構成は、図8(a)に示すように表され、等価直列インダクタンスESLの影響を考慮した場合の挿入損失(dB)の周波数特性は、図8(b)に示すように表され、等価直列抵抗ESRの影響を考慮した場合の挿入損失(dB)の周波数特性は、図8(c)に示すように表され、等価直列インダクタンスESLと等価直列抵抗ESRの影響を考慮した場合の挿入損失(dB)の周波数特性は、図8(d)に示すように表される。 The equivalent circuit configuration of the chip capacitor is expressed as shown in FIG. 8A, and the frequency characteristic of the insertion loss (dB) when the influence of the equivalent series inductance ESL is taken into consideration is as shown in FIG. 8B. The frequency characteristics of the insertion loss (dB) in the case where the influence of the equivalent series resistance ESR is taken into consideration is expressed as shown in FIG. 8C, and the influence of the equivalent series inductance ESL and the equivalent series resistance ESR is taken into consideration. In this case, the frequency characteristic of the insertion loss (dB) is expressed as shown in FIG.
自己共振周波数よりも低い周波数ではC性を有し、高い周波数ではL性を有するため、容量値の異なるキャパシタを並列に配置すると、互いの自己共振周波数の間に共振により開放と見える周波数が生じる。ここで、周波数が上がるにつれてインピーダンスが下がる状態をC性、周波数が上がるにつれてインピーダンスが上がる状態をL性と表現している。 Since it has C characteristics at a frequency lower than the self-resonant frequency and L characteristics at a high frequency, when capacitors having different capacitance values are arranged in parallel, a frequency that appears to be open due to resonance occurs between the self-resonant frequencies. . Here, the state where the impedance decreases as the frequency increases is expressed as C-type, and the state where the impedance increases as the frequency increases is expressed as L-type.
理想状態におけるキャパシタCi1とキャパシタCi2の並列回路は、図9(a)に示すように表される。ここで、キャパシタCi1のキャパシタンス値は、例えば、1pF、キャパシタCi2のキャパシタンス値は、例えば、1000pFである。現実状態におけるキャパシタCi1とインダクタLrの並列回路は、図9(b)に示すように表される。 The parallel circuit of the capacitor Ci1 and the capacitor Ci2 in the ideal state is expressed as shown in FIG. Here, the capacitance value of the capacitor Ci1 is 1 pF, for example, and the capacitance value of the capacitor Ci2 is 1000 pF, for example. A parallel circuit of the capacitor Ci1 and the inductor Lr in the actual state is expressed as shown in FIG.
1pFのキャパシタCi1と、1000pFのキャパシタCi2を並列配置したいとき、現実状態においては、1pFのキャパシタCi1はC性を有するが、1000pFのキャパシタCi2は、L性、すなわちインダクタLrを有する。例えば、図6のAで囲まれた領域近傍のf=4GHz近傍でこのインダクタLrとキャパシタCi1の並列共振が生じ、実質的にオープン、すなわち、キャパシタがない状態になる。 When a 1 pF capacitor Ci1 and a 1000 pF capacitor Ci2 are to be arranged in parallel, the 1 pF capacitor Ci1 has a C property in the actual state, but the 1000 pF capacitor Ci2 has an L property, that is, an inductor Lr. For example, parallel resonance of the inductor Lr and the capacitor Ci1 occurs near f = 4 GHz in the vicinity of the region surrounded by A in FIG. 6, and the capacitor is substantially open, that is, no capacitor is present.
これを回避するために、本実施の形態に係る電力増幅器用バイアス回路では、図2に示すように、1pFのチップキャパシタC33と並列するバイパスリザバーキャパシタCBR間は高いインピーダンスで長さがRF周波数に対してλ/4長となるλ/4長ボンディングワイヤBW1およびλ/4長ボンディングワイヤBW2を接続し、かつその接続点41には、λ/4長オープンスタブZLを接続して、その接続点41を接地に対してショートに見せている。さらに、接続点40には、1000pFのチップキャパシタC22と50Ωチップ抵抗R22の直列接続からなる回路を並列に配している。 To avoid this, in the bias circuit for a power amplifier according to the present embodiment, as shown in FIG. 2, the bypass reservoir capacitor C BR inter has RF frequency length at a high impedance in parallel with the chip capacitor C33 of 1pF Λ / 4 long bonding wire BW1 and λ / 4 long bonding wire BW2 having a length of λ / 4 are connected to each other, and a λ / 4 long open stub ZL is connected to the connection point 41 and connected. Point 41 is shown shorted to ground. Further, a circuit composed of a series connection of a 1000 pF chip capacitor C22 and a 50Ω chip resistor R22 is arranged in parallel at the connection point 40.
本実施の形態に係る電力増幅器用バイアス回路では、図2に示すように、2段のλ/4長マイクロストリップ線路ZH・ZHの代わりに、λ/4長ボンディングワイヤBW1およびλ/4長ボンディングワイヤBW2で構成することで高いインピーダンスと高い電流容量を得ることができる。許容電流>6Aをマイクロストリップ線路で構成すると、Zo=66Ωであるのに対して、λ/4長ボンディングワイヤBW1およびλ/4長ボンディングワイヤBW2で構成するZo=220Ω程度が得られる。 In the power amplifier bias circuit according to the present embodiment, as shown in FIG. 2, instead of the two-stage λ / 4 long microstrip lines ZH and ZH, λ / 4 long bonding wires BW1 and λ / 4 long bonding are used. By configuring with the wire BW2, high impedance and high current capacity can be obtained. When the allowable current> 6A is constituted by a microstrip line, Zo = 66Ω, whereas Zo = 220Ω, which is constituted by the λ / 4 long bonding wire BW1 and the λ / 4 long bonding wire BW2, is obtained.
三次相互変調歪IM3の測定の際に、2つの周波数を1つの電力増幅器(FET)10に入力したとき、その差分周波数成分が発生する。ここで、三次相互変調歪IM3は、電力増幅器(FET)10に、周波数がほぼ等しい2つの入力信号(周波数f1、f2;f1−f2=数10MHz)を供給したときに、デバイスの非線形性によって(2f2−f1)、および(2f1−f2)という周波数の信号が出力されるが、この信号レベルを基本波(f1またはf2)の信号レベルに対する比で表記している。 In measuring the third-order intermodulation distortion IM3, when two frequencies are input to one power amplifier (FET) 10, a differential frequency component is generated. Here, the third-order intermodulation distortion IM3 is caused by the nonlinearity of the device when two input signals (frequency f1, f2; f1-f2 = several tens MHz) having substantially the same frequency are supplied to the power amplifier (FET) 10. Signals having frequencies (2f2-f1) and (2f1-f2) are output, and the signal level is expressed as a ratio to the signal level of the fundamental wave (f1 or f2).
基本的な三次相互変調歪IM3の測定法では,2つの基本波信号を混合し、電力増幅器(FET)10への入力信号として用いる。電力増幅器(FET)10によって生じた三次相互変調歪IM3は、スペクトラムアナライザによって測定される。 In the basic third-order intermodulation distortion IM3 measurement method, two fundamental wave signals are mixed and used as an input signal to the power amplifier (FET) 10. Third-order intermodulation distortion IM3 caused by the power amplifier (FET) 10 is measured by a spectrum analyzer.
実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器(FET)において、電流振幅IPKをパラメータとするリップル電圧ΔVとバイパスリザバーキャパシタ(平滑化キャパシタ)CBRとの関係を示すシミュレーション結果は、図10に示すように表される。図10は、差分周波数Δf=5MHzの例である。 In the power amplifier (FET) to which the bias circuit for the power amplifier according to the embodiment is applied, the simulation result showing the relationship between the ripple voltage ΔV having the current amplitude I PK as a parameter and the bypass reservoir capacitor (smoothing capacitor) C BR is , As shown in FIG. FIG. 10 is an example of the difference frequency Δf = 5 MHz.
図10に示すように、例えば、リップル電圧ΔVを0.1V以下に抑えるためには、差分周波数Δf=50MHz・電流振幅IPK=0.3Aのとき、バイパスリザバーキャパシタCBR=0.1μF以上、差分周波数Δf=50MHz・電流振幅IPK=1.0Aのとき、バイパスリザバーキャパシタCBR=0.3μF以上、差分周波数Δf=50MHz・電流振幅IPK=3.0Aのとき、バイパスリザバーキャパシタCBR=1.0μF以上の値が必要となる。 As shown in FIG. 10, for example, in order to suppress the ripple voltage ΔV to 0.1 V or less, when the difference frequency Δf = 50 MHz and the current amplitude I PK = 0.3 A, the bypass reservoir capacitor C BR = 0.1 μF or more When the difference frequency Δf = 50 MHz and the current amplitude I PK = 1.0 A, the bypass reservoir capacitor C BR = 0.3 μF or more, and when the difference frequency Δf = 50 MHz and the current amplitude I PK = 3.0 A, the bypass reservoir capacitor C A value of BR = 1.0 μF or more is required.
また、実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器(FET)において、差分周波数Δfをパラメータとするリップル電圧ΔVとバイパスリザバーキャパシタ(平滑化キャパシタ)CBRとの関係を示すシミュレーション結果は、図11に示すように表される。 Further, in the power amplifier (FET) to which the power amplifier bias circuit according to the embodiment is applied, a simulation result showing a relationship between the ripple voltage ΔV using the difference frequency Δf as a parameter and the bypass reservoir capacitor (smoothing capacitor) C BR Is expressed as shown in FIG.
図11に示すように、例えば、リップル電圧ΔVを0.1V以下に抑えるためには、電流振幅IPK=3A・差分周波数Δf=1MHzのとき、バイパスリザバーキャパシタCBR=5μF以上、電流振幅IPK=3A・差分周波数Δf=5MHzのとき、バイパスリザバーキャパシタCBR=1μF以上、電流振幅IPK=3A・差分周波数Δf=50MHzのとき、バイパスリザバーキャパシタCBR=0.1μF以上の値が必要となる。 As shown in FIG. 11, for example, in order to suppress the ripple voltage ΔV to 0.1 V or less, when the current amplitude I PK = 3 A and the difference frequency Δf = 1 MHz, the bypass reservoir capacitor C BR = 5 μF or more and the current amplitude I When PK = 3A · differential frequency Δf = 5 MHz, bypass reservoir capacitor C BR = 1 μF or more When current amplitude I PK = 3A · differential frequency Δf = 50 MHz, bypass reservoir capacitor C BR = 0.1 μF or more is required It becomes.
(高周波半導体チップの構成)
実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器の高周波半導体チップ24の模式的平面パターン構成の拡大図は、図12(a)に示すように表され、図12(a)のJ部分の拡大図は、図12(b)に示すように表される。また、実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップ24の構造例1〜4であって、図12(b)のI−I線に沿う模式的断面構造例1〜4は、それぞれ図13〜図16に示すように表される。
(Configuration of high-frequency semiconductor chip)
An enlarged view of a schematic planar pattern configuration of the high-frequency semiconductor chip 24 of the power amplifier to which the power amplifier bias circuit according to the embodiment is applied is expressed as shown in FIG. An enlarged view of the portion is expressed as shown in FIG. Further, structural examples 1 to 4 of the high-frequency semiconductor chip 24 to which the power amplifier bias circuit according to the embodiment is applied, and schematic cross-sectional structural examples 1 to 4 taken along the line I-I in FIG. These are expressed as shown in FIGS.
実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器の高周波半導体チップ24において、複数のFETセルFET1〜FET10は、図12〜図16に示すように、半絶縁性基板110と、半絶縁性基板110の第1表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122と、半絶縁性基板110の第1表面に配置され、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極G1,G2,…,G10、複数のソース端子電極S11,S12,S21,S22,…,S101,S102およびドレイン端子電極D1,D2,…,D10と、ソース端子電極S11,S12,S21,S22,…,S101,S102の下部に配置されたVIAホールSC11,SC12,SC21,SC22,…,SC101,SC102と、半絶縁性基板110の第1表面と反対側の第2表面に配置され、ソース端子電極S11,S12,S21,S22,…,S101,S102に対してVIAホールSC11,SC12,SC21,SC22,…,SC101,SC102を介して接続された接地電極(図示省略)とを備える。 In the high-frequency semiconductor chip 24 of the power amplifier to which the power amplifier bias circuit according to the embodiment is applied, the plurality of FET cells FET1 to FET10 are semi-insulated with the semi-insulating substrate 110 as shown in FIGS. A gate finger electrode 124, a source finger electrode 120 and a drain finger electrode 122, each of which is disposed on the first surface of the conductive substrate 110 and having a plurality of fingers, and a gate finger electrode 124 disposed on the first surface of the semi-insulating substrate 110. , G10, a plurality of source terminal electrodes S11, S12, S21, S22,..., S101 formed by bundling a plurality of fingers for each of the source finger electrode 120 and the drain finger electrode 122. , S102 and the drain terminal electrode D1 , D10, VIA holes SC11, SC12, SC21, SC22,..., SC101, SC102 disposed below the source terminal electrodes S11, S12, S21, S22,. 110 is disposed on the second surface opposite to the first surface, and VIA holes SC11, SC12, SC21, SC22,..., SC101, SC102 with respect to the source terminal electrodes S11, S12, S21, S22,. And a ground electrode (not shown) connected to each other.
ゲート端子電極G1,G2,…,G10には、ボンディングワイヤが接続され、ドレイン端子電極D1,D2,…,D10には、ボンディングワイヤが接続される。 A bonding wire is connected to the gate terminal electrodes G1, G2,..., G10, and a bonding wire is connected to the drain terminal electrodes D1, D2,.
VIAホールSC11,SC12,SC21,SC22,…,SC101,SC102の内壁に形成されたバリア金属層(図示省略)、およびバリア金属層上に形成され、VIAホールを充填する充填金属層(図示省略)を介して、ソース端子電極S11,S12,S21,S22,…,S101,S102は、接地電極に接続されている。 Barrier metal layers (not shown) formed on the inner walls of the VIA holes SC11, SC12, SC21, SC22,..., SC101, SC102, and a filled metal layer (not shown) formed on the barrier metal layers and filling the VIA holes. The source terminal electrodes S11, S12, S21, S22,..., S101, S102 are connected to the ground electrode.
半絶縁性基板110は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。 The semi-insulating substrate 110 is a GaAs substrate, a SiC substrate, a GaN substrate, a substrate in which a GaN epitaxial layer is formed on a SiC substrate, a substrate in which a heterojunction epitaxial layer made of GaN / AlGaN is formed on a SiC substrate, a sapphire substrate, or One of the diamond substrates.
―構造例1―
図12(b)のI−I線に沿う模式的断面構成として、実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器の高周波半導体チップ24のFETセルの構造例1は、図13に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2次元電子ガス(2DEG:Two Dimensional Electron Gas)層116が形成されている。図13に示す構造例1では、ヘテロ接合電界効果トランジスタ(HFET:Hetero-junction Field Effect Transistor)若しくは高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)が示されている。
―Structure Example 1―
As a schematic cross-sectional configuration along the line II in FIG. 12B, the structure example 1 of the FET cell of the high-frequency semiconductor chip 24 of the power amplifier to which the power amplifier bias circuit according to the embodiment is applied is shown in FIG. As shown, a semi-insulating substrate 110, a nitride compound semiconductor layer 112 disposed on the semi-insulating substrate 110, and an aluminum gallium nitride layer (Al x Ga) disposed on the nitride compound semiconductor layer 112. 1-x N) (0.1 ≦ x ≦ 1) 118 and a source finger electrode 120 disposed on the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118, A gate finger electrode 124 and a drain finger electrode 122 are provided. A two-dimensional electron gas (2DEG) layer is formed at the interface between the nitride-based compound semiconductor layer 112 and the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. 116 is formed. In Structural Example 1 shown in FIG. 13, a heterojunction field effect transistor (HFET) or a high electron mobility transistor (HEMT) is shown.
―構造例2―
図12(b)のI−I線に沿う模式的断面構成として、実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器の高周波半導体チップ24のFETセルの構造例2は、図14に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたソース領域126およびドレイン領域128と、ソース領域126上に配置されたソースフィンガー電極120、窒化物系化合物半導体層112上に配置されたゲートフィンガー電極124およびドレイン領域128上に配置されたドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とゲートフィンガー電極124との界面には、ショットキーコンタクト(Schottky Contact)が形成されている。図14に示す構造例2では、金属−半導体電界効果トランジスタ(MESFET:Metal Semiconductor Field Effect Transistor)が示されている。
-Structural example 2-
As a schematic cross-sectional configuration along the line II in FIG. 12B, a structure example 2 of the FET cell of the high-frequency semiconductor chip 24 of the power amplifier to which the power amplifier bias circuit according to the embodiment is applied is shown in FIG. As shown, a semi-insulating substrate 110, a nitride compound semiconductor layer 112 disposed on the semi-insulating substrate 110, a source region 126 and a drain region 128 disposed on the nitride compound semiconductor layer 112, A source finger electrode 120 disposed on the source region 126, a gate finger electrode 124 disposed on the nitride-based compound semiconductor layer 112, and a drain finger electrode 122 disposed on the drain region 128. A Schottky contact is formed at the interface between the nitride-based compound semiconductor layer 112 and the gate finger electrode 124. In Structural Example 2 shown in FIG. 14, a metal-semiconductor field effect transistor (MESFET) is shown.
―構造例3―
図12(b)のI−I線に沿う模式的断面構成として、実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップ24のFETセルの構造例3は、図15に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極120およびドレインフィンガー電極122と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上のリセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2DEG層116が形成されている。図15に示す構造例3では、HFET若しくはHEMTが示されている。
―Structure Example 3―
As a schematic cross-sectional configuration taken along line II in FIG. 12B, the structure example 3 of the FET cell of the high-frequency semiconductor chip 24 to which the power amplifier bias circuit according to the embodiment is applied is as shown in FIG. A semi-insulating substrate 110, a nitride compound semiconductor layer 112 disposed on the semi-insulating substrate 110, and an aluminum gallium nitride layer (Al x Ga 1-x disposed on the nitride compound semiconductor layer 112) N) (0.1 ≦ x ≦ 1) 118 and source finger electrode 120 and drain finger electrode disposed on aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118 122 and a gate finger electrode 124 disposed in a recess portion on an aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. A 2DEG layer 116 is formed at the interface between the nitride-based compound semiconductor layer 112 and the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. In Structural Example 3 shown in FIG. 15, an HFET or HEMT is shown.
―構造例4―
図12(b)のI−I線に沿う模式的断面構成として、実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップ24のFETセルの構造例4は、図16に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極120およびドレインフィンガー電極122と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上の2段リセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2DEG層116が形成されている。図16に示す構造例4では、HFET若しくはHEMTが示されている。
-Structural example 4-
As a schematic cross-sectional configuration along the line II in FIG. 12B, the structure example 4 of the FET cell of the high-frequency semiconductor chip 24 to which the bias circuit for a power amplifier according to the embodiment is applied is as shown in FIG. A semi-insulating substrate 110, a nitride compound semiconductor layer 112 disposed on the semi-insulating substrate 110, and an aluminum gallium nitride layer (Al x Ga 1-x disposed on the nitride compound semiconductor layer 112) N) (0.1 ≦ x ≦ 1) 118 and source finger electrode 120 and drain finger electrode disposed on aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118 122 and a gate finger electrode 124 disposed in a two-stage recess portion on an aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. A 2DEG layer 116 is formed at the interface between the nitride-based compound semiconductor layer 112 and the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 118. In Structural Example 4 shown in FIG. 16, an HFET or HEMT is shown.
また、上記の構造例1〜4においては、活性領域以外の窒化物系化合物半導体層112を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122の直下の2DEG層116、ソースフィンガー電極120とゲートフィンガー電極124間およびドレインフィンガー電極122とゲートフィンガー電極124間の2DEG層116からなる。上記の構造例1〜4においては、この活性領域以外の窒化物系化合物半導体層112を電気的に不活性な素子分離領域として用いている。 In Structural Examples 1 to 4, the nitride-based compound semiconductor layer 112 other than the active region is used as an electrically inactive element isolation region. Here, the active region refers to the 2DEG layer 116 immediately below the source finger electrode 120, the gate finger electrode 124, and the drain finger electrode 122, between the source finger electrode 120 and the gate finger electrode 124, and between the drain finger electrode 122 and the gate finger electrode 124. 2 DEG layer 116. In the structural examples 1 to 4, the nitride compound semiconductor layer 112 other than the active region is used as an electrically inactive element isolation region.
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)18および窒化物系化合物半導体層112の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素(N)、アルゴン(Ar)などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約1×1014(ions/cm2)であり、加速エネルギーは、例えば、約100keV〜200keVである。 As another method for forming the element isolation region, the aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1) 18 and a part of the nitride-based compound semiconductor layer 112 in the depth direction are used. It can also be formed by ion implantation. As the ion species, for example, nitrogen (N), argon (Ar), or the like can be applied. The dose accompanying ion implantation is, for example, about 1 × 10 14 (ions / cm 2 ), and the acceleration energy is, for example, about 100 keV to 200 keV.
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層(図示省略)が形成されている。この絶縁層としては、例えば、PECVD(Plasma Enhanced Chemical Vapor Deposition)法によって堆積された窒化膜、アルミナ(Al2O3)膜、酸化膜(SiO2)、酸窒化膜(SiON)などで形成することができる。 A passivation insulating layer (not shown) is formed on the element isolation region and the device surface. As this insulating layer, for example, a nitride film, an alumina (Al 2 O 3 ) film, an oxide film (SiO 2 ), an oxynitride film (SiON) or the like deposited by PECVD (Plasma Enhanced Chemical Vapor Deposition) method is formed. be able to.
ソースフィンガー電極120およびドレインフィンガー電極122は、例えば、Ti/Alなどで形成される。ゲートフィンガー電極124は、例えばNi/Auなどで形成することができる。 The source finger electrode 120 and the drain finger electrode 122 are made of, for example, Ti / Al. The gate finger electrode 124 can be formed of, for example, Ni / Au.
なお、実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップ24において、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122の長手方向のパターン長は、マイクロ波/ミリ波/サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約25μm〜50μmである。 In the high-frequency semiconductor chip 24 to which the power amplifier bias circuit according to the embodiment is applied, the longitudinal pattern lengths of the gate finger electrode 124, the source finger electrode 120, and the drain finger electrode 122 are microwave / millimeter wave / submillimeter. As the wave and operating frequency increase, it is set shorter. For example, in the millimeter wave band, the pattern length is about 25 μm to 50 μm.
また、ソースフィンガー電極120の幅は、例えば、約40μm程度であり、ソース端子電極S11,S12,S21,S22,…,S101,S102の幅は、例えば、約100μm程度である。また、VIAホールSC11,SC12,SC21,SC22,…,SC101,SC102の形成幅は、例えば、約10μm〜40μm程度である。 Further, the width of the source finger electrode 120 is, for example, about 40 μm, and the width of the source terminal electrodes S11, S12, S21, S22,..., S101, S102 is, for example, about 100 μm. Further, the formation width of the VIA holes SC11, SC12, SC21, SC22,..., SC101, SC102 is, for example, about 10 μm to 40 μm.
本実施の形態によれば、最大出力が大きな電力増幅器において、三次相互変調歪IM3が−25dBc程度での出力電力を測定するときにもリップル電圧が小さな電力増幅器用バイアス回路を提供することができる。 According to the present embodiment, it is possible to provide a power amplifier bias circuit having a small ripple voltage even when measuring output power with a third-order intermodulation distortion IM3 of about −25 dBc in a power amplifier having a large maximum output. .
2段のλ/4長マイクロストリップ線路の代わりに、ボンディワイヤで構成することで高いインピーダンスと高い電流容量を得ることができる。 A high impedance and a high current capacity can be obtained by using a bondy wire instead of the two-stage λ / 4 long microstrip line.
2段のλ/4長ボンディングワイヤBW1およびBW2でバイアス回路とRF信号線を接続し、そのバイアス回路側に1μF程度のバイパスリザバーキャパシタCBRを配し、この1μF程度のバイパスリザバーキャパシタCBRを、1μF程度以下の複数のキャパシタの並列接続で構成する。1μF程度のバイパスリザバーキャパシタCBRから電力増幅器のドレイン出力端子までの距離は2段のλ/4長ボンディングワイヤBW1およびBW2によって接続されるため、その長さは約12mm程度となり、そのリアクタンス成分は12nH程度に低減される。 Connect the bias circuit and the RF signal line lambda / 4 length bonding wires BW1 and BW2 of the second stage, arranged 1μF approximately bypass reservoir capacitor C BR to the bias circuit side, the bypass reservoir capacitor C BR of 1μF about A plurality of capacitors of about 1 μF or less are connected in parallel. Since the distance from the 1μF approximately bypass reservoir capacitor C BR to the drain output terminal of the power amplifier is connected by two-stage lambda / 4 length bonding wires BW1 and BW2, its length becomes approximately 12 mm, the reactance component It is reduced to about 12 nH.
本実施の形態に係る電力増幅器用バイアス回路によれば、1μF程度のバイパスリザバーキャパシタCBRを、1μF以下の複数のキャパシタの並列接続で構成することで、実効的に直列抵抗(ESR)が低減される。 According to the power amplifier bias circuit according to the present embodiment, reduce the 1μF approximately bypass reservoir capacitor C BR, by constituting a parallel connection of 1μF following plurality of capacitors, effectively series resistance (ESR) Is done.
本実施の形態によれば、高出力な電力増幅器に適用可能な電力増幅器用バイアス回路を提供することができる。 According to the present embodiment, it is possible to provide a power amplifier bias circuit applicable to a high-output power amplifier.
本実施の形態によれば、差分周波数Δfが数百MHzにおいても電力増幅器用バイアス回路のリップル電圧ΔVが抑制されてバイアス回路電圧が平滑化され、マイクロ波/ミリ波/サブミリ波帯の高周波に適用可能な電力増幅器用バイアス回路を提供することができる。 According to the present embodiment, even when the differential frequency Δf is several hundreds of MHz, the ripple voltage ΔV of the power amplifier bias circuit is suppressed and the bias circuit voltage is smoothed, and the microwave / millimeter wave / submillimeter wave band has a high frequency. An applicable power amplifier bias circuit can be provided.
[その他の実施の形態]
実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
[Other embodiments]
Although the embodiment has been described, this embodiment is presented as an example and is not intended to limit the scope of the invention. The novel embodiment can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. This embodiment and its modifications are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
なお、実施の形態に係る半導体装置に搭載される高周波半導体チップとしては、FET、HEMTに限らず、LDMOS(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)やヘテロ接合バイポーラトランジスタ(HBT:Hetero-junction Bipolar Transistor)などの増幅素子、メムス(MEMS:Micro Electro Mechanical Systems)素子なども適用できることは言うまでもない。 Note that the high-frequency semiconductor chip mounted on the semiconductor device according to the embodiment is not limited to the FET and the HEMT, but is also an LDMOS (Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor) or a heterojunction bipolar transistor (HBT). Needless to say, amplifying elements such as bipolar transistors and MEMS (Micro Electro Mechanical Systems) elements are also applicable.
このように、ここでは記載していない様々な実施の形態などを含む。 As described above, various embodiments that are not described herein are included.
10…電力増幅器(FET)
12、12a…ゲートバイアス回路
14、14a…ドレインバイアス回路
24…高周波半導体チップ
40、41、TN1、TN2…終端
110…半絶縁性基板
112…窒化物系化合物半導体層(GaNエピタキシャル成長層)
116…2次元電子ガス(2DEG)層
118…アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)
120…ソースフィンガー電極
122…ドレインフィンガー電極
124…ゲートフィンガー電極
126…ソース領域
128…ドレイン領域
G,G1,G2,…,G10…ゲート端子電極
S,S11,S12,…,S101,S102…ソース端子電極
D,D1,D2,…,D10…ドレイン端子電極
SC11,SC12,…,SC91,SC92,SC101,SC102…VIAホール
CBR…バイパスリザバーキャパシタ
Cid…理想的なキャパシタ
IPK…電流振幅
ΔV…リップル電圧
Δf…差分周波数
BW1、BW2…ボンディングワイヤ
Pi…RF入力端子
Po…RF出力端子
Zo…50Ω伝送線路
ZH…ハイインピーダンスλ/4長伝送線路
ZL…ローインピーダンスλ/4長オープンスタブ伝送線路
C11、C12…10/f(GHz)pFチップキャパシタ
C2、C22、C31、C32、C33…チップキャパシタ
C41、C42…フィードスルーキャパシタ
C51、C52…キャパシタ
L1…インダクタ
R1、R11、R12、R22…チップ抵抗
Vgs…ゲートバイアス電圧
Vds…ドレインバイアス電圧
N1、N2…バイアス回路接続点
10 ... Power amplifier (FET)
DESCRIPTION OF SYMBOLS 12, 12a ... Gate bias circuit 14, 14a ... Drain bias circuit 24 ... High frequency semiconductor chip 40, 41, TN1, TN2 ... Termination 110 ... Semi-insulating substrate 112 ... Nitride compound semiconductor layer (GaN epitaxial growth layer)
116: Two-dimensional electron gas (2DEG) layer 118: Aluminum gallium nitride layer (Al x Ga 1-x N) (0.1 ≦ x ≦ 1)
DESCRIPTION OF SYMBOLS 120 ... Source finger electrode 122 ... Drain finger electrode 124 ... Gate finger electrode 126 ... Source region 128 ... Drain region G, G1, G2, ..., G10 ... Gate terminal electrode S, S11, S12, ..., S101, S102 ... Source terminal electrode D, D1, D2, ..., D10 ... drain terminal electrode SC11, SC12, ..., SC91, SC92, SC101, SC102 ... VIA holes C BR ... bypass reservoir capacitor Cid ... ideal capacitor I PK ... current amplitude [Delta] V ... ripple Voltage Δf ... Differential frequency BW1, BW2 ... Bonding wire Pi ... RF input terminal Po ... RF output terminal Zo ... 50Ω transmission line ZH ... High impedance λ / 4 long transmission line ZL ... Low impedance λ / 4 long open stub transmission line C11, C12 ... 10 / f (GHz) p Chip capacitors C2, C22, C31, C32, C33 ... Chip capacitors C41, C42 ... Feed-through capacitors C51, C52 ... Capacitor L1 ... Inductors R1, R11, R12, R22 ... Chip resistors Vgs ... Gate bias voltage Vds ... Drain bias voltage N1 , N2: Bias circuit connection point
Claims (4)
前記第1ボンディングワイヤの終端に接続された第2ボンディングワイヤと、
前記第1ボンディングワイヤの終端に接続されたオープンスタブ伝送線路と、
第2ボンディングワイヤの終端とドレインバイアス電圧供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタと
を備え、
前記バイパスリザバーキャパシタは、前記バイパスリザバーキャパシタの値以下の複数のキャパシタの並列接続で構成されていることを特徴とする電力増幅器用バイアス回路。 A first bonding wire connected to a bias circuit connection point of the output-side matching transmission line of the power amplifier;
A second bonding wire connected to the end of the first bonding wire;
An open stub transmission line connected to an end of the first bonding wire;
A bypass reservoir capacitor connected between a line connecting the end of the second bonding wire and the drain bias voltage supply terminal and a ground potential;
The bias circuit for a power amplifier, wherein the bypass reservoir capacitor is configured by parallel connection of a plurality of capacitors equal to or less than the value of the bypass reservoir capacitor.
前記第1ボンディングワイヤの終端に接続された第2ボンディングワイヤと、
前記第1ボンディングワイヤの終端と接地電位間に接続された理想的なキャパシタと、
第2ボンディングワイヤの終端とドレインバイアス電圧供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタと
を備えることを特徴とする電力増幅器用バイアス回路。 A first bonding wire connected to a bias circuit connection point of the output-side matching transmission line of the power amplifier;
A second bonding wire connected to the end of the first bonding wire;
An ideal capacitor connected between the end of the first bonding wire and a ground potential;
A bias circuit for a power amplifier, comprising: a line connecting a terminal of the second bonding wire and a drain bias voltage supply terminal; and a bypass reservoir capacitor connected between a ground potential.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010271855A JP5547048B2 (en) | 2010-12-06 | 2010-12-06 | Power amplifier bias circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010271855A JP5547048B2 (en) | 2010-12-06 | 2010-12-06 | Power amplifier bias circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012124599A JP2012124599A (en) | 2012-06-28 |
JP5547048B2 true JP5547048B2 (en) | 2014-07-09 |
Family
ID=46505623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010271855A Active JP5547048B2 (en) | 2010-12-06 | 2010-12-06 | Power amplifier bias circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5547048B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190025690A (en) * | 2016-07-05 | 2019-03-11 | 레이던 컴퍼니 | An amplified microwave monolithic integrated circuit (MMIC) having a de-queuing section with resistive vias, |
CN110113015B (en) * | 2019-04-29 | 2023-03-24 | 中国电子科技集团公司第十三研究所 | Grid biasing circuit and power amplifier |
CN112398449B (en) * | 2019-08-13 | 2024-06-25 | 立积电子股份有限公司 | Radio frequency amplifier circuit |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3243761B2 (en) * | 1991-10-15 | 2002-01-07 | 日本電信電話株式会社 | Power amplifier |
JP3209168B2 (en) * | 1997-11-17 | 2001-09-17 | 日本電気株式会社 | Bias circuit for microwave amplifier |
JP4744786B2 (en) * | 2003-04-23 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | High frequency power amplification module |
JP4841394B2 (en) * | 2006-10-18 | 2011-12-21 | パナソニック株式会社 | Power amplifier |
US8431973B2 (en) * | 2008-12-10 | 2013-04-30 | Kabushiki Kaisha Toshiba | High frequency semiconductor device |
JP5287286B2 (en) * | 2009-01-21 | 2013-09-11 | 富士通株式会社 | Bias circuit |
-
2010
- 2010-12-06 JP JP2010271855A patent/JP5547048B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012124599A (en) | 2012-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11606087B2 (en) | Methods and apparatuses for use in tuning reactance in a circuit device | |
CN109818582B (en) | Broadband power amplifier with harmonic trap | |
US10003311B1 (en) | Compact class-F chip and wire matching topology | |
US7119623B2 (en) | Output circuit for a semiconductor amplifier element | |
US20160173039A1 (en) | Amplifiers with a short phase path, packaged rf devices for use therein, and methods of manufacture thereof | |
EP2458730A1 (en) | Radiofrequency amplifier | |
US10122327B2 (en) | Band-reconfigurable and load-adaptive power amplifier | |
EP3731410B1 (en) | Integrated passive device for rf power amplifier package | |
KR20200091867A (en) | RF power amplifier with combined baseband, fundamental and harmonic tuning network | |
US11444586B2 (en) | RF amplifiers with input-side fractional harmonic resonator circuits | |
Kaper et al. | Signal generation, control, and frequency conversion AlGaN/GaN HEMT MMICs | |
JP6191016B2 (en) | Semiconductor device | |
US10211170B2 (en) | Power transistor with harmonic control | |
EP3694102B1 (en) | Amplifiers and amplifier modules having stub circuits | |
CN104158503A (en) | X-waveband power amplifier based on GaN | |
JP5547048B2 (en) | Power amplifier bias circuit | |
US6670801B2 (en) | Second harmonic tuning of an active RF device | |
JP2012124282A (en) | Semiconductor device | |
CN105322892A (en) | FBAR (Film Bulk Acoustic Resonator) based harmonic resonance amplifier | |
WO2019215849A1 (en) | Distributed amplifier | |
Aflaki et al. | Enhanced architecture for microwave current-mode class-D amplifiers applied to the design of an S-band GaN-based power amplifier | |
JP5734727B2 (en) | Semiconductor device | |
EP4372984A1 (en) | Power amplifier devices with in-package matching circuits that provide pseudo inverse class f operation | |
US11855601B2 (en) | High-frequency semiconductor device | |
Freitag et al. | Wideband 3 and 10 watt class e X-band GaN power MMICs with up to 75% power-added efficiency |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130305 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131031 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131112 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140128 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140326 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140415 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140514 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5547048 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |