JP5545765B2 - Switching power supply device and control method thereof - Google Patents
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Description
本発明はスイッチング電源装置及びその制御方法に関し、特にインダクタを用いて出力電流を平滑化するスイッチング電源装置及びその制御方法に関する。 The present invention relates to a switching power supply device and a control method thereof, and more particularly to a switching power supply device that smoothes an output current using an inductor and a control method thereof.
トランジスタ等の半導体のオン、オフ動作を繰り返して出力電圧を制御するスイッチング電源装置が知られている。このようなスイッチング電源装置内部では、スイッチング周期に合わせて、オン期間に上昇しオフ期間に低下する電流(脈流)が発生する。当該脈流の振れ幅を小さくするために、スイッチング電源装置の出力部には平滑化用のインダクタが設けられる。 2. Description of the Related Art A switching power supply device that controls output voltage by repeatedly turning on and off a semiconductor such as a transistor is known. In such a switching power supply device, a current (pulsating flow) that rises during the ON period and decreases during the OFF period is generated in accordance with the switching cycle. In order to reduce the fluctuation width of the pulsating flow, a smoothing inductor is provided at the output portion of the switching power supply device.
しかし、スイッチング電源装置の半導体として、両方向導通素子である電界効果トランジスタ(FET)を用いた場合、スイッチング電源装置の出力電流が小さいと、低下する脈流がマイナス側に達し、出力電流がインダクタを介して逆流してしまう。出力電流が逆流している場合に、スイッチング電源装置自体の電源をオフにすると、スイッチング電源装置の動作、つまり、FETのオン、オフ動作が停止し、インダクタに溜まったエネルギーの放電経路が急に遮断される。その結果、サージ電圧が発生して、FETが破壊されてしまうという問題があった。 However, when a field effect transistor (FET), which is a bidirectional conducting element, is used as the semiconductor of the switching power supply device, if the output current of the switching power supply device is small, the decreasing pulsating current reaches the negative side, and the output current passes through the inductor. Will flow back through. If the power supply of the switching power supply itself is turned off when the output current is flowing backward, the operation of the switching power supply, that is, the FET on / off operation stops, and the discharge path of the energy accumulated in the inductor suddenly Blocked. As a result, there is a problem that a surge voltage is generated and the FET is destroyed.
そのため、マイナス側の電流が発生しないように、スイッチング電源装置の仕様として最低電流値を設定したり、スイッチング電源装置の半導体としてサージ電圧にも耐えられる高耐圧半導体を使用したりしてサージ電圧の対策を図っていた。 Therefore, the minimum current value is set as the specification of the switching power supply so as not to generate a negative current, or a high voltage semiconductor that can withstand the surge voltage is used as the semiconductor of the switching power supply. Measures were being taken.
特許文献1には、出力部に設けられたインダクタの入力側に、コンデンサを設ける技術が開示されている。これにより、サージ電圧により発生した逆流電流を用いてコンデンサを充電することができる。
上述のように、スイッチング電源装置の仕様として最低電流値を設定すると、スイッチング電源装置を使用する際には、最低電流値以上の電流を流す必要がある。そのため、スイッチング電源装置に流す電流値が限られ、スイッチング電源装置の性能が制限されてしまうという問題がある。 As described above, when the minimum current value is set as the specification of the switching power supply device, when using the switching power supply device, it is necessary to flow a current equal to or greater than the minimum current value. Therefore, there is a problem that the value of the current flowing through the switching power supply device is limited and the performance of the switching power supply device is limited.
なお、特許文献1に記載の技術はサージ電圧を利用するものであり、サージ電圧の発生自体を抑制することについては、記載も示唆もされていない。
The technique described in
本発明は、このような問題を解決するためになされたものであり、スイッチング電源装置の性能を制限することなく、サージ電圧の発生を抑えることができるスイッチング電源装置及びその制御方法を提供することを目的とする。 The present invention has been made to solve such a problem, and provides a switching power supply apparatus and a control method thereof that can suppress the occurrence of a surge voltage without limiting the performance of the switching power supply apparatus. With the goal.
本発明にかかるスイッチング電源装置は、第1のスイッチング素子を有し、前記第1のスイッチング素子のオンオフに応じて、電流を出力する第1のスイッチ回路と、インダクタを有し、前記第1のスイッチ回路と接続され、前記第1のスイッチ回路から出力される前記電流を平滑化する平滑回路と、前記第1のスイッチング素子のオンオフを制御する制御手段と、を備え、前記制御手段は、前記第1のスイッチング素子のオンオフのタイミングに基づいて、前記インダクタに流れる電流の向きを判定し、動作停止信号が入力された状態で、前記インダクタに流れる電流の向きが前記平滑回路の出力方向である場合、前記第1のスイッチング素子のオンオフの制御を停止するものである。 A switching power supply device according to the present invention includes a first switching element, a first switch circuit that outputs a current in response to on / off of the first switching element, an inductor, and the first switching element. A smoothing circuit that is connected to a switch circuit and smoothes the current output from the first switch circuit; and a control unit that controls on / off of the first switching element, and the control unit includes: The direction of the current flowing through the inductor is determined based on the ON / OFF timing of the first switching element, and the direction of the current flowing through the inductor is the output direction of the smoothing circuit in the state where the operation stop signal is input. In this case, the on / off control of the first switching element is stopped.
本発明にかかるスイッチング電源装置の制御方法は、スイッチング素子を有し、前記スイッチング素子のオンオフに応じて、電流を出力するスイッチ回路と、インダクタを有し、前記スイッチ回路と接続され、前記スイッチ回路から出力される電流を平滑化する平滑回路と、を備えるスイッチング電源装置の制御方法であって、前記スイッチング素子のオンオフのタイミングに基づいて、前記インダクタに流れる電流の向きを判定し、動作停止信号が入力された状態で、前記インダクタに流れる電流の向きが前記平滑回路の出力方向である場合、前記スイッチング素子のオンオフの制御を停止するものである。 The control method of the switching power supply device according to the present invention includes a switching element, a switch circuit that outputs a current according to on / off of the switching element, an inductor, and is connected to the switch circuit, and the switch circuit And a smoothing circuit for smoothing the current output from the switching power supply apparatus, comprising: determining a direction of a current flowing through the inductor based on on / off timing of the switching element; When the direction of the current flowing through the inductor is the output direction of the smoothing circuit in a state where is input, the on / off control of the switching element is stopped.
本発明は、スイッチング電源装置の性能を制限することなく、サージ電圧の発生を抑えることができるスイッチング電源装置及びその制御方法を提供することができる。 The present invention can provide a switching power supply apparatus and a control method thereof that can suppress the generation of a surge voltage without limiting the performance of the switching power supply apparatus.
<実施の形態1>
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかるスイッチング電源装置1の構成を図1に示す。スイッチング電源装置1は、第1のスイッチ回路10と、平滑回路20と、制御部30と、を備える。本実施の形態にかかるスイッチング電源装置1は、いわゆるDC−DCコンバータであり、入力電圧VTを降圧し、出力電圧Voutとして出力する。
<
Embodiments of the present invention will be described below with reference to the drawings. The configuration of the switching
第1のスイッチ回路10は、Nch型MOSFET101と、直流電源102と、を備える。Nch型MOSFET101(第1のスイッチング素子)は、ドレインが直流電源102のプラス側に接続され、ソースがインダクタ201と接続されている。
The
平滑回路20は、インダクタ201と、コンデンサ202と、を備える。インダクタ201の一端は、Nch型MOSFET101のソースに接続され、他端は、第1の出力端子91及びコンデンサ202のプラス側に接続されている。コンデンサ202のマイナス側は、第2の出力端子92に接続されている。平滑回路20は、インダクタ201及びコンデンサ202を用いて、インダクタ201に流れる電流ILを平滑化する。
The
制御部30は、Nch型MOSFET101のゲートに接続され、Nch型MOSFET101のオンオフを制御する。制御部30には、PS(Power Supply)信号が入力される。ここで、PS信号とは、スイッチング電源装置1の起動・停止を指示する信号であり、いわゆるスイッチング電源装置1自体の電源のオンオフ信号である。つまり、PS信号がH(High)レベルの場合、スイッチング電源装置1は動作状態となり、PS信号がL(Low)レベル(動作停止信号)の場合、スイッチング電源装置1は停止状態となる。
The control unit 30 is connected to the gate of the
続いて、スイッチング電源装置1の動作について説明する。まず、ユーザや他の装置(以下、ユーザ等と称す)が、スイッチング電源装置1を起動させるために、PS信号をHレベルにする。
Next, the operation of the switching
制御部30は、スイッチング電源装置1の降圧比に応じた所定の周波数で、Nch型MOSFET101に対して制御信号を出力する。これにより、Nch型MOSFET101は、オンオフを繰り返すため、入力電圧VTを降圧した出力電圧Voutが出力される。なお、Nch型MOSFET101がオン及びオフの各場合におけるスイッチング電源装置1の動作は、当業者に広く知られているため、詳細な説明は省略する。
The control unit 30 outputs a control signal to the
このとき、インダクタ201の電流ILは、Nch型MOSFET101がオンの場合に上昇し、Nch型MOSFET101がオフの場合に低下する。そのため、Nch型MOSFET101がオンオフを繰り返すと、電流ILは脈流となる。なお、脈流とは、一般的に、流れる方向が一定で、大きさが定期的または不定期に変動する電流のことを意味する。ただし、以下の実施の形態では、スイッチング素子に両方向導通素子であるMOSFETを用いており、スイッチング電源装置1の出力電流が小さいため、電流ILの低下時に、電流ILがマイナスに達するものとする。つまり、電流ILが図1の矢印方向とは反対方向にも流れる場合があるものとする。
At this time, the current IL of the
制御部30は、Nch型MOSFET101のオンオフのタイミングに基づいて、インダクタ201に流れる電流ILの向きを判定する。具体的には、電流ILは、Nch型MOSFET101がオフの期間は低下する。そのため、Nch型MOSFET101がオフからオンに切り替わるタイミングにおいては、電流ILが最も低下している、つまり、制御部30は、Nch型MOSFET101がオフからオンに切り替わるタイミングに基づいて、電流ILがマイナス方向(図1の矢印と反対方向)に流れていると判定する。一方、電流ILは、Nch型MOSFET101がオンの期間は上昇する。そのため、Nch型MOSFET101がオンからオフに切り替わるタイミングにおいては、電流ILが最も上昇している、つまり、制御部30は、Nch型MOSFET101がオンからオフに切り替わるタイミングに基づいて、電流ILがプラス方向(図1の矢印方向)に流れていると判定する。これにより、電流の方向を判定するための電流計等の電流の測定器を別途設ける必要が無い。
The control unit 30 determines the direction of the current IL flowing through the
その後、ユーザ等は、スイッチング電源装置1の動作を停止させるために、PS信号をLレベルにする。つまり、制御部30に動作停止信号が入力される。
Thereafter, the user or the like sets the PS signal to the L level in order to stop the operation of the switching
PS信号がLレベルの状態で、インダクタ201に流れる電流ILの向きが、平滑回路20の出力方向である場合、電流ILが逆流することはない。そのため、制御部30は、Nch型MOSFET101のオンオフの制御を停止する。具体的には、制御部30は、Nch型MOSFET101にLレベルの制御信号を出力し、Nch型MOSFET101をオフ状態に維持する。なお、平滑回路20の出力方向とは、出力端子91方向、つまり図1の矢印方向を意味する。
When the PS signal is at the L level and the direction of the current IL flowing through the
一方、PS信号がLレベルの状態であっても、インダクタ201に流れる電流ILの向きが、平滑回路20の出力方向でない場合は、電流ILが逆流する可能性がある。そのため、制御部30は、Nch型MOSFET101のオンオフの制御を停止しない。その後、電流ILの向きが、平滑回路20の出力方向となった場合、制御部30は、Nch型MOSFET101のオンオフの制御を停止する。
On the other hand, even if the PS signal is in the L level, the current IL may flow backward if the direction of the current IL flowing through the
以上のように、本実施の形態にかかるスイッチング電源装置1においては、制御部30が、Nch型MOSFET101のオンオフのタイミングに基づいて、インダクタ201に流れる電流ILの向きを判定する。そして、制御部30は、PS信号がLレベルの状態で、電流ILの向きが平滑回路20の出力方向である場合、Nch型MOSFET101のオンオフの制御を停止する。つまり、制御部30が、Nch型MOSFET101のオンオフの制御を停止したときは、必ず電流ILの向きが、第1のスイッチ回路10とは反対方向である。そのため、オフ状態のNch型MOSFET101に電流ILが逆流してくることはない。したがって、インダクタ201の逆起電圧に起因するサージ電圧の発生を抑制できる。その結果、スイッチング電源装置1の設計において、サージ電圧対策として最低電流値を設定する必要がない。つまり、スイッチング電源装置の性能が制限されない。
As described above, in the switching
なお、サージ電圧対策として、スイッチング電源装置の半導体に高耐圧半導体を用いることが考えられるが、高耐圧半導体は、一般的な半導体に比べて通常動作時の電力損失が大きい。そのため、スイッチング電源装置1自体の電力変換効率を低下させてしまう。しかし、本実施の形態にかかるスイッチング電源装置1においては、サージ電圧の発生を防止することができるため、高耐圧半導体を用いる必要がなく、スイッチング電源装置の電力変換効率の低下も回避できる。
As a countermeasure against surge voltage, it is conceivable to use a high breakdown voltage semiconductor for the semiconductor of the switching power supply device, but the high breakdown voltage semiconductor has a larger power loss during normal operation than a general semiconductor. Therefore, the power conversion efficiency of the switching
<実施の形態2>
本発明にかかる実施の形態2について説明する。本実施の形態にかかるスイッチング電源装置2の構成を図2に示す。スイッチング電源装置2は、インバータ回路40と、一次側コイル51と、二次側コイル52と、整流回路11と、平滑回路20と、制御部31と、を備える。なお、平滑回路20の構成については実施の形態1と同様であるので、適宜説明を省略する。
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A second embodiment according to the present invention will be described. The configuration of the switching
図2に示したスイッチング電源装置2は、いわゆるDC−DCコンバータである。インバータ回路40が、直流入力電圧Vinを、交流の電圧VT1に変換する。そして、当該電圧VT1はトランスを介して整流回路11に電圧VT2として伝送される。整流回路11は、電圧VT2に基づいて整流した電流を平滑回路20に出力する。平滑回路20は、整流回路11により整流された電流を平滑化して出力する。以下では、スイッチング電源装置2の構成及び動作について詳細に説明する。
The switching
インバータ回路40(第2のスイッチ回路)は、ブリッジ接続されたNch型MOSFET401〜404と、コンデンサ405と、を有する。インバータ回路40は、Nch型MOSFET401〜404のオンオフに応じて、一次側コイル51に対して、正及び負のパルス信号を出力する。
The inverter circuit 40 (second switch circuit) includes Nch-
Nch型MOSFET401(第1のトランジスタ)のドレインは、ハイサイド側のブリッジアームに接続されている。Nch型MOSFET401のソースは、Nch型MOSFET402(第2のトランジスタ)のドレインに接続されている。Nch型MOSFET402のソースは、ローサイド側のブリッジアームに接続されている。
The drain of the Nch MOSFET 401 (first transistor) is connected to the bridge arm on the high side. The source of the
Nch型MOSFET403(第3のトランジスタ)のドレインは、ハイサイド側のブリッジアームに接続されている。Nch型MOSFET403のソースは、Nch型MOSFET404(第4のトランジスタ)のドレインに接続されている。Nch型MOSFET404のソースは、ローサイド側のブリッジアームに接続されている。
The drain of the Nch-type MOSFET 403 (third transistor) is connected to the bridge arm on the high side. The source of the
コンデンサ405は、第1の入力端子93と第2の入力端子94との間に設けられている。コンデンサ405のプラス側が、ハイサイド側のブリッジアームに接続されている。一方、コンデンサ405のマイナス側が、ローサイド側のブリッジアームに接続されている。
The capacitor 405 is provided between the
一次側コイル51の一端は、Nch型MOSFET401のソース及びNch型MOSFET402のドレインに接続されている。一次側コイル51の他端は、Nch型MOSFET403のソース及びNch型MOSFET404のドレインに接続されている。なお、Nch型MOSFET401〜404のゲートは、それぞれドライブ部311に接続されている。一次側コイル51は、二次側コイル52と磁気的に結合し、トランスを構成している。
One end of the
整流回路11(第1のスイッチ回路)は、ブリッジ接続されたNch型MOSFET111〜114を有する。Nch型MOSFET111(第5のトランジスタ)のドレインは、インダクタ201を介して、第1の出力端子95に接続されている。Nch型MOSFET111のソースは、Nch型MOSFET112(第6のトランジスタ)のドレインに接続されている。Nch型MOSFET112のソースは、第2の出力端子96に接続されている。
The rectifier circuit 11 (first switch circuit) includes Nch-
Nch型MOSFET113(第7のトランジスタ)のドレインは、インダクタ201を介して、第1の出力端子95に接続されている。Nch型MOSFET113のソースは、Nch型MOSFET114(第8のトランジスタ)のドレインに接続されている。Nch型MOSFET114のソースは、第2の出力端子96に接続されている。
The drain of the Nch MOSFET 113 (seventh transistor) is connected to the first output terminal 95 via the
二次側コイル52の一端は、Nch型MOSFET111のソース及びNch型MOSFET112のドレインに接続されている。二次側コイル52の他端は、Nch型MOSFET113のソース及びNch型MOSFET114のドレインに接続されている。なお、Nch型MOSFET111〜114のゲートは、それぞれ論理ゲート部312に接続されている。
One end of the
制御部31は、ドライブ部311と、論理ゲート部312とを有する。ドライブ部311は、Nch型MOSFET401〜404に対して、制御信号A〜Dをそれぞれ出力し、Nch型MOSFET401〜404のオンオフを制御する。さらに、ドライブ部311は、制御信号A〜Fを論理ゲート部312に対して出力する。なお、制御信号Eは制御信号Aと同一の信号であり、制御信号Fは制御信号Bと同一の信号である。また、ドライブ部311は入力電圧Vinから所望の出力電圧Voutが生成できるように、予め設定された周波数及びタイミングで制御信号A〜Dを出力する。
The
論理ゲート部312は、複数の論理ゲートを有する。論理ゲート部312は、ドライブ部311から入力された制御信号A〜F及びPS信号に基づいて、論理演算を行い、制御信号E´、F´を生成する。論理ゲート部312は、Nch型MOSFET111及びNch型MOSFET114により構成されるペア(第1のスイッチング素子)のゲートに対して制御信号E´を出力する。また、論理ゲート部312は、Nch型MOSFET112及びNch型MOSFET113により構成されるペア(第3のスイッチング素子)のゲートに対して制御信号F´を出力する。
The
ここで、論理ゲート部312の構成について詳細に説明する。論理ゲート部312の構成例を図3に示す。論理ゲート部312は、NOTゲートG1〜G3と、ANDゲートG4、G6、G7と、NANDゲートG5とを有する。NOTゲートG1(第1のNOTゲート)には、ドライブ部311から制御信号Cが入力される。NOTゲートG2(第2のNOTゲート)には、ドライブ部311から制御信号Dが入力される。NOTゲートG3(第3のNOTゲート)には、PS信号が入力される。ANDゲートG4(第1のANDゲート)には、NOTゲートG1の出力信号とNOTゲートG2の出力信号とが入力される。NANDゲートG5には、ANDゲートG4の出力信号とNOTゲートG3の出力信号とが入力される。ANDゲートG6(第2のANDゲート)には、制御信号EとNANDゲートG5の出力信号とが入力される。ANDゲートG7(第2のANDゲート)には、制御信号FとNANDゲートG5の出力信号が入力される。ANDゲートG6は、制御信号E´を出力する。ANDゲートG7は、制御信号F´を出力する。
Here, the configuration of the
続いて、図4に示すタイミングチャートを参照して、スイッチング電源装置2の動作について説明する。図2に示すように、Nch型MOSFET401とNch型MOSFET404とがペアを構成する。そのため、Nch型MOSFET401に入力される制御信号Aと、Nch型MOSFET404に入力される制御信号Dとが共にHレベルとなった場合に、一次側コイル51にプラス(図2の矢印方向)の電圧VT1が発生する(図4のt1〜t2区間)。すると、一次側コイル51と二次側コイル52との巻線比に応じた電圧VT2が二次側コイル52に発生する。
Next, the operation of the switching
t1〜t2区間において、論理ゲート部312では、図5に示すように、NOTゲートG1にLレベルの制御信号Cが入力される。そのため、NOTゲートG1は、反転信号であるHレベルの信号を出力する。また、NOTゲートG2には、Hレベルの制御信号Dが入力される。そのため、NOTゲートG2は、反転信号であるLレベルの信号を出力する。したがって、ANDゲートG4には、NOTゲートG1から出力されたHレベルの信号と、NOTゲートG2から出力されたLレベルの信号とが入力される。その結果、ANDゲートG4は、Lレベルの信号を出力する。一方、スイッチング電源装置2は起動しているため、NOTゲートG3には、HレベルのPS信号が入力される。そのため、NOTゲートG3は、反転信号であるLレベルの信号を出力する。
In the period from t1 to t2, in the
さらに、NANDゲートG5には、ANDゲートG4から出力されたLレベルの信号と、NOTゲートG3から出力されたLレベルの信号とが入力されるため、NANDゲートG5は、Hレベルの信号を出力する。これにより、ANDゲートG6の一方の入力は、Hレベルの信号となる。そのため、ANDゲートG6から出力される制御信号E´は、ANDゲートG6の他方の入力である制御信号Eと同期する。同様に、ANDゲートG7から出力される制御信号F´は、ANDゲートG7の他方の入力である制御信号Fと同期する。さらに、制御信号Aと制御信号Eとは同一の信号であり、制御信号Bと制御信号Fとは同一の信号である。このため、制御信号Aと制御信号E´とが同期し、制御信号Bと制御信号F´とが同期する。 Further, since the L level signal output from the AND gate G4 and the L level signal output from the NOT gate G3 are input to the NAND gate G5, the NAND gate G5 outputs an H level signal. To do. Thus, one input of the AND gate G6 becomes an H level signal. Therefore, the control signal E ′ output from the AND gate G6 is synchronized with the control signal E which is the other input of the AND gate G6. Similarly, the control signal F ′ output from the AND gate G7 is synchronized with the control signal F which is the other input of the AND gate G7. Further, the control signal A and the control signal E are the same signal, and the control signal B and the control signal F are the same signal. For this reason, the control signal A and the control signal E ′ are synchronized, and the control signal B and the control signal F ′ are synchronized.
なお、スイッチング電源装置2が動作している場合、PS信号は常にHレベルである。図5から明らかなように、PS信号がHレベルの場合、NOTゲートG3の出力信号はLレベルとなる。そのため、PS信号がHレベルである場合、NANDゲートG5の一方の入力は常にLレベルに固定される。つまり、NANDゲートG5の出力信号は、Hレベルに固定される。したがって、PS信号がHレベルである場合は、上記のように、制御信号Aと制御信号E´とが同期し、制御信号Bと制御信号F´とが同期する。
When the switching
図4に示すように、t1〜t2区間においては、制御信号AがHレベルであり、制御信号BがLレベルである。そのため、制御信号E´はHレベルとなり、制御信号F´はLレベルとなる。その結果、整流回路11においてペアを構成するNch型MOSFET111とNch型MOSFET114とがオンとなる。また、上記したように、t1〜t2区間においては、二次側コイル52には、電圧VT2が印加されている。したがって、インダクタ201にプラス方向(図2の矢印方向)の電流ILが発生する。これにより、整流回路11において、Nch型MOSFET111、インダクタ201、コンデンサ202、Nch型MOSFET114の経路で電流が流れ、電流ILは上昇する。
As shown in FIG. 4, in the period from t1 to t2, the control signal A is at the H level and the control signal B is at the L level. Therefore, the control signal E ′ becomes H level and the control signal F ′ becomes L level. As a result, the Nch-
そして、図4に示すように、制御信号DがHレベルからLレベルになると(時刻t2)、Nch型MOSFET404がオフとなる。このとき、制御信号CもLレベルであるため、Nch型MOSFET403もオフである。そのため、一次側コイル51には電流が流れず、電圧VT1は発生しない。この場合、二次側コイル52にも電圧VT2が発生しないため、インダクタ201の電流ILは低下する。言い換えると、電流ILは、時刻t2でピークとなる。
As shown in FIG. 4, when the control signal D changes from H level to L level (time t2), the
さらに電流ILが低下すると、整流回路11は両方向導通素子であるMOSFETにより構成されているため、インダクタ201から電流ILが逆流してくる(図2の矢印と反対方向)。そのため、電流ILはマイナスの電流となる(t2〜t3区間)。
When the current IL further decreases, the current IL flows backward from the inductor 201 (in the direction opposite to the arrow in FIG. 2) because the
その後、制御信号Bと制御信号Cとが共にHレベルになると、ペアを構成するNch型MOSFET402とNch型MOSFET403とがオンになる。そのため、一次側コイル51にマイナスの電圧VT1が発生する(t3〜t4区間)。
Thereafter, when both the control signal B and the control signal C are at the H level, the
上記したように、PS信号がHレベルである場合、制御信号Aと制御信号E´とが同期し、制御信号Bと制御信号F´とが同期する。t3〜t4区間においては、制御信号BがHレベルとなっているため、制御信号F´がHレベルとなる。したがって、整流回路11のNch型MOSFET112とNch型MOSFET113とがオンとなる。その結果、インダクタ201にプラス方向の電流ILが流れる。これにより、整流回路11において、Nch型MOSFET113、インダクタ201、コンデンサ202、Nch型MOSFET112の経路で電流が流れ、電流ILが上昇する。以上の動作を繰り返すことにより、整流回路11の整流動作が実現され、インダクタ201の電流ILは脈流となる。
As described above, when the PS signal is at the H level, the control signal A and the control signal E ′ are synchronized, and the control signal B and the control signal F ′ are synchronized. In the period from t3 to t4, since the control signal B is at the H level, the control signal F ′ is at the H level. Therefore, the
次に、図6に示すタイミングチャートを参照して、スイッチング電源装置2の動作停止について説明する。図6に示すタイミングチャートには、図4に示す信号に加えて、PS信号と、制御信号E´と、制御信号F´とを示す。なお、PS信号がHレベルの場合、つまり、上述した図4の動作については説明を省略する。
Next, referring to the timing chart shown in FIG. 6, the operation stop of the switching
図6の時刻t5において、ユーザ等が動作停止を指示すると、PS信号がHレベルからLレベルに切り替わる。そのため、論理ゲート部312におけるNOTゲートG3の入力がLレベルに変化する。その結果、NOTゲートG3の出力はHレベルとなる。つまり、NANDゲートG5の一方の入力がHレベルとなる。
At time t5 in FIG. 6, when the user or the like instructs to stop the operation, the PS signal is switched from the H level to the L level. Therefore, the input of the NOT gate G3 in the
ただし、図6の時刻t5においては、制御信号CがHレベルであり、制御信号DがLレベルであるため、未だ、NANDゲートG5の他方の入力はLレベルのままである。したがって、t5〜t6区間においては、上述した通常の動作と同様に、論理ゲート部312は、Nch型MOSFET111〜114のオンオフを制御する。
However, at time t5 in FIG. 6, since the control signal C is at the H level and the control signal D is at the L level, the other input of the NAND gate G5 is still at the L level. Therefore, in the period from t5 to t6, the
次に、時刻t6においては、制御信号Cと制御信号Dとが共にLレベルとなっている。そのため、NOTゲートG1、G2の双方の出力信号がHレベルとなる(図7参照)。このとき、NANDゲートG5の入力信号は共にHレベルとなるため、NANDゲートG5の出力信号はLレベルとなる。その結果、制御信号E´及びF´は、制御信号E及びFのレベルに拘わらず、Lレベルとなる。言い換えると、図6に示すように、論理ゲート部312は、整流回路11のNch型MOSFET111〜114のオンオフの制御を停止する。
Next, at time t6, both the control signal C and the control signal D are at the L level. Therefore, the output signals of both NOT gates G1 and G2 become H level (see FIG. 7). At this time, since the input signals of the NAND gate G5 both become H level, the output signal of the NAND gate G5 becomes L level. As a result, the control signals E ′ and F ′ are at the L level regardless of the levels of the control signals E and F. In other words, as illustrated in FIG. 6, the
つまり、論理ゲート部312は、Nch型MOSFET403、404が共にオフとなるタイミングに基づいて、インダクタ201に流れる電流ILの向きを判定している。具体的には、図4において説明したように、Nch型MOSFET403、404がオフとなるタイミングで、電流ILがピークとなる。そのため、論理ゲート部312は、Nch型MOSFET403、404がオフであることに基づいて、電流ILが平滑回路20の出力方向(プラス方向)に流れていることを判定する。そして、PS信号がLレベルの状態において、Nch型MOSFET403、404が共にオフとなるタイミングで、論理ゲート部312は、整流回路11のNch型MOSFET111〜114のオンオフの制御を停止する。この場合、Nch型MOSFET403、404が、第2のスイッチング素子に対応する。
That is, the
一方、PS信号がLレベルの状態であっても、Nch型MOSFET403、404が共にオフとなるまでは、論理ゲート部312は、整流回路11のNch型MOSFET111〜114のオンオフの制御を停止しない。
On the other hand, even when the PS signal is in the L level, the
以上のように、本実施の形態にかかるスイッチング電源装置2においては、論理ゲート部312が、Nch型MOSFET403、404のオンオフのタイミングに基づいて、インダクタ201の電流ILがプラス方向に流れているか否かを判定する。そして、論理ゲート部312は、PS信号がLレベルの状態において、Nch型MOSFET403、404が共にオンとなるタイミング、つまり、電流ILがピーク時に、制御動作を停止する。そのため、制御停止後にインダクタ201から整流回路11に電流ILが逆流せず、サージ電圧が発生しない。したがって、スイッチング電源装置2は、最低電流値を設定したり、高耐圧半導体を使用したりする等のサージ電圧対策を必要としない。
As described above, in the switching
なお、図4及び図6から明らかなように、制御信号C(または制御信号D)がHレベルからLレベルに切り替わるタイミング、つまり、Nch型MOSFET403(またはNch型MOSFET404)がオンからオフに切り替わるタイミングにおいては、インダクタ201の電流ILはピークであり、プラス方向に流れている。そのため、論理ゲート部312は、Nch型MOSFET403(またはNch型MOSFET404)がオンからオフに切り替わるタイミングに基づいて、電流ILの向きを判定してもよい。この場合、Nch型MOSFET403(またはNch型MOSFET404)が第2のスイッチング素子に対応する。
4 and 6, the timing at which the control signal C (or control signal D) switches from H level to L level, that is, the timing at which the Nch MOSFET 403 (or Nch MOSFET 404) switches from on to off. In FIG. 5, the current IL of the
さらに、インバータ回路40の出力する正のパルス電圧が立ち下がるタイミング(または負のパルス電圧が立ち上がるタイミング)おいても、インダクタ201の電流ILはピークであり、プラス方向に流れている。そのため、論理ゲート部312は、正のパルス電圧が立ち下がるタイミング(または負のパルス電圧が立ち上がるタイミング)に基づいて、電流ILの向きを判定してもよい。例えば、論理ゲート部312は、PS信号がLレベルの状態において、インバータ回路40の出力する正のパルス電圧が立ち下がるタイミングで、整流回路11のNch型MOSFET111〜114のオンオフの制御を停止してもよい。
Furthermore, even at the timing when the positive pulse voltage output from the
つまり、上記したように、電流ILがピークである場合、インダクタ201にはプラス方向の電流ILが流れている。そのため、電流ILのピーク時にオンオフの制御を停止したとしても、インダクタ201に溜まったエネルギーは第1の出力端子95側に放電される。したがって、サージ電圧は発生しない。
That is, as described above, when the current IL has a peak, a positive current IL flows through the
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、インバータ回路40及び整流回路11の構成は、図2に示す構成に限られない。また、論理ゲート部312の論理回路構成は、図3に示した構成に限られず、同様の入出力が実現できれば他の構成であってもよい。さらに、スイッチング素子はNch型MOSFETに限られない。
Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, the configurations of the
1、2 スイッチング電源装置
10 第1のスイッチ回路
11 整流回路
20 平滑回路
30、31 制御部
40 インバータ回路
51 一次側コイル
52 二次側コイル
93、94 入力端子
91、92、95、96 出力端子
102 直流電源
101、111〜114、401〜404 Nch型MOSFET
201 インダクタ
202、405 コンデンサ
311 ドライブ部
312 論理ゲート部
DESCRIPTION OF
Claims (4)
第2のスイッチング素子である第1〜第4のトランジスタを有するブリッジ回路であり、当該第2のスイッチング素子のオンオフの制御に応じて、正及び負のパルス信号を出力する第2のスイッチ回路と、
前記第2のスイッチ回路に接続された一次側コイルと、
前記一次側コイルと磁気的に結合され、前記第1のスイッチ回路と接続された二次側コイルと、
インダクタを有し、前記第1のスイッチ回路と接続され、前記第1のスイッチ回路から出力される前記電流を平滑化する平滑回路と、
前記第1〜第4のトランジスタのゲートに制御信号を出力するドライブ手段と、動作停止信号及び前記制御信号に基づいて、前記第1のスイッチ回路が有する前記第1及び第3のスイッチング素子のオンオフを制御する論理ゲート手段と、を有する制御手段と、を備え、
前記第1及び第3のトランジスタのドレインは、第1の入力端子に接続され、
前記第2及び第4のトランジスタのソースは、第2の入力端子に接続され、
前記第1のトランジスタのソースは、前記第2のトランジスタのドレインに接続され、
前記第3のトランジスタのソースは、前記第4のトランジスタのドレインに接続され、
前記第1のトランジスタがオンになるタイミングは、前記第2のトランジスタがオフになるタイミング、前記第3のトランジスタがオフになるタイミング、及び前記第4のトランジスタがオンになるタイミングと異なり、前記第2のトランジスタがオンになるタイミングは、前記第3のトランジスタがオンになるタイミングと異なり、前記第3のトランジスタがオフになるタイミングは、前記第4のトランジスタがオンになるタイミングと異なり、
前記一次側コイルの一端は、前記第1のトランジスタのソース及び前記第2のトランジスタのドレインに接続され、他端は、前記第3のトランジスタのソース及び前記第4のトランジスタのドレインに接続されており、
前記論理ゲート手段は、
前記第3のトランジスタに出力される前記制御信号が入力される第1のNOTゲートと、
前記第4のトランジスタに出力される前記制御信号が入力される第2のNOTゲートと、
前記動作停止信号が入力される第3のNOTゲートと、
前記第1及び第2のNOTゲートの出力信号が入力される第1のANDゲートと、
前記第3のNOTゲートの出力信号と前記第1のANDゲートの出力信号とが入力されるNANDゲートと、
前記第1のトランジスタに出力される前記制御信号と前記NANDゲートの出力信号とが入力される第2のANDゲートと、
前記第2のトランジスタに出力される前記制御信号と前記NANDゲートの出力信号とが入力される第3のANDゲートと、を有し、
前記第2のANDゲートの出力信号を用いて、前記第1のスイッチング素子のオンオフを制御し、前記第3のANDゲートの出力信号を用いて、前記第3のスイッチング素子のオンオフを制御し、
前記第3及び第4のトランジスタのオンオフのタイミングに基づいて、前記インダクタに流れる電流の向きを判定し、前記動作停止信号が入力された状態において、前記第3及び第4のトランジスタが共にオフなるタイミングで、前記第1及び第3のスイッチング素子の制御を停止する
スイッチング電源装置。 A first switch circuit having first and third switching elements and outputting a current in response to on / off of the first switching element and the third switching element;
A bridge circuit having first to fourth transistors as second switching elements, and a second switch circuit that outputs positive and negative pulse signals in accordance with on / off control of the second switching elements; ,
A primary coil connected to the second switch circuit;
A secondary coil that is magnetically coupled to the primary coil and connected to the first switch circuit;
A smoothing circuit having an inductor, connected to the first switch circuit, and smoothing the current output from the first switch circuit;
Drive means for outputting a control signal to the gates of the first to fourth transistors, and on / off of the first and third switching elements of the first switch circuit based on the operation stop signal and the control signal Control means having logic gate means for controlling
The drains of the first and third transistors are connected to a first input terminal;
The sources of the second and fourth transistors are connected to a second input terminal;
A source of the first transistor is connected to a drain of the second transistor;
A source of the third transistor is connected to a drain of the fourth transistor;
The timing at which the first transistor is turned on is different from the timing at which the second transistor is turned off, the timing at which the third transistor is turned off, and the timing at which the fourth transistor is turned on. The timing at which the second transistor is turned on is different from the timing at which the third transistor is turned on, and the timing at which the third transistor is turned off is different from the timing at which the fourth transistor is turned on.
One end of the primary coil is connected to the source of the first transistor and the drain of the second transistor, and the other end is connected to the source of the third transistor and the drain of the fourth transistor. And
The logic gate means includes
A first NOT gate to which the control signal output to the third transistor is input;
A second NOT gate to which the control signal output to the fourth transistor is input;
A third NOT gate to which the operation stop signal is input;
A first AND gate to which the output signals of the first and second NOT gates are input;
A NAND gate to which an output signal of the third NOT gate and an output signal of the first AND gate are input;
A second AND gate to which the control signal output to the first transistor and the output signal of the NAND gate are input;
A third AND gate to which the control signal output to the second transistor and an output signal of the NAND gate are input;
The output signal of the second AND gate is used to control on / off of the first switching element, and the output signal of the third AND gate is used to control on / off of the third switching element,
The direction of the current flowing through the inductor is determined based on the on / off timing of the third and fourth transistors, and both the third and fourth transistors are turned off when the operation stop signal is input. A switching power supply apparatus that stops control of the first and third switching elements at a timing.
前記第5及び第8のトランジスタが前記第1のスイッチング素子を構成し、前記第6及び第7のトランジスタが前記第3のスイッチング素子を構成し、
前記第5及び第7のトランジスタのドレインは、前記インダクタを介して第1の出力端子に接続され、
前記第6及び第8のトランジスタのソースは、第2の出力端子に接続され、
前記第5のトランジスタのソースは、前記第6のトランジスタのドレインに接続され、前記第7のトランジスタのソースは、前記第8のトランジスタのドレインに接続され、
前記二次側コイルの一端は、前記第5のトランジスタのソース及び前記第6のトランジスタのドレインに接続され、他端は、前記第7のトランジスタのソース及び前記第8のトランジスタのドレインに接続されており、
前記第2のANDゲートの出力信号は、前記第5及び第8のトランジスタのゲートに入力され、
前記第3のANDゲートの出力信号は、前記第6及び第7のトランジスタのゲートに入力される請求項1または2に記載のスイッチング電源装置。 The first switch circuit is a bridge circuit having fifth to eighth transistors,
The fifth and eighth transistors constitute the first switching element, the sixth and seventh transistors constitute the third switching element,
The drains of the fifth and seventh transistors are connected to the first output terminal via the inductor,
The sources of the sixth and eighth transistors are connected to a second output terminal;
A source of the fifth transistor is connected to a drain of the sixth transistor; a source of the seventh transistor is connected to a drain of the eighth transistor;
One end of the secondary coil is connected to the source of the fifth transistor and the drain of the sixth transistor, and the other end is connected to the source of the seventh transistor and the drain of the eighth transistor. And
The output signal of the second AND gate is input to the gates of the fifth and eighth transistors,
3. The switching power supply device according to claim 1, wherein an output signal of the third AND gate is input to gates of the sixth and seventh transistors.
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