JP5545040B2

JP5545040B2 - Semiconductor device

Info

Publication number: JP5545040B2
Application number: JP2010124211A
Authority: JP
Inventors: 睦博内藤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-05-31
Filing date: 2010-05-31
Publication date: 2014-07-09
Anticipated expiration: 2030-05-31
Also published as: JP2011249725A

Description

本願開示は、一般に半導体装置に関し、詳しくは電源制御機能を備えた半導体装置に関する。 The present disclosure generally relates to a semiconductor device, and particularly relates to a semiconductor device having a power supply control function.

携帯機器において使用されるＬＳＩ（大規模集積回路）には、高い性能と共に低消費電力化が要求される。このため、電源切断機能を備えたＬＳＩを採用する場合が多くなっている。電源切断機能を備えたＬＳＩでは、内部の複数の回路ブロックのうち不使用状態の回路ブロックの電源を切断することにより、その回路ブロックでのリーク電流の消費を無くして消費電力を削減する。 LSI (Large Scale Integrated Circuit) used in portable devices is required to have high performance and low power consumption. For this reason, LSIs having a power-off function are often used. In an LSI having a power cut-off function, the power of a circuit block that is not in use is cut off among a plurality of internal circuit blocks, thereby eliminating leakage current consumption in the circuit block and reducing power consumption.

電源切断機能により回路ブロックの電源を切断する場合、また切断状態から電源供給を開始する場合、急激な電流の変化により電源配線に電源ノイズが発生する可能性がある。この電源ノイズは、電源配線上を伝搬してＬＳＩの各部に悪影響を及ぼす。一般的に、回路ブロックへの電源供給経路に設けられ電源供給及び遮断のための電源スイッチとして機能するトランジスタのサイズ（ゲート幅）が小さければ、このトランジスタをオン及びオフしても、電源ノイズを許容可能範囲内に収めることができる。しかしこの場合、回路ブロックの消費電流に相当する量の電流を供給できずに、回路ブロックを安定して動作させることができない可能性がある。逆に、回路ブロックの消費電流を賄うに十分なサイズのトランジスタを用いると、電源ノイズが許容可能な範囲を超えてしまう。 When the power of the circuit block is turned off by the power-off function, or when power supply is started from the cut-off state, power supply noise may occur in the power supply wiring due to a sudden change in current. This power supply noise propagates on the power supply wiring and adversely affects each part of the LSI. In general, if the size of the transistor (gate width) provided in the power supply path to the circuit block and functioning as a power switch for power supply and shut-off is small, power noise will be generated even if this transistor is turned on and off. It can be within the allowable range. However, in this case, there is a possibility that the circuit block cannot be stably operated without supplying a current corresponding to the consumption current of the circuit block. On the other hand, if a transistor having a size sufficient to cover the current consumption of the circuit block is used, the power supply noise exceeds the allowable range.

そこで例えば、電源スイッチを多数の電源スイッチに分割しておき、タイミングをずらしながら各電源スイッチを順次オン又はオフさせていく構成等が採用される。このような構成では、通常動作モードから電源オフモードに移行するために数十マイクロ秒程度の時間をかけ、また電源オフモードから通常動作モードに復帰するために更に数十マイクロ秒程度の時間をかけることになる。また更に、電源オフモードに移行する際には回路ブロック内のレジスタデータを退避させ、通常動作モードに復帰する際にはレジスタデータを復元させる作業を実行するため、データ退避及び復元のための時間が更に掛かってしまう。従って、当該回路ブロックが最低でも数１００マイクロ秒程度の間は動作しない場合のみ、電源オフモードに移行して消費電力を削減することが可能となる。回路ブロックの動作停止期間が１００マイクロ秒程度以下の場合には、電源オフモードに移行することができず、消費電力を削減することができない。 Therefore, for example, a configuration is adopted in which the power switch is divided into a large number of power switches, and the power switches are sequentially turned on or off while shifting the timing. In such a configuration, it takes about tens of microseconds to shift from the normal operation mode to the power-off mode, and further several tens of microseconds to return from the power-off mode to the normal operation mode. It will be over. Furthermore, since the register data in the circuit block is saved when shifting to the power-off mode and the register data is restored when returning to the normal operation mode, the time for saving and restoring data is executed. Will take more. Therefore, it is possible to shift to the power-off mode and reduce power consumption only when the circuit block does not operate for at least several hundred microseconds. When the operation stop period of the circuit block is about 100 microseconds or less, it is not possible to shift to the power-off mode and power consumption cannot be reduced.

特開２００３−１１４７４２号公報JP 2003-114742 A

以上を鑑みると、短時間での動作モードの移行及び復帰を可能とすることにより、回路ブロックが短い期間動作停止する場合であっても消費電力を削減可能とした半導体装置が望まれる。 In view of the above, there is a demand for a semiconductor device that can reduce power consumption even when a circuit block is stopped for a short period of time by enabling transition and return of an operation mode in a short time.

半導体装置は、内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、第１の電源スイッチ及び第２の電源スイッチを含む複数の電源スイッチと、前記内部回路に印加される電圧が所定の電圧より低いか否かを検出する電源電圧監視回路と、第１のモードでは前記内部回路にクロック供給すると共に前記第１の電源スイッチを導通状態に保ち、第２のモードでは前記内部回路へのクロック供給を停止すると共に前記第１及び第２の電源スイッチを双方共に遮断状態に保ち、第３のモードでは前記内部回路へのクロック供給を停止すると共に前記第１の電源スイッチを遮断状態に保ちながら前記第２の電源スイッチを前記電源電圧監視回路の検出結果に応じて間欠的に導通状態にする制御回路とを含み、前記制御回路は、前記第３のモードにおいて、クロック信号の立ち下がりエッジに同期して前記第２の電源スイッチを遮断状態から導通状態に変化させることを特徴とする。 A semiconductor device is provided in each of an internal circuit and a plurality of parallel paths for supplying current to the internal circuit, and includes a plurality of power switches including a first power switch and a second power switch, and is applied to the internal circuit A power supply voltage monitoring circuit for detecting whether or not a voltage to be applied is lower than a predetermined voltage, and in the first mode, a clock is supplied to the internal circuit and the first power switch is kept in a conductive state, and the second mode In the third mode, the clock supply to the internal circuit is stopped and both the first and second power switches are kept cut off. In the third mode, the clock supply to the internal circuit is stopped and the first power supply is stopped. look including a control circuit for the intermittent conductive state in response to the second power switch while keeping the switch to cut-off state to the detection result of the power supply voltage monitoring circuit, the control times , In the third mode, wherein the changing from falling cutoff state said synchronization second power switch to the edge of the clock signal to the conducting state.

本願開示の少なくとも１つの実施例によれば、第３のモードにおいて、内部回路の動作を停止すると共に通常動作時電源供給用の第１の電源スイッチを遮断状態に保ちながら第２の電源スイッチを電源電圧監視回路の検出結果に応じて間欠的に導通状態にする。これにより、内部回路への印加電圧を電源電圧より低い電圧に低下させながらも、所定の電圧以上に維持することが可能となる。この所定の電圧として内部回路でのデータ保持が可能な下限電圧を設定することにより、消費電力削減しながらも内部回路でのデータ保持が可能となる。モード遷移に伴う電圧変化が小さいためにモード遷移を短時間で行なうことが可能であり、またデータを保持したままなのでデータ退避及び復元作業が不要となる。従って、短時間での動作モードの移行及び復帰が可能となり、回路ブロックが短い期間動作停止する場合であっても消費電力を削減可能となる。 According to at least one embodiment of the present disclosure, in the third mode, the operation of the internal circuit is stopped and the second power switch is turned on while the first power switch for supplying power during normal operation is kept off. The conduction state is intermittently set according to the detection result of the power supply voltage monitoring circuit. As a result, the voltage applied to the internal circuit can be maintained at a predetermined voltage or higher while being lowered to a voltage lower than the power supply voltage. By setting a lower limit voltage capable of holding data in the internal circuit as the predetermined voltage, it is possible to hold data in the internal circuit while reducing power consumption. Since the voltage change accompanying the mode transition is small, it is possible to perform the mode transition in a short time, and since data is retained, data saving and restoring operations are not required. Accordingly, the operation mode can be shifted and restored in a short time, and the power consumption can be reduced even when the circuit block is stopped for a short period of time.

回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の一例を示す図である。It is a figure which shows an example of the semiconductor device which has the structure which controls the power supply to a circuit block, and a power supply interruption | blocking. 半導体装置の動作の一例を示す図である。FIG. 10 illustrates an example of operation of a semiconductor device. 半導体装置が通常動作モードからデータ保持モードに移行する手順を示すフローチャートである。3 is a flowchart showing a procedure for a semiconductor device to shift from a normal operation mode to a data holding mode. 半導体装置がデータ保持モードから通常動作モードに復帰する手順を示すフローチャートである。4 is a flowchart showing a procedure for returning the semiconductor device from a data holding mode to a normal operation mode. 半導体装置の動作の別の一例を示す図である。It is a figure which shows another example of operation | movement of a semiconductor device. 半導体装置が通常動作モードから電源オフモードに移行する手順を示すフローチャートである。4 is a flowchart illustrating a procedure for a semiconductor device to shift from a normal operation mode to a power-off mode. 半導体装置が電源オフモードから通常動作モードに復帰する手順を示すフローチャートである。4 is a flowchart showing a procedure for returning the semiconductor device from a power-off mode to a normal operation mode.

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１は、回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の一例を示す図である。半導体装置１０は、回路ブロック１１、ＣＰＵ１２、電源制御回路１３、電源電圧監視回路＆クロック制御回路１４、電源配線１５、及び電源スイッチＰＷＳＡ、ＰＷＳＢ、ＰＷＳＣ、ＰＷＳＤを含む。図１には、回路ブロック１１及び電源スイッチＰＷＳＡ乃至ＰＷＳＤからなる電源制御ブロック１６が１つだけ示されるが、同様の構成を有する複数の電源制御ブロック１６が半導体装置１０に設けられていてよい。 FIG. 1 is a diagram illustrating an example of a semiconductor device having a configuration for controlling power supply and power shutoff to a circuit block. The semiconductor device 10 includes a circuit block 11, a CPU 12, a power supply control circuit 13, a power supply voltage monitoring circuit & clock control circuit 14, a power supply wiring 15, and power supply switches PWSA, PWSB, PWSC, and PWSD. Although FIG. 1 shows only one power supply control block 16 including the circuit block 11 and the power switches PWSA to PWSD, a plurality of power supply control blocks 16 having the same configuration may be provided in the semiconductor device 10.

複数の電源スイッチＰＷＳＡ乃至ＰＷＳＤは、電源配線１５から回路ブロック１１へ電流を供給する複数の並列な経路にそれぞれ設けられる。電源制御回路１３は、ＣＰＵ１２からの電源スイッチ制御信号による指示に基づいて、複数の電源スイッチＰＷＳＡ乃至ＰＷＳＤの遮断及び導通を制御する。具体的には、電源制御回路１３は、電源スイッチＰＷＳＡ乃至ＰＷＳＤのゲートに印加する電圧を制御することにより、各電源スイッチの遮断及び導通をそれぞれ別個に制御する。なお電源スイッチＰＷＳＡ、ＰＷＳＣ、ＰＷＳＤはＰＭＯＳトランジスタであり、電源スイッチＰＷＳＢはＮＭＯＳトランジスタであってよい。 The plurality of power switches PWSA to PWSD are respectively provided on a plurality of parallel paths for supplying current from the power supply wiring 15 to the circuit block 11. The power supply control circuit 13 controls the interruption and conduction of the plurality of power supply switches PWSA to PWSD based on an instruction by the power supply switch control signal from the CPU 12. Specifically, the power supply control circuit 13 controls the cutoff and conduction of each power switch separately by controlling the voltage applied to the gates of the power switches PWSA to PWSD. The power switches PWSA, PWSC, and PWSD may be PMOS transistors, and the power switch PWSB may be an NMOS transistor.

電源電圧監視回路＆クロック制御回路１４は、回路ブロック１１にクロック信号ＣＬＫを供給すると共に、回路ブロック１１に印加される電圧が所定の電圧より低いか否かを検出する。具体的には、電源電圧監視回路＆クロック制御回路１４は、ＣＰＵ１２からのクロック制御信号による指示に応じて、回路ブロック１１へのクロック信号ＣＬＫの供給及び停止を制御する。また電源電圧監視回路＆クロック制御回路１４は、電源スイッチＰＷＳＡ乃至ＰＷＳＤを介して回路ブロック１１に印加される電圧が所定の電圧より低いか否かを検出し、その検出結果を電圧情報としてＣＰＵ１２に供給する。 The power supply voltage monitoring circuit & clock control circuit 14 supplies the clock signal CLK to the circuit block 11 and detects whether or not the voltage applied to the circuit block 11 is lower than a predetermined voltage. Specifically, the power supply voltage monitoring circuit & clock control circuit 14 controls the supply and stop of the clock signal CLK to the circuit block 11 in accordance with an instruction by the clock control signal from the CPU 12. The power supply voltage monitoring circuit & clock control circuit 14 detects whether or not the voltage applied to the circuit block 11 via the power switches PWSA to PWSD is lower than a predetermined voltage, and the detection result is sent to the CPU 12 as voltage information. Supply.

回路ブロック１１の動作モードには、通常動作モードと、電源オフモードと、データ保持モードとがある。通常動作モードでは、回路ブロック１１にクロック信号及び電源電圧が供給され、回路ブロック１１が通常の回路動作を実行する。電源オフモードでは、回路ブロック１１へのクロック供給及び電源供給が停止され、回路ブロック１１の動作が比較的長期間にわたり停止する。データ保持モードでは、回路ブロック１１へのクロック供給を停止すると共に、データ保持が可能な範囲で回路ブロック１１への電源電圧を低下させ、回路ブロック１１の動作が比較的短期間の間停止する。これら各モードの切り替えは、ＣＰＵ１２により制御される。回路ブロック１１が動作している間は、ＣＰＵ１２は、回路ブロック１１に対して通常動作モードを設定する。回路ブロック１１が少なくとも例えば２００マイクロ秒より長い期間にわたり停止することが判明すると、ＣＰＵ１２は、回路ブロック１１に対して電源オフモードを設定する。回路ブロック１１が例えば１マイクロ秒以上で２００マイクロ秒以下の期間にわたり停止することが判明すると、ＣＰＵ１２は、回路ブロック１１に対してデータ保持モードを設定する。この例における１マイクロ秒及び２００マイクロ秒は一例に過ぎず、例えば２マイクロ秒及び３００マイクロ秒等の他の期間を設定してもよい。 The operation mode of the circuit block 11 includes a normal operation mode, a power-off mode, and a data holding mode. In the normal operation mode, a clock signal and a power supply voltage are supplied to the circuit block 11, and the circuit block 11 executes a normal circuit operation. In the power-off mode, the clock supply and power supply to the circuit block 11 are stopped, and the operation of the circuit block 11 is stopped for a relatively long time. In the data holding mode, the clock supply to the circuit block 11 is stopped and the power supply voltage to the circuit block 11 is lowered within a range where data can be held, and the operation of the circuit block 11 is stopped for a relatively short period. Switching between these modes is controlled by the CPU 12. While the circuit block 11 is operating, the CPU 12 sets a normal operation mode for the circuit block 11. When it is found that the circuit block 11 is stopped for at least a period longer than, for example, 200 microseconds, the CPU 12 sets a power-off mode for the circuit block 11. When it is found that the circuit block 11 stops for a period of, for example, 1 microsecond or more and 200 microseconds or less, the CPU 12 sets a data holding mode for the circuit block 11. 1 microsecond and 200 microseconds in this example are merely examples, and other time periods such as 2 microseconds and 300 microseconds may be set.

通常動作モードにおいて、最大サイズ（ゲート幅）である電源スイッチＰＷＳＡは導通状態に保たれ、回路ブロック１１に電源を供給する。この通常動作モードにおいて、残りの電源スイッチＰＷＳＢ乃至ＰＷＳＤは遮断状態に保たれていてよい。電源オフモードでは、電源スイッチＰＷＳＡ乃至ＰＷＳＤは全て遮断状態に保たれる。データ保持モードでは、電源スイッチＰＷＳＡを遮断状態に保つと共に、電源スイッチＰＷＳＤを電源電圧監視回路＆クロック制御回路１４の電圧検出結果に応じて間欠的に導通状態にする。また、このデータ保持モードにおいて、電源スイッチＰＷＳＢは導通状態に保たれる。電源スイッチＰＷＳＢは、ＮＭＯＳトランジスタであり、電源配線１５の電源電圧からトランジスタの閾値電圧分低下した電圧を回路ブロック１１に供給する。この電源スイッチＰＷＳＢを用いることにより、電源電圧から適度に低下した電圧を回路ブロック１１に供給することができる。しかも回路ブロック１１内の動作電圧が低下すると、ＮＭＯＳトランジスタである電源スイッチＰＷＳＢがより強い導通状態となり、電流供給量が増加して、回路ブロック１１の動作電圧を引き上げるように動作する。この電源スイッチＰＷＳＢの自動的なフィードバック制御の効果と、電源スイッチＰＷＳＤの間欠的な導通動作の効果とにより、回路ブロック１１に印加される電圧は、回路ブロック１１でのデータ保持が可能な電圧以上に保持される。 In the normal operation mode, the power switch PWSA having the maximum size (gate width) is kept in a conductive state and supplies power to the circuit block 11. In this normal operation mode, the remaining power switches PWSB to PWSD may be kept in a cut-off state. In the power-off mode, the power switches PWSA to PWSD are all kept in the cutoff state. In the data holding mode, the power switch PWSA is kept in the cut-off state, and the power switch PWSD is intermittently turned on according to the voltage detection result of the power supply voltage monitoring circuit & clock control circuit 14. Further, in this data holding mode, the power switch PWSB is kept in a conductive state. The power switch PWSB is an NMOS transistor, and supplies the circuit block 11 with a voltage that is lower than the power supply voltage of the power supply wiring 15 by the threshold voltage of the transistor. By using the power switch PWSB, a voltage that is moderately reduced from the power supply voltage can be supplied to the circuit block 11. Moreover, when the operating voltage in the circuit block 11 decreases, the power switch PWSB, which is an NMOS transistor, becomes more conductive, and the amount of current supply increases, so that the operating voltage of the circuit block 11 increases. Due to the effect of the automatic feedback control of the power switch PWSB and the effect of the intermittent conduction operation of the power switch PWSD, the voltage applied to the circuit block 11 is higher than the voltage at which data can be held in the circuit block 11. Retained.

回路ブロック１１には、フリップフロップやラッチ等のデータ保持回路が含まれている。これらのデータ保持回路は、その格納データ内容を保持するために、通常の動作電圧に等しい電源電圧を印加される必要はない。即ち例えば、３．３Ｖの電源電圧が印加されて０Ｖ〜３．３Ｖの範囲で通常動作している場合、電源電圧が例えば２．５Ｖ迄低下したとしても、データ保持回路に格納されるデータ内容を保持することが可能である。ここで、データ保持回路に格納データ内容を保持しておくために必要な下限の電圧をＶ_{ＬＩＭＩＴ}とする。電源電圧監視回路＆クロック制御回路１４は、回路ブロック１１に印加される電圧とＶａ＝Ｖ_{ＬＩＭＩＴ}＋αとを比較する。ここでαは、余裕のためのマージンである。電源電圧監視回路＆クロック制御回路１４は、回路ブロック１１に印加される電圧がＶａよりも低下すると、その旨をＣＰＵ１２に通知する。この通知に応じて、ＣＰＵ１２は、電源制御回路１３を介して電源スイッチＰＷＳＤを導通状態とする。電源電圧監視回路＆クロック制御回路１４は更に、回路ブロック１１に印加される電圧がＶｂ（＞Ｖａ）よりも上昇すると、その旨をＣＰＵ１２に通知する。この通知に応じて、ＣＰＵ１２は、電源制御回路１３を介して電源スイッチＰＷＳＤを遮断状態とする。このような制御により、電源スイッチＰＷＳＤが間欠的に導通状態とされ、回路ブロック１１の印加電圧が、データ保持に必要な下限電圧Ｖ_{ＬＩＭＩＴ}以上となる状態に維持される。なおこの例では、電源電圧監視回路＆クロック制御回路１４からの通知によりＣＰＵ１２が制御を行なうとしたが、電源電圧監視回路＆クロック制御回路１４からの通知により電源制御回路１３が直接に制御を行なってもよい。 The circuit block 11 includes a data holding circuit such as a flip-flop and a latch. These data holding circuits do not need to be supplied with a power supply voltage equal to the normal operating voltage in order to hold the contents of the stored data. That is, for example, when a power supply voltage of 3.3 V is applied and a normal operation is performed in the range of 0 V to 3.3 V, the data content stored in the data holding circuit even if the power supply voltage drops to 2.5 V, for example. It is possible to hold Here, the lower limit voltage necessary for holding the stored data content in the data holding circuit is V _LIMIT . The power supply voltage monitoring circuit & clock control circuit 14 compares the voltage applied to the circuit block 11 with Va = _VLIMIT + α. Here, α is a margin for margin. When the voltage applied to the circuit block 11 drops below Va, the power supply voltage monitoring circuit & clock control circuit 14 notifies the CPU 12 of the fact. In response to this notification, the CPU 12 brings the power switch PWSD into a conductive state via the power control circuit 13. Further, when the voltage applied to the circuit block 11 rises above Vb (> Va), the power supply voltage monitoring circuit & clock control circuit 14 notifies the CPU 12 of that fact. In response to this notification, the CPU 12 turns off the power switch PWSD via the power control circuit 13. By such control, the power switch PWSD is intermittently turned on, and the voltage applied to the circuit block 11 is maintained at a level equal to or higher than the lower limit voltage V _LIMIT required for data retention. In this example, the CPU 12 is controlled by the notification from the power supply voltage monitoring circuit & clock control circuit 14, but the power supply control circuit 13 is directly controlled by the notification from the power supply voltage monitoring circuit & clock control circuit 14. May be.

なお、回路ブロック１１の印加電圧とは、回路ブロック１１の内部の寄生容量及び安定化のために付加された安定化容量との和である容量に充電される電圧のことである。通常動作モードでは、この容量が十分に充電されて、電源電圧に等しい電圧が回路ブロック１１に印加される状態となる。回路ブロック１１内部のリーク電流により容量が放電して印加電圧が下がろうとするが、電源から供給される電流により直ちに容量が充電されて、印加電圧は電源電圧に等しい電圧となる。また例えば電源オフモードでは、回路ブロック１１内部のリーク電流により容量が放電し、回路ブロック１１への印加電圧は略０Ｖの状態となる。それに対して、上記のデータ保持モードでは、電源スイッチＰＷＳＤが間欠的に導通状態となることにより、回路ブロック１１への印加電圧は、電源電圧より低い状態で且つ電圧Ｖ_{ＬＩＭＩＴ}以上となる状態に維持される。このように回路ブロック１１の印加電圧が電源電圧より低くなることにより、回路ブロック１１でのリーク電流の量を削減し、十分な消費電力削減効果を得ることができる。 The applied voltage of the circuit block 11 is a voltage charged to a capacitance that is the sum of the parasitic capacitance inside the circuit block 11 and the stabilization capacitance added for stabilization. In the normal operation mode, this capacity is sufficiently charged and a voltage equal to the power supply voltage is applied to the circuit block 11. Although the capacity is discharged due to the leakage current inside the circuit block 11 and the applied voltage tends to decrease, the capacity is immediately charged by the current supplied from the power supply, and the applied voltage becomes equal to the power supply voltage. Further, for example, in the power-off mode, the capacity is discharged due to the leakage current inside the circuit block 11, and the voltage applied to the circuit block 11 becomes approximately 0V. In contrast, in the above data holding mode maintained by the power switch PWSD is intermittently conductive state, the voltage applied to the circuit block 11, the state and the voltage V _LIMIT or lower than the power supply voltage state Is done. As described above, when the applied voltage of the circuit block 11 is lower than the power supply voltage, the amount of leakage current in the circuit block 11 can be reduced, and a sufficient power consumption reduction effect can be obtained.

図２は、半導体装置１０の動作の一例を示す図である。この図２のタイムチャートにおいて、半導体装置１０は通常動作モードからデータ保持モードに移行し、その後、データ保持モードから通常動作モードに復帰する。図３は、半導体装置１０が通常動作モードからデータ保持モードに移行する手順を示すフローチャートである。図４は、半導体装置１０がデータ保持モードから通常動作モードに復帰する手順を示すフローチャートである。以下において、図２乃至図４を用いて、データ保持モードへの移行及びデータ保持モードからの復帰動作について説明する。 FIG. 2 is a diagram illustrating an example of the operation of the semiconductor device 10. In the time chart of FIG. 2, the semiconductor device 10 shifts from the normal operation mode to the data holding mode, and then returns from the data holding mode to the normal operation mode. FIG. 3 is a flowchart illustrating a procedure in which the semiconductor device 10 shifts from the normal operation mode to the data holding mode. FIG. 4 is a flowchart illustrating a procedure in which the semiconductor device 10 returns from the data holding mode to the normal operation mode. Hereinafter, the transition to the data holding mode and the return operation from the data holding mode will be described with reference to FIGS.

図３のステップＳ１において、ＣＰＵ１２が、電源制御回路１３及び電源電圧監視回路＆クロック制御回路１４に対して、回路ブロック１１のデータ保持モードへの移行を指示する。ステップＳ２において、電源電圧監視回路＆クロック制御回路１４は、上記のＣＰＵ１２からの移行指示に応答して、回路ブロック１１へのクロック信号ＣＬＫの供給を停止する。これにより回路ブロック１１の回路動作は停止する。ステップＳ３において、電源制御回路１３は、上記のＣＰＵ１２からの移行指示に応答して、電源スイッチＰＷＳＢ及びＰＷＳＣを導通状態とする。これは、図２において、電源スイッチＰＷＳＢ及びＰＷＳＣのゲートに印加されるＰＷＳＢゲート信号及びＰＷＳＣゲート信号がそれぞれ、タイミングＴ１においてＨＩＧＨ及びＬＯＷに変化することに相当する。 In step S1 of FIG. 3, the CPU 12 instructs the power supply control circuit 13 and the power supply voltage monitoring circuit & clock control circuit 14 to shift the circuit block 11 to the data holding mode. In step S <b> 2, the power supply voltage monitoring circuit & clock control circuit 14 stops supplying the clock signal CLK to the circuit block 11 in response to the transition instruction from the CPU 12. As a result, the circuit operation of the circuit block 11 is stopped. In step S3, the power supply control circuit 13 turns on the power switches PWSB and PWSC in response to the transition instruction from the CPU 12. This corresponds to the fact that the PWSB gate signal and the PWSC gate signal applied to the gates of the power switches PWSB and PWSC change to HIGH and LOW at timing T1, respectively, in FIG.

図３のステップＳ４において、電源制御回路１３は、通常動作モードにおいて導通状態であった電源スイッチＰＷＳＡを遮断状態とする。これは、図２において、電源スイッチＰＷＳＡのゲートに印加されるＰＷＳＡゲート信号が、タイミングＴ２においてＨＩＧＨに変化することに相当する。電源スイッチＰＷＳＡのサイズ（ゲート幅）は大きく、比較的大きな電流を流すように設計されているので、電源スイッチＰＷＳＡを遮断すると電源ノイズが発生する。そこで、まず電源スイッチＰＷＳＡよりもサイズの小さな電源スイッチＰＷＳＣを導通させてから、その後に電源スイッチＰＷＳＡを遮断することにより、電源ノイズの発生を低減するようにしている。 In step S4 of FIG. 3, the power supply control circuit 13 puts the power switch PWSA in the normal operation mode into a cut-off state. This corresponds to the fact that the PWSA gate signal applied to the gate of the power switch PWSA changes to HIGH at timing T2 in FIG. Since the power switch PWSA has a large size (gate width) and is designed to flow a relatively large current, power noise occurs when the power switch PWSA is cut off. Therefore, first, the power switch PWSC having a size smaller than that of the power switch PWSA is turned on, and then the power switch PWSA is shut off to reduce the generation of power noise.

図３のステップＳ５において、電源制御回路１３は、電源ノイズを低減するために導通状態とされていた電源スイッチＰＷＳＣを遮断状態とする。これは、図２において、ＰＷＳＣゲート信号が、タイミングＴ３においてＨＩＧＨに変化することに相当する。その後のタイミングＴ３からＴ４の状態では、ＮＭＯＳトランジスタである電源スイッチＰＷＳＢのみが導通状態となっており、電源電圧からＮＭＯＳトランジスタの閾値電圧を引いた電圧まで、印加電圧が徐々に低下していく。なお電源電圧からＮＭＯＳトランジスタの閾値電圧を引いた電圧は、例えば図２に示す電圧Ｖａ近辺であることが好ましい。この電圧Ｖａ近辺まで印加電圧が低下すると、電源スイッチＰＷＳＢからの電流供給により、回路ブロック１１の印加電圧は比較的安定することになる。但し、電源スイッチＰＷＳＢのみで、データ保持電圧を確実に維持することは困難であるので、以下に説明するように、電源スイッチＰＷＳＤの間欠的な導通動作によりデータ保持電圧を確実に維持する。 In step S5 of FIG. 3, the power supply control circuit 13 sets the power switch PWSC, which has been turned on in order to reduce power supply noise, to a cut-off state. This corresponds to the PWSC gate signal changing to HIGH at timing T3 in FIG. In the subsequent timing T3 to T4, only the power switch PWSB, which is an NMOS transistor, is in a conducting state, and the applied voltage gradually decreases to a voltage obtained by subtracting the threshold voltage of the NMOS transistor from the power supply voltage. Note that the voltage obtained by subtracting the threshold voltage of the NMOS transistor from the power supply voltage is preferably in the vicinity of the voltage Va shown in FIG. When the applied voltage is reduced to the vicinity of the voltage Va, the applied voltage of the circuit block 11 is relatively stabilized by the current supply from the power switch PWSB. However, since it is difficult to reliably maintain the data holding voltage with only the power switch PWSB, the data holding voltage is reliably maintained by the intermittent conduction operation of the power switch PWSD as described below.

図３のステップＳ６において、電源電圧監視回路＆クロック制御回路１４が、回路ブロック１１への印加電圧を監視する。具体的には、電源電圧監視回路＆クロック制御回路１４が、電源スイッチＰＷＳＡ乃至ＰＷＳＤと回路ブロック１１との間の接続点における電圧（回路ブロック１１の印加電圧）と電圧Ｖａ（＝Ｖ_{ＬＩＭＩＴ}＋α）とを比較する。印加電圧が電圧Ｖａよりも低い場合、ステップＳ７において、電源制御回路１３がデータ保持用の電源スイッチＰＷＳＤを導通状態とする。これは、図２において、電源スイッチＰＷＳＤのゲートに印加されるＰＷＳＤゲート信号が、例えばタイミングＴ４やＴ６においてＬＯＷに変化することに相当する。なお、このタイミングＴ４やＴ６においては、図２に示す印加電圧が電圧Ｖａ以下となっていることが分かる。 In step S <b> 6 of FIG. 3, the power supply voltage monitoring circuit & clock control circuit 14 monitors the voltage applied to the circuit block 11. Specifically, the power supply voltage monitoring circuit & clock control circuit 14 detects the voltage at the connection point between the power switches PWSA to PWSD and the circuit block 11 (applied voltage of the circuit block 11) and the voltage Va (= _VLIMIT + α). And compare. When the applied voltage is lower than the voltage Va, in step S7, the power supply control circuit 13 sets the data holding power supply switch PWSD to the conductive state. This corresponds to the fact that the PWSD gate signal applied to the gate of the power switch PWSD changes to LOW at timings T4 and T6 in FIG. Note that at the timings T4 and T6, it can be seen that the applied voltage shown in FIG. 2 is equal to or lower than the voltage Va.

またこのタイミングＴ４やＴ６は、クロック信号ＣＬＫの立ち下がりエッジに一致している。即ち、電源制御回路１３は、クロック信号ＣＬＫの立ち下がりエッジに同期して電源スイッチＰＷＳＤを遮断状態から導通状態に変化させる。一般の回路動作として、クロック信号ＣＬＫの立ち上がりエッジに同期して信号が変化する。即ち、回路ブロック１１以外の他の回路ブロックでは、クロック信号ＣＬＫの立ち上がりエッジに同期して電流が消費されることになる。そこで、電源スイッチＰＷＳＢのスイッチオンのタイミングを他の回路ブロックでの電流消費タイミングからずらして、電流消費タイミングが重ならないようにすることにより、電源ノイズの発生をできるだけ低減している。 The timings T4 and T6 coincide with the falling edge of the clock signal CLK. That is, the power supply control circuit 13 changes the power switch PWSD from the cut-off state to the conductive state in synchronization with the falling edge of the clock signal CLK. As a general circuit operation, the signal changes in synchronization with the rising edge of the clock signal CLK. That is, in other circuit blocks other than the circuit block 11, current is consumed in synchronization with the rising edge of the clock signal CLK. Therefore, the occurrence of power supply noise is reduced as much as possible by shifting the switch-on timing of the power switch PWSB from the current consumption timing in other circuit blocks so that the current consumption timing does not overlap.

印加電圧が電圧Ｖａ以上である場合、ステップＳ８において、電源電圧監視回路＆クロック制御回路１４が、回路ブロック１１への印加電圧を監視する。具体的には、電源電圧監視回路＆クロック制御回路１４が、電源スイッチＰＷＳＡ乃至ＰＷＳＤと回路ブロック１１との間の接続点における電圧（回路ブロック１１の印加電圧）と電圧Ｖｂ（＞Ｖａ）とを比較する。印加電圧が電圧Ｖｂより高い場合、ステップＳ９において、電源制御回路１３がデータ保持用の電源スイッチＰＷＳＤを遮断状態とする。これは、図２において、電源スイッチＰＷＳＤのゲートに印加されるＰＷＳＤゲート信号が、例えばタイミングＴ５やＴ８においてＨＩＧＨに変化することに相当する。なお、このタイミングＴ５やＴ８においては、図２に示す印加電圧が電圧Ｖｂより高くなっていることが分かる。またタイミングＴ６で電源スイッチＰＷＳＤが導通状態となった後、直後のタイミングＴ７で電源スイッチＰＷＳＤを遮断するのではなく、その後のタイミングＴ８で電源スイッチＰＷＳＤを遮断している。このように、実際の印加電圧の変化（リーク電流の大小の変化）に応じて、電源スイッチＰＷＳＤの導通及び遮断のタイミングは異なることになる。 If the applied voltage is equal to or higher than the voltage Va, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage to the circuit block 11 in step S8. Specifically, the power supply voltage monitoring circuit & clock control circuit 14 determines the voltage (applied voltage of the circuit block 11) and the voltage Vb (> Va) at the connection point between the power switches PWSA to PWSD and the circuit block 11. Compare. If the applied voltage is higher than the voltage Vb, in step S9, the power control circuit 13 turns off the data holding power switch PWSD. This corresponds to the fact that the PWSD gate signal applied to the gate of the power switch PWSD changes to HIGH at timings T5 and T8 in FIG. Note that at the timings T5 and T8, it can be seen that the applied voltage shown in FIG. 2 is higher than the voltage Vb. In addition, after the power switch PWSD becomes conductive at the timing T6, the power switch PWSD is not shut off at the timing T7 immediately after the power switch PWSD is turned off. In this way, the timing of turning on and off the power switch PWSD varies depending on the actual change in applied voltage (change in the leak current).

図４のステップＳ１において、ＣＰＵ１２が、電源制御回路１３及び電源電圧監視回路＆クロック制御回路１４に対して、データ保持モードの回路ブロック１１の復帰を指示する。ステップＳ２で、電源制御回路１３が、上記のＣＰＵ１２からの復帰指示に応答して、電源スイッチＰＷＳＤの状態を確認する。電源スイッチＰＷＳＤが遮断状態である場合、ステップＳ３でＹｅｓとなり、ステップＳ４において電源制御回路１３が電源スイッチＰＷＳＤを導通状態とし、その後ステップＳ５の電圧監視状態に移行する。最初から電源スイッチＰＷＳＤが導通状態である場合、ステップＳ３でＮｏとなり、ステップＳ５の電圧監視状態に移行する。図２において、電源スイッチＰＷＳＤの導通状態への変化が、タイミングＴ９に示されている。 4, the CPU 12 instructs the power supply control circuit 13 and the power supply voltage monitoring circuit & clock control circuit 14 to restore the circuit block 11 in the data holding mode. In step S2, the power supply control circuit 13 confirms the state of the power switch PWSD in response to the return instruction from the CPU 12. If the power switch PWSD is in the cut-off state, the result is Yes in step S3, and in step S4, the power supply control circuit 13 sets the power switch PWSD in the conductive state, and then shifts to the voltage monitoring state in step S5. When the power switch PWSD is in a conductive state from the beginning, No is made in step S3, and the process proceeds to the voltage monitoring state in step S5. In FIG. 2, the change of the power switch PWSD to the conductive state is shown at timing T9.

ステップＳ５において、電源電圧監視回路＆クロック制御回路１４が印加電圧を監視する。印加電圧がＶｂより高くなると、ステップＳ６でＹｅｓとなり、ステップＳ７において電源制御回路１３が電源スイッチＰＷＳＣを導通状態とする。これは、図２において、ＰＷＳＣゲート信号が、タイミングＴ１１においてＬＯＷに変化することに相当する。 In step S5, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage. When the applied voltage becomes higher than Vb, Yes in step S6, and in step S7, the power supply control circuit 13 turns on the power switch PWSC. This corresponds to the PWSC gate signal changing to LOW at timing T11 in FIG.

その後ステップＳ８において、電源電圧監視回路＆クロック制御回路１４が印加電圧を監視する。印加電圧が電源電圧（動作電圧）と等しくなると、ステップＳ９でＹｅｓとなり、ステップＳ１０において電源制御回路１３が電源スイッチＰＷＳＡを導通状態とする。これは、図２において、ＰＷＳＡゲート信号が、タイミングＴ１２においてＬＯＷに変化することに相当する。その後、ステップＳ１１において、電源制御回路１３が電源スイッチＰＷＳＢ及びＰＷＳＤを遮断状態とする。これは、図２において、ＰＷＳＢゲート信号及びＰＷＳＤゲート信号が、それぞれタイミングＴ１３においてＬＯＷ及びＨＩＧＨに変化することに相当する。更にその後、ステップＳ１２において、電源電圧監視回路＆クロック制御回路１４が、回路ブロック１１へのクロック信号ＣＬＫの供給を開始する。これにより回路ブロック１１の回路動作が再開される。 Thereafter, in step S8, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage. When the applied voltage becomes equal to the power supply voltage (operating voltage), the result is Yes in step S9, and in step S10, the power supply control circuit 13 turns on the power switch PWSA. This corresponds to the PWSA gate signal changing to LOW at timing T12 in FIG. Thereafter, in step S11, the power control circuit 13 turns off the power switches PWSB and PWSD. This corresponds to the PWSB gate signal and the PWSD gate signal changing to LOW and HIGH at timing T13 in FIG. Thereafter, in step S12, the power supply voltage monitoring circuit & clock control circuit 14 starts supplying the clock signal CLK to the circuit block 11. Thereby, the circuit operation of the circuit block 11 is resumed.

上記のようにして、データ保持モードから通常動作モードへの復帰時には、徐々に印加電圧を上昇させて、印加電圧が電源電圧に等しくなってからサイズの大きな電源スイッチＰＷＳＡを導通状態としている。これにより、回路ブロック１１に電源スイッチＰＷＳＡから突入電流が流れ、電源ノイズが発生するのを避けることができる。 As described above, when returning from the data holding mode to the normal operation mode, the applied voltage is gradually increased, and the large-sized power switch PWSA is turned on after the applied voltage becomes equal to the power supply voltage. As a result, it is possible to avoid a rush current flowing from the power switch PWSA to the circuit block 11 and generating power noise.

図５は、半導体装置１０の動作の別の一例を示す図である。この図５のタイムチャートにおいて、半導体装置１０は通常動作モードから電源オフモードに移行し、その後、電源オフモードから通常動作モードに復帰する。図６は、半導体装置１０が通常動作モードから電源オフモードに移行する手順を示すフローチャートである。図７は、半導体装置１０が電源オフモードから通常動作モードに復帰する手順を示すフローチャートである。以下において、図５乃至図７を用いて、電源オフモードへの移行及び電源オフモードからの復帰動作について説明する。 FIG. 5 is a diagram illustrating another example of the operation of the semiconductor device 10. In the time chart of FIG. 5, the semiconductor device 10 shifts from the normal operation mode to the power-off mode, and then returns from the power-off mode to the normal operation mode. FIG. 6 is a flowchart illustrating a procedure in which the semiconductor device 10 shifts from the normal operation mode to the power-off mode. FIG. 7 is a flowchart showing a procedure for returning the semiconductor device 10 from the power-off mode to the normal operation mode. Hereinafter, the transition to the power-off mode and the return operation from the power-off mode will be described with reference to FIGS.

図６のステップＳ１において、ＣＰＵ１２が、電源制御回路１３及び電源電圧監視回路＆クロック制御回路１４に対して、回路ブロック１１の電源オフモードへの移行を指示する。ステップＳ２において、電源電圧監視回路＆クロック制御回路１４は、上記のＣＰＵ１２からの移行指示に応答して、回路ブロック１１へのクロック信号ＣＬＫの供給を停止する。これにより回路ブロック１１の回路動作は停止する。なおこのクロック信号ＣＬＫ
の供給停止の前に、回路ブロック１１内のレジスタの内容の退避作業が実行される。 In step S <b> 1 of FIG. 6, the CPU 12 instructs the power supply control circuit 13 and the power supply voltage monitoring circuit & clock control circuit 14 to shift the circuit block 11 to the power supply off mode. In step S <b> 2, the power supply voltage monitoring circuit & clock control circuit 14 stops supplying the clock signal CLK to the circuit block 11 in response to the transition instruction from the CPU 12. As a result, the circuit operation of the circuit block 11 is stopped. This clock signal CLK
Before the supply is stopped, the contents of the register in the circuit block 11 are saved.

図６のステップＳ３において、電源制御回路１３は、上記のＣＰＵ１２からの移行指示に応答して、電源スイッチＰＷＳＢ及びＰＷＳＣを導通状態とする。これは、図５において、電源スイッチＰＷＳＢ及びＰＷＳＣのゲートに印加されるＰＷＳＢゲート信号及びＰＷＳＣゲート信号がそれぞれ、タイミングＴ１においてＨＩＧＨ及びＬＯＷに変化することに相当する。 In step S3 of FIG. 6, the power supply control circuit 13 turns on the power switches PWSB and PWSC in response to the transition instruction from the CPU 12. In FIG. 5, this corresponds to that the PWSB gate signal and the PWSC gate signal applied to the gates of the power switches PWSB and PWSC change to HIGH and LOW at timing T1, respectively.

図６のステップＳ４において、電源制御回路１３は、通常動作モードにおいて導通状態であった電源スイッチＰＷＳＡを遮断状態とする。これは、図５において、電源スイッチＰＷＳＡのゲートに印加されるＰＷＳＡゲート信号が、タイミングＴ２においてＨＩＧＨに変化することに相当する。このように電源スイッチＰＷＳＡよりもサイズの小さな電源スイッチＰＷＳＣを導通させてから、その後に電源スイッチＰＷＳＡを遮断することにより、電源ノイズの発生を低減するようにしている。なお図５において、クロック信号ＣＬＫの周期が変化しているかのように示されているが、これは長期間の電源オフモードを図示の都合上短縮して示したものであり、実際にはクロック信号ＣＬＫの周期は変化することなく一定である。 In step S4 of FIG. 6, the power supply control circuit 13 puts the power switch PWSA in the normal operation mode into a cut-off state. This corresponds to the fact that the PWSA gate signal applied to the gate of the power switch PWSA changes to HIGH at timing T2 in FIG. In this way, the power switch PWSC having a size smaller than that of the power switch PWSA is turned on, and then the power switch PWSA is shut off to reduce the generation of power noise. In FIG. 5, it is shown as if the cycle of the clock signal CLK is changing, but this is a shortened power-off mode for a long time for convenience of illustration, and in actuality the clock signal CLK The period of the signal CLK is constant without changing.

図６のステップＳ５において、電源電圧監視回路＆クロック制御回路１４が印加電圧を監視する。印加電圧がＶａより低くなると、ステップＳ６でＹｅｓとなり、ステップＳ７において電源制御回路１３が電源スイッチＰＷＳＢを遮断状態とする。これは、図５において、ＰＷＳＢゲート信号が、タイミングＴ３においてＬＯＷに変化することに相当する。 In step S5 of FIG. 6, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage. When the applied voltage becomes lower than Va, the result is Yes in step S6, and in step S7, the power control circuit 13 turns off the power switch PWSB. This corresponds to the PWSB gate signal changing to LOW at timing T3 in FIG.

その後ステップＳ８において、電源制御回路１３は、所定の設定時間待つ。この所定の設定時間は例えば数十マイクロ秒程度である。所定の設定時間が経過すると、ステップＳ９で、電源制御回路１３は、電源ノイズを低減するために導通状態とされていた電源スイッチＰＷＳＣを遮断状態とする。これは、図５において、ＰＷＳＣゲート信号が、タイミングＴ４においてＨＩＧＨに変化することに相当する。その後ステップＳ１０で、電源制御回路１３は、所定の設定時間待つ。この所定の設定時間は例えば数十マイクロ秒程度である。所定の設定時間が経過すると、電源オフモードとなる。 Thereafter, in step S8, the power supply control circuit 13 waits for a predetermined set time. This predetermined set time is, for example, about several tens of microseconds. When the predetermined set time elapses, in step S9, the power supply control circuit 13 sets the power switch PWSC that has been turned on to reduce power supply noise to a cut-off state. This corresponds to the PWSC gate signal changing to HIGH at timing T4 in FIG. Thereafter, in step S10, the power supply control circuit 13 waits for a predetermined set time. This predetermined set time is, for example, about several tens of microseconds. When a predetermined set time elapses, the power-off mode is set.

図５に示されるように、タイミングＴ４からＴ５の状態では、電源が完全に遮断された状態であり、印加電圧は略ゼロとなっている。なお図５では、数サイクルで電源オフモードへの移行が完了しているかのように示されるが、実際には、移行処理には１０００〜２０００程度のクロックサイクル数がかかる。このように時間をかけて徐々に印加電圧を低下させていくことにより、電源ノイズの発生を極力抑制している。 As shown in FIG. 5, in the state from timing T4 to T5, the power supply is completely cut off, and the applied voltage is substantially zero. Although FIG. 5 shows that the transition to the power-off mode is completed in several cycles, in actuality, the transition process takes about 1000 to 2000 clock cycles. In this way, by gradually reducing the applied voltage over time, generation of power supply noise is suppressed as much as possible.

図７のステップＳ１において、ＣＰＵ１２が、電源制御回路１３及び電源電圧監視回路＆クロック制御回路１４に対して、電源オフモードの回路ブロック１１の復帰を指示する。ステップＳ２で、電源制御回路１３が、上記のＣＰＵ１２からの復帰指示に応答して、電源スイッチＰＷＳＣを導通状態とする。これは、図５において、ＰＷＳＣゲート信号が、タイミングＴ５においてＬＯＷに変化することに相当する。 7, the CPU 12 instructs the power supply control circuit 13 and the power supply voltage monitoring circuit & clock control circuit 14 to restore the circuit block 11 in the power-off mode. In step S2, the power supply control circuit 13 turns on the power switch PWSC in response to the return instruction from the CPU 12. This corresponds to the PWSC gate signal changing to LOW at timing T5 in FIG.

ステップＳ３において、電源制御回路１３は、所定の設定時間待つ。この所定の設定時間は例えば数十マイクロ秒程度である。所定の設定時間が経過すると、ステップＳ４で、電源制御回路１３は、電源スイッチＰＷＳＢを導通状態とする。これは、図５において、ＰＷＳＢゲート信号が、タイミングＴ６においてＨＩＧＨに変化することに相当する。 In step S3, the power supply control circuit 13 waits for a predetermined set time. This predetermined set time is, for example, about several tens of microseconds. When the predetermined set time has elapsed, in step S4, the power supply control circuit 13 sets the power supply switch PWSB to the conductive state. This corresponds to the PWSB gate signal changing to HIGH at timing T6 in FIG.

図７のステップＳ５において、電源電圧監視回路＆クロック制御回路１４が印加電圧を監視する。印加電圧が電圧Ｖｂより大きくなると、ステップＳ６でＹｅｓとなり、ステップＳ７において電源制御回路１３が電源スイッチＰＷＳＡを導通状態とする。これは、図５において、ＰＷＳＡゲート信号が、タイミングＴ７においてＬＯＷに変化することに相当する。 In step S5 of FIG. 7, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage. When the applied voltage becomes higher than the voltage Vb, Yes is obtained in step S6, and in step S7, the power supply control circuit 13 turns on the power switch PWSA. This corresponds to the PWSA gate signal changing to LOW at timing T7 in FIG.

図７のステップＳ８において、電源電圧監視回路＆クロック制御回路１４が印加電圧を監視する。印加電圧が電源電圧（動作電圧）と等しくなると、ステップＳ９でＹｅｓとなり、ステップＳ１０において電源制御回路１３が電源スイッチＰＷＳＣを遮断状態とする。これは、図５において、ＰＷＳＣゲート信号が、タイミングＴ８においてＨＩＧＨに変化することに相当する。その後、ステップＳ１１において、電源制御回路１３が電源スイッチＰＷＳＢを遮断状態とする。これは、図５において、ＰＷＳＢゲート信号が、タイミングＴ９においてＬＯＷに変化することに相当する。更にその後、ステップＳ１２において、電源電圧監視回路＆クロック制御回路１４が、回路ブロック１１へのクロック信号ＣＬＫの供給を開始する。これにより回路ブロック１１の回路動作が再開される。回路ブロック１１の回路動作の再開後に、退避していたレジスタデータの復元作業が実行される。 In step S8 of FIG. 7, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage. When the applied voltage becomes equal to the power supply voltage (operating voltage), the result becomes Yes in step S9, and in step S10, the power supply control circuit 13 turns off the power switch PWSC. This corresponds to the PWSC gate signal changing to HIGH at timing T8 in FIG. Thereafter, in step S11, the power supply control circuit 13 turns off the power switch PWSB. This corresponds to the PWSB gate signal changing to LOW at timing T9 in FIG. Thereafter, in step S12, the power supply voltage monitoring circuit & clock control circuit 14 starts supplying the clock signal CLK to the circuit block 11. Thereby, the circuit operation of the circuit block 11 is resumed. After the circuit operation of the circuit block 11 is resumed, the saved register data is restored.

上記のようにして、電源オフモードから通常動作モードへの復帰時には、徐々に印加電圧を上昇させて、印加電圧が電源電圧に十分に近くなってからサイズの大きな電源スイッチＰＷＳＡを導通状態としている。これにより、回路ブロック１１に電源スイッチＰＷＳＡから突入電流が流れ、電源ノイズが発生するのを避けることができる。 As described above, when returning from the power-off mode to the normal operation mode, the applied voltage is gradually increased, and the large-sized power switch PWSA is turned on after the applied voltage is sufficiently close to the power supply voltage. . As a result, it is possible to avoid a rush current flowing from the power switch PWSA to the circuit block 11 and generating power noise.

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。 As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.

なお本願発明は以下の内容を含むものである。
（付記１）
内部回路と、
前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、第１の電源スイッチ及び第２の電源スイッチを含む複数の電源スイッチと、
前記内部回路に印加される電圧が所定の電圧より低いか否かを検出する電源電圧監視回路と、
第１のモードでは前記内部回路にクロック供給すると共に前記第１の電源スイッチを導通状態に保ち、第２のモードでは前記内部回路へのクロック供給を停止すると共に前記第１及び第２の電源スイッチを双方共に遮断状態に保ち、第３のモードでは前記内部回路へのクロック供給を停止すると共に前記第１の電源スイッチを遮断状態に保ちながら前記第２の電源スイッチを前記電源電圧監視回路の検出結果に応じて間欠的に導通状態にする制御回路と
を含むことを特徴とする半導体装置。
（付記２）
前記第３のモードにおける前記第２の電源スイッチの間欠的な導通状態により、前記内部回路に印加される電圧は、前記内部回路でのデータ保持が可能な電圧以上に保持されることを特徴とする付記１記載の半導体装置。
（付記３）
前記複数の電源スイッチは第３の電源スイッチを含み、前記制御回路は、前記第１のモードでは前記第３の電源スイッチを遮断状態に保ち、前記第２のモードでは前記第３の電源スイッチを遮断状態に保ち、前記第３のモードでは前記第３の電源スイッチを導通状態に保つことを特徴とする付記１又は２記載の半導体装置。
（付記４）
前記第１及び第２の電源スイッチはＰＭＯＳトランジスタであり、前記第３の電源スイッチはＮＭＯＳトランジスタであることを特徴とする付記３記載の半導体装置。
（付記５）
前記制御回路は、クロック信号の立ち下がりエッジに同期して前記第２の電源スイッチを遮断状態から導通状態に変化させることを特徴とする付記１乃至４何れか一項記載の半導体装置。
（付記６）
内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられる複数の電源スイッチの遮断及び導通を制御して、前記内部回路への電源の供給及び停止を制御する半導体装置において、
前記内部回路へのクロック信号の供給を停止し、
前記クロック信号の供給が停止された状態で前記内部回路に印加される電圧が所定の電圧より低いか否かを検出し、
前記複数の電源スイッチのうちで最大サイズの電源スイッチを遮断状態に保つと共に、他の少なくとも１つの電源スイッチを前記検出の結果に応じて間欠的に導通状態にする
各段階を含むことを特徴とする半導体装置の電源制御方法。
（付記７）
前記少なくとも１つの電源スイッチを間欠的に導通状態にする際に、前記クロック信号の立ち下がりエッジに同期して前記少なくとも１つの電源スイッチを遮断状態から導通状態に変化させることを特徴とする付記６記載の半導体装置の電源制御方法。 The present invention includes the following contents.
(Appendix 1)
Internal circuitry,
A plurality of power switches, each provided in a plurality of parallel paths for supplying current to the internal circuit, including a first power switch and a second power switch;
A power supply voltage monitoring circuit for detecting whether a voltage applied to the internal circuit is lower than a predetermined voltage;
In the first mode, the clock is supplied to the internal circuit and the first power switch is kept in a conductive state. In the second mode, the clock supply to the internal circuit is stopped and the first and second power switches In the third mode, the supply of the clock to the internal circuit is stopped and the second power switch is detected by the power supply voltage monitoring circuit while the first power switch is kept in the shut-off state. And a control circuit that intermittently turns on according to a result.
(Appendix 2)
Due to the intermittent conduction state of the second power switch in the third mode, the voltage applied to the internal circuit is held higher than the voltage at which data can be held in the internal circuit. The semiconductor device according to appendix 1.
(Appendix 3)
The plurality of power switches include a third power switch, and the control circuit keeps the third power switch in a cut-off state in the first mode, and controls the third power switch in the second mode. The semiconductor device according to appendix 1 or 2, wherein the semiconductor device is kept in a cut-off state, and the third power switch is kept in a conductive state in the third mode.
(Appendix 4)
4. The semiconductor device according to claim 3, wherein the first and second power switches are PMOS transistors, and the third power switch is an NMOS transistor.
(Appendix 5)
5. The semiconductor device according to claim 1, wherein the control circuit changes the second power switch from a cut-off state to a conductive state in synchronization with a falling edge of a clock signal.
(Appendix 6)
In a semiconductor device for controlling the supply and stop of power to the internal circuit by controlling the cutoff and conduction of a plurality of power switches provided respectively in a plurality of parallel paths for supplying current to the internal circuit,
Stop supplying the clock signal to the internal circuit,
Detecting whether or not a voltage applied to the internal circuit in a state where the supply of the clock signal is stopped is lower than a predetermined voltage;
The power switch of the maximum size among the plurality of power switches is maintained in a cut-off state, and each step includes intermittently turning on at least one other power switch according to the detection result. Power control method for semiconductor device.
(Appendix 7)
Supplementary note 6 wherein when at least one power switch is intermittently turned on, the at least one power switch is changed from a cut-off state to a conductive state in synchronization with a falling edge of the clock signal. The power supply control method of the semiconductor device as described.

１０半導体装置
１１回路ブロック
１２ＣＰＵ
１３電源制御回路
１４電源電圧監視回路＆クロック制御回路
１５電源配線
ＰＷＳＡ、ＰＷＳＢ、ＰＷＳＣ、ＰＷＳＤ電源スイッチ 10 Semiconductor Device 11 Circuit Block 12 CPU
13 Power supply control circuit 14 Power supply voltage monitoring circuit & clock control circuit 15 Power supply wiring PWSA, PWSB, PWSC, PWSD Power switch

Claims

Internal circuitry,
A plurality of power switches, each provided in a plurality of parallel paths for supplying current to the internal circuit, including a first power switch and a second power switch;
A power supply voltage monitoring circuit for detecting whether a voltage applied to the internal circuit is lower than a predetermined voltage;
In the first mode, the clock is supplied to the internal circuit and the first power switch is kept in a conductive state. In the second mode, the clock supply to the internal circuit is stopped and the first and second power switches In the third mode, the supply of the clock to the internal circuit is stopped and the second power switch is detected by the power supply voltage monitoring circuit while the first power switch is kept in the shut-off state. results seen including a control circuit for the intermittent conductive state in response to said control circuit, in the third mode, the cut-off state the second power switch in synchronization with the falling edge of the clock signal A semiconductor device which is changed to a conductive state .

Due to the intermittent conduction state of the second power switch in the third mode, the voltage applied to the internal circuit is held higher than the voltage at which data can be held in the internal circuit. The semiconductor device according to claim 1.

The plurality of power switches include a third power switch, and the control circuit keeps the third power switch in a cut-off state in the first mode, and controls the third power switch in the second mode. 3. The semiconductor device according to claim 1, wherein the semiconductor device is kept in a cut-off state and the third power switch is kept in a conductive state in the third mode.

4. The semiconductor device according to claim 3, wherein the first and second power switches are PMOS transistors, and the third power switch is an NMOS transistor.