JP5545040B2 - Semiconductor device - Google Patents
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Description
本願開示は、一般に半導体装置に関し、詳しくは電源制御機能を備えた半導体装置に関する。 The present disclosure generally relates to a semiconductor device, and particularly relates to a semiconductor device having a power supply control function.
携帯機器において使用されるLSI(大規模集積回路)には、高い性能と共に低消費電力化が要求される。このため、電源切断機能を備えたLSIを採用する場合が多くなっている。電源切断機能を備えたLSIでは、内部の複数の回路ブロックのうち不使用状態の回路ブロックの電源を切断することにより、その回路ブロックでのリーク電流の消費を無くして消費電力を削減する。 LSI (Large Scale Integrated Circuit) used in portable devices is required to have high performance and low power consumption. For this reason, LSIs having a power-off function are often used. In an LSI having a power cut-off function, the power of a circuit block that is not in use is cut off among a plurality of internal circuit blocks, thereby eliminating leakage current consumption in the circuit block and reducing power consumption.
電源切断機能により回路ブロックの電源を切断する場合、また切断状態から電源供給を開始する場合、急激な電流の変化により電源配線に電源ノイズが発生する可能性がある。この電源ノイズは、電源配線上を伝搬してLSIの各部に悪影響を及ぼす。一般的に、回路ブロックへの電源供給経路に設けられ電源供給及び遮断のための電源スイッチとして機能するトランジスタのサイズ(ゲート幅)が小さければ、このトランジスタをオン及びオフしても、電源ノイズを許容可能範囲内に収めることができる。しかしこの場合、回路ブロックの消費電流に相当する量の電流を供給できずに、回路ブロックを安定して動作させることができない可能性がある。逆に、回路ブロックの消費電流を賄うに十分なサイズのトランジスタを用いると、電源ノイズが許容可能な範囲を超えてしまう。 When the power of the circuit block is turned off by the power-off function, or when power supply is started from the cut-off state, power supply noise may occur in the power supply wiring due to a sudden change in current. This power supply noise propagates on the power supply wiring and adversely affects each part of the LSI. In general, if the size of the transistor (gate width) provided in the power supply path to the circuit block and functioning as a power switch for power supply and shut-off is small, power noise will be generated even if this transistor is turned on and off. It can be within the allowable range. However, in this case, there is a possibility that the circuit block cannot be stably operated without supplying a current corresponding to the consumption current of the circuit block. On the other hand, if a transistor having a size sufficient to cover the current consumption of the circuit block is used, the power supply noise exceeds the allowable range.
そこで例えば、電源スイッチを多数の電源スイッチに分割しておき、タイミングをずらしながら各電源スイッチを順次オン又はオフさせていく構成等が採用される。このような構成では、通常動作モードから電源オフモードに移行するために数十マイクロ秒程度の時間をかけ、また電源オフモードから通常動作モードに復帰するために更に数十マイクロ秒程度の時間をかけることになる。また更に、電源オフモードに移行する際には回路ブロック内のレジスタデータを退避させ、通常動作モードに復帰する際にはレジスタデータを復元させる作業を実行するため、データ退避及び復元のための時間が更に掛かってしまう。従って、当該回路ブロックが最低でも数100マイクロ秒程度の間は動作しない場合のみ、電源オフモードに移行して消費電力を削減することが可能となる。回路ブロックの動作停止期間が100マイクロ秒程度以下の場合には、電源オフモードに移行することができず、消費電力を削減することができない。 Therefore, for example, a configuration is adopted in which the power switch is divided into a large number of power switches, and the power switches are sequentially turned on or off while shifting the timing. In such a configuration, it takes about tens of microseconds to shift from the normal operation mode to the power-off mode, and further several tens of microseconds to return from the power-off mode to the normal operation mode. It will be over. Furthermore, since the register data in the circuit block is saved when shifting to the power-off mode and the register data is restored when returning to the normal operation mode, the time for saving and restoring data is executed. Will take more. Therefore, it is possible to shift to the power-off mode and reduce power consumption only when the circuit block does not operate for at least several hundred microseconds. When the operation stop period of the circuit block is about 100 microseconds or less, it is not possible to shift to the power-off mode and power consumption cannot be reduced.
以上を鑑みると、短時間での動作モードの移行及び復帰を可能とすることにより、回路ブロックが短い期間動作停止する場合であっても消費電力を削減可能とした半導体装置が望まれる。 In view of the above, there is a demand for a semiconductor device that can reduce power consumption even when a circuit block is stopped for a short period of time by enabling transition and return of an operation mode in a short time.
半導体装置は、内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、第1の電源スイッチ及び第2の電源スイッチを含む複数の電源スイッチと、前記内部回路に印加される電圧が所定の電圧より低いか否かを検出する電源電圧監視回路と、第1のモードでは前記内部回路にクロック供給すると共に前記第1の電源スイッチを導通状態に保ち、第2のモードでは前記内部回路へのクロック供給を停止すると共に前記第1及び第2の電源スイッチを双方共に遮断状態に保ち、第3のモードでは前記内部回路へのクロック供給を停止すると共に前記第1の電源スイッチを遮断状態に保ちながら前記第2の電源スイッチを前記電源電圧監視回路の検出結果に応じて間欠的に導通状態にする制御回路とを含み、前記制御回路は、前記第3のモードにおいて、クロック信号の立ち下がりエッジに同期して前記第2の電源スイッチを遮断状態から導通状態に変化させることを特徴とする。 A semiconductor device is provided in each of an internal circuit and a plurality of parallel paths for supplying current to the internal circuit, and includes a plurality of power switches including a first power switch and a second power switch, and is applied to the internal circuit A power supply voltage monitoring circuit for detecting whether or not a voltage to be applied is lower than a predetermined voltage, and in the first mode, a clock is supplied to the internal circuit and the first power switch is kept in a conductive state, and the second mode In the third mode, the clock supply to the internal circuit is stopped and both the first and second power switches are kept cut off. In the third mode, the clock supply to the internal circuit is stopped and the first power supply is stopped. look including a control circuit for the intermittent conductive state in response to the second power switch while keeping the switch to cut-off state to the detection result of the power supply voltage monitoring circuit, the control times , In the third mode, wherein the changing from falling cutoff state said synchronization second power switch to the edge of the clock signal to the conducting state.
本願開示の少なくとも1つの実施例によれば、第3のモードにおいて、内部回路の動作を停止すると共に通常動作時電源供給用の第1の電源スイッチを遮断状態に保ちながら第2の電源スイッチを電源電圧監視回路の検出結果に応じて間欠的に導通状態にする。これにより、内部回路への印加電圧を電源電圧より低い電圧に低下させながらも、所定の電圧以上に維持することが可能となる。この所定の電圧として内部回路でのデータ保持が可能な下限電圧を設定することにより、消費電力削減しながらも内部回路でのデータ保持が可能となる。モード遷移に伴う電圧変化が小さいためにモード遷移を短時間で行なうことが可能であり、またデータを保持したままなのでデータ退避及び復元作業が不要となる。従って、短時間での動作モードの移行及び復帰が可能となり、回路ブロックが短い期間動作停止する場合であっても消費電力を削減可能となる。 According to at least one embodiment of the present disclosure, in the third mode, the operation of the internal circuit is stopped and the second power switch is turned on while the first power switch for supplying power during normal operation is kept off. The conduction state is intermittently set according to the detection result of the power supply voltage monitoring circuit. As a result, the voltage applied to the internal circuit can be maintained at a predetermined voltage or higher while being lowered to a voltage lower than the power supply voltage. By setting a lower limit voltage capable of holding data in the internal circuit as the predetermined voltage, it is possible to hold data in the internal circuit while reducing power consumption. Since the voltage change accompanying the mode transition is small, it is possible to perform the mode transition in a short time, and since data is retained, data saving and restoring operations are not required. Accordingly, the operation mode can be shifted and restored in a short time, and the power consumption can be reduced even when the circuit block is stopped for a short period of time.
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図1は、回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の一例を示す図である。半導体装置10は、回路ブロック11、CPU12、電源制御回路13、電源電圧監視回路&クロック制御回路14、電源配線15、及び電源スイッチPWSA、PWSB、PWSC、PWSDを含む。図1には、回路ブロック11及び電源スイッチPWSA乃至PWSDからなる電源制御ブロック16が1つだけ示されるが、同様の構成を有する複数の電源制御ブロック16が半導体装置10に設けられていてよい。
FIG. 1 is a diagram illustrating an example of a semiconductor device having a configuration for controlling power supply and power shutoff to a circuit block. The
複数の電源スイッチPWSA乃至PWSDは、電源配線15から回路ブロック11へ電流を供給する複数の並列な経路にそれぞれ設けられる。電源制御回路13は、CPU12からの電源スイッチ制御信号による指示に基づいて、複数の電源スイッチPWSA乃至PWSDの遮断及び導通を制御する。具体的には、電源制御回路13は、電源スイッチPWSA乃至PWSDのゲートに印加する電圧を制御することにより、各電源スイッチの遮断及び導通をそれぞれ別個に制御する。なお電源スイッチPWSA、PWSC、PWSDはPMOSトランジスタであり、電源スイッチPWSBはNMOSトランジスタであってよい。
The plurality of power switches PWSA to PWSD are respectively provided on a plurality of parallel paths for supplying current from the
電源電圧監視回路&クロック制御回路14は、回路ブロック11にクロック信号CLKを供給すると共に、回路ブロック11に印加される電圧が所定の電圧より低いか否かを検出する。具体的には、電源電圧監視回路&クロック制御回路14は、CPU12からのクロック制御信号による指示に応じて、回路ブロック11へのクロック信号CLKの供給及び停止を制御する。また電源電圧監視回路&クロック制御回路14は、電源スイッチPWSA乃至PWSDを介して回路ブロック11に印加される電圧が所定の電圧より低いか否かを検出し、その検出結果を電圧情報としてCPU12に供給する。
The power supply voltage monitoring circuit & clock control circuit 14 supplies the clock signal CLK to the
回路ブロック11の動作モードには、通常動作モードと、電源オフモードと、データ保持モードとがある。通常動作モードでは、回路ブロック11にクロック信号及び電源電圧が供給され、回路ブロック11が通常の回路動作を実行する。電源オフモードでは、回路ブロック11へのクロック供給及び電源供給が停止され、回路ブロック11の動作が比較的長期間にわたり停止する。データ保持モードでは、回路ブロック11へのクロック供給を停止すると共に、データ保持が可能な範囲で回路ブロック11への電源電圧を低下させ、回路ブロック11の動作が比較的短期間の間停止する。これら各モードの切り替えは、CPU12により制御される。回路ブロック11が動作している間は、CPU12は、回路ブロック11に対して通常動作モードを設定する。回路ブロック11が少なくとも例えば200マイクロ秒より長い期間にわたり停止することが判明すると、CPU12は、回路ブロック11に対して電源オフモードを設定する。回路ブロック11が例えば1マイクロ秒以上で200マイクロ秒以下の期間にわたり停止することが判明すると、CPU12は、回路ブロック11に対してデータ保持モードを設定する。この例における1マイクロ秒及び200マイクロ秒は一例に過ぎず、例えば2マイクロ秒及び300マイクロ秒等の他の期間を設定してもよい。
The operation mode of the
通常動作モードにおいて、最大サイズ(ゲート幅)である電源スイッチPWSAは導通状態に保たれ、回路ブロック11に電源を供給する。この通常動作モードにおいて、残りの電源スイッチPWSB乃至PWSDは遮断状態に保たれていてよい。電源オフモードでは、電源スイッチPWSA乃至PWSDは全て遮断状態に保たれる。データ保持モードでは、電源スイッチPWSAを遮断状態に保つと共に、電源スイッチPWSDを電源電圧監視回路&クロック制御回路14の電圧検出結果に応じて間欠的に導通状態にする。また、このデータ保持モードにおいて、電源スイッチPWSBは導通状態に保たれる。電源スイッチPWSBは、NMOSトランジスタであり、電源配線15の電源電圧からトランジスタの閾値電圧分低下した電圧を回路ブロック11に供給する。この電源スイッチPWSBを用いることにより、電源電圧から適度に低下した電圧を回路ブロック11に供給することができる。しかも回路ブロック11内の動作電圧が低下すると、NMOSトランジスタである電源スイッチPWSBがより強い導通状態となり、電流供給量が増加して、回路ブロック11の動作電圧を引き上げるように動作する。この電源スイッチPWSBの自動的なフィードバック制御の効果と、電源スイッチPWSDの間欠的な導通動作の効果とにより、回路ブロック11に印加される電圧は、回路ブロック11でのデータ保持が可能な電圧以上に保持される。
In the normal operation mode, the power switch PWSA having the maximum size (gate width) is kept in a conductive state and supplies power to the
回路ブロック11には、フリップフロップやラッチ等のデータ保持回路が含まれている。これらのデータ保持回路は、その格納データ内容を保持するために、通常の動作電圧に等しい電源電圧を印加される必要はない。即ち例えば、3.3Vの電源電圧が印加されて0V〜3.3Vの範囲で通常動作している場合、電源電圧が例えば2.5V迄低下したとしても、データ保持回路に格納されるデータ内容を保持することが可能である。ここで、データ保持回路に格納データ内容を保持しておくために必要な下限の電圧をVLIMITとする。電源電圧監視回路&クロック制御回路14は、回路ブロック11に印加される電圧とVa=VLIMIT+αとを比較する。ここでαは、余裕のためのマージンである。電源電圧監視回路&クロック制御回路14は、回路ブロック11に印加される電圧がVaよりも低下すると、その旨をCPU12に通知する。この通知に応じて、CPU12は、電源制御回路13を介して電源スイッチPWSDを導通状態とする。電源電圧監視回路&クロック制御回路14は更に、回路ブロック11に印加される電圧がVb(>Va)よりも上昇すると、その旨をCPU12に通知する。この通知に応じて、CPU12は、電源制御回路13を介して電源スイッチPWSDを遮断状態とする。このような制御により、電源スイッチPWSDが間欠的に導通状態とされ、回路ブロック11の印加電圧が、データ保持に必要な下限電圧VLIMIT以上となる状態に維持される。なおこの例では、電源電圧監視回路&クロック制御回路14からの通知によりCPU12が制御を行なうとしたが、電源電圧監視回路&クロック制御回路14からの通知により電源制御回路13が直接に制御を行なってもよい。
The
なお、回路ブロック11の印加電圧とは、回路ブロック11の内部の寄生容量及び安定化のために付加された安定化容量との和である容量に充電される電圧のことである。通常動作モードでは、この容量が十分に充電されて、電源電圧に等しい電圧が回路ブロック11に印加される状態となる。回路ブロック11内部のリーク電流により容量が放電して印加電圧が下がろうとするが、電源から供給される電流により直ちに容量が充電されて、印加電圧は電源電圧に等しい電圧となる。また例えば電源オフモードでは、回路ブロック11内部のリーク電流により容量が放電し、回路ブロック11への印加電圧は略0Vの状態となる。それに対して、上記のデータ保持モードでは、電源スイッチPWSDが間欠的に導通状態となることにより、回路ブロック11への印加電圧は、電源電圧より低い状態で且つ電圧VLIMIT以上となる状態に維持される。このように回路ブロック11の印加電圧が電源電圧より低くなることにより、回路ブロック11でのリーク電流の量を削減し、十分な消費電力削減効果を得ることができる。
The applied voltage of the
図2は、半導体装置10の動作の一例を示す図である。この図2のタイムチャートにおいて、半導体装置10は通常動作モードからデータ保持モードに移行し、その後、データ保持モードから通常動作モードに復帰する。図3は、半導体装置10が通常動作モードからデータ保持モードに移行する手順を示すフローチャートである。図4は、半導体装置10がデータ保持モードから通常動作モードに復帰する手順を示すフローチャートである。以下において、図2乃至図4を用いて、データ保持モードへの移行及びデータ保持モードからの復帰動作について説明する。
FIG. 2 is a diagram illustrating an example of the operation of the
図3のステップS1において、CPU12が、電源制御回路13及び電源電圧監視回路&クロック制御回路14に対して、回路ブロック11のデータ保持モードへの移行を指示する。ステップS2において、電源電圧監視回路&クロック制御回路14は、上記のCPU12からの移行指示に応答して、回路ブロック11へのクロック信号CLKの供給を停止する。これにより回路ブロック11の回路動作は停止する。ステップS3において、電源制御回路13は、上記のCPU12からの移行指示に応答して、電源スイッチPWSB及びPWSCを導通状態とする。これは、図2において、電源スイッチPWSB及びPWSCのゲートに印加されるPWSBゲート信号及びPWSCゲート信号がそれぞれ、タイミングT1においてHIGH及びLOWに変化することに相当する。
In step S1 of FIG. 3, the
図3のステップS4において、電源制御回路13は、通常動作モードにおいて導通状態であった電源スイッチPWSAを遮断状態とする。これは、図2において、電源スイッチPWSAのゲートに印加されるPWSAゲート信号が、タイミングT2においてHIGHに変化することに相当する。電源スイッチPWSAのサイズ(ゲート幅)は大きく、比較的大きな電流を流すように設計されているので、電源スイッチPWSAを遮断すると電源ノイズが発生する。そこで、まず電源スイッチPWSAよりもサイズの小さな電源スイッチPWSCを導通させてから、その後に電源スイッチPWSAを遮断することにより、電源ノイズの発生を低減するようにしている。
In step S4 of FIG. 3, the power
図3のステップS5において、電源制御回路13は、電源ノイズを低減するために導通状態とされていた電源スイッチPWSCを遮断状態とする。これは、図2において、PWSCゲート信号が、タイミングT3においてHIGHに変化することに相当する。その後のタイミングT3からT4の状態では、NMOSトランジスタである電源スイッチPWSBのみが導通状態となっており、電源電圧からNMOSトランジスタの閾値電圧を引いた電圧まで、印加電圧が徐々に低下していく。なお電源電圧からNMOSトランジスタの閾値電圧を引いた電圧は、例えば図2に示す電圧Va近辺であることが好ましい。この電圧Va近辺まで印加電圧が低下すると、電源スイッチPWSBからの電流供給により、回路ブロック11の印加電圧は比較的安定することになる。但し、電源スイッチPWSBのみで、データ保持電圧を確実に維持することは困難であるので、以下に説明するように、電源スイッチPWSDの間欠的な導通動作によりデータ保持電圧を確実に維持する。
In step S5 of FIG. 3, the power
図3のステップS6において、電源電圧監視回路&クロック制御回路14が、回路ブロック11への印加電圧を監視する。具体的には、電源電圧監視回路&クロック制御回路14が、電源スイッチPWSA乃至PWSDと回路ブロック11との間の接続点における電圧(回路ブロック11の印加電圧)と電圧Va(=VLIMIT+α)とを比較する。印加電圧が電圧Vaよりも低い場合、ステップS7において、電源制御回路13がデータ保持用の電源スイッチPWSDを導通状態とする。これは、図2において、電源スイッチPWSDのゲートに印加されるPWSDゲート信号が、例えばタイミングT4やT6においてLOWに変化することに相当する。なお、このタイミングT4やT6においては、図2に示す印加電圧が電圧Va以下となっていることが分かる。
In step S <b> 6 of FIG. 3, the power supply voltage monitoring circuit & clock control circuit 14 monitors the voltage applied to the
またこのタイミングT4やT6は、クロック信号CLKの立ち下がりエッジに一致している。即ち、電源制御回路13は、クロック信号CLKの立ち下がりエッジに同期して電源スイッチPWSDを遮断状態から導通状態に変化させる。一般の回路動作として、クロック信号CLKの立ち上がりエッジに同期して信号が変化する。即ち、回路ブロック11以外の他の回路ブロックでは、クロック信号CLKの立ち上がりエッジに同期して電流が消費されることになる。そこで、電源スイッチPWSBのスイッチオンのタイミングを他の回路ブロックでの電流消費タイミングからずらして、電流消費タイミングが重ならないようにすることにより、電源ノイズの発生をできるだけ低減している。
The timings T4 and T6 coincide with the falling edge of the clock signal CLK. That is, the power
印加電圧が電圧Va以上である場合、ステップS8において、電源電圧監視回路&クロック制御回路14が、回路ブロック11への印加電圧を監視する。具体的には、電源電圧監視回路&クロック制御回路14が、電源スイッチPWSA乃至PWSDと回路ブロック11との間の接続点における電圧(回路ブロック11の印加電圧)と電圧Vb(>Va)とを比較する。印加電圧が電圧Vbより高い場合、ステップS9において、電源制御回路13がデータ保持用の電源スイッチPWSDを遮断状態とする。これは、図2において、電源スイッチPWSDのゲートに印加されるPWSDゲート信号が、例えばタイミングT5やT8においてHIGHに変化することに相当する。なお、このタイミングT5やT8においては、図2に示す印加電圧が電圧Vbより高くなっていることが分かる。またタイミングT6で電源スイッチPWSDが導通状態となった後、直後のタイミングT7で電源スイッチPWSDを遮断するのではなく、その後のタイミングT8で電源スイッチPWSDを遮断している。このように、実際の印加電圧の変化(リーク電流の大小の変化)に応じて、電源スイッチPWSDの導通及び遮断のタイミングは異なることになる。
If the applied voltage is equal to or higher than the voltage Va, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage to the
図4のステップS1において、CPU12が、電源制御回路13及び電源電圧監視回路&クロック制御回路14に対して、データ保持モードの回路ブロック11の復帰を指示する。ステップS2で、電源制御回路13が、上記のCPU12からの復帰指示に応答して、電源スイッチPWSDの状態を確認する。電源スイッチPWSDが遮断状態である場合、ステップS3でYesとなり、ステップS4において電源制御回路13が電源スイッチPWSDを導通状態とし、その後ステップS5の電圧監視状態に移行する。最初から電源スイッチPWSDが導通状態である場合、ステップS3でNoとなり、ステップS5の電圧監視状態に移行する。図2において、電源スイッチPWSDの導通状態への変化が、タイミングT9に示されている。
4, the
ステップS5において、電源電圧監視回路&クロック制御回路14が印加電圧を監視する。印加電圧がVbより高くなると、ステップS6でYesとなり、ステップS7において電源制御回路13が電源スイッチPWSCを導通状態とする。これは、図2において、PWSCゲート信号が、タイミングT11においてLOWに変化することに相当する。
In step S5, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage. When the applied voltage becomes higher than Vb, Yes in step S6, and in step S7, the power
その後ステップS8において、電源電圧監視回路&クロック制御回路14が印加電圧を監視する。印加電圧が電源電圧(動作電圧)と等しくなると、ステップS9でYesとなり、ステップS10において電源制御回路13が電源スイッチPWSAを導通状態とする。これは、図2において、PWSAゲート信号が、タイミングT12においてLOWに変化することに相当する。その後、ステップS11において、電源制御回路13が電源スイッチPWSB及びPWSDを遮断状態とする。これは、図2において、PWSBゲート信号及びPWSDゲート信号が、それぞれタイミングT13においてLOW及びHIGHに変化することに相当する。更にその後、ステップS12において、電源電圧監視回路&クロック制御回路14が、回路ブロック11へのクロック信号CLKの供給を開始する。これにより回路ブロック11の回路動作が再開される。
Thereafter, in step S8, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage. When the applied voltage becomes equal to the power supply voltage (operating voltage), the result is Yes in step S9, and in step S10, the power
上記のようにして、データ保持モードから通常動作モードへの復帰時には、徐々に印加電圧を上昇させて、印加電圧が電源電圧に等しくなってからサイズの大きな電源スイッチPWSAを導通状態としている。これにより、回路ブロック11に電源スイッチPWSAから突入電流が流れ、電源ノイズが発生するのを避けることができる。
As described above, when returning from the data holding mode to the normal operation mode, the applied voltage is gradually increased, and the large-sized power switch PWSA is turned on after the applied voltage becomes equal to the power supply voltage. As a result, it is possible to avoid a rush current flowing from the power switch PWSA to the
図5は、半導体装置10の動作の別の一例を示す図である。この図5のタイムチャートにおいて、半導体装置10は通常動作モードから電源オフモードに移行し、その後、電源オフモードから通常動作モードに復帰する。図6は、半導体装置10が通常動作モードから電源オフモードに移行する手順を示すフローチャートである。図7は、半導体装置10が電源オフモードから通常動作モードに復帰する手順を示すフローチャートである。以下において、図5乃至図7を用いて、電源オフモードへの移行及び電源オフモードからの復帰動作について説明する。
FIG. 5 is a diagram illustrating another example of the operation of the
図6のステップS1において、CPU12が、電源制御回路13及び電源電圧監視回路&クロック制御回路14に対して、回路ブロック11の電源オフモードへの移行を指示する。ステップS2において、電源電圧監視回路&クロック制御回路14は、上記のCPU12からの移行指示に応答して、回路ブロック11へのクロック信号CLKの供給を停止する。これにより回路ブロック11の回路動作は停止する。なおこのクロック信号CLK
の供給停止の前に、回路ブロック11内のレジスタの内容の退避作業が実行される。
In step S <b> 1 of FIG. 6, the
Before the supply is stopped, the contents of the register in the
図6のステップS3において、電源制御回路13は、上記のCPU12からの移行指示に応答して、電源スイッチPWSB及びPWSCを導通状態とする。これは、図5において、電源スイッチPWSB及びPWSCのゲートに印加されるPWSBゲート信号及びPWSCゲート信号がそれぞれ、タイミングT1においてHIGH及びLOWに変化することに相当する。
In step S3 of FIG. 6, the power
図6のステップS4において、電源制御回路13は、通常動作モードにおいて導通状態であった電源スイッチPWSAを遮断状態とする。これは、図5において、電源スイッチPWSAのゲートに印加されるPWSAゲート信号が、タイミングT2においてHIGHに変化することに相当する。このように電源スイッチPWSAよりもサイズの小さな電源スイッチPWSCを導通させてから、その後に電源スイッチPWSAを遮断することにより、電源ノイズの発生を低減するようにしている。なお図5において、クロック信号CLKの周期が変化しているかのように示されているが、これは長期間の電源オフモードを図示の都合上短縮して示したものであり、実際にはクロック信号CLKの周期は変化することなく一定である。
In step S4 of FIG. 6, the power
図6のステップS5において、電源電圧監視回路&クロック制御回路14が印加電圧を監視する。印加電圧がVaより低くなると、ステップS6でYesとなり、ステップS7において電源制御回路13が電源スイッチPWSBを遮断状態とする。これは、図5において、PWSBゲート信号が、タイミングT3においてLOWに変化することに相当する。
In step S5 of FIG. 6, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage. When the applied voltage becomes lower than Va, the result is Yes in step S6, and in step S7, the
その後ステップS8において、電源制御回路13は、所定の設定時間待つ。この所定の設定時間は例えば数十マイクロ秒程度である。所定の設定時間が経過すると、ステップS9で、電源制御回路13は、電源ノイズを低減するために導通状態とされていた電源スイッチPWSCを遮断状態とする。これは、図5において、PWSCゲート信号が、タイミングT4においてHIGHに変化することに相当する。その後ステップS10で、電源制御回路13は、所定の設定時間待つ。この所定の設定時間は例えば数十マイクロ秒程度である。所定の設定時間が経過すると、電源オフモードとなる。
Thereafter, in step S8, the power
図5に示されるように、タイミングT4からT5の状態では、電源が完全に遮断された状態であり、印加電圧は略ゼロとなっている。なお図5では、数サイクルで電源オフモードへの移行が完了しているかのように示されるが、実際には、移行処理には1000〜2000程度のクロックサイクル数がかかる。このように時間をかけて徐々に印加電圧を低下させていくことにより、電源ノイズの発生を極力抑制している。 As shown in FIG. 5, in the state from timing T4 to T5, the power supply is completely cut off, and the applied voltage is substantially zero. Although FIG. 5 shows that the transition to the power-off mode is completed in several cycles, in actuality, the transition process takes about 1000 to 2000 clock cycles. In this way, by gradually reducing the applied voltage over time, generation of power supply noise is suppressed as much as possible.
図7のステップS1において、CPU12が、電源制御回路13及び電源電圧監視回路&クロック制御回路14に対して、電源オフモードの回路ブロック11の復帰を指示する。ステップS2で、電源制御回路13が、上記のCPU12からの復帰指示に応答して、電源スイッチPWSCを導通状態とする。これは、図5において、PWSCゲート信号が、タイミングT5においてLOWに変化することに相当する。
7, the
ステップS3において、電源制御回路13は、所定の設定時間待つ。この所定の設定時間は例えば数十マイクロ秒程度である。所定の設定時間が経過すると、ステップS4で、電源制御回路13は、電源スイッチPWSBを導通状態とする。これは、図5において、PWSBゲート信号が、タイミングT6においてHIGHに変化することに相当する。
In step S3, the power
図7のステップS5において、電源電圧監視回路&クロック制御回路14が印加電圧を監視する。印加電圧が電圧Vbより大きくなると、ステップS6でYesとなり、ステップS7において電源制御回路13が電源スイッチPWSAを導通状態とする。これは、図5において、PWSAゲート信号が、タイミングT7においてLOWに変化することに相当する。
In step S5 of FIG. 7, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage. When the applied voltage becomes higher than the voltage Vb, Yes is obtained in step S6, and in step S7, the power
図7のステップS8において、電源電圧監視回路&クロック制御回路14が印加電圧を監視する。印加電圧が電源電圧(動作電圧)と等しくなると、ステップS9でYesとなり、ステップS10において電源制御回路13が電源スイッチPWSCを遮断状態とする。これは、図5において、PWSCゲート信号が、タイミングT8においてHIGHに変化することに相当する。その後、ステップS11において、電源制御回路13が電源スイッチPWSBを遮断状態とする。これは、図5において、PWSBゲート信号が、タイミングT9においてLOWに変化することに相当する。更にその後、ステップS12において、電源電圧監視回路&クロック制御回路14が、回路ブロック11へのクロック信号CLKの供給を開始する。これにより回路ブロック11の回路動作が再開される。回路ブロック11の回路動作の再開後に、退避していたレジスタデータの復元作業が実行される。
In step S8 of FIG. 7, the power supply voltage monitoring circuit & clock control circuit 14 monitors the applied voltage. When the applied voltage becomes equal to the power supply voltage (operating voltage), the result becomes Yes in step S9, and in step S10, the power
上記のようにして、電源オフモードから通常動作モードへの復帰時には、徐々に印加電圧を上昇させて、印加電圧が電源電圧に十分に近くなってからサイズの大きな電源スイッチPWSAを導通状態としている。これにより、回路ブロック11に電源スイッチPWSAから突入電流が流れ、電源ノイズが発生するのを避けることができる。
As described above, when returning from the power-off mode to the normal operation mode, the applied voltage is gradually increased, and the large-sized power switch PWSA is turned on after the applied voltage is sufficiently close to the power supply voltage. . As a result, it is possible to avoid a rush current flowing from the power switch PWSA to the
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。 As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.
なお本願発明は以下の内容を含むものである。
(付記1)
内部回路と、
前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、第1の電源スイッチ及び第2の電源スイッチを含む複数の電源スイッチと、
前記内部回路に印加される電圧が所定の電圧より低いか否かを検出する電源電圧監視回路と、
第1のモードでは前記内部回路にクロック供給すると共に前記第1の電源スイッチを導通状態に保ち、第2のモードでは前記内部回路へのクロック供給を停止すると共に前記第1及び第2の電源スイッチを双方共に遮断状態に保ち、第3のモードでは前記内部回路へのクロック供給を停止すると共に前記第1の電源スイッチを遮断状態に保ちながら前記第2の電源スイッチを前記電源電圧監視回路の検出結果に応じて間欠的に導通状態にする制御回路と
を含むことを特徴とする半導体装置。
(付記2)
前記第3のモードにおける前記第2の電源スイッチの間欠的な導通状態により、前記内部回路に印加される電圧は、前記内部回路でのデータ保持が可能な電圧以上に保持されることを特徴とする付記1記載の半導体装置。
(付記3)
前記複数の電源スイッチは第3の電源スイッチを含み、前記制御回路は、前記第1のモードでは前記第3の電源スイッチを遮断状態に保ち、前記第2のモードでは前記第3の電源スイッチを遮断状態に保ち、前記第3のモードでは前記第3の電源スイッチを導通状態に保つことを特徴とする付記1又は2記載の半導体装置。
(付記4)
前記第1及び第2の電源スイッチはPMOSトランジスタであり、前記第3の電源スイッチはNMOSトランジスタであることを特徴とする付記3記載の半導体装置。
(付記5)
前記制御回路は、クロック信号の立ち下がりエッジに同期して前記第2の電源スイッチを遮断状態から導通状態に変化させることを特徴とする付記1乃至4何れか一項記載の半導体装置。
(付記6)
内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられる複数の電源スイッチの遮断及び導通を制御して、前記内部回路への電源の供給及び停止を制御する半導体装置において、
前記内部回路へのクロック信号の供給を停止し、
前記クロック信号の供給が停止された状態で前記内部回路に印加される電圧が所定の電圧より低いか否かを検出し、
前記複数の電源スイッチのうちで最大サイズの電源スイッチを遮断状態に保つと共に、他の少なくとも1つの電源スイッチを前記検出の結果に応じて間欠的に導通状態にする
各段階を含むことを特徴とする半導体装置の電源制御方法。
(付記7)
前記少なくとも1つの電源スイッチを間欠的に導通状態にする際に、前記クロック信号の立ち下がりエッジに同期して前記少なくとも1つの電源スイッチを遮断状態から導通状態に変化させることを特徴とする付記6記載の半導体装置の電源制御方法。
The present invention includes the following contents.
(Appendix 1)
Internal circuitry,
A plurality of power switches, each provided in a plurality of parallel paths for supplying current to the internal circuit, including a first power switch and a second power switch;
A power supply voltage monitoring circuit for detecting whether a voltage applied to the internal circuit is lower than a predetermined voltage;
In the first mode, the clock is supplied to the internal circuit and the first power switch is kept in a conductive state. In the second mode, the clock supply to the internal circuit is stopped and the first and second power switches In the third mode, the supply of the clock to the internal circuit is stopped and the second power switch is detected by the power supply voltage monitoring circuit while the first power switch is kept in the shut-off state. And a control circuit that intermittently turns on according to a result.
(Appendix 2)
Due to the intermittent conduction state of the second power switch in the third mode, the voltage applied to the internal circuit is held higher than the voltage at which data can be held in the internal circuit. The semiconductor device according to
(Appendix 3)
The plurality of power switches include a third power switch, and the control circuit keeps the third power switch in a cut-off state in the first mode, and controls the third power switch in the second mode. The semiconductor device according to
(Appendix 4)
4. The semiconductor device according to
(Appendix 5)
5. The semiconductor device according to
(Appendix 6)
In a semiconductor device for controlling the supply and stop of power to the internal circuit by controlling the cutoff and conduction of a plurality of power switches provided respectively in a plurality of parallel paths for supplying current to the internal circuit,
Stop supplying the clock signal to the internal circuit,
Detecting whether or not a voltage applied to the internal circuit in a state where the supply of the clock signal is stopped is lower than a predetermined voltage;
The power switch of the maximum size among the plurality of power switches is maintained in a cut-off state, and each step includes intermittently turning on at least one other power switch according to the detection result. Power control method for semiconductor device.
(Appendix 7)
10 半導体装置
11 回路ブロック
12 CPU
13 電源制御回路
14 電源電圧監視回路&クロック制御回路
15 電源配線
PWSA、PWSB、PWSC、PWSD 電源スイッチ
10
13 Power supply control circuit 14 Power supply voltage monitoring circuit &
Claims (4)
前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、第1の電源スイッチ及び第2の電源スイッチを含む複数の電源スイッチと、
前記内部回路に印加される電圧が所定の電圧より低いか否かを検出する電源電圧監視回路と、
第1のモードでは前記内部回路にクロック供給すると共に前記第1の電源スイッチを導通状態に保ち、第2のモードでは前記内部回路へのクロック供給を停止すると共に前記第1及び第2の電源スイッチを双方共に遮断状態に保ち、第3のモードでは前記内部回路へのクロック供給を停止すると共に前記第1の電源スイッチを遮断状態に保ちながら前記第2の電源スイッチを前記電源電圧監視回路の検出結果に応じて間欠的に導通状態にする制御回路と
を含み、前記制御回路は、前記第3のモードにおいて、クロック信号の立ち下がりエッジに同期して前記第2の電源スイッチを遮断状態から導通状態に変化させることを特徴とする半導体装置。 Internal circuitry,
A plurality of power switches, each provided in a plurality of parallel paths for supplying current to the internal circuit, including a first power switch and a second power switch;
A power supply voltage monitoring circuit for detecting whether a voltage applied to the internal circuit is lower than a predetermined voltage;
In the first mode, the clock is supplied to the internal circuit and the first power switch is kept in a conductive state. In the second mode, the clock supply to the internal circuit is stopped and the first and second power switches In the third mode, the supply of the clock to the internal circuit is stopped and the second power switch is detected by the power supply voltage monitoring circuit while the first power switch is kept in the shut-off state. results seen including a control circuit for the intermittent conductive state in response to said control circuit, in the third mode, the cut-off state the second power switch in synchronization with the falling edge of the clock signal A semiconductor device which is changed to a conductive state .
4. The semiconductor device according to claim 3, wherein the first and second power switches are PMOS transistors, and the third power switch is an NMOS transistor.
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