JP5536707B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、集積回路を備える集積回路基板とキャパシタを備えるキャパシタ基板とから構成された半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device composed of an integrated circuit substrate having an integrated circuit and a capacitor substrate having a capacitor, and a method of manufacturing the same.

高周波デバイスの開発が進展するに従い、高周波に対応した高度な実装技術が求められている。例えば、高速通信モジュールにおいては、光導波路やアンプ、光電変換素子、信号処理回路などを、高周波領域においても損失なく接続し、モジュール内にコンパクトに収納する必要がある。ここで、特に高周波回路中の制御回路のフィードバック部分や静電対策には数ｎＦ以上の大容量コンデンサをはじめとするパッシブ素子が必要となるが、チップ面内にここまで大きな容量を持つキャパシタをモノリシック集積することはできない。このため、図１３に示すように、モジュール１３０１内の平面方向に、集積回路素子１３０２に加え、別途に複数のチップコンデンサ１３０３を実装する必要があった（特許文献１，２参照）。   As development of high-frequency devices progresses, advanced mounting technology that supports high-frequency devices is required. For example, in a high-speed communication module, it is necessary to connect an optical waveguide, an amplifier, a photoelectric conversion element, a signal processing circuit, and the like without loss even in a high-frequency region and to store in a compact manner in the module. Here, passive elements such as a large-capacitance capacitor of several nF or more are required especially for the feedback part of the control circuit in the high-frequency circuit and the countermeasure against static electricity. Monolithic integration is not possible. For this reason, as shown in FIG. 13, it is necessary to separately mount a plurality of chip capacitors 1303 in addition to the integrated circuit element 1302 in the planar direction in the module 1301 (see Patent Documents 1 and 2).

特許第４５９３０７５号公報Japanese Patent No. 4593075 特許第４３３５６６１号公報Japanese Patent No. 4335661

しかしながら、上述した技術では、以下に示す問題がある。第１に、集積回路素子にモノリシックに集積できない複数のチップコンデンサを、モジュール内に配置するため、モジュールが大型化し、モジュールの小型化を阻害するなどの問題がある。第２に、集積回路素子とチップコンデンサとの接続には、ワイヤボンディングなどを用いることになり、製造プロセスに時間を要することになり、コストの増大を招く。また、ワイヤボンディングを用いる場合、導電距離が長くなる傾向にあり、大きな接続損失が発生する。第３に、チップコンデンサを別途に用意するため、この選定および購入などに要するコストの増大が問題となる。   However, the above-described technique has the following problems. First, since a plurality of chip capacitors that cannot be monolithically integrated in an integrated circuit element are arranged in the module, there is a problem that the module is increased in size and hinders downsizing of the module. Secondly, wire bonding or the like is used for connection between the integrated circuit element and the chip capacitor, which requires time for the manufacturing process and increases costs. Further, when wire bonding is used, the conductive distance tends to be long, and a large connection loss occurs. Third, since a chip capacitor is separately prepared, an increase in cost required for selection and purchase is a problem.

本発明は、以上のような問題点を解消するためになされたものであり、コストの増大を抑制し、大容量コンデンサを用いる集積回路のモジュールがより小型に形成できるようにすることを目的とする。   The present invention has been made to solve the above-described problems, and it is an object of the present invention to suppress an increase in cost and to make an integrated circuit module using a large-capacity capacitor more compact. To do.

本発明に係る半導体装置は、半導体基板の上に集積回路が形成された集積回路基板と、集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板とを備え、キャパシタ基板は、集積回路基板の集積回路の形成側、および半導体基板側より選択された側に積層されている。   A semiconductor device according to the present invention includes an integrated circuit substrate in which an integrated circuit is formed on a semiconductor substrate, and a capacitor substrate including a stacked capacitor that is stacked on and connected to the integrated circuit substrate. The circuit board is laminated on the integrated circuit forming side and the side selected from the semiconductor substrate side.

上記半導体装置において、キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積され、キャパシタ基板は、複数のパッシブ素子が集積され、複数のパッシブ素子の中の選択されたパッシブ素子が集積回路と接続されている。 In the above semiconductor device, the capacitor substrate is at least one passive element of the resistance element and the inductor element are integrated, key Yapashita substrate, a plurality of passive elements are integrated, the selected passive elements of the plurality of passive elements that is connected to the integrated circuit.

上記半導体装置において、キャパシタ基板は、複数のスタック型キャパシタが集積され、複数のスタック型キャパシタの中の選択されたスタック型キャパシタが集積回路と接続されているようにしてもよい。   In the semiconductor device, the capacitor substrate may be configured such that a plurality of stacked capacitors are integrated and a selected stacked capacitor among the plurality of stacked capacitors is connected to the integrated circuit.

上記半導体装置において、スタック型キャパシタの集積回路基板の側の最上層に形成されたグランド層を備えるようにしてもよい。   The semiconductor device may include a ground layer formed on the uppermost layer of the stacked capacitor on the integrated circuit substrate side.

本発明に係る半導体装置の製造方法は、半導体基板の上に集積回路を備える集積回路基板を形成する工程と、スタック型キャパシタを備えるキャパシタ基板を形成する工程と、キャパシタ基板を集積回路基板の半導体基板の側に積層して接続する工程とを少なくとも備える。   A method of manufacturing a semiconductor device according to the present invention includes a step of forming an integrated circuit substrate including an integrated circuit on a semiconductor substrate, a step of forming a capacitor substrate including a stack type capacitor, and the capacitor substrate as a semiconductor of the integrated circuit substrate. And a step of stacking and connecting to the substrate side.

また、本発明に係る半導体装置の製造方法は、半導体基板の上に集積回路を備える集積回路基板を形成する工程と、スタック型キャパシタを備えるキャパシタ基板を形成する工程と、キャパシタ基板を集積回路基板の集積回路の形成側に積層して接続する工程とを少なくとも備える。   In addition, a method of manufacturing a semiconductor device according to the present invention includes a step of forming an integrated circuit substrate including an integrated circuit on a semiconductor substrate, a step of forming a capacitor substrate including a stack type capacitor, and the capacitor substrate as an integrated circuit substrate. And a step of stacking and connecting to the formation side of the integrated circuit.

上記半導体装置の製造方法において、キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積されているものであり、キャパシタ基板は、複数のパッシブ素子が集積され、複数のパッシブ素子の中の選択されたパッシブ素子が集積回路と接続されている。また、キャパシタ基板は、複数のスタック型キャパシタが集積され、複数のスタック型キャパシタの中の選択されたスタック型キャパシタが集積回路と接続されているようにしてもよい。 In the manufacturing method of the semiconductor device, the capacitor substrate state, and are not at least one passive element of the resistance element and the inductor element are integrated, the capacitor substrate, a plurality of passive elements are integrated, a plurality of passive elements selected passive elements in if it is attached to the integrated circuit. The capacitor substrate may be configured such that a plurality of stack type capacitors are integrated, and a selected stack type capacitor among the plurality of stack type capacitors is connected to the integrated circuit.

以上説明したように、本発明によれば、集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板とを備えるようにしたので、コストの増大を抑制し、大容量コンデンサを用いる集積回路のモジュールがより小型に形成できるようになるという優れた効果が得られる。   As described above, according to the present invention, since the capacitor substrate including the stack type capacitor stacked and connected to the integrated circuit substrate is provided, the increase in cost is suppressed and the integration using the large-capacitance capacitor is performed. An excellent effect is obtained in that the circuit module can be formed more compactly.

図１は、本発明の実施の形態１における半導体装置の構成を示す斜視図である。FIG. 1 is a perspective view showing the configuration of the semiconductor device according to the first embodiment of the present invention. 図２は、本発明の実施の形態２における半導体装置の構成を示す断面図である。FIG. 2 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention. 図３は、スタック型キャパシタの構成例を示す斜視図である。FIG. 3 is a perspective view illustrating a configuration example of a stacked capacitor. 図４は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。FIG. 4 is a sectional view showing a configuration of another semiconductor device according to the second embodiment of the present invention. 図５は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。FIG. 5 is a sectional view showing a configuration of another semiconductor device according to the second embodiment of the present invention. 図６は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。FIG. 6 is a sectional view showing a configuration of another semiconductor device according to the second embodiment of the present invention. 図７は、本発明の実施の形態２における他の半導体装置の構成を示す断面図である。FIG. 7 is a sectional view showing a configuration of another semiconductor device according to the second embodiment of the present invention. 図８は、パッシブ素子の構成例を示す斜視図である。FIG. 8 is a perspective view illustrating a configuration example of a passive element. 図９は、配列した複数のパッシブ素子を備える構成例を示す斜視図である。FIG. 9 is a perspective view illustrating a configuration example including a plurality of arranged passive elements. 図１０は、本発明の実施の形態３における半導体装置の構成を示す断面図である。FIG. 10 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment of the present invention. 図１１Ａは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。FIG. 11A is a cross-sectional view showing a state in each step for explaining semiconductor device manufacturing method 1 in the embodiment of the present invention. 図１１Ｂは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。FIG. 11B is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 1 in the embodiment of the present invention. 図１１Ｃは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。FIG. 11C is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 1 in the embodiment of the present invention. 図１１Ｄは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。FIG. 11D is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 1 in the embodiment of the present invention. 図１１Ｅは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。FIG. 11E is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 1 in the embodiment of the present invention. 図１１Ｆは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。FIG. 11F is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 1 in the embodiment of the present invention. 図１１Ｇは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。FIG. 11G is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 1 in the embodiment of the present invention. 図１１Ｈは、本発明の実施の形態における半導体装置の製造方法１を説明するための各工程における状態を示す断面図である。FIG. 11H is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 1 in the embodiment of the present invention. 図１２Ａは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。FIG. 12A is a cross-sectional view showing a state in each step for explaining semiconductor device manufacturing method 2 in the embodiment of the present invention. 図１２Ｂは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。FIG. 12B is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 2 in the embodiment of the present invention. 図１２Ｃは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。FIG. 12C is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 2 in the embodiment of the present invention. 図１２Ｄは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。FIG. 12D is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 2 in the embodiment of the present invention. 図１２Ｅは、本発明の実施の形態における半導体装置の製造方法２を説明するための各工程における状態を示す断面図である。FIG. 12E is a cross-sectional view showing a state in each step for illustrating semiconductor device manufacturing method 2 in the embodiment of the present invention. 図１３は、集積回路素子のモジュール構成を示す斜視図である。FIG. 13 is a perspective view showing the module configuration of the integrated circuit element.

以下、本発明の実施の形態について図を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

[実施の形態１]
はじめに、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１における半導体装置の構成を示す斜視図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板１０１と、集積回路基板１０１に積層して接続されたスタック型キャパシタを備えるキャパシタ基板１０２とを備えるようにしている。スタック型キャパシタは、複数のキャパシタを層厚方向に積層して形成したものである。キャパシタ基板１０２は、図１の（ａ）に示すように、集積回路基板１０１の集積回路の形成側に積層してもよく、また、図１の（ｂ）に示すように、集積回路基板１０１の半導体基板側に積層してもよい。 [Embodiment 1]
First, Embodiment 1 of the present invention will be described. FIG. 1 is a perspective view showing the configuration of the semiconductor device according to the first embodiment of the present invention. This semiconductor device includes an integrated circuit substrate 101 in which an integrated circuit is formed on a semiconductor substrate, and a capacitor substrate 102 including a stacked capacitor that is stacked on and connected to the integrated circuit substrate 101. A stack type capacitor is formed by laminating a plurality of capacitors in the layer thickness direction. The capacitor substrate 102 may be stacked on the integrated circuit formation side of the integrated circuit substrate 101 as shown in FIG. 1A, or the integrated circuit substrate 101 as shown in FIG. You may laminate on the semiconductor substrate side.

複数のキャパシタ基板１０２を、集積回路基板１０１に積層してもよい。集積回路基板１０１とキャパシタ基板１０２とは、例えば、基板貫通ヴィア配線などにより垂直（積層）方向に接続してもよく、または面内方向に接続してもよく、適宜に接続する。また、複数の集積回路部分が形成されている集積回路ウェハと、複数のキャパシタ部分が形成されているキャパシタウェハとを貼り合わせることで、複数の集積回路（集積回路基板）および複数のキャパシタ（キャパシタ基板）が同時に積層されるようにしてもよい。   A plurality of capacitor substrates 102 may be stacked on the integrated circuit substrate 101. For example, the integrated circuit substrate 101 and the capacitor substrate 102 may be connected in a vertical (stacked) direction by through-substrate via wiring or the like, or may be connected in an in-plane direction, and are appropriately connected. Also, a plurality of integrated circuits (integrated circuit boards) and a plurality of capacitors (capacitors) are bonded by bonding an integrated circuit wafer on which a plurality of integrated circuit portions are formed and a capacitor wafer on which a plurality of capacitor portions are formed. Substrate) may be laminated simultaneously.

本実施の形態によれば、キャパシタ基板１０２を、集積回路基板１０１と３次元的に積層するので、モジュールの面積増大を招くことなく、モジュールの小型化が図れる。また、キャパシタ基板１０２は、スタック型キャパシタより構成しているので、面積を拡大することなく、大きな容量が得られる。   According to the present embodiment, since the capacitor substrate 102 is three-dimensionally stacked with the integrated circuit substrate 101, the module can be reduced in size without increasing the area of the module. Further, since the capacitor substrate 102 is composed of a stack type capacitor, a large capacity can be obtained without increasing the area.

また、上述したように、ウェハレベルで積層構造とすることができ、製造プロセスの短縮化や、半導体装置の低価格化が容易に実現できる。また、本実施の形態によれば、ワイヤボンディングを用いることなく、集積回路基板とキャパシタ基板とを接続できるので、この点でも、半導体装置の低価格化が実現できる。   Further, as described above, a laminated structure can be formed at the wafer level, and the manufacturing process can be shortened and the price of the semiconductor device can be easily reduced. Further, according to the present embodiment, the integrated circuit substrate and the capacitor substrate can be connected without using wire bonding, so that also in this respect, the cost of the semiconductor device can be reduced.

また、本実施の形態によれば、集積回路基板とキャパシタ基板とは、積層方向に接続することになり、例えば、スタック型キャパシタが形成されている基板を介して接続することになり、接続距離を大幅に近くでき、接続による損失を大幅に抑えることができる。   Further, according to the present embodiment, the integrated circuit substrate and the capacitor substrate are connected in the stacking direction, for example, connected via the substrate on which the stack type capacitor is formed, and the connection distance It is possible to greatly reduce the loss due to connection.

また、キャパシタ基板の積層数により、容量を容易に可変できるので、設計自由度が増し、要求仕様に応じた容量とすることが容易となる。また、別途にチップコンデンサなどを用意する必要がないため、これらの選定および購入に要するコストを抑制することができる。   Further, since the capacitance can be easily varied depending on the number of capacitor substrates stacked, the degree of freedom in design is increased, and the capacitance according to the required specifications can be easily achieved. In addition, since it is not necessary to separately prepare a chip capacitor or the like, the cost required for selection and purchase of these can be suppressed.

[実施の形態２]
次に、本発明の実施の形態２について説明する。図２は、本発明の実施の形態２における半導体装置の構成を示す断面図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板２２０と、集積回路基板２２０の上に積層して接続されたスタック型キャパシタを備えるキャパシタ基板２００とを備えるようにしている。 [Embodiment 2]
Next, a second embodiment of the present invention will be described. FIG. 2 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention. This semiconductor device includes an integrated circuit substrate 220 in which an integrated circuit is formed on a semiconductor substrate, and a capacitor substrate 200 including a stack type capacitor stacked and connected on the integrated circuit substrate 220. .

キャパシタ基板２００は、例えば、シリコンからなるキャパシタウェハ２０１の上に、金属電極２０２ａおよび金属電極２０２ｂと、これらの間に挿入された絶縁層２０７とから構成されたスタック型キャパシタが形成されている。複数の金属電極２０２ａは、貫通電極２０３ａに接続し、複数の金属電極２０２ｂは、貫通電極２０３ｂに接続している。また、貫通電極２０３ａは、上部端子２０４ａに接続し、貫通電極２０３ｂは、上部端子２０４ｂに接続している。   In the capacitor substrate 200, for example, a stacked capacitor including a metal electrode 202a and a metal electrode 202b, and an insulating layer 207 inserted therebetween is formed on a capacitor wafer 201 made of silicon. The plurality of metal electrodes 202a are connected to the through electrode 203a, and the plurality of metal electrodes 202b are connected to the through electrode 203b. The through electrode 203a is connected to the upper terminal 204a, and the through electrode 203b is connected to the upper terminal 204b.

また、貫通電極２０３ａは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ａを介して裏面端子２０６ａに接続し、貫通電極２０３ｂは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ｂを介して裏面端子２０６ｂに接続している。なお、図２では、１組のキャパシタセルの部分を示している。キャパシタウェハ２０１の上の図示しない領域に、同様の構成のスタック型キャパシタを備える複数のキャパシタセルが形成されている。   Further, the through electrode 203a is connected to the back surface terminal 206a through a substrate through via wiring 205a that penetrates the capacitor wafer 201, and the through electrode 203b is connected to the back surface terminal 206b through a substrate through via wiring 205b that penetrates the capacitor wafer 201. Connected to. FIG. 2 shows a portion of a set of capacitor cells. In a region (not shown) on the capacitor wafer 201, a plurality of capacitor cells including a stack type capacitor having the same configuration are formed.

集積回路基板２２０は、素子（不図示）形成層の上の層間絶縁層２２２の上に配線層２２３を備え、配線層２２３は、保護絶縁層２２４により保護されている。また、保護絶縁層２２４の上には、外部端子２２７ａ、２２７ｂを備えている。例えば、外部端子２２７ａには、層間絶縁層２２２および保護絶縁層２２４を貫通する貫通電極２２５を介し、図示しない下層の素子が接続する。また、外部端子２２７ｂには、層間絶縁層２２２を貫通する貫通電極２２６および配線層２２３などを介し、図示しない下層の素子が接続する。なお、図２では、１つの集積回路の部分を示している。集積回路基板２２０の図示しない他の領域に、同様の構成の複数の集積回路が形成されている。   The integrated circuit board 220 includes a wiring layer 223 on an interlayer insulating layer 222 on an element (not shown) forming layer, and the wiring layer 223 is protected by a protective insulating layer 224. In addition, external terminals 227 a and 227 b are provided over the protective insulating layer 224. For example, a lower element (not shown) is connected to the external terminal 227a through a through electrode 225 that penetrates the interlayer insulating layer 222 and the protective insulating layer 224. In addition, a lower element (not shown) is connected to the external terminal 227b through a through electrode 226 that penetrates the interlayer insulating layer 222, a wiring layer 223, and the like. FIG. 2 shows a part of one integrated circuit. A plurality of integrated circuits having the same configuration are formed in other regions (not shown) of the integrated circuit substrate 220.

ここで、キャパシタウェハ２０１は、シリコンに限らず、ＳｉＧｅ，ＩｎＰ，ＧａＡｓ，ＧａＮ系の半導体から構成されたウェハであってもよい。集積回路ウェハと同じ材料から構成してもよく、異種材料から構成してもよい。キャパシタウェハ２０１の板厚は、２０−１５０μｍ程度とすればよい。後述する基板ヴィア形成などの裏面加工などが良好に行える範囲であれば、キャパシタウエハ２０１の板厚は問わない。またキャパシタウェハ２０１の母体基板を完全に除去しても構わない。   Here, the capacitor wafer 201 is not limited to silicon, but may be a wafer composed of SiGe, InP, GaAs, or GaN-based semiconductors. It may be composed of the same material as the integrated circuit wafer, or may be composed of a different material. The plate thickness of the capacitor wafer 201 may be about 20-150 μm. The thickness of the capacitor wafer 201 is not limited as long as the back surface processing such as substrate via formation described later can be satisfactorily performed. Further, the base substrate of the capacitor wafer 201 may be completely removed.

上述した本実施の形態におけるスタック型キャパシタの基本構造は、絶縁体を金属電極で挟み込んだＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ（ＭＩＭ）構造である。金属電極２０２ａおよび金属電極２０２ｂは、Ａｕ，Ｃｕ，Ａｌ，Ｗなどの金属材料から構成すればよい。また、これら金属電極の厚さは、５０−２００ｎｍ程度とすればよい。絶縁層２０７は、ＳｉＮ，ＳｉＯ2，Ａｌ2Ｏ3などの絶縁材料から構成すればよい。電極間の絶縁層２０７の厚さは、５０−２００ｎｍ程度とすればよい。 The basic structure of the stacked capacitor in this embodiment described above is a metal-insulator-metal (MIM) structure in which an insulator is sandwiched between metal electrodes. The metal electrode 202a and the metal electrode 202b may be made of a metal material such as Au, Cu, Al, or W. The thickness of these metal electrodes may be about 50-200 nm. The insulating layer 207 may be made of an insulating material such as SiN, SiO 2 or Al 2 O 3 . The thickness of the insulating layer 207 between the electrodes may be about 50 to 200 nm.

また、絶縁層２０７は、ＨｆＯ2，ＳｒＴｉＯ3（ＳＴＯ），および（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）などのｈｉｇｈ−ｋ材料を用いても構わない。また、良好なリーク特性，高い信頼性などの良好なキャパシタ特性が得られる範囲であれば、電極・絶縁体の材料および厚さは問わない。また、キャパシタウェハ２０１にはドーパントの拡散が問題となるアクティブ素子が搭載されないため、プロセス温度制限などによりＩＣにモノリシック集積できなかった絶縁体（誘電体）材料や基板材料などを用いることができる。 The insulating layer 207 may be made of a high-k material such as HfO 2 , SrTiO 3 (STO), and (Ba, Sr) TiO 3 (BST). The material and thickness of the electrode / insulator are not limited as long as good capacitor characteristics such as good leak characteristics and high reliability can be obtained. Further, since an active element that causes a problem of dopant diffusion is not mounted on the capacitor wafer 201, an insulator (dielectric) material, a substrate material, or the like that cannot be monolithically integrated in an IC due to a process temperature limitation or the like can be used.

ところで、スタック型キャパシタは、図３に示す構成としてもよい。図３に示すスタック型キャパシタは、各々交互に配置された複数の第１電極３０１ａおよび複数の第２電極３０１ｂから構成され、各第１電極３０１ａは、複数の第１貫通電極３０２ａに接続し、各第２電極３０１ｂは、複数の第２貫通電極３０２ｂに接続している。また、第１貫通電極３０２ａは、図３の最下層において、第１配線３０３ａに接続し、第２貫通電極３０２ｂは、図３の最下層において、第２配線３０３ｂに接続している。なお、図３では、各電極間の絶縁層は省略している。   By the way, the stack type capacitor may be configured as shown in FIG. The stacked capacitor shown in FIG. 3 includes a plurality of first electrodes 301a and a plurality of second electrodes 301b that are alternately arranged, and each first electrode 301a is connected to a plurality of first through electrodes 302a, Each second electrode 301b is connected to a plurality of second through electrodes 302b. Further, the first through electrode 302a is connected to the first wiring 303a in the lowermost layer of FIG. 3, and the second through electrode 302b is connected to the second wiring 303b in the lowermost layer of FIG. In FIG. 3, the insulating layer between the electrodes is omitted.

ここで、第１電極３０１ａにおいては、第２貫通電極３０２ｂが貫通する領域に第２貫通電極３０２ｂより大きな径の貫通孔３０４ａが形成され、第１電極３０１ａと第２貫通電極３０２ｂとが接触しない状態としている。この構成により、第１電極３０１ａと第２貫通電極３０２ｂとを絶縁分離している。同様に、第２電極３０１ｂにおいては、第１貫通電極３０２ａが貫通する領域に第１貫通電極３０２ａより大きな径の貫通孔３０４ｂが形成され、第２電極３０１ｂと第１貫通電極３０２ａとが接触しない状態としている。この構成により、第２電極３０１ｂと第１貫通電極３０２ａとを絶縁分離している。   Here, in the first electrode 301a, a through hole 304a having a diameter larger than that of the second through electrode 302b is formed in a region through which the second through electrode 302b penetrates, and the first electrode 301a and the second through electrode 302b do not contact each other. State. With this configuration, the first electrode 301a and the second through electrode 302b are insulated and separated. Similarly, in the second electrode 301b, a through hole 304b having a larger diameter than the first through electrode 302a is formed in a region through which the first through electrode 302a penetrates, and the second electrode 301b and the first through electrode 302a do not come into contact with each other. State. With this configuration, the second electrode 301b and the first through electrode 302a are insulated and separated.

このスタック型キャパシタによれば、各第１電極３０１ａは、同一のパターン形状とし、各第２電極３０１ｂは、同一のパターン形状としているので、電極部分の作製におけるフォトリソグラフィー工程では、２種類のフォトマスクを交互に繰り返し用いればよい。これば、各電極の層数を増加させても同じである。このため、多くのフォトマスク数を必要とせず、加えて、スタック総数に制限がなくスタック型キャパシタが構成できるようになる。   According to this stack type capacitor, each first electrode 301a has the same pattern shape, and each second electrode 301b has the same pattern shape. What is necessary is just to use a mask repeatedly alternately. This is the same even if the number of layers of each electrode is increased. For this reason, a large number of photomasks are not required, and in addition, there is no limit to the total number of stacks, and a stacked capacitor can be configured.

また、上述したスタック型キャパシタにおいて、例えば、第１電極３０１ａと複数の第１貫通電極３０２ａとの接続箇所においては、第１電極３０１ａに形成した貫通孔の側面と、ここを貫通する第１貫通電極３０２ａの側面とが接触することで、これらの間の電気的な接続を形成している。ここで、第１電極３０１ａに形成する貫通孔の領域において、第１貫通電極３０２ａが形成される領域に入り込むような庇部を形成することで、これらの間の接触面積をより広くすることができ、より確実な電気的接続が得られるようになる。第２電極３０１ｂと第２貫通電極３０２ｂとの間においても同様である。   Further, in the above-described stacked capacitor, for example, at the connection portion between the first electrode 301a and the plurality of first through electrodes 302a, the side surface of the through hole formed in the first electrode 301a and the first through hole penetrating therethrough. When the side surface of the electrode 302a comes into contact with each other, an electrical connection between them is formed. Here, in the region of the through hole formed in the first electrode 301a, by forming a collar portion that enters the region in which the first through electrode 302a is formed, the contact area between them can be made wider. And a more reliable electrical connection can be obtained. The same applies between the second electrode 301b and the second through electrode 302b.

なお、図４に示すように、複数のキャパシタ基板２００を積層すれば、積層した数だけ、容量を増加させることができる。また、図５に示すように、集積回路基板２２０の上に、この平面方向に複数のキャパシタセル２００ａが配列されたキャパシタ基板２００を積層してもよい。このように構成することで、キャパシタセル２００ａの配列数だけ容量を増加させることができる。   As shown in FIG. 4, if a plurality of capacitor substrates 200 are stacked, the capacity can be increased by the number of stacked layers. Further, as shown in FIG. 5, a capacitor substrate 200 in which a plurality of capacitor cells 200 a are arranged in the planar direction may be stacked on the integrated circuit substrate 220. With this configuration, the capacity can be increased by the number of capacitor cells 200a arranged.

例えば、単層容量密度０．５ｆＦ／μｍ2、面積１００×１００μｍ2の５層スタック型キャパシタセルを１０×１０アレイ化して備えるキャパシタ基板を２段積層すれば、５ｎＦ（＝０．５×１００×１００×５×１０×１０×２）の容量を得ることができる。誘電体材料やキャパシタ膜厚、スタック数などを適宜増やせば、サブｕＦオーダーへの高容量化も可能である。 For example, if a capacitor substrate having a single-layer capacitance density of 0.5 fF / μm 2 and an area of 100 × 100 μm 2 in a 10 × 10 array of five-layer stacked capacitor cells is stacked in two stages, 5 nF (= 0.5 × 100 A capacity of × 100 × 5 × 10 × 10 × 2) can be obtained. If the dielectric material, capacitor film thickness, number of stacks, etc. are increased as appropriate, the capacity can be increased to the sub-uF order.

また、キャパシタ基板２００は、図６に示すように、集積回路基板６２０の集積回路形成側に積層してもよく、図７に示すように、集積回路基板６２０の半導体基板６２１の側に積層してもよい。ここで、集積回路基板６０２は、半導体基板６２１の上に、例えば、ＦＥＴなどの素子６２２および配線層６２３を備え、また、これらを覆う層間絶縁層６２４の上に、配線層６２５を備え、これを覆う層間絶縁層６２６の上には、配線層６２８を備え、配線層６２８の上には、保護絶縁層６２９が形成されている。   Further, the capacitor substrate 200 may be stacked on the integrated circuit formation side of the integrated circuit substrate 620 as shown in FIG. 6, or may be stacked on the semiconductor substrate 621 side of the integrated circuit substrate 620 as shown in FIG. May be. Here, the integrated circuit board 602 includes, for example, an element 622 such as an FET and a wiring layer 623 on the semiconductor substrate 621, and a wiring layer 625 on the interlayer insulating layer 624 that covers these elements. A wiring layer 628 is provided on the interlayer insulating layer 626 that covers the protective layer 629, and a protective insulating layer 629 is formed on the wiring layer 628.

また、素子６２２および配線層６２３は、層間絶縁層６２４を貫通する貫通配線６４０で配線層６２５に接続し、配線層６２５は、層間絶縁層６２６を貫通する貫通配線６２７で配線層６２８に接続している。   Further, the element 622 and the wiring layer 623 are connected to the wiring layer 625 through a through wiring 640 that penetrates the interlayer insulating layer 624, and the wiring layer 625 is connected to the wiring layer 628 through a through wiring 627 that penetrates the interlayer insulating layer 626. ing.

また、図６に示す構成では、集積回路基板６２０と、この直上のキャパシタ基板２００とは、集積回路基板６２０の保護絶縁層６２９の上の外部端子６３１ａ，外部端子６３１ｂと、キャパシタ基板２００の裏面端子２０６ａ，裏面端子２０６ｂとにより接続している。ここで、外部端子６３１ａ，外部端子６３１ｂは、保護絶縁層６２９を貫通する貫通配線６３０により、配線層６２８に接続している。   In the configuration shown in FIG. 6, the integrated circuit board 620 and the capacitor board 200 immediately above the integrated circuit board 620 include the external terminals 631 a and 631 b on the protective insulating layer 629 of the integrated circuit board 620, and the back surface of the capacitor board 200. The terminals 206a and back terminal 206b are connected. Here, the external terminal 631 a and the external terminal 631 b are connected to the wiring layer 628 by a through wiring 630 that penetrates the protective insulating layer 629.

なお、上述したように、集積回路基板６２０の上にキャパシタ基板２００を積層する場合、集積回路基板６２０の図示しない周辺部などに形成された外部接続端子が、キャパシタ基板２００で覆われる場合がある。この場合、キャパシタ基板２００を構成しているキャパシタウェハ２０１および各層を貫通する貫通配線を介し、キャパシタ基板２００の上部に、外部接続端子の接続を引き出すようにしてもよい。   As described above, when the capacitor substrate 200 is stacked on the integrated circuit substrate 620, external connection terminals formed in a peripheral portion (not shown) of the integrated circuit substrate 620 may be covered with the capacitor substrate 200. . In this case, the connection of the external connection terminal may be drawn to the upper part of the capacitor substrate 200 through the capacitor wafer 201 constituting the capacitor substrate 200 and the through wiring penetrating each layer.

また、図７に示す構成では、集積回路基板６２０と、この直下のキャパシタ基板２００とは、集積回路基板６２０の半導体基板６２１の裏面に形成された外部端子６４２ａ，外部端子６４２ｂと、キャパシタ基板２００の上部端子２０４ａ，上部端子２０４ｂとにより接続している。ここで、外部端子６４２ａ，外部端子６４２ｂは、半導体基板６２１を貫通する基板貫通ヴィア配線６４１ａ，基板貫通ヴィア配線６４１ｂにより、配線層６２３に接続している。   In the configuration shown in FIG. 7, the integrated circuit board 620 and the capacitor board 200 immediately below the integrated circuit board 620 include the external terminals 642 a and 642 b formed on the back surface of the semiconductor substrate 621 of the integrated circuit board 620, and the capacitor board 200. The upper terminal 204a and the upper terminal 204b are connected to each other. Here, the external terminal 642a and the external terminal 642b are connected to the wiring layer 623 by the substrate through via wiring 641a and the substrate through via wiring 641b penetrating the semiconductor substrate 621.

この場合、半導体基板６２１の厚さは、５０−２００μｍ程度とし、径２０−１００μｍの基板貫通ヴィア配線を形成すればよい。ただし、基板貫通ヴィア配線の抵抗が十分低い状態が実現されれば、基板厚・ヴィア径は問わない。基板貫通ヴィア配線の内部配線には電極と同材料を用いるのが基本であるが、別の材料を用いても構わない。   In this case, the thickness of the semiconductor substrate 621 may be about 50 to 200 μm, and a substrate through-via wiring having a diameter of 20 to 100 μm may be formed. However, the substrate thickness and via diameter are not limited as long as the resistance of the substrate through-via wiring is sufficiently low. Basically, the same material as the electrode is used for the internal wiring of the through-substrate via wiring, but another material may be used.

なお、本発明では、図８の斜視図に示すように、キャパシタに限らず、キャパシタ基板８０１に、抵抗素子８０２およびインダクタ８０３などのパッシブ素子を同時形成する。このとき、各種素子への接続は、配線層により行えばよい。 In the present invention, as shown in the perspective view of FIG. 8, not only capacitors but also passive elements such as a resistance element 802 and an inductor 803 are simultaneously formed on a capacitor substrate 801. At this time, connection to various elements may be performed by a wiring layer.

図９の斜視図に示すように、キャパシタ基板を構成する基部９０１の上に、複数のパッシブ素子９０２を配列して形成し、配線層９２０に形成した並列配線９２２および直列配線９２３により、対応するパッシブ素子９０２を接続する。パッシブ素子９０２がキャパシタであれば、上記接続により所望とする必要な容量を得ることができる。なお、このような接続においては、用いられないパッシブ素子が発生するが、集積回路の構造によらずキャパシタ作製用のフォトマスクを転用できるため製造におけるコストの上昇は発生せず、全体的に安価となる。 As shown in the perspective view of FIG. 9, a plurality of passive elements 902 are arranged and formed on a base 901 constituting the capacitor substrate, and the parallel wiring 922 and the serial wiring 923 formed on the wiring layer 920 correspond to each other. A passive element 902 is connected. If the passive element 902 is a capacitor, a desired required capacity can be obtained by the above connection. In such a connection, passive elements that are not used are generated. However, since a photomask for manufacturing a capacitor can be diverted regardless of the structure of the integrated circuit, an increase in manufacturing cost does not occur, and the overall cost is low. It becomes.

[実施の形態３]
次に、本発明の実施の形態３について説明する。図１０は、本発明の実施の形態３における半導体装置の構成を示す断面図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板６２０と、集積回路基板６２０の下に積層して接続されたスタック型キャパシタを備えるキャパシタ基板２００とを備えるようにしている。 [Embodiment 3]
Next, a third embodiment of the present invention will be described. FIG. 10 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment of the present invention. This semiconductor device includes an integrated circuit substrate 620 in which an integrated circuit is formed on a semiconductor substrate, and a capacitor substrate 200 having a stack type capacitor stacked and connected under the integrated circuit substrate 620. .

キャパシタ基板２００は、例えば、シリコンからなるキャパシタウェハ２０１の上に、金属電極２０２ａおよび金属電極２０２ｂと、これらの間に挿入された絶縁層２０７とから構成されたスタック型キャパシタからなるキャパシタセル２００ａが形成されている。複数の金属電極２０２ａは、貫通電極２０３ａに接続し、複数の金属電極２０２ｂは、貫通電極２０３ｂに接続している。また、貫通電極２０３ａは、上部端子２０４ａに接続し、貫通電極２０３ｂは、上部端子２０４ｂに接続している。   The capacitor substrate 200 includes, for example, a capacitor cell 200a made of a stack type capacitor composed of a metal electrode 202a and a metal electrode 202b and an insulating layer 207 inserted therebetween on a capacitor wafer 201 made of silicon. Is formed. The plurality of metal electrodes 202a are connected to the through electrode 203a, and the plurality of metal electrodes 202b are connected to the through electrode 203b. The through electrode 203a is connected to the upper terminal 204a, and the through electrode 203b is connected to the upper terminal 204b.

また、貫通電極２０３ａは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ａを介して裏面端子２０６ａに接続し、貫通電極２０３ｂは、キャパシタウェハ２０１を貫通する基板貫通ヴィア配線２０５ｂを介して裏面端子２０６ｂに接続している。本実施の形態では、キャパシタ基板２００は、この平面方向に複数配列されたキャパシタセル２００ａを備える。   Further, the through electrode 203a is connected to the back surface terminal 206a through a substrate through via wiring 205a that penetrates the capacitor wafer 201, and the through electrode 203b is connected to the back surface terminal 206b through a substrate through via wiring 205b that penetrates the capacitor wafer 201. Connected to. In the present embodiment, capacitor substrate 200 includes a plurality of capacitor cells 200a arranged in the planar direction.

また、集積回路基板６０２は、半導体基板６２１の上に、素子６２２および配線層６２３を備え、また、これらを覆う層間絶縁層６２４の上に、配線層６２５を備え、これを覆う層間絶縁層６２６の上には、配線層６２８を備え、配線層６２８の上には、保護絶縁層６２９が形成されている。   The integrated circuit substrate 602 includes the element 622 and the wiring layer 623 on the semiconductor substrate 621, and the wiring layer 625 on the interlayer insulating layer 624 that covers them, and the interlayer insulating layer 626 that covers the wiring layer 625. Is provided with a wiring layer 628, and a protective insulating layer 629 is formed on the wiring layer 628.

また、素子６２２および配線層６２３は、層間絶縁層６２４を貫通する貫通配線６４０で配線層６２５に接続し、配線層６２５は、層間絶縁層６２６を貫通する貫通配線６２７で配線層６２８に接続している。   Further, the element 622 and the wiring layer 623 are connected to the wiring layer 625 through a through wiring 640 that penetrates the interlayer insulating layer 624, and the wiring layer 625 is connected to the wiring layer 628 through a through wiring 627 that penetrates the interlayer insulating layer 626. ing.

また、集積回路基板６２０と、この直下のキャパシタ基板２００とは、集積回路基板６２０の半導体基板６２１の裏面に形成された外部端子６４２ａ，外部端子６４２ｂと、キャパシタ基板２００の上部端子２０４ａ，上部端子２０４ｂとにより接続している。ここで、外部端子６４２ａ，外部端子６４２ｂは、半導体基板６２１を貫通する基板貫通ヴィア配線６４１ａ，基板貫通ヴィア配線６４１ｂにより、配線層６２３に接続している。   Further, the integrated circuit board 620 and the capacitor board 200 immediately below the integrated circuit board 620 include an external terminal 642a and an external terminal 642b formed on the back surface of the semiconductor substrate 621 of the integrated circuit board 620, an upper terminal 204a and an upper terminal of the capacitor board 200. 204b. Here, the external terminal 642a and the external terminal 642b are connected to the wiring layer 623 by the substrate through via wiring 641a and the substrate through via wiring 641b penetrating the semiconductor substrate 621.

上述した構成は、前述した実施の形態と同様であり、本実施の形態では、キャパシタ基板２００（キャパシタセル２００ａ）の集積回路基板６２０の側の最上層に形成されたグランド層２１１を新たに備えるようにした。グランド層２１１を設けることで、集積回路基板６２０との間で、より高い電磁遮蔽ができ、全体的な性能を向上させることができる。なお、キャパシタ基板を集積回路基板の上に形成する場合、キャパシタ基板の基板側最下層にグランド層を設けるようにすればよい。   The configuration described above is the same as that of the above-described embodiment. In this embodiment, a ground layer 211 is newly provided on the uppermost layer of the capacitor substrate 200 (capacitor cell 200a) on the integrated circuit substrate 620 side. I did it. By providing the ground layer 211, higher electromagnetic shielding can be performed between the integrated circuit board 620 and the overall performance can be improved. In the case where the capacitor substrate is formed on the integrated circuit substrate, a ground layer may be provided in the lowermost substrate side of the capacitor substrate.

[製造方法１]
次に、本発明の実施の形態における半導体装置の製造方法例について説明する。はじめに、製造方法１について説明する。まず、図１１Ａに示すように、キャパシタウェハ２０１の上に、キャパシタセル２００ａを形成する。例えば、真空蒸着法およびスパッタリング法などにより形成したＡｕ，Ｃｕ，Ａｌ，Ｗなどの金属膜を、パターニングすることで、各金属電極，配線層、および貫通電極などが形成できる。また、絶縁層は、プラズマＣＶＤ（Chemical Vapor Deposition）法、熱ＣＶＤ法、スパッタリング法、および原子層成長（Atomic Layer Deposition：ＡＬＤ）法などにより形成すればよい。なお、良好なキャパシタ特性が得られる製造方法であればいかなる材料やプロセスを選択しても構わない。 [Production method 1]
Next, an example of a method for manufacturing a semiconductor device in the embodiment of the present invention will be described. First, the manufacturing method 1 will be described. First, as shown in FIG. 11A, a capacitor cell 200a is formed on a capacitor wafer 201. For example, each metal electrode, wiring layer, and through electrode can be formed by patterning a metal film such as Au, Cu, Al, or W formed by a vacuum deposition method or a sputtering method. The insulating layer may be formed by a plasma CVD (Chemical Vapor Deposition) method, a thermal CVD method, a sputtering method, an atomic layer deposition (ALD) method, or the like. Note that any material or process may be selected as long as it is a manufacturing method capable of obtaining good capacitor characteristics.

次に、図１１Ｂに示すように、キャパシタ基板２００をサポート基板１１０１に貼り合わせる。サポート基板１１０１は、例えば、ガラス基板である。また、貼り合わせには、ＵＶ硬化型または熱硬化型の接着剤を用いればよい。なお、厳密な貼り合わせ方法の種別は問わない。次に、サポート基板１１０１に貼り合わせたキャパシタ基板２００のキャパシタウエハ２０１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ（Chemical Mechanical Policing）装置を用いることによって研削研磨し、薄層化する。   Next, as illustrated in FIG. 11B, the capacitor substrate 200 is bonded to the support substrate 1101. The support substrate 1101 is, for example, a glass substrate. In addition, a UV curable adhesive or a thermosetting adhesive may be used for bonding. Note that the type of strict bonding method is not limited. Next, the back surface of the capacitor wafer 201 of the capacitor substrate 200 bonded to the support substrate 1101 is ground and polished by using a back surface polishing apparatus using a grindstone or a CMP (Chemical Mechanical Policing) apparatus, and thinned.

次に、図１１Ｃに示すように、薄層化したキャパシタウエハ２０１に、基板貫通ヴィア配線２０５ａ，２０５ｂ、および裏面端子２０６ａ，２０６ｂを形成する。例えば、Ｃｌ2，ＨＢｒ，ＨＩなどのハロゲンガスを用いたドライエッチング法などにより、選択的にエッチングすることで、キャパシタウエハ２０１に基板貫通ヴィアを形成する。次に、形成した基板貫通ヴィア内に、金属蒸着法、スパッタリング法、またはめっき法などで金属材料を充填することで、基板貫通ヴィア配線２０５ａ，２０５ｂが形成できる。次に、金属蒸着法、スパッタリング法などで金属膜を形成し、これをパターニングすることで、裏面端子２０６ａ，２０６ｂを形成すればよい。 Next, as shown in FIG. 11C, substrate through-via wirings 205a and 205b and back surface terminals 206a and 206b are formed on the thinned capacitor wafer 201. For example, a through-substrate via is formed in the capacitor wafer 201 by selective etching using a dry etching method using a halogen gas such as Cl 2 , HBr, or HI. Next, the substrate through-via wirings 205a and 205b can be formed by filling the formed substrate through-via with a metal material by a metal vapor deposition method, a sputtering method, a plating method, or the like. Next, the back terminals 206a and 206b may be formed by forming a metal film by a metal vapor deposition method or a sputtering method and patterning the metal film.

形成した基板貫通ヴィア配線２０５ａ，２０５ｂおよび裏面端子２０６ａ，２０６ｂにより、キャパシタウエハ２０１の上に形成されているキャパシタセル２００ａと、キャパシタウエハ２０１の裏面側とを接続する。なお、基板貫通ヴィアの内部を全て充填する必要はなく、この側壁を覆うように基板貫通ヴィア配線を形成しても構わない。   The capacitor cell 200a formed on the capacitor wafer 201 and the back surface side of the capacitor wafer 201 are connected by the formed through-substrate via wirings 205a and 205b and the back surface terminals 206a and 206b. Note that it is not necessary to fill the entire inside of the substrate through-via, and the substrate through-via wiring may be formed so as to cover the side wall.

次に、図１１Ｄに示すように、新たなキャパシタ基板２００を、位置合わせを行った上で積層する。各々の裏面端子２０６ａ，２０６ｂおよび上部端子２０４ａ，２０４ｂ同士で接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度・電気特性が良好な接合法により、各端子間を接続すればよい。   Next, as shown in FIG. 11D, a new capacitor substrate 200 is stacked after alignment. The back terminals 206a and 206b and the upper terminals 204a and 204b are connected to each other. For example, the terminals may be connected by a bonding method having good bonding strength and electrical characteristics such as bump bonding, plasma activated wafer bonding, surface activated bonding, anodic bonding, and thermocompression bonding.

次に、図１１Ｅに示すように、新たに積層したキャパシタ基板２００のキャパシタウェハ２０１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨し、薄層化する。上述したキャパシタ基板２００の積層は、所望とする数を行えばよい。   Next, as shown in FIG. 11E, the back surface of the capacitor wafer 201 of the newly laminated capacitor substrate 200 is ground and thinned by using a back surface polishing apparatus or a CMP apparatus using a grindstone. What is necessary is just to perform the lamination | stacking of the capacitor substrate 200 mentioned above as desired.

次に、図１１Ｆに示すように、多段に積層して接続したキャパシタ基板２００を集積回路基板６２０に積層して接続する。キャパシタ基板２００の裏面端子２０６ａ，２０６ｂと、集積回路基板６２０の外部端子６３１ａ，６３１ｂとを各々接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度・電気特性が良好な接合法により、各端子間を接続すればよい。   Next, as shown in FIG. 11F, the capacitor substrates 200 stacked and connected in multiple stages are stacked and connected to the integrated circuit substrate 620. The back terminals 206a and 206b of the capacitor substrate 200 are connected to the external terminals 631a and 631b of the integrated circuit substrate 620, respectively. For example, the terminals may be connected by a bonding method having good bonding strength and electrical characteristics such as bump bonding, plasma activated wafer bonding, surface activated bonding, anodic bonding, and thermocompression bonding.

次に、図１１Ｇに示すように、集積回路基板６２０の半導体基板６２１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨し、所望の厚さにまで薄層化する。なお、半導体基板６２１に基板貫通ヴィアを形成する必要がない場合は、この薄層化の工程を行わなくてもよい。   Next, as shown in FIG. 11G, the back surface of the semiconductor substrate 621 of the integrated circuit substrate 620 is ground and polished by using a back surface polishing apparatus using a grindstone or a CMP apparatus, and thinned to a desired thickness. . Note that when it is not necessary to form through-substrate vias in the semiconductor substrate 621, this thinning step may not be performed.

最後に、図１１Ｈに示すように、サポート基板１１０１を剥離する。例えば、レーザ照射や有機溶媒浸漬によって接着剤を除去することで、サポート基板１１０１を剥離する。なお、ハンドリングを考慮し、後工程のダイシング用フィルムにマウントした後にサポート基板を除去しても構わない。また、サポート基板で支持した状態でダイシング工程を行い、各チップに切り出した後にサポート基板を除去してもよい。   Finally, as shown in FIG. 11H, the support substrate 1101 is peeled off. For example, the support substrate 1101 is peeled off by removing the adhesive by laser irradiation or organic solvent immersion. In consideration of handling, the support substrate may be removed after mounting on a dicing film in a later step. Alternatively, the support substrate may be removed after the dicing process is performed in a state of being supported by the support substrate and cut into each chip.

[製造方法２]
次に、製造方法２について説明する。まず、図１２Ａに示すように、集積回路基板６２０を作製する。次いで、図１２Ｂに示すように、半導体基板６２１の保護絶縁層６２９側にサポート基板１２０１に貼り合わせ、半導体基板６２１を薄層化し、薄層化した半導体基板６２１に基板貫通ヴィア配線６４１ａ，６４１ｂおよび外部端子６４２ａ，６４２ｂを形成する。サポート基板１２０１は、例えば、ガラス基板である。また、貼り合わせには、ＵＶ硬化型または熱硬化型の接着剤を用いればよい。 [Production method 2]
Next, manufacturing method 2 will be described. First, as shown in FIG. 12A, an integrated circuit substrate 620 is manufactured. Next, as shown in FIG. 12B, the support substrate 1201 is bonded to the protective insulating layer 629 side of the semiconductor substrate 621, the semiconductor substrate 621 is thinned, and the through-substrate via wirings 641a and 641b and the thinned semiconductor substrate 621 are provided. External terminals 642a and 642b are formed. The support substrate 1201 is, for example, a glass substrate. In addition, a UV curable adhesive or a thermosetting adhesive may be used for bonding.

また、例えば、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨することで、半導体基板６２１を薄層化すればよい。また、例えば、Ｃｌ2，ＨＢｒ，ＨＩなどのハロゲンガスを用いたドライエッチング法などにより、選択的にエッチングすることで、半導体基板６２１に基板貫通ヴィアを形成する。次に、形成した基板貫通ヴィア内に、金属蒸着法、スパッタリング法、またはめっき法などで金属材料を充填することで、基板貫通ヴィア配線６４１ａ，６４１ｂが形成できる。次に、金属蒸着法、スパッタリング法などで金属膜を形成し、これをパターニングすることで、外部端子６４２ａ，６４２ｂを形成すればよい。 Further, for example, the semiconductor substrate 621 may be thinned by grinding and polishing using a backside polishing apparatus using a grindstone or a CMP apparatus. In addition, a through-substrate via is formed in the semiconductor substrate 621 by selective etching, for example, by a dry etching method using a halogen gas such as Cl 2 , HBr, or HI. Next, the substrate through-vias 641a and 641b can be formed by filling the formed substrate through-vias with a metal material by a metal vapor deposition method, a sputtering method, a plating method, or the like. Next, the external terminals 642a and 642b may be formed by forming a metal film by a metal vapor deposition method, a sputtering method, or the like and patterning the metal film.

次に、図１２Ｃに示すように、キャパシタ基板２００を集積回路基板６２０に積層して接続する。キャパシタ基板２００の上部端子２０４ａ，２０４ｂと、集積回路基板６２０の外部端子６４２ａ，６４２ｂとを各々接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度・電気特性が良好な接合法により、各端子間を接続すればよい。   Next, as shown in FIG. 12C, the capacitor substrate 200 is stacked on the integrated circuit substrate 620 and connected. The upper terminals 204a and 204b of the capacitor substrate 200 are connected to the external terminals 642a and 642b of the integrated circuit substrate 620, respectively. For example, the terminals may be connected by a bonding method having good bonding strength and electrical characteristics such as bump bonding, plasma activated wafer bonding, surface activated bonding, anodic bonding, and thermocompression bonding.

次に、図１２Ｄに示すように、貼り合わせたキャパシタ基板２００のキャパシタウエハ２０１の裏面を、砥石を用いた裏面研磨装置やＣＭＰ装置を用いることによって研削研磨し、薄層化する。   Next, as shown in FIG. 12D, the back surface of the capacitor wafer 201 of the bonded capacitor substrate 200 is ground and polished by using a back surface polishing apparatus using a grindstone or a CMP apparatus, and thinned.

次に、図１２Ｅに示すように、前述同様にすることで、新たなキャパシタ基板２００を、既に接続しているキャパシタ基板２００に積層する。これを所望とする積層数となるまで繰り返せばよい。この後、サポート基板１２０１を除去すれば、図７を用いて説明した半導体装置が得られる。例えば、サポート基板１２０１は、レーザ照射や有機溶媒浸漬によって接着剤を除去することで剥離すればよい。なお、ハンドリングを考慮し、後工程のダイシング用フィルムにマウントした後にサポート基板を除去しても構わない。また、サポート基板で支持した状態でダイシング工程を行い、各チップに切り出した後にサポート基板を除去してもよい。   Next, as shown in FIG. 12E, a new capacitor substrate 200 is stacked on the already connected capacitor substrate 200 in the same manner as described above. This may be repeated until the desired number of layers is reached. Thereafter, when the support substrate 1201 is removed, the semiconductor device described with reference to FIG. 7 is obtained. For example, the support substrate 1201 may be peeled off by removing the adhesive by laser irradiation or immersion in an organic solvent. In consideration of handling, the support substrate may be removed after mounting on a dicing film in a later step. Alternatively, the support substrate may be removed after the dicing process is performed in a state of being supported by the support substrate and cut into each chip.

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した製造方法例の説明では、ウェハスケールのプロセスについて記述したが、これに限るものではなく、個々のチップに切り分けた後でのチップスケールで各キャパシタ基板および集積回路基板を集積化することも可能である。基本的な手順は上述した製造方法と同様である。この場合、全体のスループットは低下するが、貼り合わせ時の位置合わせ容易となり、また薄層化チップのハンドリングの点で有利である。   The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious. For example, in the above description of the manufacturing method example, the wafer scale process has been described. However, the present invention is not limited to this, and each capacitor substrate and integrated circuit substrate are integrated on a chip scale after being divided into individual chips. It is also possible. The basic procedure is the same as the manufacturing method described above. In this case, the overall throughput is reduced, but the alignment at the time of bonding becomes easy, and it is advantageous in terms of handling the thinned chip.

１０１…集積回路基板、１０２…キャパシタ基板。   101 ... an integrated circuit substrate, 102 ... a capacitor substrate.

Claims (6)

半導体基板の上に集積回路が形成された集積回路基板と、
前記集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板と
を備え、
前記キャパシタ基板は、前記集積回路基板の前記集積回路の形成側、および前記半導体基板側より選択された側に積層され、
前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積され、
前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されている
ことを特徴とする半導体装置。 An integrated circuit substrate in which an integrated circuit is formed on a semiconductor substrate;
A capacitor substrate comprising a stack type capacitor laminated and connected to the integrated circuit substrate,
The capacitor substrate is laminated on the side of the integrated circuit substrate on which the integrated circuit is formed and on the side selected from the semiconductor substrate side ,
The capacitor substrate is integrated with at least one passive element of a resistance element and an inductor element,
A plurality of the passive elements are integrated on the capacitor substrate, and a passive element selected from the plurality of passive elements is connected to the integrated circuit . 請求項１記載の半導体装置において、
前記キャパシタ基板は、複数の前記スタック型キャパシタが集積され、複数の前記スタック型キャパシタの中の選択されたスタック型キャパシタが前記集積回路と接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 1 Symbol placement,
2. The semiconductor device according to claim 1, wherein a plurality of the stack type capacitors are integrated on the capacitor substrate, and a stack type capacitor selected from the plurality of the stack type capacitors is connected to the integrated circuit. 請求項１または２記載の半導体装置において、
前記スタック型キャパシタの前記集積回路基板の側の最上層に形成されたグランド層を備えることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2 ,
A semiconductor device comprising a ground layer formed in an uppermost layer on the side of the integrated circuit substrate of the stacked capacitor. 半導体基板の上に集積回路を備える集積回路基板を形成する工程と、
スタック型キャパシタを備えるキャパシタ基板を形成する工程と、
前記キャパシタ基板を前記集積回路基板の半導体基板の側に積層して接続する工程と
を少なくとも備え、
前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積され、
前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されている
ことを特徴とする半導体装置の製造方法。 Forming an integrated circuit substrate comprising an integrated circuit on a semiconductor substrate;
Forming a capacitor substrate comprising a stacked capacitor;
And laminating and connecting the capacitor substrate to the semiconductor substrate side of the integrated circuit substrate ,
The capacitor substrate is integrated with at least one passive element of a resistance element and an inductor element,
The capacitor substrate, a plurality of the passive elements are integrated, a method of manufacturing a semiconductor device selected passive elements of the plurality of the passive element is characterized in that it is connected to the integrated circuit. 半導体基板の上に集積回路を備える集積回路基板を形成する工程と、
スタック型キャパシタを備えるキャパシタ基板を形成する工程と、
前記キャパシタ基板を前記集積回路基板の前記集積回路の形成側に積層して接続する工程と
を少なくとも備え、
前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも１つのパッシブ素子が集積され、
前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されている
ことを特徴とする半導体装置の製造方法。 Forming an integrated circuit substrate comprising an integrated circuit on a semiconductor substrate;
Forming a capacitor substrate comprising a stacked capacitor;
And stacking and connecting the capacitor substrate on the integrated circuit forming side of the integrated circuit substrate ,
The capacitor substrate is integrated with at least one passive element of a resistance element and an inductor element,
The capacitor substrate, a plurality of the passive elements are integrated, a method of manufacturing a semiconductor device selected passive elements of the plurality of the passive element is characterized in that it is connected to the integrated circuit. 請求項４または５記載の半導体装置の製造方法において、
前記キャパシタ基板は、複数の前記スタック型キャパシタが集積され、複数の前記スタック型キャパシタの中の選択されたスタック型キャパシタが前記集積回路と接続されていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 4 or 5 ,
A method of manufacturing a semiconductor device, wherein a plurality of the stack type capacitors are integrated on the capacitor substrate, and a selected stack type capacitor among the plurality of stack type capacitors is connected to the integrated circuit.
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