JP5536245B2 - アナログメモリセルのための改良型プログラミング及び消去機構 - Google Patents

アナログメモリセルのための改良型プログラミング及び消去機構 Download PDF

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Description

本発明は、一般的に、データ記憶装置に関するもので、より詳細には、アナログメモリセルをプログラミング及び消去するための方法及びシステムに関する。
関連出願の相互参照：本願は、同日に出願された“Programming and erasure schemes for analog memory cells”と題する米国特許出願（代理人管理番号１００７−１１３０．１）に関するもので、その開示は、参考としてここに援用される。本願は、２０１１年５月１６日に出願された米国プロビジョナル特許出願第６１／４８６，３４１号の利益を主張するもので、その開示は、参考としてここに援用される。又、本願は、２０１２年１月２４日に出願された米国特許出願第１３／３５６，６９４号の一部継続出願であり、その開示は、参考としてここに援用される。
フラッシュメモリのような多数の形式のメモリ装置は、データを記憶するためにアナログメモリセルのアレイを使用している。各アナログメモリセルは、セルに記憶されるデータを表わす電荷又は電圧のようなあるレベルの所与の物理量を保持する。この物理量のレベルは、記憶値又はアナログ値とも称される。例えば、フラッシュメモリでは、各アナログメモリセルは、ある量の電荷を保持する。考えられるアナログ値の範囲は、典型的に、１つ以上のデータビット値を表わすプログラミング状態に各々対応する領域へと分割される。データは、望ましいビット（１つ又は複数）に対応する公称アナログ値を書き込むことによりアナログメモリセルに書き込まれる。
シングルレベルセル（ＳＬＣ）装置と一般的に称されるあるメモリ装置は、単一の情報ビットを各メモリセルに記憶し、即ち各メモリセルは、２つのあり得るメモリ状態をとるようにプログラムすることができる。マルチレベルセル（ＭＬＣ）装置とも称される高密度装置は、メモリセル当たり２つ以上のビットを記憶し、即ち３つ以上のあり得るメモリ状態をとるようにプログラムすることができる。
フラッシュメモリ装置は、例えば、ベズ氏等の“Introduction to Flash Memory”、Proceedings of the IEEE、第９１巻、第４号、２００３年４月、第４８９−５０２ページに掲載されており、これは、参考としてここに援用される。マルチレベルフラッシュセル及び装置は、例えば、エイタン氏等の“Multilevel Flash Cell and their Trade-Offs”、IEEE International Electron Devices Meeting (IEDM)、ニューヨーク州ニューヨーク、第１６９−１７２ページに掲載されており、これも、参考としてここに援用される。この論文は、共通接地、ＤＩＮＯＲ、ＡＮＤ、ＮＯＲ及びＮＡＮＤセルのような多数の種類のマルチレベルフラッシュセルを比較している。
エイタン氏等は、ニトライドリードオンリメモリ（ＮＲＯＭ）と称される別の形式のアナログメモリセルを、“Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cells?”、Proceedings of the 1999 International Conference on Solid State Devices and Materials (SSDM)、日本国東京、１９９９年９月２１−２４日、第５２２−５２４ページに掲載しており、これも、参考としてここに援用される。又、ＮＲＯＭセルは、マーヤン氏等により、“A 512 Mb NROM Flash Data Storage Memory with 8 MB/s Data Rate”、Proceedings of the 2002 IEEE International Solid-State Circuit Conference (ISSCC) 2002、カリフォルニア州サンフランシスコ、２００２年２月３−７日、第１００−１０１ページにも掲載されており、これも、参考としてここに援用される。他の規範的形式のアナログメモリセルは、フローティングゲート（ＦＧ）セル、強誘電ＲＡＭ（ＦＲＡＭ）セル、磁気ＲＡＭ（ＭＲＡＭ）セル、電荷トラップフラッシュ（ＣＴＦ）及び相変化ＲＡＭ（ＰＲＡＭ、相変化メモリＰＣＭとも称される）セルである。ＦＲＡＭ、ＭＲＡＭ及びＰＲＡＭセルは、例えば、キム及びコー氏により、“Future Memory Technology including Emerging New Memories”、Proceedings of the 24 International Conference on Microelectronics (MIEL)、ニース、セルビア及びモンテネグロ、２００４年５月１６−１９日、第１巻、第３７７−３８４ページに掲載されており、これも、参考としてここに援用される。
アナログメモリセルをプログラミングし及び消去するための種々の方法がこの技術で知られている。あるメモリ装置は、パルスのシーケンスをメモリセルのグループに印加し、そしてそのシーケンス中にプログラムされた値を検証する反復プログラミング・検証（Ｐ＆Ｖ）プロセスを使用している。
ここに述べる本発明の一実施形態は、データを記憶する方法を提供する。この方法は、アナログメモリセルのグループを、このグループ内のメモリセルにパルスのシーケンスを印加する反復プロセスを遂行することにより、各アナログ値にセットすることを含む。その反復プロセスの間に、反復プロセスの進行が評価され、その評価された進行に応答して反復プロセスのパラメータが変更される。その変更されたパラメータに基づいて反復プロセスが続けられる。
ある実施形態では、反復プロセスを遂行することは、グループ内のメモリセルをデータでプログラミングすることを含む。他の実施形態では、反復プロセスを遂行することは、メモリセルのグループを消去することを含む。
一実施形態において、進行を評価することは、パルスの結果として各意図されたアナログ値に到達するグループ内のメモリセルの数が規定数を越えるのを評価することを含む。パラメータを変更することは、シーケンス内の次々のパルス間の振幅又は期間の増加分を変更することを含む。別の実施形態では、進行を評価することは、グループ内のメモリセルに印加されるパルスの数が規定数を越えるのを評価することを含む。
ここに開示する実施形態において、パラメータを変更することは、シーケンス内の次々のパルス間の振幅又は期間の増加分、シーケンス内の初期パルスの振幅又は期間、メモリセルのグループに印加されるプログラミングワードライン電圧、メモリセルの別のグループに印加される非選択のワードライン電圧、後続パルスを受け取るように意図されたグループ内のメモリセルに印加されるプログラミングビットライン電圧、及び／又は後続パルスの受け取りが禁止されるよう意図されたグループ内のメモリセルに印加される禁止ビットライン電圧を変更することを含む。
パラメータを変更することは、後続パルスを受け取るように意図されたグループ内のメモリセルに印加されるプログラミングビットライン電圧に基づいて、メモリセルのグループに印加されるプログラミングワードライン電圧、メモリセルの別のグループに印加される非選択のワードライン電圧、又は後続パルスの受け取りが禁止されるよう意図されたグループ内のメモリセルに印加される禁止ビットライン電圧を変更することを含む。
更に、本発明の一実施形態によれば、メモリ及び記憶回路を備えたデータ記憶のための装置が提供される。メモリは、複数のアナログメモリセルを含む。記憶回路は、アナログメモリセルのグループを、このグループ内のメモリセルにパルスのシーケンスを印加する反復プロセスを遂行することにより、各アナログ値にセットし、その反復プロセスの進行を評価し、その評価された進行に応答して反復プロセスのパラメータを変更し、その変更されたパラメータに基づいて反復プロセスの遂行を続けるように構成される。
又、本発明の一実施形態によれば、複数のアナログメモリセルを備えたメモリにデータを記憶する方法も提供される。この方法は、メモリセルのグループに適用される反復プロセスのパラメータを、メモリ内のメモリセルの少なくとも１つに記憶された１つ以上のデータ値に基づいてセットすることを含む。そのセットされたパラメータに基づいてメモリセルのグループにおいて反復プロセスが遂行される。
一実施形態では、反復プロセスを遂行することは、グループ内のメモリセルをデータでプログラミングすることを含む。別の実施形態では、反復プロセスを遂行することは、メモリセルのグループを消去することを含む。一実施形態では、パラメータをセットすることは、メモリセルの少なくとも１つから別の記憶位置へデータ値をコピーし、そのコピーされたデータ値に基づいてパラメータをセットすることを含む。
別の実施形態では、パラメータをセットすることは、反復プロセスにおける次々のパルス間の振幅又は期間の増加分、反復プロセスにおける初期パルスの振幅又は期間、メモリセルのグループに印加されるプログラミングワードライン電圧、メモリセルの別のグループに印加される非選択のワードライン電圧、後続パルスを受け取るように意図されたグループ内のメモリセルに印加されるプログラミングビットライン電圧、及び／又は後続パルスの受け取りが禁止されるよう意図されたグループ内のメモリセルに印加される禁止ビットライン電圧をセットすることを含む。
本発明の一実施形態によれば、メモリ及び記憶回路を備えたデータ記憶のための装置が提供される。メモリは、複数のアナログメモリセルを含む。記憶回路は、メモリセルのグループに適用される反復プロセスのパラメータを、そのメモリ内のメモリセルの少なくとも１つに記憶された１つ以上のデータ値に基づいてセットし、そのセットされたパラメータに基づきメモリセルのグループにおいて反復プロセスを遂行するように構成される。
更に、本発明の一実施形態によれば、複数のアナログメモリセルを備えたメモリにデータを記憶する方法も提供される。この方法は、プログラミング動作を遂行することによりメモリセルの１つ以上をデータでプログラミングすることを含む。プログラムされたメモリセルにおいて遂行されるプログラミング動作の性能尺度が評価される。プログラミング動作を遂行した後、プログラミング動作の性能尺度に基づいて消去動作が構成され、その構成された消去動作を遂行することによりメモリのメモリセルのグループが消去される。
ある実施形態では、性能尺度を評価することは、プログラミング動作の期間を測定することを含む。一実施形態では、消去動作を構成することは、消去動作における次々の消去パルス間の振幅又は期間の増加分、消去動作における初期パルスの振幅又は期間、消去動作中に印加されるワードライン電圧、及び／又は消去動作中に印加されるビットライン電圧をセットすることを含む。
一実施形態において、性能尺度を推定することは、プログラムされたメモリセルに印加されるプログラミング及び消去サイクルの数を決定することを含み、消去動作を構成することは、プログラミング及び消去サイクルの決定された数に基づいて消去動作を構成することを含む。
又、本発明の一実施形態によれば、メモリ及び記憶回路を備えたデータ記憶装置も提供される。メモリは、複数のアナログメモリセルを含む。記憶回路は、プログラミング動作を遂行することによりメモリセルの１つ以上をデータでプログラムし、プログラムされたメモリセルにおいて遂行されるプログラミング動作の性能尺度を評価し、プログラミング動作を遂行した後に、プログラミング動作の性能尺度に基づいて消去動作を構成し、そしてその構成された消去動作を遂行することによりメモリのメモリセルのグループを消去するように構成される。
更に、本発明の一実施形態によれば、複数のアナログメモリセルを備えたメモリにデータを記憶する方法が提供される。この方法は、メモリセルのグループに、そのグループのメモリセルを各アナログ値にセットする動作を適用することを含む。メモリセルのグループに適用された動作の性能尺度が評価される。前記動作の評価された性能尺度に基づき、そのグループを含むメモリ内のメモリブロックの健全状態が評価される。
前記動作を適用することは、グループ内のメモリセルをデータでプログラミングすることを含む。或いは又、動作を適用することは、メモリセルのグループを消去することを含んでもよい。一実施形態において、性能尺度を評価することは、動作の期間を測定することを含む。別の実施形態では、健全状態を評価することは、性能尺度が規定の範囲からずれるときにメモリブロックを不良とマークすることを含む。更に別の実施形態では、健全状態を評価することは、性能尺度が規定の範囲からずれるときにメモリブロックを、付加的な評価を受けるものとマークすることを含む。更に別の実施形態では、健全状態を評価することは、メモリブロックにおける後続データ記憶に対する記憶構成を性能尺度に基づいてセットすることを含む。
更に、本発明の一実施形態によれば、メモリ及び記憶回路を備えたデータ記憶装置が提供される。メモリは、複数のアナログメモリセルを含む。記憶回路は、メモリセルのグループに、そのグループのメモリセルを各アナログ値にセットする動作を適用し、そのメモリセルのグループに適用された動作の性能尺度を評価し、そしてグループを含むメモリ内のメモリブロックの健全状態を、前記動作の評価された性能尺度に基づいて評価するように構成される。
本発明は、添付図面を参照したその実施形態の以下の詳細な説明から充分に理解されるであろう。
本発明の一実施形態によるメモリシステムを概略的に示すブロック図である。 本発明の一実施形態によるアナログメモリセルのアレイを概略的に示す回路図である。 本発明の一実施形態によりアナログメモリセルのグループをプログラミングするプロセスを概略的に示す図である。 本発明の一実施形態によりアナログメモリセルのグループを消去するプロセスを概略的に示す図である。 本発明の一実施形態によりアナログメモリセルのグループをプログラミング又は消去する方法を概略的に示すフローチャートである。 本発明の一実施形態によりアナログメモリセルのグループをプログラミングする方法を概略的に示すフローチャートである。 本発明の一実施形態によりアナログメモリセルのグループを消去する方法を概略的に示すフローチャートである。 本発明の一実施形態によりアナログメモリセルのグループの健全レベルを評価する方法を概略的に示すフローチャートである。
概略
フラッシュメモリのようなメモリ装置では、典型的に、記憶されるビット値を表わす各アナログ値にメモリセルをプログラミングすることにより、アナログメモリセルにデータが記憶される。各ビット値は、ある領域のアナログ値で表された各プログラミングレベル又はプログラミング状態に対応する。
あるメモリ装置では、アナログメモリセルのグループが反復プログラミング・検証（Ｐ＆Ｖ）プロセスにおいてプログラムされ、このプロセスでは、グループ内のメモリセルにプログラミングパルスのシーケンスが印加される。メモリセルのアナログ値は、そのシーケンス中に、各アナログ値を、プログラムされるメモリセルの意図されたプログラミング状態に対応する各検証スレッシュホールドと比較することにより、検証される。アナログ値がまだ各検証スレッシュホールドより低いメモリセルについてのみプログラミングが続けられる。他のメモリセルは、正しくプログラムされたと仮定され、後続プログラミングパルスを受け取ることが禁止される。典型的に、フラッシュメモリセルのブロックが反復消去プロセスを使用して消去され、このプロセスでは、ブロック内のメモリセルに消去パルスのシーケンスが印加される。メモリセルのアナログ値は、そのシーケンス中に、それらを消去スレッシュホールドと比較することにより照合される。
以下に述べる本発明の実施形態は、フラッシュセルのようなアナログメモリセルをプログラミング及び消去するための改良された方法及びシステムを提供する。従来のプログラミング及び消去機構に比して、ここに開示する技術は、短いプログラミング及び消去時間と、高いプログラミング及び消去信頼性とを達成する。
ある実施形態では、記憶回路（例えば、メモリセル又はメモリコントローラに結合された読み取り／書き込み回路）は、反復プログラミング又は消去プロセスの進行を評価し、そしてその評価された進行に基づいて反復プロセスの１つ以上のパラメータを変更する。この進行は、例えば、意図されたアナログ値に到達するメモリセルのパーセンテージに関して、又はメモリセルに印加されるプログラミング又は消去パルスの数に関して評価される。
種々のプログラミング又は消去パラメータは、例えば、次々のプログラミング又は消去パルス間の振幅又は期間の増加分、初期パルス振幅、或いはプログラミング又は消去プロセス中に印加される種々のワードライン又はビットライン電圧のような進行状態に基づいて変更することができる。
別の実施形態では、記憶回路は、プログラミング又は消去プロセスの１つ以上のパラメータを、１つ以上のメモリセルに記憶されたデータに基づいてセットする。他の実施形態では、記憶回路は、プログラミング動作の性能に基づいて消去動作の１つ以上のパラメータを構成する。例えば、記憶回路は、あるメモリブロック内のページに対する平均プログラミング時間を測定し、そしてその測定されたプログラミング時間に基づいてそのブロックに対する消去動作を構成する。
更に別の実施形態では、記憶回路は、メモリブロックの健全状態を、ブロックにおいて遂行されるプログラミング又は消去動作の性能尺度に基づいて（例えば、プログラミング又は消去時間に基づいて）評価する。
システムの説明
図１は、本発明の一実施形態によるメモリシステム２０を概略的に示すブロック図である。システム２０は、種々のホストシステム及び装置、例えば、コンピューティング装置、セルラーホン又は他の通信ターミナル、取り外し可能なメモリモジュール（「ＵＳＢフラッシュドライブ」とも称される）、ソリッドステートディスク（ＳＳＤ）、デジタルカメラ、音楽及び他のメディアプレーヤ、及び／又はデータが記憶され検索される他のシステム又は装置に使用することができる。
システム２０は、メモリセルアレイ２８にデータを記憶するメモリ装置２４を備えている。メモリアレイは、複数のメモリブロック３４を含む。各メモリブロック３４は、複数のアナログメモリセル３２を含む。本特許出願及び特許請求の範囲において、「アナログメモリセル」という語は、電圧又は電荷のような物理的パラメータの連続的なアナログ値を保持するメモリセルを説明するために使用される。アレイ２８は、例えば、ＮＡＮＤ、ＮＯＲ及びチャージトラップフラッシュ（ＣＴＦ）フラッシュセル、相変化ＲＡＭ（ＰＲＡＭ、相変化メモリＰＣＭとも称される）、ニトライドリードオンリメモリ（ＮＲＯＭ）、強誘電ＲＡＭ（ＦＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、及び／又はダイナミックＲＡＭ（ＤＲＡＭ）セルのような任意の種類のアナログメモリセルを含む。
セルに記憶される電荷レベル、及び／又はセルに書き込まれ及びセルから読み出されるアナログ電圧又は電流は、ここでは、総体的に、アナログ値、アナログ記憶値又は記憶値と称される。記憶値は、例えば、スレッシュホールド電圧、又は他の適当な種類の記憶値を含む。システム２０は、プログラミングレベルとも称される各プログラミング状態をとるようにセルをプログラミングすることによりアナログメモリセルにデータを記憶する。プログラミング状態は、あり得る状態の限定セットから選択され、そして各プログラミング状態は、ある公称記憶値に対応する。例えば、３ビット／セルＭＬＣは、８つのあり得る公称記憶値の１つをセルに書き込むことにより、８つのあり得るプログラミング状態の１つをとるようにプログラムすることができる。
メモリ装置２４は、読み取り／書き込み（Ｒ／Ｗ）ユニット３６を備え、これは、メモリ装置に記憶するためのデータをアナログ記憶値に変換してメモリセル３２へ書き込む。別の実施形態では、Ｒ／Ｗユニットは、変換を行わず、電圧サンプル、即ちセルに記憶するための記憶値が与えられる。アレイ２８からデータを読み取るときに、Ｒ／Ｗユニット３６は、メモリセル３２の記憶値を、１ビット以上の解像度をもつデジタルサンプルへと変換する。データは、典型的に、ページと称されるグループにおいてメモリセルへ書き込まれそしてメモリセルから読み取られる。ある実施形態では、Ｒ／Ｗユニットは、セルに１つ以上の負の消去パルスを印加することによりセル３２のグループを消去することができる。消去は、典型的に、全メモリブロックで行われる。
メモリ装置２４へのデータの記憶及びそこからのデータの検索は、メモリコントローラ４０によって行われる。メモリコントローラは、メモリ装置２４と通信するためのインターフェイス４４と、種々のメモリ管理機能を実行するプロセッサ４８とを備えている。メモリコントローラ４０は、メモリ装置に記憶するためのデータを受け容れ及びメモリ装置から検索されるデータを出力するためにホスト５２と通信する。メモリコントローラ４０及び特にプロセッサ４８は、ハードウェアで具現化される。或いは又、メモリコントローラは、適当なソフトウェアを実行し、又はハードウェアとソフトウェア要素を組み合わせて実行するマイクロプロセッサを含んでもよい。
図１の構成は、単に概念を明瞭にするためにのみ示された規範的なシステム構成である。他の適当なメモリシステム構成も使用できる。本発明の原理を理解する上で必要のない要素、例えば、種々のインターフェイス、アドレス回路、タイミング及びシーケンシング回路、並びにデバッグ回路は、明瞭化のために図から省略されている。
図１の例は、単一のメモリ装置２４を示すが、システム２０は、メモリコントローラ４０によりコントロールされる複数のメモリ装置を備えてもよい。図１に示す規範的なシステム構成において、メモリ装置２４及びメモリコントローラ４０は、２つの別々の集積回路（ＩＣ）として具現化される。しかしながら、別の実施形態では、メモリ装置及びメモリコントローラは、単一のマルチチップパッケージ（ＭＣＰ）又はシステムオンチップ（ＳｏＣ）内の個別の半導体ダイに一体化されて、内部バスにより相互接続されてもよい。又、それとは別に、メモリコントローラ回路のある部分又は全部が、メモリアレイが配置される同じダイに存在してもよい。更に、それとは別に、メモリコントローラ４０の機能のある部分又は全部がソフトウェアで具現化されて、ホストシステムのプロセッサ又は他の要素により実行されてもよい。ある実施形態では、ホスト４４及びメモリコントローラ４０は、同じダイに製造されてもよいし、又は同じ装置パッケージ内の個別のダイに製造されてもよい。
ある実施形態では、メモリコントローラ４０は、ここに述べる機能を実行するようにソフトウェアでプログラムされる汎用プロセッサを備えている。ソフトウェアは、例えば、ネットワークを経て電子的形態でプロセッサへダウンロードされるか、それに加えて又はそれとは別に、磁気、光学又は電子メモリのような非一時的有形媒体に与えられ及び／又は記憶されてもよい。
アレイ２８の規範的構成において、メモリセル３２は、複数の行及び列に配列され、各メモリセルは、フローティングゲートトランジスタより成る。各行のトランジスタのゲートは、ワードラインにより接続され、そして各列のトランジスタのソースは、ビットラインにより接続される。メモリアレイは、典型的に、複数のページ、即ち同時にプログラムされ及び読み取られるメモリセルのグループへと分割される。ページは、時々、セクターへと細分化される。ある実施形態では、各ページは、アレイの全行より成る。別の実施形態では、各行（ワードライン）を２つ以上のページへ分割することができる。例えば、ある装置では、各行が２つのページに分割され、その一方は、奇数順のセルより成り、そしてその他方は、偶数順のセルより成る。
典型的に、メモリコントローラ４０は、データをページ単位でプログラムするが、消去はメモリブロック３４全体で行う。典型的に、必ずしもそうでないが、１メモリブロックは、ほぼ１０6個のメモリセルであり、一方、１ページは、ほぼ１０3−１０4個のメモリセルである。
以下の説明は、アレイ２８のメモリセル３２をプログラミング及び消去するための多数の規範的な技術について述べる。ここに開示する技術は、メモリコントローラ４０及び／又はＲ／Ｗユニット３６により実行することができる。明瞭化のために、以下の説明は、メモリ装置においてＲ／Ｗユニット３６により遂行されるプログラミング及び消去プロセスについて言及する。しかしながら、一般的には、ここに開示するプログラミング及び消去技術を構成する種々のタスクは、メモリコントローラとＲ／Ｗ回路との間で適当な仕方で分割することもできるし、又はそれら要素の任意の１つにより遂行することもできる。従って、本特許出願及び特許請求の範囲では、メモリコントローラ４０及びＲ／Ｗ回路３６は、一緒に、ここに開示する技術を実行する記憶回路と称される。
図２は、本発明の一実施形態によりアレイ２８を具現化するのに使用できるアナログメモリセルのアレイを概略的に示す回路図である。この実施形態において、アレイは、ワードライン６４及びビットライン６８により接続される複数のフラッシュメモリセル（フローティングゲートトランジスタとして図示された）を備えている。
ある実施形態において、Ｒ／Ｗ回路３６は、反復プログラミング・検証（Ｐ＆Ｖ）プロセスを使用して、所与のワードライン６４におけるメモリセルのグループ（ワードラインにおける全てのメモリセル、奇数順のセル又は偶数順のセル）をデータでプログラムする。そのようなプロセスにおいて、ユニット３６は、プログラミングパルスのシーケンスをセルのグループに印加し、そして各パルスの後にセルのスレッシュホールド電圧を検証する。ユニット３６は、意図されたスレッシュホールド電圧に到達したセルのその後のプログラミングを禁止して、意図されたスレッシュホールド電圧にまだ到達していないセルにのみ後続パルスが選択的に印加されるようにする。
Ｐ＆Ｖプロセス中に、ユニット３６は、種々のワードライン６４及びビットライン６８を適当な電圧でバイアスする。図２の例は、３本のワードライン６４を示しており、そのうちの中間のワードラインがプログラミングされる。ここに示す例では、Ｐ＆Ｖプロセスの間にメモリセル７２をプログラミングすべき（その意図されたスレッシュホールド電圧に到達していないために）特定の瞬間が示されている。同時に、同じワードラインのメモリセル８０は、その意図されたスレッシュホールド電圧に既に到達しているために、プログラミングされるのを禁止すべきである。他のワードラインにおけるメモリセル、例えば、メモリセル８０は、プログラミングされるべきでない。
適当なメモリセルをプログラミングするために、Ｒ／Ｗユニット３６は、中間のワードラインを、Ｖｐｇｍと示されたプログラミング電圧でバイアスし、そしてブロック内の他のワードラインを、Ｖｐａｓｓ＿ｐｇｍと示されたパス電圧でバイアスする。ユニット３６は、プログラミングされるべきビットラインを、Ｖｂｉｔｌｉｎｅ＿ｐｇｍと示されたビットラインプログラミング電圧でバイアスし、そしてプログラミングすることが禁止されるべきビットラインを、Ｖｂｉｔｌｉｎｅ＿ｉｎｈｉｂｉｔと示されたビットライン禁止電圧でバイアスする。
図３Ａは、本発明の一実施形態によりアナログメモリセル２８のグループをプログラミングするプロセスを概略的に示す図である。この例は、データでプログラミングされる２ビット／セルメモリセルのグループ（例えば、ワードラインにおける全てのメモリセル、奇数順のセル又は偶数順のセル）を示している。各セルは、４つのスレッシュホールド電圧分布８４Ａ・・・８４Ｄに対応する４つのあり得るプログラミングレベル（プログラミング状態とも称される）のうちの１つにプログラムすることができる。各プログラミングレベルは、各２ビットデータ値に対応する。負のスレッシュホールド電圧に対応するプログラミングレベル８４Ａは、消去レベルとしても働く。プログラミングが禁止される前に、グループ内の全てのメモリセルが消去レベルにセットされる。
ある実施形態では、Ｒ／Ｗユニット３６は、上述したように、反復Ｐ＆Ｖプロセスを使用してグループ内のメモリセルをプログラムする。所与のプログラミングパルスの後にセルスレッシュホールド電圧を検証するときに、ユニット３６は、セルスレッシュホールド電圧を１つ以上の検証スレッシュホールドと比較する。この例では、ユニット３６は、プログラミングレベル８４Ｂ・・・８４Ｄに各々対応する３つの検証スレッシュホールド８８Ａ・・・８８Ｃを使用する。あるプログラミングレベルにプログラミングされることが意図されたあるメモリセルのスレッシュホールド電圧がそのプログラミングレベルの検証スレッシュホールドを越えると、メモリセルは、後続プログラミングパルスを受け取ることが禁止される。この禁止は、典型的に、セルのビットライン電圧をＶｂｉｔｌｉｎｅ＿ｐｇｍからＶｂｉｔｌｉｎｅ＿ｉｎｈｉｂｉｔへ切り換えることにより遂行される。
（この例は、明瞭化のために４つのプログラミングレベル全部を同時にプログラムするプログラミングプロセスを示す。ある実施形態では、ユニット３６は、メモリセルのグループを２つの段階において２ページでプログラムし、即ち１つの段階は、２つのプログラミングレベルを使用して第１ページをプログラムし、そして第２の段階は、４つ全部のプログラミングレベルを使用して第２ページをプログラムする。）
図３Ｂは、本発明の一実施形態によりアナログメモリセル２８のグループを消去するプロセスを概略的に示す図である。その消去プロセスは、典型的に、全ブロック３４に同時に適用される。消去プロセスでは、ユニット３６は、消去パルスのシーケンスをメモリセルに印加し、それを消去スレッシュホールド９２と比較することによりセルスレッシュホールド電圧を検証する。この消去手順は、ブロック内の全メモリセル（又はある実施形態では、コントロールされた規定数のセル）がスレッシュホールド９２より低いスレッシュホールド電圧をもつまで続けられる。
図３Ａ及び３Ｂの実施形態は、２ビット／セルメモリセルのプログラミング及び消去について言及するものである。しかしながら、ここに開示する技術は、望ましい数及び構成のプログラミングレベルをもつ他の適当な形式のメモリセルにも適用することができる。
プログラミング／消去の進行に基づくプログラミング／消去反復プロセスパラメータ
の適応型変更
ある実施形態において、アナログメモリセルのグループをプログラミング又は消去するとき、Ｒ／Ｗユニット３６は、反復プログラミング又は消去プロセスの進行を評価する。その進行があるスイッチング条件を満足するとき、ユニット３６は、プロセスのパラメータの１つ以上を変更する。
ユニット３６は、進行を種々の仕方で評価し、即ち色々の種類のスイッチング条件を定義しそして評価する。例えば、ユニット３６は、グループ内のメモリセルの規定のパーセンテージがそれらの意図されたスレッシュホールド電圧に到達したかどうかチェックする（例えば、プログラミング動作について適切な検証スレッシュホールドを越えたか、又は消去動作について消去スレッシュホールドより下がったか）。消去動作では、ユニット３６は、第１の消去パルスの後、又は２つの消去パルスの後に充分に消去されたセルの数を評価する。別の実施形態では、ユニット３６は、反復プロセスの２つ以上の異なる検証段階からのセルカウントを結合する。
この種の条件を使用するとき、Ｒ／Ｗユニット３６は、データがプログラミングレベルの間でスクランブルされるか、さもなければ、等分配されると仮定する。別の実施形態では、Ｒ／Ｗ回路は、プログラミング動作を開始する前に各プログラミングレベルにおけるセルの数を決定するか、又はこの情報を他の適当な仕方で得る。
別の例のスイッチング条件は、規定数の反復を遂行した後に、即ち規定数のプログラミング又は消去パルスを印加した後にプログラミング又は消去パラメータを変更することである。更に、それとは別に、Ｒ／Ｗユニットは、プログラミング又は消去に関連したあるパラメータの絶対値を決定することによりスイッチング条件を評価してもよい。
種々の実施形態において、Ｒ／Ｗユニットは、スイッチング条件が満足されたときに、反復プログラミング又は消去プロセスの適当なパラメータを変更する。パラメータは、例えば、（インクリメンタルステップパルスプログラミングＩＳＰＰとも称される）シーケンスにおける次々のプログラミング／消去パルス間の振幅又は期間、及び／又はシーケンスにおける初期パルスの振幅又は期間の増加分を含む。
それに加えて又はそれとは別に、プログラミング動作において、変更されるパラメータは、非選択のワードラインに印加されるパス電圧（Ｖｐａｓｓ＿ｐｇｍ）、選択されたワードラインに印加されるワードライン電圧（Ｖｐｇｍ）、プログラムされたセルに印加されるビットライン電圧（Ｖｂｉｔｌｉｎｅ＿ｐｇｍ）、禁止されたセルに印加されるビットライン電圧（Ｖｂｉｔｌｉｎｅ＿ｉｎｈｉｂｉｔ）、及び／又は他の適当なパラメータを含む。更に、それに加えて又はそれとは別に、消去動作では、変更されるパラメータは、例えば、消去されるブロックにおいて印加されるワードライン電圧及び／又はビットライン電圧を含む。
規範的実施形態において、ユニット３６は、意図されたプログラミングレベルに到達したグループ内のメモリセルの数を評価する。そのパーセンテージが規定値を越えると、ユニット３６は、次々のパルス間の振幅増加分を変更する。
別の規範的実施形態において、ユニット３６は、大きな消去パルス電圧で消去プロセスを開始する。首尾良く消去されたメモリセルのパーセンテージがある規定値に到達したときに、ユニット３６は、後続パルスのための消去パルス電圧を減少する。
別の実施形態において、Ｒ／Ｗユニット３６は、バイアス電圧の１つ以上（例えば、Ｖｂｉｔｌｉｎｅ＿ｐｇｍ、Ｖｂｉｔｌｉｎｅ＿ｉｎｈｉｂｉｔ、Ｖｐａｓｓ＿ｐｇｍ）をＶｐｇｍの関数として変更する。この種のプログラミングは、ユニット３６がワードライン及び／又はビットライン電圧を最適化し、そしてメモリセルを効率的にプログラムできるようにする。
電圧の最適化は、例えば、（隣接ワードライン及び／又は隣接ビットライン上の）隣接メモリセルからのプログラム妨害を最小にするように実行することができる。ある実施形態では、最適化は、Ｖｐｇｍの絶対値の関数として遂行される。
図４は、本発明の一実施形態によりアナログメモリセル３２のグループをプログラミング又は消去する方法を概略的に示すフローチャートである。この方法は、Ｒ／Ｗユニット３６が、初期化ステップ９６において、メモリセルのグループに反復プログラミング又は消去プロセスを開始することで始まる。
プログラミング又は消去プロセス中のある時点で、ユニット３６は、進行評価ステップ１００において、プロセスの進行を評価する。ユニット３６は、完了チェックステップ１０４において、プロセスが完了したかどうかチェックする。ユニット３６は、例えば、全てのセルがそれらの意図されたスレッシュホールド電圧に到達したかどうかチェックする。プロセスが完了した場合には、この方法は、終了ステップ１０８において終了となる。
さもなければ、ユニット３６は、スイッチング条件評価ステップ１１２において、規定のスイッチング条件（前記ステップ１００で評価された進行に基づく）を満足するかどうかチェックする。反復プロセスの進行がスイッチング条件を満足する場合には、ユニット３６は、パラメータ変更ステップ１１６において、反復プロセスのパラメータの１つ以上を変更する。次いで、この方法は、前記ステップ１００へループバックし、ユニット３６は、反復プロセスの進行を追跡し続ける。
データに基づくプログラミングプロセスパラメータの適応型セッティング
ある実施形態において、Ｒ／Ｗユニット３６は、１つ以上のメモリセルに現在記憶されているデータに基づいて反復プログラミング又は消去プロセスの１つ以上のパラメータをセットする。上述したパラメータ（例えば、ＩＳＰＰ、シーケンスにおける初期パルスの振幅又は期間、及び／又はワードライン又はビットライン電圧）のような適当なプログラミング又は消去プロセスパラメータをこのようにセットすることができる。
例えば、メモリセルのグループ（例えば、ページ）をプログラミングするときに、ユニット３６は、プログラムされたグループと同じワードラインに記憶されたデータに基づいて、及び／又は１つ以上の他の（例えば、隣接する）ワードラインに記憶されたデータに基づいて、プログラミングパラメータをセットする。例えば、ユニット３６は、プログラムされたグループのワードラインの上又は下の隣接ワードラインにおける対応セルのデータ（又はスレッシュホールド電圧）に基づいてＶｂｉｔｌｉｎｅ＿ｐｇｍをセットする。ある実施形態では、ユニット３６は、先ず、プログラミングパラメータをセットするのに使用されるデータを読み取り、そしてそれをプログラミングの前に別の位置に記憶する。
別の例として、ブロックを消去するときに、ユニット３６は、消去プロセスの１つ以上のパラメータを、ブロックに記憶されたデータに基づいてセットする。例えば、ユニット３６は、消去プロセスのパラメータを、消去前にブロック内のプログラムされるワードラインの数の関数としてセットする。規範的実施形態において、ユニット３６は、ブロックの全てのワードラインがプログラムされる場合には１つの消去電圧（Ｖｅｒａｓｅ）を、そしてワードラインの一部分しかプログラムされない場合には異なる消去電圧をセットする。ある実施形態では、プログラムされたワードラインの数に関する指示がメモリコントローラ４０によりユニット３６に与えられる。他の実施形態では、ユニット３６は、メモリコントローラとは独立して、プログラムされたワードラインの数を決定する。ある実施形態では、ユニット３６は、ブロック内のプログラムされたワードラインの数に基づき、プログラミングプロセスの１つ以上のパラメータを変更する。
更に別の例として、ブロックが、高いスレッシュホールド電圧へプログラムされる多数のメモリセルを含む場合には、ユニット３６は、消去パルスの初期振幅を高い値にセットし、そしてその逆のことも言える。
図５は、本発明の一実施形態によりアナログメモリセル３２のグループをプログラミングする方法を概略的に示すフローチャートである。図５の説明は、メモリセルのグループにおけるプログラミングプロセスを言及するが、消去プロセスにも同様の方法を使用することができる。
この方法は、読み出しステップ１２０において、ユニット３６が１つ以上のメモリセルからデータを読み出すことで始まる。読み取られるメモリセルは、プログラムされるべきメモリセルのグループに属してもよいし、属さなくてもよい。ステップ１２０で読み取られたデータに基づいて、ユニット３６は、パラメータセッティングステップ１２４において、プログラミングプロセスの１つ以上のパラメータをセットする。次いで、ユニット３６は、プログラミングステップ１２８において、セットされたパラメータを有する反復プログラミングプロセスを使用して、メモリセルのグループにデータを記憶する。
プログラミングプロセスの性能に基づく消去プロセスパラメータのセッティング
ある実施形態において、ユニット３６は、メモリセルのグループに適用されるべき消去動作を、メモリに適用されるプログラミング動作の性能に基づいて構成する。典型的に、必ずしもそうでないが、所与のセルグループ（例えば、ブロック）に対する消去動作は、そのグループ内の１つ以上のメモリセル（例えば、ブロック内のページ）に適用されるプログラミング動作の性能に基づいて構成される。
この技術は、プログラミング動作（典型的に正電圧プログラミングパルスの印加）に対するメモリセルの応答が、消去動作（典型的に負電圧プログラミングパルスの印加）に対するメモリセルの応答を表わすという事実に基づくものである。ユニット３６は、プログラミング動作の適当な種類の性能尺度を評価し、そしてその評価された性能尺度に基づいて消去動作を適当な仕方で構成する。
例えば、ユニット３６は、プログラミング動作のプログラミング時間（期間）、例えば、動作の開始と完了との間に経過する時間、又はプログラミング動作において遂行されるＰ＆Ｖの繰り返し数を測定する。次いで、ユニット３６は、その測定されたプログラミング時間に基づいて消去動作を構成する。規範的実施形態において、ユニット３６は、意図されたプログラミングレベルに到達したセルの数又はパーセンテージを反復回数の関数として測定する。換言すれば、ユニット３６は、首尾良くプログラムされたセルの数の累積分布関数（ＣＤＦ）を評価する。
ユニット３６は、プログラミング動作の性能、例えば、消去パルスの初期の大きさ又は期間、次々の消去パルス間の増加分、及び／又は消去中に印加されるビットライン又はワードライン電圧に基づいて適当な消去パラメータをセットすることにより消去動作を構成する。
図６は、本発明の一実施形態によりアナログメモリセル３２のグループを消去する方法を概略的に示すフローチャートである。図６の説明は、メモリセルの同じグループのプログラミング及び消去を言及する。しかしながら、一般的に、ここに開示する技術は、別のグループをプログラミングする性能に基づいてメモリセルのあるグループを消去するのに使用することができる。２つのグループは、メモリセルを共通に有してもよいし、そうでなくてもよい。
この方法は、プログラミングステップ１３２において、ユニット３６がプログラミング動作（例えば、Ｐ＆Ｖプロセス）を遂行することによりメモリセルのグループをデータでプログラミングすることで始まる。ユニット３６は、性能推定ステップ１３６において、プログラミング動作の性能尺度を推定する。例えば、ユニット３６は、プログラミング時間（プログラミング期間）又は他の適当な性能尺度を推定する。
プログラミング動作の推定された性能尺度に基づいて、ユニット３６は、消去構成ステップ１４０において、メモリセルのグループに適用されるべき消去動作を構成する。ユニット３６は、消去ステップ１４４において、その構成された消去動作を使用してメモリセルのグループを消去する。
ある実施形態において、ユニット３６又はメモリコントローラ４０は、他の性能尺度に基づき、例えば、ブロックに適用したプログラミング及び消去（Ｐ／Ｅ）サイクルの数に基づき、あるメモリブロックに対する消去動作を構成する。１つの実施形態では、プログラミングの後に、ユニット３６又はメモリコントローラ４０は、ブロックの年齢の何らかの指示を記録し、そして消去の前にこの支持を検索し、消去動作を構成する。
プログラミング又は消去性能に基づく健全レベル評価
ある実施形態において、ユニット３６は、メモリセルのグループに適用される反復プログラミング又は消去プロセスの性能を測定し、そしてその測定された性能に基づいてメモリセルの健全状態を評価する。以下の説明は、プログラミング又は消去プロセスの期間を測定することを言及するが、ここに開示する技術は、他の適当な性能尺度で使用することもできる。
一実施形態において、ユニット３６は、メモリセルの異なるグループのプログラミング又は消去時間を測定する。規定の範囲からずれた（例えば、ある下限スレッシュホールドより低い及び／又はある上限スレッシュホールドより高い）プログラミング又は消去時間は、メモリセルの健全性が悪く且つ信頼性が低いか又は間もなく欠陥となることを示す。
ある実施形態において、メモリコントローラ４０は、ブロック（又はブロック内のメモリセルグループ）のプログラミング又は消去時間が規定の範囲からずれる場合に、所与のメモリブロックを不良又は疑わしいとマークする。不良ブロックは、典型的に、サービスから除外される。疑わしいブロックは、典型的に、不良とマークする前に付加的な評価を受ける。メモリコントローラは、ブロックに対する平均プログラミング又は消去時間、ブロックに対する最大又は最小プログラミング又は消去時間、或いはブロックに関連したプログラミング又は消去時間の他の適当な尺度に基づいて、ブロックを不良又は疑わしいとマークする。
一実施形態において、メモリコントローラは、意図されたプログラミングレベルに到達したセルの数又はパーセンテージを、反復回数、又は首尾良くプログラムされたセルの数のＣＤＦの関数として測定し、そしてこの評価をブロックの健全性の尺度として使用することができる。
ある実施形態では、メモリコントローラは、ブロックのＰ＆Ｖプロセスが首尾良く完了しても、プログラミング時間基準に基づいてブロックを不良とマークする。ある実施形態では、メモリコントローラは、プログラミング時間が規定範囲からずれるブロックについてのみ、Ｐ＆Ｖに続いて検証技術を適用する。この目的で使用できるＰ＆Ｖ後の検証技術の例は、前記米国特許出願第１３／３５６，６９４号に述べられている。
消去動作において、ユニット３６又はメモリコントローラ４０は、ブロックの評価された健全状態に基づき種々のアクションをとる。例えば、Ｒ／Ｗユニット又はメモリコントローラは、ブロックの評価された健全状態に基づいてブロックにおける後続プログラミングコマンド（例えば、エラー修正コード及び／又はセル当たりのビット数）に対する記憶構成をセットする。
図７は、本発明の一実施形態によりアナログメモリセルのグループの健全レベルを評価する方法を概略的に示すフローチャートである。この方法は、Ｒ／Ｗユニット３６又はメモリコントローラ４０が、動作ステップ１４８において、メモリセルのグループにプログラミング又は消去動作を適用することで始まる。ユニット３６又はメモリコントローラ４０は、性能推定ステップ１５２において、プログラミング又は消去動作の性能尺度を推定する。性能尺度は、例えば、プログラミング又は消去動作の期間を含む。ユニット３６又はコントローラ４０は、健全性評価ステップ１５６において、性能尺度に基づきメモリセルのグループの健全性状態を評価する。
上述した実施形態は、例示に過ぎず、本発明は、特に図示して以上に述べたものに限定されないことが明らかであろう。むしろ、本発明の範囲は、上述した種々の特徴の組み合わせ及びサブ組み合わせと、従来技術に開示されておらず且つ以上の説明を読んだときに当業者に明らかとなるその変更及び修正の両方を包含する。本特許出願に参照として援用された文書は、本出願の一体的部分とみなすべきであるが、本明細書に明示的又は暗示的になされた定義と矛盾するようにそれら援用文書に用語が定義されている限り、本明細書の定義のみを考慮すべきである。
２０：メモリシステム
２４：メモリ装置
２８：メモリセルアレイ
３２：メモリセル
３４：メモリブロック
３６：読み取り／書き込み（Ｒ／Ｗ）ユニット
４０：メモリコントローラ
４４：インターフェイス
４８：プロセッサ
５２：ホスト

Claims (20)

  1. データを記憶する方法において、
    アナログメモリセルの第１のグループからデータを読み出す段階と、
    アナログメモリセルの第２のグループを、そのグループ内のメモリセルにパルスのシーケンスを印加する反復プロセスを遂行することにより、各アナログ値にセットする段階と、
    反復プロセス中に、反復プロセスの進行を評価し、その評価された進行に応答し、前記アナログメモリセルの第１のグループの読み出したデータに基づく反復プロセスのパラメータを変更する段階と、
    前記変更されたパラメータに基づいて反復プロセスの遂行を続ける段階と、
    を備えた方法。
  2. 前記反復プロセスを遂行することは、前記グループ内のメモリセルをデータでプログラミングすることを含む、請求項１に記載の方法。
  3. 前記反復プロセスを遂行することは、前記メモリセルのグループを消去することを含む、請求項１に記載の方法。
  4. 前記進行を評価することは、パルスの結果として各意図されたアナログ値に到達した前記グループ内のメモリセルの数が規定数を越えるのを評価することを含む、請求項１に記載の方法。
  5. 前記パラメータを変更することは、前記シーケンス内の次々のパルス間の振幅又は期間の増加分を変更することを含む、請求項４に記載の方法。
  6. 前記進行を評価することは、前記グループ内のメモリセルに印加されるパルスの数が規定数を越えるのを評価することを含む、請求項１に記載の方法。
  7. 前記パラメータを変更することは、前記シーケンス内の次々のパルス間の振幅又は期間の増加分、前記シーケンス内の初期パルスの振幅又は期間、前記メモリセルのグループに印加されるプログラミングワードライン電圧、前記メモリセルの別のグループに印加される非選択のワードライン電圧、後続パルスを受け取るように意図された前記グループ内のメモリセルに印加されるプログラミングビットライン電圧、及び後続パルスの受け取りが禁止されるように意図された前記グループ内のメモリセルに印加される禁止ビットライン電圧より成る形式のグループから選択された少なくとも１つのパラメータ形式を変更することを含む、請求項１に記載の方法。
  8. 前記パラメータを変更することは、後続パルスを受け取るように意図された前記グループ内のメモリセルに印加されるプログラミングビットライン電圧に基づいて、前記メモリセルのグループに印加されるプログラミングワードライン電圧、前記メモリセルの別のグループに印加される非選択のワードライン電圧、又は後続パルスの受け取りが禁止されるよう意図された前記グループ内のメモリセルに印加される禁止ビットライン電圧を変更することを含む、請求項１に記載の方法。
  9. 複数のアナログメモリセルを含むメモリと、
    前記アナログメモリセルの第１のグループからデータを読み出し、前記アナログメモリセルの第２のグループを、そのグループ内のメモリセルにパルスのシーケンスを印加する反復プロセスを遂行することにより、各アナログ値にセットし、前記反復プロセスの進行を評価し、その評価された進行に応答し、前記アナログメモリセルの第１のグループから読み出したデータに基づく前記反復プロセスのパラメータを変更し、その変更されたパラメータに基づいて前記反復プロセスの遂行を続けるように構成された記憶回路と、
    を備えた装置。
  10. 前記反復プロセスは、前記グループ内のメモリセルをデータでプログラムするプログラミングプロセスを含む、請求項９に記載の装置。
  11. 前記反復プロセスは、前記メモリセルのグループを消去する消去プロセスを含む、請求項９に記載の装置。
  12. 前記記憶回路は、パルスの結果として各意図されたアナログ値に到達した前記グループ内のメモリセルの数が規定数を越えるのを評価することにより進行を評価するように構成された、請求項９に記載の装置。
  13. 前記記憶回路は、前記シーケンス内の次々のパルス間の振幅又は期間の増加分を変更することによりパラメータを変更するよう構成される、請求項１２に記載の装置。
  14. 前記記憶回路は、前記グループ内のメモリセルに印加されるパルスの数が規定数を越えるのを評価することにより進行を評価するように構成された、請求項９に記載の装置。
  15. 前記記憶回路は、前記シーケンス内の次々のパルス間の振幅又は期間の増加分、前記シーケンス内の初期パルスの振幅又は期間、前記メモリセルのグループに印加されるプログラミングワードライン電圧、前記メモリセルの別のグループに印加される非選択のワードライン電圧、後続パルスを受け取るように意図された前記グループ内のメモリセルに印加されるプログラミングビットライン電圧、及び後続パルスの受け取りが禁止されるように意図された前記グループ内のメモリセルに印加される禁止ビットライン電圧より成る形式のグループから選択された少なくとも１つのパラメータ形式を変更するように構成された、請求項９に記載の装置。
  16. 前記記憶回路は、後続パルスを受け取るように意図された前記グループ内のメモリセルに印加されるプログラミングビットライン電圧に基づいて、前記メモリセルのグループに印加されるプログラミングワードライン電圧、前記メモリセルの別のグループに印加される非選択のワードライン電圧、又は後続パルスの受け取りが禁止されるよう意図された前記グループ内のメモリセルに印加される禁止ビットライン電圧を変更するように構成された、請求項９に記載の装置。
  17. 複数のアナログメモリセルを含むメモリと、
    前記複数のアナログメモリセルの第１のグループからデータを読み出し、前記複数のアナログメモリセルの第１のグループから読み出されたデータに基づくプログラミング動作を遂行することにより前記複数のアナログメモリセルの第２のグループをデータでプログラムし、そのプログラムされたメモリセルにおいて遂行されるプログラミング動作の性能尺度を評価し、プログラミング動作を遂行した後、プログラミング動作の性能尺度に基づいて消去動作を構成し、その構成された消去動作を遂行することによりメモリのメモリセルのグループを消去するように構成された記憶回路と、
    を備えたデータ記憶装置。
  18. 前記記憶回路は、前記プログラミング動作の期間を測定することにより性能尺度を評価するように構成される、請求項１７に記載の装置。
  19. 前記記憶回路は、消去動作における次々の消去パルス間の振幅又は期間の増加分、消去動作における初期パルスの振幅又は期間、消去動作中に印加されるワードライン電圧、及び消去動作中に印加されるビットライン電圧より成る形式のグループから選択される少なくとも１つのパラメータ形式をセットするように構成された、請求項１７に記載の装置。
  20. 前記記憶回路は、プログラムされたメモリセルに印加されるプログラミング及び消去サイクルの数を決定することにより性能尺度を推定し、そしてプログラミング及び消去サイクルの前記決定された数に基づいて消去動作を構成するようにされた、請求項１７に記載の装置。
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