JP5529661B2 - Semiconductor memory - Google Patents

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Description

本発明は、半導体メモリに関し、特に、データ読み出し時にメモリセルのビット線をプリチャージするようにした半導体メモリに関する。   The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory in which a bit line of a memory cell is precharged when data is read.

非同期型の半導体メモリとして、アドレスが次のアドレスに遷移したことを検出した際にメモリセルのビット線のプリチャージを開始し、該プリチャージの完了後にデータ読み出しを行うようにしたものが知られている（例えば、特許文献１の図１参照）。かかる半導体メモリでは、ＡＴＤ回路３によって、アドレスが次のアドレスに遷移したか否かを検出してアドレス変化検出信号ＡＴＤを生成する。そして、かかるアドレス変化検出信号ＡＴＤに応じて、プリチャージイネーブル信号ＰＥが生成され、このプリチャージイネーブル信号ＰＥに応じて、上記した如き次のアドレスに対応したメモリセル６のビット線に対してプリチャージを行うようにしている（例えば、特許文献１の図１及び図３参照）。   As an asynchronous semiconductor memory, a memory cell is known that starts precharging a bit line of a memory cell when it detects that an address has transitioned to the next address, and reads data after the precharging is completed. (For example, refer to FIG. 1 of Patent Document 1). In such a semiconductor memory, the ATD circuit 3 detects whether or not the address has transitioned to the next address, and generates an address change detection signal ATD. In response to the address change detection signal ATD, a precharge enable signal PE is generated. In response to the precharge enable signal PE, a precharge is applied to the bit line of the memory cell 6 corresponding to the next address as described above. Charging is performed (see, for example, FIGS. 1 and 3 of Patent Document 1).

ここで、アドレスが次のアドレスに遷移する際には、アドレススキューの影響により、”次のアドレス”に到る直前に、アドレスが変動して不定となる期間（アドレススキュー期間と称する）が存在する。よって、アドレススキュー期間が比較的長期におよぶと、プリチャージイネーブル信号ＰＥに応じて、このアドレススキュー期間において表れる不定アドレス群の各ビット線に対して順次プリチャージが実施され、引き続き、”次のアドレス”に対応したビット線に対して本来実施すべきプリチャージが為されることになる。この際、不定アドレス群に対応したビット線各々の内で、”次のアドレス”に対応したビット線に隣接するものが存在する場合には、不定アドレスに対応したビット線を介したセルの復帰動作に伴いカップリングノイズが発生し、誤ったデータ読み出しが為される虞が生じる。   Here, when the address transitions to the next address, there is a period (called an address skew period) in which the address fluctuates and becomes indefinite immediately before reaching the “next address” due to the effect of the address skew. To do. Therefore, when the address skew period is relatively long, precharge is sequentially performed on each bit line of the indefinite address group appearing in the address skew period in response to the precharge enable signal PE. The precharge that should be originally performed is performed on the bit line corresponding to the address. At this time, if there is an adjacent bit line corresponding to the “next address” among the bit lines corresponding to the undefined address group, the cell is restored via the bit line corresponding to the undefined address. Coupling noise is generated with the operation, and erroneous data reading may occur.

したがって、情報処理システムが構築されている基板に用いるＲＡＭ（Random Access Memory）として上記の如き半導体メモリを採用する場合には、基板で許容されているアドレススキュー期間が半導体メモリで規定されているアドレススキュー期間と同一、或いは短い必要がある。つまり、基板で許容されているアドレススキュー期間が、半導体メモリで規定されているアドレススキュー期間よりも長い場合には、誤ったデータ読み出しが為される虞がある為、この半導体メモリを基板に搭載することが出来ないという問題が生じた。   Therefore, when the semiconductor memory as described above is adopted as a RAM (Random Access Memory) used for the substrate on which the information processing system is constructed, the address skew period allowed by the substrate is an address defined by the semiconductor memory. It must be the same as or shorter than the skew period. In other words, if the address skew period allowed for the substrate is longer than the address skew period specified for the semiconductor memory, there is a risk of erroneous data reading, so this semiconductor memory is mounted on the substrate. The problem of not being able to do so occurred.

特開２００３−８５９７０号公報JP 2003-85970 A

本発明は、供給されるアドレスのスキュー期間の長さに拘わらず、誤動作することなくデータ読み出しを行うことが可能な半導体メモリを提供することを目的とする。   An object of the present invention is to provide a semiconductor memory capable of reading data without malfunctioning regardless of the length of a skew period of a supplied address.

本発明による半導体メモリは、複数のビット線と複数のワード線との各交叉部にメモリセルが形成されているメモリセルアレイと、前記ビット線を所定電位にプリチャージするビット線駆動部と、を備えた半導体メモリであって、アドレスデータによって示されるアドレスが遷移したか否かを検出するアドレス遷移検出部と、前記アドレスの遷移が検出されてから所定の遅延期間が経過したときに前記ビット線のプリチャージを実行させるべきプリチャージ指令信号を前記ビット線駆動部に供給するプリチャージ指令信号生成部と、を備え、前記プリチャージ指令信号生成部は、前記アドレスの遷移が検出されたときに第１期間のパルス幅を有する基準遅延パルスを生成する基準遅延パルス生成部と、前記第１期間を前記遅延期間とすべく遅延の非延長を表す遅延期間延長信号が設定される一方、前記アドレスデータにおけるアドレススキュー期間が前記第１期間よりも長い場合には前記アドレススキュー期間よりも長い第２期間を前記遅延期間とすべく遅延の延長を表す前記遅延期間延長信号が設定される設定部とを含み、前記遅延期間延長信号に応じて前記遅延期間の調整を行う。 A semiconductor memory according to the present invention includes a memory cell array in which memory cells are formed at intersections of a plurality of bit lines and a plurality of word lines, and a bit line driving unit for precharging the bit lines to a predetermined potential. An address transition detection unit that detects whether or not an address indicated by address data has transitioned, and the bit line when a predetermined delay period has elapsed since the transition of the address was detected. comprising of a precharge command signal generating unit for supplying a pre-charge command signal to the bit line driving unit to be executed precharging, said precharge command signal generating unit, when a transition of the address is detected A reference delay pulse generator for generating a reference delay pulse having a pulse width of a first period; and a delay to make the first period the delay period On the other hand, when an address skew period in the address data is longer than the first period, a second period longer than the address skew period is set as the delay period. And a setting unit in which the delay period extension signal representing delay extension is set, and the delay period is adjusted according to the delay period extension signal.

本発明による半導体メモリは、アドレスの遷移が検出されてから所定の遅延期間が経過したときにメモリセルアレイに形成されているビット線を駆動（プリチャージ）するにあたり、入力パッドを介した外部設定、或いはヒューズ素子又はセルヒューズによる内部設定によって、上記遅延期間を調整できるようにしている。これにより、供給されるアドレスのスキュー期間が長い場合には、遅延期間を延長させることにより、アドレススキュー期間中の不定アドレスに対応したビット線への駆動（プリチャージ）が防止され、アドレススキュー期間経過後の次のアドレスに対応したビット線だけを駆動（プリチャージ）することが可能となる。よって、不定アドレスに対応したビット線、及び次のアドレスに対応したビット線が順次駆動されることによって生じるカップリングノイズが防止され、データ読み出しが正しく為されるようになる。   The semiconductor memory according to the present invention has an external setting via an input pad when driving (precharging) the bit line formed in the memory cell array when a predetermined delay period has elapsed since the address transition was detected. Alternatively, the delay period can be adjusted by an internal setting by a fuse element or a cell fuse. As a result, when the skew period of the supplied address is long, the delay period is extended to prevent driving (precharge) to the bit line corresponding to the indefinite address during the address skew period. Only the bit line corresponding to the next address after elapse can be driven (precharged). Therefore, coupling noise caused by sequentially driving the bit line corresponding to the indefinite address and the bit line corresponding to the next address is prevented, and data reading is performed correctly.

本発明による半導体メモリの回路ブロックを示す図である。It is a figure which shows the circuit block of the semiconductor memory by this invention. プリチャージ指令信号生成部２０の内部構成の一例を示す図である。3 is a diagram illustrating an example of an internal configuration of a precharge command signal generation unit 20. FIG. プリチャージ指令信号生成部２０の内部動作を示す図である。FIG. 4 is a diagram illustrating an internal operation of a precharge command signal generation unit 20. プリチャージ指令信号生成部２０の内部構成の他の一例を示す図である。6 is a diagram illustrating another example of the internal configuration of the precharge command signal generation unit 20. FIG. プリチャージ指令信号生成部２０の内部構成の他の一例を示す図である。6 is a diagram illustrating another example of the internal configuration of the precharge command signal generation unit 20. FIG.

アドレスが遷移したか否かを検出し、アドレスの遷移が検出されてから所定の遅延期間が経過したときにメモリセルアレイに形成されているビット線をプリチャージするにあたり、遅延期間延長信号に応じて上記した遅延期間を調整可能な構成とする。   In response to the delay period extension signal, the bit line formed in the memory cell array is precharged when a predetermined delay period elapses after the address transition is detected. The delay period described above is adjustable.

以下、図面を参照して本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明による半導体メモリに構築されている回路ブロックを示す図である。   FIG. 1 is a diagram showing circuit blocks constructed in a semiconductor memory according to the present invention.

図１において、アドレス処理部１は、この半導体メモリの入力パッドＰを介して外部から供給されたｎビット（ｎは２以上の整数）のアドレスデータＡＤを取り込み、これを内部アドレスデータＬＡＤとして、アドレス遷移検出部２、ロウデコーダ３及びカラムデコーダ４の各々に供給する。   In FIG. 1, an address processing unit 1 takes in n-bit (n is an integer of 2 or more) address data AD supplied from the outside via an input pad P of this semiconductor memory, and uses this as internal address data LAD. This is supplied to each of the address transition detection unit 2, the row decoder 3, and the column decoder 4.

アドレス遷移検出部２は、ｎビットの内部アドレスデータＬＡＤによって示されるアドレスが他のアドレスに遷移したか否かを検出し、遷移したことを検出した場合に論理レベル１となるパルス波形を有するアドレス遷移検出信号ＡＴＤを生成し、これをロウ・カラム制御部５及びプリチャージ指令信号生成部２０の各々に供給する。   The address transition detection unit 2 detects whether or not the address indicated by the n-bit internal address data LAD has transitioned to another address, and an address having a pulse waveform that becomes a logic level 1 when the transition is detected. A transition detection signal ATD is generated and supplied to each of the row / column control unit 5 and the precharge command signal generation unit 20.

ロウ・カラム制御部５は、アドレス遷移検出信号ＡＴＤに応じて、後述するメモリセルアレイ７のワード線ＷＬを活性化させるべきロウイネーブル信号ＲＥを生成してこれをロウデコーダ３に供給する。又、ロウ・カラム制御部５は、アドレス遷移検出信号ＡＴＤに応じて、メモリセルアレイ７のビット線ＢＬを活性化させるべきカラムイネーブル信号ＣＥを生成してこれをカラムデコーダ４に供給する。更に、ロウ・カラム制御部５は、アドレス遷移検出信号ＡＴＤに応じて、後述するセンスアンプ８を活性化させるべきセンスアンプイネーブル信号ＳＥを生成し、これをセンスアンプ８に供給する。ロウデコーダ３は、ロウイネーブル信号ＲＥに応じて、上記した内部アドレスデータＬＡＤによって示されるアドレスに対応したワード線を求め、このワード線を活性化させるべきワード線駆動信号をメモリセルアレイ７に供給する。   In response to the address transition detection signal ATD, the row / column control unit 5 generates a row enable signal RE that activates a word line WL of a memory cell array 7 to be described later, and supplies this to the row decoder 3. The row / column control unit 5 generates a column enable signal CE for activating the bit line BL of the memory cell array 7 in response to the address transition detection signal ATD, and supplies it to the column decoder 4. Further, the row / column control unit 5 generates a sense amplifier enable signal SE that activates a sense amplifier 8 to be described later in response to the address transition detection signal ATD, and supplies it to the sense amplifier 8. The row decoder 3 obtains a word line corresponding to the address indicated by the internal address data LAD in response to the row enable signal RE, and supplies a word line drive signal for activating the word line to the memory cell array 7. .

メモリセルアレイ７は、行方向において夫々伸張して形成されている複数のワード線ＷＬと、列方向において夫々伸張して形成されている複数のビット線ＢＬとの各交叉部に、例えば１トランジスタ及び１キャパシタを含むメモリセルが配置されてなる。カラムデコーダ４は、カラムイネーブル信号ＣＥに応じて、上記内部アドレスデータＬＡＤによって指定されたビット線を求め、このビット線を選択させるべきカラム選択信号をメモリセルアレイ７に供給する。   The memory cell array 7 includes, for example, one transistor and a plurality of word lines WL that extend in the row direction and a plurality of bit lines BL that extend in the column direction. A memory cell including one capacitor is arranged. The column decoder 4 obtains a bit line designated by the internal address data LAD according to the column enable signal CE, and supplies a column selection signal for selecting the bit line to the memory cell array 7.

プリチャージ指令信号生成部２０は、アドレス遷移検出信号ＡＴＤに応じて、このＡＴＤによるアドレス遷移検出時点から所定の遅延期間だけ遅延させたパルス波形を有するプリチャージ指令信号ＤＩＳを生成し、これをプリチャージ部６に供給する。尚、プリチャージ指令信号生成部２０は、入力パッドＰを介して外部設定された遅延期間延長信号ＡＴＸに基づきその遅延期間を延長する。   In response to the address transition detection signal ATD, the precharge command signal generation unit 20 generates a precharge command signal DIS having a pulse waveform delayed by a predetermined delay period from the address transition detection time by the ATD. Supply to the charging unit 6. The precharge command signal generation unit 20 extends the delay period based on the delay period extension signal ATX set externally through the input pad P.

プリチャージ部６は、上記プリチャージ指令信号ＤＩＳに応じて、メモリセルアレイ７のビット線ＢＬの電位を所定電位にプリチャージする。 この際、上記したカラム選択信号によって選択されたビット線ＢＬがプリチャージされる。   The precharge unit 6 precharges the potential of the bit line BL of the memory cell array 7 to a predetermined potential in response to the precharge command signal DIS. At this time, the bit line BL selected by the column selection signal is precharged.

センスアンプ８は、上記センスアンプイネーブル信号ＳＥに応じて、メモリセルアレイ７に形成されている複数のビット線ＢＬ各々の内で、上記カラム選択信号によって選択されたビット線ＢＬの電位をセンス・増幅してデータバスＢＵＳ上に送出する。これにより、センスアンプ８は、上記ロウイネーブル信号ＲＥに応じて活性化されたワード線に接続されているメモリセル各々に書き込まれているデータをデータバスＢＵＳ上に読み出すのである。又、センスアンプ８は、後述する入出力バッファ９を介してデータバスＢＵＳに送出されたデータをビット線ＢＬ経由でメモリセル７に書き込む。入出力バッファ９は、入出力パッドＰＱを介して外部から供給されたｍビット（ｍは２以上の整数）のデータＤＤを取り込み、これをデータバスＢＵＳを介してセンスアンプ８に供給する。又、入出力バッファ９は、センスアンプ８を介してメモリセルアレイ７から読み出されたデータバスＢＵＳ上のデータをデータＤＤとして、入出力パッドＰＱを介して外部に送出する。   The sense amplifier 8 senses and amplifies the potential of the bit line BL selected by the column selection signal in each of the plurality of bit lines BL formed in the memory cell array 7 in response to the sense amplifier enable signal SE. Then, the data is sent onto the data bus BUS. As a result, the sense amplifier 8 reads data written in each memory cell connected to the word line activated in response to the row enable signal RE onto the data bus BUS. The sense amplifier 8 writes data sent to the data bus BUS via an input / output buffer 9 described later to the memory cell 7 via the bit line BL. The input / output buffer 9 takes in data DD (m is an integer of 2 or more) supplied from the outside via the input / output pad PQ, and supplies it to the sense amplifier 8 via the data bus BUS. The input / output buffer 9 sends data on the data bus BUS read from the memory cell array 7 through the sense amplifier 8 as data DD to the outside through the input / output pad PQ.

以上の如き構成により、図１に示す半導体メモリにおいては、外部から供給されたデータＤＤを、入出力バッファ９、センスアンプ８及びビット線ＢＬを介してメモリセル７内における上記アドレスデータＡＤにて示されるアドレスに属するメモリセルに書き込む。又、メモリセル７内における上記アドレスデータＡＤにて示されるアドレスに属するメモリセルに記憶されているデータを、ビット線ＢＬ、センスアンプ８及び入出力バッファ９を介して読み出す。   With the configuration as described above, in the semiconductor memory shown in FIG. 1, externally supplied data DD is converted into the address data AD in the memory cell 7 via the input / output buffer 9, the sense amplifier 8, and the bit line BL. Write to a memory cell belonging to the indicated address. Further, data stored in the memory cell belonging to the address indicated by the address data AD in the memory cell 7 is read through the bit line BL, the sense amplifier 8 and the input / output buffer 9.

次に、かかる半導体メモリにおけるデータの読み出し動作時において、アドレスデータＡＤが次のアドレスに変化する度に実施されるプリチャージの開始タイミングについて説明する。   Next, a description will be given of the precharge start timing that is performed each time the address data AD changes to the next address during the data read operation in the semiconductor memory.

図２は、プリチャージを実行させる為のプリチャージ指令信号ＤＩＳを生成するプリチャージ指令信号生成部２０の内部構成の一例を示す図である。   FIG. 2 is a diagram illustrating an example of an internal configuration of the precharge command signal generation unit 20 that generates a precharge command signal DIS for performing precharge.

図２において、基準遅延パルス生成部２１は、図３に示すように、アドレス遷移検出信号ＡＴＤに応じて、所定の基準遅延期間Ｔ１と同一パルス幅を有するパルスを生成し、これを基準遅延パルス信号ＯＲＧとして遅延期間調整部２２に供給する。   In FIG. 2, the reference delay pulse generator 21 generates a pulse having the same pulse width as a predetermined reference delay period T1 in accordance with the address transition detection signal ATD as shown in FIG. The signal ORG is supplied to the delay period adjustment unit 22.

遅延期間調整部２２は、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間に対してその遅延期間の非延長を表す論理レベル０の遅延期間延長信号ＡＴＸが供給されている場合には、図３に示す如く、基準遅延期間Ｔ１と同一パルス幅を有するパルス列からなる上記基準遅延パルス信号ＯＲＧをそのまま遅延パルス信号ＤＬとしてプリチャージ指令送出部２３に供給する。一方、遅延期間の延長を表す論理レベル１の遅延期間延長信号ＡＴＸが供給されている場合には、遅延期間調整部２２は、上記基準遅延パルス信号ＯＲＧにおける各パルスのパルス幅を、基準遅延期間Ｔ１よりも大なる拡張遅延期間Ｔ２に拡張したものを遅延パルス信号ＤＬとしてプリチャージ指令送出部２３に供給する。すなわち、遅延期間調整部２２は、遅延期間延長信号ＡＴＸに応じて、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間を、基準遅延期間Ｔ１及びこのＴ１よりも長い拡張遅延期間Ｔ２の２段階で調整するのである。   When a delay period extension signal ATX having a logic level 0 representing non-extension of the delay period is supplied to the delay period from the address transition detection time to the precharge execution timing, the delay period adjustment unit 22 As shown in FIG. 3, the reference delay pulse signal ORG composed of a pulse train having the same pulse width as that of the reference delay period T1 is supplied to the precharge command transmitter 23 as it is as a delay pulse signal DL. On the other hand, when the logic level 1 delay period extension signal ATX representing the extension of the delay period is supplied, the delay period adjustment unit 22 determines the pulse width of each pulse in the reference delay pulse signal ORG as the reference delay period. A signal extended to an extended delay period T2 longer than T1 is supplied to the precharge command transmitter 23 as a delayed pulse signal DL. That is, the delay period adjustment unit 22 determines the delay period from the address transition detection time to the precharge execution timing as 2 of the reference delay period T1 and the extended delay period T2 longer than T1 according to the delay period extension signal ATX. It is adjusted in stages.

プリチャージ指令送出部２３は、遅延パルス信号ＤＬにおける各パルスの後縁部のタイミングにて所定パルス幅のパルスを生成し、これをプリチャージ指令信号ＤＩＳとしてプリチャージ部６に供給する。すなわち、プリチャージ指令送出部２３は、論理レベル０の遅延期間延長信号ＡＴＸが供給されている場合には、図３に示す如く、アドレス遷移検出信号ＡＴＤによるアドレス遷移検出時点から基準遅延期間Ｔ１だけ遅延したタイミングでパルスＰＬ１を生成し、かかるパルスＰＬ１からなるプリチャージ指令信号ＤＩＳをプリチャージ部６に供給する。一方、論理レベル１の遅延期間延長信号ＡＴＸが供給されている場合には、プリチャージ指令送出部２３は、アドレス遷移検出信号ＡＴＤによるアドレス遷移検出時点から拡張遅延期間Ｔ２だけ遅延したタイミングで図３に示す如きパルスＰＬ２を生成し、かかるパルスＰＬ２からなるプリチャージ指令信号ＤＩＳをプリチャージ部６に供給する。   The precharge command sending unit 23 generates a pulse having a predetermined pulse width at the timing of the trailing edge of each pulse in the delayed pulse signal DL, and supplies this to the precharge unit 6 as a precharge command signal DIS. That is, when the logic level 0 delay period extension signal ATX is supplied, the precharge command transmission unit 23, as shown in FIG. 3, only the reference delay period T1 from the address transition detection time point by the address transition detection signal ATD. A pulse PL1 is generated at a delayed timing, and a precharge command signal DIS including the pulse PL1 is supplied to the precharge unit 6. On the other hand, when the delay period extension signal ATX of the logic level 1 is supplied, the precharge command sending unit 23 is delayed by the extension delay period T2 from the time of address transition detection by the address transition detection signal ATD as shown in FIG. And a precharge command signal DIS comprising the pulse PL2 is supplied to the precharge unit 6.

かかる構成により、プリチャージ指令信号生成部２０は、入力パッドを介して外部設定された遅延期間延長信号ＡＴＸが遅延期間の非延長を表す場合には、図３に示す如き、アドレス遷移検出時点から基準遅延期間Ｔ１だけ遅延したパルスＰＬ１からなるプリチャージ指令信号ＤＩＳを生成する。一方、かかる遅延期間延長信号ＡＴＸが遅延期間の延長を表す場合には、アドレス遷移検出時点から、基準遅延期間Ｔ１よりも遅延期間が長い拡張遅延期間Ｔ２だけ遅延したパルスＰＬ２からなるプリチャージ指令信号ＤＩＳを生成する。この際、プリチャージ部６は、図３に示す如きプリチャージ指令信号ＤＩＳにおけるパルスＰＬ１又はＰＬ２の供給期間に亘り、その時点で供給されているアドレスデータＡＤに対応したビット線ＢＬに対してプリチャージを行う。   With this configuration, when the delay period extension signal ATX externally set via the input pad indicates non-extension of the delay period, the precharge command signal generation unit 20 starts from the address transition detection time as shown in FIG. A precharge command signal DIS composed of a pulse PL1 delayed by a reference delay period T1 is generated. On the other hand, when the delay period extension signal ATX represents an extension of the delay period, a precharge command signal composed of a pulse PL2 delayed from the address transition detection time by an extension delay period T2 having a delay period longer than the reference delay period T1. Generate a DIS. At this time, the precharge unit 6 precharges the bit line BL corresponding to the address data AD supplied at that time over the supply period of the pulse PL1 or PL2 in the precharge command signal DIS as shown in FIG. Charge.

すなわち、プリチャージ指令信号生成部２０は、アドレス遷移検出時点から所定の遅延期間経過したときにビット線ＢＬをプリチャージさせるべきプリチャージ指令信号ＤＩＳを生成するにあたり、その遅延期間を、遅延期間延長信号ＡＴＸに基づいて調整できるようにしているのである。   That is, the precharge command signal generation unit 20 extends the delay period when generating a precharge command signal DIS for precharging the bit line BL when a predetermined delay period has elapsed since the address transition detection time. The adjustment is made based on the signal ATX.

ここで、アドレスデータＡＤにおけるアドレススキュー期間が長い場合に、図３に示す如きアドレス遷移検出時点から基準遅延期間Ｔ１だけ遅延したパルスＰＬ１からなるプリチャージ指令信号ＤＩＳでプリチャージを実行すると、前述した如きカップリングノイズが発生する虞がある。   Here, when the address skew period in the address data AD is long, the precharge is executed with the precharge command signal DIS composed of the pulse PL1 delayed by the reference delay period T1 from the address transition detection time as shown in FIG. Such coupling noise may occur.

例えば、図３に示すように、アドレスデータＡＤが”Ａ１”から”Ａ２”に遷移する際に比較的長いアドレススキュー期間ＴＳＱ１が生じる基板のＲＡＭとして、本半導体メモリを用いる場合に、遅延期間の非延長を表す論理レベル０の遅延期間延長信号ＡＴＸを外部から設定するとする。かかる論理レベル０の遅延期間延長信号ＡＴＸに応じて、図３に示す如きパルスＰＬ１からなるプリチャージ指令信号ＤＩＳでプリチャージが実施されることになる。この際、プリチャージ指令信号ＤＩＳにおけるパルスＰＬ１は、図３に示すように、アドレススキュー期間ＴＳＱ１から、アドレスデータＡＤが”Ａ２”の状態にある時点にまで跨っている。これにより、先ず、アドレススキュー期間ＴＳＱ１において変動して表れる不定アドレス群に対応したビット線ＢＬの各々で順次プリチャージが実施され、引き続きアドレス”Ａ２”に対応したビット線ＢＬでプリチャージが実施されることになる。この際、不定アドレス群に対応したビット線ＢＬ各々の内で、アドレス”Ａ２”に対応したビット線ＢＬに隣接するものが存在する場合には、不定アドレスに対応したビット線ＢＬを介したセルの復帰動作に伴いカップリングノイズが発生し、誤ったデータ読み出しが為される虞が生じる。 For example, as shown in FIG. 3, when the semiconductor memory is used as a substrate RAM in which a relatively long address skew period T SQ1 occurs when the address data AD transitions from “A1” to “A2”, the delay period It is assumed that a delay period extension signal ATX having a logic level 0 representing non-extension of is set from the outside. In response to the logic level 0 delay period extension signal ATX, the precharge is performed by the precharge command signal DIS including the pulse PL1 as shown in FIG. At this time, as shown in FIG. 3, the pulse PL1 in the precharge command signal DIS extends from the address skew period T SQ1 to the time when the address data AD is in the “A2” state. As a result, first, precharge is sequentially performed on each of the bit lines BL corresponding to the indefinite address group that varies and appears in the address skew period T SQ1 , and then precharge is performed on the bit line BL corresponding to the address “A2”. Will be. At this time, if there is a bit line BL corresponding to the address “A2” among the bit lines BL corresponding to the indefinite address group, the cell via the bit line BL corresponding to the indefinite address exists. As a result of the recovery operation, coupling noise occurs, which may cause erroneous data reading.

そこで、このような不具合を回避する為に、アドレス遷移検出時点からプリチャージ実行タイミングまでの遅延期間を延長することを表す論理レベル１の遅延期間延長信号ＡＴＸを入力パッドを介して供給する。例えば、遅延期間延長信号ＡＴＸの入力パッドＰに、論理レベル１に対応した第１電圧を固定供給するのである。この際、プリチャージ指令送出部２３は、アドレス遷移検出時点から上記基準遅延期間Ｔ１よりも長い拡張遅延期間Ｔ２だけ遅延したパルスＰＬ２からなるプリチャージ指令信号ＤＩＳをプリチャージ部６に供給するようになる。これにより、図３に示す如く、アドレスデータＡＤが完全に”Ａ２”の状態に遷移してからプリチャージ指令信号ＤＩＳにおけるパルスＰＬ２が表れることになるので、アドレススキュー期間中の不定アドレスに対応したビット線へのプリチャージが防止され、アドレス”Ａ２”に対応したビット線ＢＬのみにプリチャージが実施されるようになる。よって、不定アドレスに対応したビット線、及び次のアドレスに対応したビット線が順次プリチャージされてしまうことに起因するカップリングノイズが防止され、データ読み出しが正しく為されるようになるのである。   Therefore, in order to avoid such a problem, a delay period extension signal ATX of logic level 1 indicating that the delay period from the address transition detection time to the precharge execution timing is extended is supplied via the input pad. For example, the first voltage corresponding to the logic level 1 is fixedly supplied to the input pad P of the delay period extension signal ATX. At this time, the precharge command sending unit 23 supplies the precharge command signal DIS including the pulse PL2 delayed by the extension delay period T2 longer than the reference delay period T1 from the address transition detection time to the precharge unit 6. Become. As a result, as shown in FIG. 3, since the pulse PL2 in the precharge command signal DIS appears after the address data AD has completely transitioned to the “A2” state, it corresponds to an indefinite address during the address skew period. Precharging to the bit line is prevented, and only the bit line BL corresponding to the address “A2” is precharged. Therefore, coupling noise caused by sequentially precharging the bit line corresponding to the indefinite address and the bit line corresponding to the next address is prevented, and data reading is performed correctly.

尚、アドレスデータＡＤにおけるアドレススキュー期間が短い基板のＲＡＭとして本半導体メモリを用いる場合には、前述した如き不具合が生じる虞は無い。そこで、アドレス遷移検出時点から基準遅延期間Ｔ１だけ遅延したパルスＰＬ１からなるプリチャージ指令信号ＤＩＳに応じてプリチャージを実行させるべく、遅延期間の非延長を表す論理レベル０の遅延期間延長信号ＡＴＸを外部から供給する。例えば、遅延期間延長信号ＡＴＸの入力パッドＰに、論理レベル０に対応した電圧を固定印加するのである。これにより、アドレスアクセスタイムの短縮を図ることが可能となる。   Incidentally, when the present semiconductor memory is used as a RAM of a substrate having a short address skew period in the address data AD, there is no possibility of causing the above-described problems. Therefore, in order to execute precharge according to the precharge command signal DIS consisting of the pulse PL1 delayed by the reference delay period T1 from the address transition detection time, a delay period extension signal ATX of logic level 0 indicating non-extension of the delay period is generated. Supply from outside. For example, a voltage corresponding to the logic level 0 is fixedly applied to the input pad P of the delay period extension signal ATX. Thereby, it is possible to shorten the address access time.

このように、上記実施例による半導体メモリによれば、入力パッドを介した外部設定により、アドレススキュー期間が短い情報処理システムが構築されている基板のみならず、アドレススキュー期間が長い情報処理システムが構築されている基板に搭載しても、誤動作することなくデータの読み出しを行うことが可能となる。   As described above, according to the semiconductor memory according to the above-described embodiment, not only a substrate on which an information processing system with a short address skew period is constructed but also an information processing system with a long address skew period is set by external setting via an input pad. Even when mounted on a built-in board, data can be read without malfunction.

尚、上記実施例では、半導体メモリの入力パッドＰを介して設定された遅延期間延長信号ＡＴＸによって、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間を延長するか否かを設定するようにしているが、このような設定を半導体メモリ内部に設けたヒューズ素子によって行うようにしても良い。   In the above embodiment, whether or not to extend the delay period from the address transition detection time to the precharge execution timing is set by the delay period extension signal ATX set via the input pad P of the semiconductor memory. However, such setting may be performed by a fuse element provided in the semiconductor memory.

図４は、かかる点に鑑みて為されたプリチャージ指令信号生成部２０の内部構成を示す図である。   FIG. 4 is a diagram showing an internal configuration of the precharge command signal generation unit 20 made in view of such points.

図４に示されるプリチャージ指令信号生成部２０では、ヒューズ素子２５を新たに設けた点を除く他の構成は図２に示すものと同一である。ただし、遅延期間延長信号ＡＴＸ を外部から入力する為の入力パッドＰが不要となる。   The precharge command signal generation unit 20 shown in FIG. 4 has the same configuration as that shown in FIG. 2 except that a fuse element 25 is newly provided. However, the input pad P for inputting the delay period extension signal ATX from the outside becomes unnecessary.

以下にヒューズ素子２５による動作を中心に図４に示されるプリチャージ指令信号生成部２０の動作を説明する。   Hereinafter, the operation of the precharge command signal generation unit 20 shown in FIG. 4 will be described with a focus on the operation by the fuse element 25.

ヒューズ素子２５は、例えば、そのヒューズが切断されていない場合には、上記した遅延期間の非延長を表す所定の低電圧を有する遅延期間延長信号ＡＴＸを遅延期間調整部２２に供給する。一方、ヒューズが切断されている場合には、ヒューズ素子２５は、遅延期間の延長を表す所定の高電圧を有する遅延期間延長信号ＡＴＸを遅延期間調整部２２に供給する。   For example, when the fuse is not cut, the fuse element 25 supplies the delay period adjustment unit 22 with the delay period extension signal ATX having a predetermined low voltage indicating the non-extension of the delay period. On the other hand, when the fuse is blown, the fuse element 25 supplies the delay period adjustment unit 22 with a delay period extension signal ATX having a predetermined high voltage indicating extension of the delay period.

これにより、図４に示される構成を有するプリチャージ指令信号生成部２０は、ヒューズ素子２５から上記した所定の低電圧が供給されている場合には、アドレス遷移検出時点から基準遅延期間Ｔ１だけ遅延したパルスＰＬ１からなるプリチャージ指令信号ＤＩＳを生成する。一方、ヒューズ素子２５から上記した所定の高電圧が供給されている場合には、プリチャージ指令信号生成部２０は、アドレス遷移検出時点から拡張遅延期間Ｔ２（Ｔ１＜Ｔ２）だけ遅延したパルスＰＬ２からなるプリチャージ指令信号ＤＩＳを生成する。   Accordingly, the precharge command signal generation unit 20 having the configuration shown in FIG. 4 is delayed by the reference delay period T1 from the address transition detection time when the predetermined low voltage is supplied from the fuse element 25. The precharge command signal DIS including the pulse PL1 is generated. On the other hand, when the predetermined high voltage is supplied from the fuse element 25, the precharge command signal generation unit 20 starts from the pulse PL2 delayed by the extension delay period T2 (T1 <T2) from the address transition detection time. The precharge command signal DIS is generated.

すなわち、アドレススキュー期間が長い情報処理システムが構築されている基板に、図４に示すプリチャージ指令信号生成部２０を備えた半導体メモリを搭載する場合には、ヒューズ素子２５のヒューズを予め切断しておく。一方、アドレススキュー期間が短い情報処理システムが構築されている基板に搭載する場合には、ヒューズ素子２５のヒューズに対する切断は行わず、そのまま使用する。   That is, when the semiconductor memory having the precharge command signal generation unit 20 shown in FIG. 4 is mounted on a substrate on which an information processing system with a long address skew period is constructed, the fuse of the fuse element 25 is cut in advance. Keep it. On the other hand, when it is mounted on a substrate on which an information processing system with a short address skew period is constructed, the fuse element 25 is used without being cut.

かかる構成を採用することにより、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間を延長するか否かを外部設定する為の入力パッドが不要となり、その入力パッドに対するワイヤボンディング処理も不要となるので、図２に示す構成を採用した場合に比して製造コストを低下させることが可能となる。   By adopting such a configuration, an input pad for externally setting whether or not to extend the delay period from the address transition detection time to the precharge execution timing becomes unnecessary, and wire bonding processing for the input pad is also unnecessary. Therefore, the manufacturing cost can be reduced as compared with the case where the configuration shown in FIG. 2 is adopted.

又、かかるヒューズ素子２５に代わりに、メモリセルヒューズを用いるようにしても良い。   Further, instead of the fuse element 25, a memory cell fuse may be used.

図５は、かかる点に鑑みて為されたプリチャージ指令信号生成部２０の内部構成を示す図である。   FIG. 5 is a diagram showing an internal configuration of the precharge command signal generation unit 20 made in view of such points.

図５に示されるプリチャージ指令信号生成部２０では、図４に示されるヒューズ素子２５に代わりセルヒューズ２６及びセルヒューズ読出部２７を採用した点を除く他の構成は図４に示すものと同一である。よって、以下にセルヒューズ２６及びセルヒューズ読出部２７の動作を中心にその動作を説明する。   The precharge command signal generation unit 20 shown in FIG. 5 has the same configuration as that shown in FIG. 4 except that a cell fuse 26 and a cell fuse reading unit 27 are used instead of the fuse element 25 shown in FIG. It is. Therefore, the operation of the cell fuse 26 and the cell fuse reading unit 27 will be mainly described below.

セルヒューズ２６には、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間を延長するか否かを表すビット情報が予め書き込まれている。セルヒューズ読出部２７は、セルヒューズ２６に書き込まれているビット情報を読み取り、これが遅延期間の非延長を表す場合には所定の低電圧を有する遅延期間延長信号ＡＴＸを遅延期間調整部２２に供給する。一方、かかるビット情報が遅延期間の延長を表す場合には、セルヒューズ読出部２７は、所定の高電圧を有する遅延期間延長信号ＡＴＸを遅延期間調整部２２に供給する。   In the cell fuse 26, bit information indicating whether or not to extend the delay period from the address transition detection time to the precharge execution timing is written in advance. The cell fuse reading unit 27 reads the bit information written in the cell fuse 26, and supplies a delay period extension signal ATX having a predetermined low voltage to the delay period adjustment unit 22 when this represents a non-extension of the delay period. To do. On the other hand, when the bit information represents the extension of the delay period, the cell fuse reading unit 27 supplies the delay period adjustment unit 22 with the delay period extension signal ATX having a predetermined high voltage.

すなわち、アドレススキュー期間が短い情報処理システムが構築されている基板に、図５に示すプリチャージ指令信号生成部２０を備えた半導体メモリを搭載する場合には、遅延期間の非延長を表す例えば論理レベル０のビット情報を予めセルヒューズ２６に書き込んでおく。一方、アドレススキュー期間が長い情報処理システムが構築されている基板に搭載する場合には、遅延期間の延長を表す例えば論理レベル１のビット情報を予めセルヒューズ２６に書き込んでおく。   That is, when a semiconductor memory including the precharge command signal generation unit 20 shown in FIG. 5 is mounted on a substrate on which an information processing system with a short address skew period is constructed, for example, a logic indicating non-extension of the delay period. Level 0 bit information is written in the cell fuse 26 in advance. On the other hand, when mounting on a substrate on which an information processing system having a long address skew period is built, for example, bit information of logic level 1 representing extension of the delay period is written in the cell fuse 26 in advance.

かかる構成を採用することにより、図４に示す構成を採用した場合と同様に、遅延期間を延長するか否かを外部から指定する為の入力パッドが不要となるので、図２に示す構成を採用した場合に比して製造コストを低下させることが可能となる。   By adopting such a configuration, as in the case where the configuration shown in FIG. 4 is adopted, an input pad for specifying from the outside whether or not to extend the delay period becomes unnecessary. Therefore, the configuration shown in FIG. The manufacturing cost can be reduced as compared with the case where it is adopted.

尚、上記した遅延期間調整部２２では、遅延期間延長信号ＡＴＸに応じて、アドレス遷移検出時点からプリチャージの実行タイミングまでの遅延期間を、基準遅延期間Ｔ１及び拡張遅延期間Ｔ２の２段階で調整するようにしているが、ｍ個（ｍ：３以上の整数）の夫々異なる遅延期間によって、ｍ段階で調整を行うようにしても良い。この際、その遅延期間の延長度合いに対応させたｍ値の遅延期間延長信号ＡＴＸを設定する。   The delay period adjusting unit 22 adjusts the delay period from the address transition detection time to the precharge execution timing in two stages of the reference delay period T1 and the extended delay period T2 in accordance with the delay period extension signal ATX. However, the adjustment may be performed in m stages using m (m is an integer of 3 or more) different delay periods. At this time, an m-value delay period extension signal ATX corresponding to the extension degree of the delay period is set.

２ アドレス遷移検出部
６ プリチャージ部
７ メモリセルアレイ
２０ プリチャージ指令信号生成部
２１ 基準遅延パルス生成部
２２ 遅延期間調整部
２３ プリチャージ指令送出部
２５ ヒューズ素子
２６ セルヒューズ 2 Address transition detection unit 6 Precharge unit 7 Memory cell array 20 Precharge command signal generation unit 21 Reference delay pulse generation unit
22 delay period adjusting unit 23 precharge command sending unit 25 fuse element 26 cell fuse

Claims (6)

複数のビット線と複数のワード線との各交叉部にメモリセルが形成されているメモリセルアレイと、前記ビット線を所定電位にプリチャージするビット線駆動部と、を備えた半導体メモリであって、
アドレスデータによって示されるアドレスが遷移したか否かを検出するアドレス遷移検出部と、前記アドレスの遷移が検出されてから所定の遅延期間が経過したときに前記ビット線のプリチャージを実行させるべきプリチャージ指令信号を前記ビット線駆動部に供給するプリチャージ指令信号生成部と、を備え、
前記プリチャージ指令信号生成部は、前記アドレスの遷移が検出されたときに第１期間のパルス幅を有する基準遅延パルスを生成する基準遅延パルス生成部と、前記第１期間を前記遅延期間とすべく遅延の非延長を表す遅延期間延長信号が設定される一方、前記アドレスデータにおけるアドレススキュー期間が前記第１期間よりも長い場合には前記アドレススキュー期間よりも長い第２期間を前記遅延期間とすべく遅延の延長を表す前記遅延期間延長信号が設定される設定部とを含み、前記遅延期間延長信号に応じて前記遅延期間の調整を行うことを特徴とする半導体メモリ。 A semiconductor memory comprising: a memory cell array in which memory cells are formed at each intersection of a plurality of bit lines and a plurality of word lines; and a bit line driving unit for precharging the bit lines to a predetermined potential. ,
An address transition detection unit address indicated by the address data to detect whether or not the transition, to be executed precharging of the bit lines when the predetermined delay time period from the transition is detected in the address has passed pre a charge command signal and a pre-charge command signal generating unit supplies to the bit line driver,
The precharge command signal generation unit is configured to generate a reference delay pulse having a pulse width of a first period when the address transition is detected, and to set the first period as the delay period. A delay period extension signal indicating non-extension of delay is set, and if the address skew period in the address data is longer than the first period, a second period longer than the address skew period is set as the delay period. wherein and a setting unit delay period extension signal is set, semi-conductor memory you and performs adjustment of the delay period in response to the delay period extension signal representing an extension of the delay in order to. 前記プリチャージ指令信号生成部は、前記遅延期間延長信号が遅延期間の非延長を表す場合には前記基準遅延パルスを遅延パルスとする一方、前記遅延期間延長信号が遅延期間の延長を表す場合には前記基準遅延パルスのパルス幅を前記第２期間に拡張したものを前記遅延パルスとする遅延期間調整部と、
前記遅延パルスの後縁部のタイミングで前記ビット線のプリチャージを実行させるべき前記プリチャージ指令信号を出力するプリチャージ指令出力部と、を含むことを特徴とする請求項１記載の半導体メモリ。 The precharge command signal generation unit uses the reference delay pulse as a delay pulse when the delay period extension signal indicates non-extension of the delay period, while the delay period extension signal indicates extension of the delay period. Is a delay period adjustment unit that uses the delay pulse that is obtained by expanding the pulse width of the reference delay pulse to the second period;
The semiconductor memory according to claim 1 , further comprising: a precharge command output unit that outputs the precharge command signal that should cause the bit line to be precharged at a timing of a trailing edge of the delay pulse . 前記設定部は、前記遅延期間延長信号を外部から設定する為の入力パッドであることを特徴とする請求項１又は２に記載の半導体メモリ。 The setting unit, a semiconductor memory according to claim 1 or 2, characterized in that an input pad for setting the delay period extended signal from an external. 遅延期間を延長させない場合には前記遅延期間延長信号として所定の第１電圧を前記入力パッドに固定供給する一方、遅延期間を延長する場合には前記遅延期間延長信号として前記第１電圧とは異なる第２電圧を前記入力パッドに固定供給することを特徴とする請求項３記載の半導体メモリ。 When the delay period is not extended, a predetermined first voltage is fixedly supplied to the input pad as the delay period extension signal, while when the delay period is extended, the delay period extension signal is different from the first voltage. 4. The semiconductor memory according to claim 3 , wherein a second voltage is fixedly supplied to the input pad . 前記設定部は、ヒューズ素子を含み、
前記ヒューズ素子が切断されているか否かにより、遅延期間を延長するか否かを表す前記遅延期間延長信号が生成されることを特徴とする請求項１又は２に記載の半導体メモリ。 The setting unit includes a fuse element,
3. The semiconductor memory according to claim 1, wherein the delay period extension signal indicating whether or not to extend the delay period is generated depending on whether or not the fuse element is cut . 前記設定部は、セルヒューズと、前記セルヒューズに書き込まれている情報を読み出すセルヒューズ読出部と、を含み、
前記セルヒューズには、遅延期間を延長するか否かを表す情報が予め書き込まれており、
前記セルヒューズ読出部は、前記セルヒューズに書き込まれている情報を前記遅延期間延長信号として読み出すことを特徴とする請求項１又は２に記載の半導体メモリ。 The setting unit includes a cell fuse, and a cell fuse reading unit that reads information written in the cell fuse ,
Information indicating whether or not to extend the delay period is written in advance in the cell fuse,
The cell fuse reading unit, a semiconductor memory according to claim 1 or 2, characterized in that reading the information written in the cell fuse as the delay period extension signal.
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