JP5524403B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関し、例えば、SiCを材料とする半導体装置に関する。 The present invention relates to a semiconductor device, for example, a semiconductor device made of SiC.
電力制御に用いられるパワー半導体装置には、動作時の電力損失が小さいことが必須の要件として求められる。具体的には、スイッチング制御時のON抵抗を低減することが重要であり、デバイス構造に起因する内部抵抗、および、金属電極と半導体との間のコンタクト抵抗を低減する技術が不可欠である。 A power semiconductor device used for power control is required to have a small power loss during operation as an essential requirement. Specifically, it is important to reduce the ON resistance at the time of switching control, and a technique for reducing the internal resistance resulting from the device structure and the contact resistance between the metal electrode and the semiconductor is indispensable.
禁制帯幅の広いワイドギャップ半導体である炭化珪素(SiC)は、シリコンよりも強電界に耐えることから内部抵抗を低減することが可能である。このため、電力損失の少ないパワー半導体装置を実現できる材料として期待されている。一方、ワイドギャップ半導体であるが故に、金属電極との間のコンタクト抵抗を低減することが容易でないという課題を抱えており、これを解決するための技術が検討されている。 Silicon carbide (SiC), which is a wide-gap semiconductor with a wide forbidden band, can withstand a stronger electric field than silicon, and thus can reduce internal resistance. For this reason, it is expected as a material that can realize a power semiconductor device with little power loss. On the other hand, since it is a wide gap semiconductor, it has a problem that it is not easy to reduce the contact resistance with the metal electrode, and a technique for solving this problem has been studied.
特許文献1には、SiCと金属電極との間に、シリコンの含有量が炭素よりも大きいSiXC1−X層(X>0.5)を設けることにより、オーミック抵抗を低減する技術が開示されている。しかしながら、パワー半導体装置に適用するためには、実施がさらに容易でデバイスの製造に適した技術が望ましい。
本発明の目的は、SiCと電極との間に低抵抗のコンタクトを形成できる半導体装置の製造方法と、それを用いたON抵抗の小さな半導体装置を提供することである。 An object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming a low-resistance contact between SiC and an electrode, and a semiconductor device having a low ON resistance using the same.
一実施形態によれば、六方晶構造を有する第1導電型のSiC層と、前記SiC層に形成された第2導電型の第1のSiC領域と、前記第1のSiC領域に選択的に形成された立方晶構造のSiCと、前記SiC層、前記第1のSiC領域および前記立方晶構造のSiCに接した第2導電型の導電層と、前記第1のSiC領域の周辺に設けられた第2導電型の第2のSiC領域と、を有する半導体装置が提供される。 According to one embodiment, the first conductivity type SiC layer having a hexagonal crystal structure, the second conductivity type first SiC region formed in the SiC layer, and the first SiC region selectively. Provided in the periphery of the formed SiC of the cubic structure, the SiC layer, the first SiC region, the second conductivity type conductive layer in contact with the SiC of the cubic structure, and the first SiC region. And a second SiC region of the second conductivity type .
別の実施形態によれば、六方晶構造を有する第1導電型のSiC層と、前記SiC層に設けられた第2導電型の第1半導体領域と、前記第1半導体領域に選択的に設けられた第1導電型の第2半導体領域と、前記第2半導体領域に隣接して、前記第1半導体領域に選択的に設けられた第2導電型の第3半導体領域と、前記第2半導体領域に接する第1導電型の第1導電層と、前記第3半導体領域に接する第2導電型の第2導電層と、を備え、前記第2半導体領域および前記第3半導体領域のうちのP型の導電型を有する領域は、前記第1または第2導電層に接する部分に立方晶構造のSiCを含む半導体装置が提供される。 According to another embodiment, a first conductivity type SiC layer having a hexagonal crystal structure, a second conductivity type first semiconductor region provided in the SiC layer, and selectively provided in the first semiconductor region. A second semiconductor region of the first conductivity type, a third semiconductor region of the second conductivity type selectively provided in the first semiconductor region adjacent to the second semiconductor region, and the second semiconductor A first conductive layer of a first conductivity type in contact with the region, and a second conductive layer of a second conductivity type in contact with the third semiconductor region, P of the second semiconductor region and the third semiconductor region The region having the conductivity type of the mold is provided with a semiconductor device including SiC having a cubic structure in a portion in contact with the first or second conductive layer.
本発明によれば、SiCと電極との間に低抵抗のコンタクトを形成できる半導体装置の製造方法と、それを用いたON抵抗の小さな半導体装置を実現することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor device which can form a low resistance contact between SiC and an electrode, and a semiconductor device with small ON resistance using the same are realizable.
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。また、特に説明しない限り、第1導電型をn型、第2導電型をp型として説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same parts in the drawings are denoted by the same reference numerals, detailed description thereof will be omitted as appropriate, and different parts will be described as appropriate. Unless otherwise specified, the description will be made assuming that the first conductivity type is n-type and the second conductivity type is p-type.
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置の断面を示す模式図である。本実施形態では、N型SiC層に形成された、電力制御用のダイオード1を例として説明する。
(First embodiment)
FIG. 1 is a schematic view showing a cross section of the semiconductor device according to the first embodiment. In the present embodiment, a
図1に示すように、本実施例に係るダイオード1は、N型SiC基板2の第1の主面に形成されたN型SiC層3を備えている。N型SiC層3は、六方晶の結晶構造を有し、例えば、4H−SiCと称される単結晶を用いることができる。ここで、第1の主面とは、図1に示されたN型SiC基板2およびN型SiC層3の、上側の主面を示すものとする。また、以下の図面についても同じである。
As shown in FIG. 1, the
SiCは、結晶構造として立方晶または六方晶の形態を採ることができる半導体であり、結晶構造の違いにより3C−SiCおよび6H−SiC、4H−SiCの3種に区別される。3C−SiCは、立方晶構造のSiCであり、6H−SiCおよび4H−SiCは、共に六方晶構造のSiCである。また、3C−SiCよりも6H−SiC、4H−SiCの方が禁制帯幅が広く、パワーデバイスの材料として適していると考えられている。 SiC is a semiconductor that can take a cubic or hexagonal crystal structure, and is classified into three types of 3C—SiC, 6H—SiC, and 4H—SiC depending on the difference in crystal structure. 3C-SiC is SiC having a cubic crystal structure, and 6H-SiC and 4H-SiC are both SiC having a hexagonal crystal structure. In addition, 6H-SiC and 4H-SiC have a wider forbidden band than 3C-SiC, and are considered suitable as materials for power devices.
図1の断面構造の中央に示す素子部29において、N型SiC層3の表面である第1の主面には、P型不純物がドープされたP型SiC領域4とP型導電層6とが設けられている。P型導電層6には、例えば、P型不純物がドープされたポリシリコン層を用いることができる。また、P型導電層6がP型SiC領域4の表面に接する部分と、P型導電層6がN型SiC層3に接してPN接合を形成する動作領域7と、が設けられている。
In the
さらに、P型SiC領域4のうちのP型導電層6に接する部分には、再結晶領域5が設けられている。再結晶領域5には、3C−SiCが含まれており、P型導電層6とP型SiC領域4との間のコンタクト抵抗を低減する。
Further, a
すなわち、3C−SiCの禁制帯幅は約2.23eVであり、六方晶である6H−SiCの約2.93eV、4H−SiCの約3.26eVに比べて狭い。したがって、六方晶であるP型SiC領域4とP型導電層6とを直に接触させるよりも、3C−SiCを介して接触させた方がコンタクト抵抗を低減することができる。
That is, the forbidden band width of 3C—SiC is about 2.23 eV, which is narrower than about 2.93 eV of 6H—SiC, which is hexagonal, and about 3.26 eV of 4H—SiC. Therefore, the contact resistance can be reduced by contacting the P-
一方、素子部29の周辺には、P型導電層6の両端に接してガードリング領域8が設けられている。さらに、ガードリング領域8の外側には、パッシべーション膜27に接してP領域9が形成されている。ガードリング領域8およびP領域9は、動作領域7の周辺部の耐圧を向上させる。これにより、周辺部のエッジブレイクダウンを防ぐことができる。
On the other hand, a
本実施形態に係るダイオード1では、動作領域7に逆バイアスが印加されるOFFモードにおいて、P型SiC領域4とN型SiC層3との間のPN接合にも逆バイアスが印加され、N型SiC層3に空乏層が広がる。これにより、ダイオード1の逆方向耐圧を向上させることができる。
In the
一方、動作領域7が順方向にバイアスされるONモードでは、アノード電極21とカソード電極22との間にON電流が流れる。この際、ON電流は、P型SiC領域4とN型SiC層3との間のPN接合よりもビルトイン電圧が低いP型導電層6とN型SiC層3との間のPN接合が設けられた動作領域7を介して流れる。
On the other hand, in the ON mode in which the
さらに、ダイオード1がONモードで動作している時に、サージ電圧が印加されると、動作領域7に加えて、P型SiC領域4とN型SiC層3との間のPN接合にも電流が流れる。この際、P型SiC領域4とP型導電層6との間に再結晶領域5を設けてコンタクト抵抗を低くしておくと、動作領域7に流れる過剰な電流を、P型SiC領域4とN型SiC層3との間のPN接合を介してスムーズに分流させることができる。これにより、ダイオード1のONモードにおけるサージ耐圧を向上させることができる。
Furthermore, when a surge voltage is applied when the
次に、図2および図3を参照して本実施形態に係るダイオード1の製造工程を説明する。なお、図2および図3は、図1に示すダイオード1の断面構造の右半分を示す模式図である。
Next, a manufacturing process of the
図2(a)は、N型SiC層3の第1の主面にP型不純物をイオン注入して、P型SiC領域4およびガードリング領域8、P領域9を形成する工程を模式的に示すSiCウェーハ10の部分断面図である。SiCウェーハ10は、高濃度にドープされたN型の4H−SiC基板2に、低濃度のN型SiC層3をエピタキシャル成長したものである。また、N型SiC層3も4H−SiCであり、六方晶構造を有する。
FIG. 2A schematically shows a process of forming a P-
まず、N型SiC層3の第1の主面に、例えば、ドライ酸化法を用いて約40nmの厚さの熱酸化膜を形成する。続いて、熱CVD法を用いて厚さ2μmのシリコン酸化膜31(SiO2膜)を形成する。さらに、フォトリソグラフィにより、SiO2膜31にイオン注入パターンを形成する。この際、P型不純物を注入する部分に薄膜31aを残して、RIE(Reactive Ion Etching)によりSiO2膜を除去することができる。これにより、例えば、RIEプラズマによるN型SiC層3の表面の損傷や、その後のプロセスにおける汚染を防ぐことができる。
First, a thermal oxide film having a thickness of about 40 nm is formed on the first main surface of the N-
次に、SiO2膜31を注入マスクとして、P型SiC領域4およびガードリング領域8、P領域9を形成する領域に、P型不純物であるアルミニウム(Al)をイオン注入する。この際、注入ダメージを少なくするために、SiCウェーハ10を500℃に加熱することができる。
Next, using the SiO 2 film 31 as an implantation mask, aluminum (Al), which is a P-type impurity, is ion-implanted into a region where the P-
また、N型SiC層3に注入されたAlは、SiCウェーハ10を熱処理しても再分布せず、注入した位置に止まっている。したがって、N型SiC層3の第1の主面にP型不純物の所望の分布を形成するために、例えば、表1に示すように、ドーズ量と注入エネルギーとを変えて多段のイオン注入を行ってもよい。
次に、SiO2膜31をBHF(Buffered Hydrogen Fluoride)によるウェットエッチングで除去し、その後,Ar雰囲気で1900℃、5分の活性化アニールを行う。 Next, the SiO 2 film 31 is removed by wet etching using BHF (Buffered Hydrogen Fluoride), and then activation annealing is performed in an Ar atmosphere at 1900 ° C. for 5 minutes.
続いて、N型SiC層3の第1の主面に、ドライ酸化法を用いて熱酸化膜を約40nm形成する。さらに、例えば、LP−CVD法を用いてSiO2膜を堆積し、約1μmのパッシべーション膜27を形成する。
Subsequently, a thermal oxide film of about 40 nm is formed on the first main surface of the N-
次に、図2(b)に示すように、素子部29のパッシべーション膜27をウェットエッチングにより除去する。続いて、例えば、LP−CVD法を用いてポリシリコン層36を堆積する。これにより、N型SiC層3の第1の主面に設けられたP型SiC領域4とN型SiC層3との上に、P型導電層6となるポリシリコン層36を形成することができる。
Next, as shown in FIG. 2B, the
さらに、図2(c)に示すように、ポリシリコン層36にP型不純物をイオン注入する。例えば、P型不純物としてボロン(B)を用いることができる。また、注入条件としてドーズ量を5×1014cm−2とし、注入エネルギーを20keVとすることができる。 Further, as shown in FIG. 2C, a P-type impurity is ion-implanted into the polysilicon layer. For example, boron (B) can be used as the P-type impurity. Further, as the implantation conditions, the dose amount can be 5 × 10 14 cm −2 and the implantation energy can be 20 keV.
また、ポリシリコン層36は、堆積中にP型不純物をドープした導電性のポリシリコン層として形成することもできる。その場合には、図2(c)に示すP型不純物のイオン注入を省くことができる。
The
次に、図3(a)に示すように、P型SiC領域4とポリシリコン層36とにP型不純物をイオン注入して、ポリシリコン層36にP型不純物をドープし、P型SiC領域4のうちのポリシリコン層36に接する部分に注入ダメージを形成する。
Next, as shown in FIG. 3A, P-type impurities are ion-implanted into the P-
まず、P型不純物を選択的に注入するための注入マスク41を形成する。注入マスクには、例えば、フォトレジストを用いることができる。図3(a)中に示すように、フォトリソグラフィによりP型SiC領域4の上方のフォトレジスト41に開口を設ける。
First, an
次に、P型不純物としてBを選択し、例えば、ドーズ量3×1015cm−2、注入エネルギー300keVの条件でイオン注入する。この際、SiCウェーハを室温に保持してP型SiC領域4の表面部分にダメージ領域37を形成し、例えば、結晶をアモルファス化することができる。注入エネルギーは、ポリシリコン層36の厚さを考慮し、P型SiC領域4の表面層にダメージ領域37が形成されるように設定することができる。
Next, B is selected as the P-type impurity, and, for example, ion implantation is performed under the conditions of a dose amount of 3 × 10 15 cm −2 and an implantation energy of 300 keV. At this time, the SiC wafer is kept at room temperature, the
次に,図3(b)に示すように、ポリシリコン層36をドライエッチングにより選択的に除去し、素子部29およびその外周部のみに残す。
Next, as shown in FIG. 3B, the
続いて、P型SiC領域4とポリシリコン層36とを熱処理して、ポリシリコン層36に注入されたP型不純物を活性化するとともに、P型SiC領域4の表面部分に形成されたダメージ領域37のアモルファス層を再結晶させて、3C−SiCを含む再結晶領域5を形成する。
Subsequently, the P-
例えば、SiCウェーハ10をフォーミングガス雰囲気で900℃、10分間、熱処理することにより、P型SiC領域4とポリシリコン層36とを熱処理することができる。これにより、ポリシリコン層36中のP型不純物であるBが活性化し、P型導電層6が形成される。また、p型SiC領域4とP型導電層6との間に形成された3C−SiCを含む再結晶領域5と、P型導電層6と、の間で低抵抗のコンタクトが形成される。
For example, the P-
次に,P型導電層6の表面にアノード電極21を形成する。アノード電極21には、例えば、金属アルミニウムを用いることができる。図3(b)中に示すように、P型導電層6の上に金属アルミニウムのアノード電極21を形成した後、フォーミングガス雰囲気で450℃、10分間のアニールを行うことにより、P型導電層6とアノード電極21との間にオーミックコンタクトを形成することができる。
Next, the
また、素子部29を除く外側の表面に、感光性のポリイミド膜を用いて表面保護膜28を形成する。さらに、N型SiC基板2の第2の主面にカソード電極22を形成して、ダイオード1を完成する。
Further, a surface
本実施形態に係るダイオード1の製造方法では、4H−SiC構造のP型SiC領域4に接してポリシリコン層36を形成した後に、P型不純物をイオン注入してダメージ領域37を形成し、熱処理を実施するだけでP型導電層6とP型SiC領域4との間に低抵抗のコンタクトを形成できる。
In the manufacturing method of the
また、ダメージ領域37を再結晶させて3C−SiCを形成する熱処理は、1000℃以下の温度で実施することができる。これにより、P型導電層6とN型SiC層3との界面に形成されるPN接合を劣化させることなく、P型導電層6とP型SiC領域4との間に低抵抗のコンタクトを形成することが可能である。また、素子部29の外側のN型SiC層3とパッシべーション膜27との界面を劣化させることがないので、周辺部の耐圧低下やリーク電流の増加を生じさせることもない。
The heat treatment for recrystallizing the damaged
すなわち、本実施形態に係る半導体装置の製造方法は容易に実施することができ、例えば、ダイオード1の製造に適した方法である。
That is, the manufacturing method of the semiconductor device according to the present embodiment can be easily implemented, and is a method suitable for manufacturing the
本実施形態では、P型導電層としてポリシリコンを用いる例を示したが、これに限定される訳ではない。例えば、単結晶シリコン層やGaAsなどの化合物半導体を用いることもできる。また、後述する実施形態においても同様である。 In the present embodiment, an example is shown in which polysilicon is used as the P-type conductive layer, but the present invention is not limited to this. For example, a single crystal silicon layer or a compound semiconductor such as GaAs can be used. The same applies to embodiments described later.
(第2の実施形態)
図4は、第2の実施形態に係る半導体装置の断面を示す模式図である。本実施形態では、N型SiC層3に形成されたパワーMOSFET20を例として説明する。また、図4は、パワーMOSFET20のユニットセルの断面を模式的に示している。
(Second Embodiment)
FIG. 4 is a schematic view showing a cross section of the semiconductor device according to the second embodiment. In the present embodiment, the
パワーMOSFET20は、図4に示すように、六方晶構造を有するN型SiC層3の表面である第1の主面に設けられた第1半導体領域であるP型ベース領域11と、P型ベース領域11の表面に選択的に設けられた第2半導体領域であるN型ソース領域12と、N型ソース領域12に隣接して、P型ベース領域11の表面に選択的に設けられた第3半導体領域であるP型コンタクト領域13と、を備えている。
As shown in FIG. 4, the
また、図4中に示すように、P型ベース領域11の上には、ゲート酸化膜14を介してゲート電極18が設けられている。また、ゲート電極18の表面には、ゲート配線24が接続されている。
As shown in FIG. 4, a
N型ソース領域12およびP型コンタクト領域13の上には、それぞれ第1の導電層であるN型導電層16および第2の導電層であるP型導電層17が設けられている。P型コンタクト領域13のうちのP型導電層17に接する部分には、3C−SiCを含む再結晶領域5が形成されている。
An N-
さらに、N型導電層16およびP型導電層17の上には、ソース配線23が設けられている。また、N型SiC基板2の第2の主面には、ドレイン電極19が設けられている。
Further, a
本実施形態に係るパワーMOS−FET20では、N型ソース領域12およびP型コンタクト領域13に対して、それぞれN型導電層16およびP型導電層17を接触させた構成として、コンタクト抵抗の低減を図っている。さらに、P型コンタクト領域13の表面には、3C−SiCを含む再結晶領域5を形成して、P型コンタクトの低減を図っている。
In the power MOS-
また、N型導電層16およびP型導電層17には、例えば、ポリシリコンまたは単結晶シリコン、化合物半導体など、再結晶領域5を形成する際の熱処理温度で相互に反応しない材料を用いることができる。
The N-
一方、N型SiCおよびP型SiCのそれぞれに適した、例えば、ニッケル(Ni)などの金属材料をN型導電層16またはP型導電層17に用いることもできる。しかしながら、金属材料を用いる場合には、相互に反応しないように隔離して設ける必要がある。これに対し、上記のようにポリシリコンなど相互に反応しない材料を用いる場合には、N型導電層16およびP型導電層17を接触させて設けることが可能であり、電極を縮小して微細化する際に有利となる。
On the other hand, a metal material such as nickel (Ni) suitable for each of N-type SiC and P-type SiC can be used for the N-
図5〜図8は、本実施形態に係るパワーMOSFET20の製造工程を示すSiCウェーハ50の部分断面図である。なお、図5〜図8の各図は、図4に示すパワーMOSFET20の断面構造の右半分を示す。
5 to 8 are partial cross-sectional views of the
図5(a)は、N型SiC層3の第1の主面にP型不純物をイオン注入して、P型ベース領域11を形成する工程を模式的に示す断面図である。N型SiC層3は、例えば、4H−SiCであり六方晶構造を有する。
FIG. 5A is a cross-sectional view schematically showing a process of forming a P-
まず、N型SiC層3の第1の主面に、例えば、厚さ2μmのSiO2膜31を用いて注入マスクを形成する。この際、P型不純物をイオン注入する領域に薄膜31aを残す。
First, an implantation mask is formed on the first main surface of the N-
次に、P型ベース領域11を形成する領域にP型不純物であるアルミニウム(Al)をイオン注入する。この際、SiCウェーハ50を500℃に加熱することができる。また、表1に示す注入条件にしたがって、多段のイオン注入を実施しても良い。
Next, aluminum (Al) which is a P-type impurity is ion-implanted into a region where the P-
次に、SiO2膜31をBHFによるウェットエッチングにより除去し、再度、注入マスクとなる厚さ1μmのSiO2膜32を形成する。続いて、図5(b)に示すように、N型ソース領域12を形成する部分に開口を形成したSiO2膜32を注入マスクとして、N型不純物をイオン注入する。N型不純物としては、例えば、リン(P)を用いることができる。また、イオン注入は多段注入とし、表2に示す注入条件にしたがって実施しても良い。この際、SiCウェーハ50を500℃に加熱した高温注入とすることができる。
次に、SiO2膜32を除去し、再度、注入マスクとなる厚さ1μmのSiO2膜33を形成する。続いて、P型コンタクト領域13を形成する部分のSiO2膜をエッチングして開口を形成し注入マスクとする。
Next, the SiO 2 film 32 is removed, and a 1 μm thick SiO 2 film 33 is formed again as an implantation mask. Subsequently, the portion of the SiO 2 film where the P-
図5(c)に示すようSiO2膜33を注入マスクとして、例えば、P型不純物であるAlをイオン注入する。イオン注入は多段注入とし、表2に示す注入条件にしたがって実施しても良い。また、SiCウェーハ50を500℃に加熱した高温注入とすることができる。
As shown in FIG. 5C, for example, Al as a P-type impurity is ion-implanted using the SiO 2 film 33 as an implantation mask. The ion implantation may be a multi-stage implantation and may be performed according to the implantation conditions shown in Table 2. Moreover, it can be set as the high temperature injection which heated the
上記の通り、P型ベース領域11およびN型ソース領域12、P型コンタクト領域13のイオン注入を行った後、Ar雰囲気中で1900℃、5分間の活性化アニールを行う。
As described above, after ion implantation of the P-
次に、図6(a)に示すように、N型SiC層3の第1の主面をドライ酸化してゲート絶縁膜14を形成する。
Next, as shown in FIG. 6A, the first main surface of the N-
続いて、図6(b)に示すように、N型ソース領域12およびP型コンタクト領域13の表面に形成されたゲート絶縁膜14の一部をエッチングして除去し、コンタクト窓45を形成する。
Subsequently, as shown in FIG. 6B, a part of the
さらに、図6(c)に示すように、N型SiC層3の第1の主面上に、例えば、厚さ約0.3μmのポリシリコン層36を形成する。ポリシリコン層36は、LP−CVD法を用いて堆積することができる。
Further, as shown in FIG. 6C, a
ポリシリコン層36は、堆積中にN型不純物またはP型不純物をドープした導電性を有するポリシリコン層とすることができる。
The
次に、図7(a)に示すように、ポリシリコン層36の全面に、N型不純物であるヒ素(As)をイオン注入する。注入条件は、例えば、ドーズ量1×1015cm−2、注入エネルギー40keVとすることができる。
Next, as shown in FIG. 7A, arsenic (As), which is an N-type impurity, is ion-implanted into the entire surface of the
次に、フォトリソグラフィによりフォトレジストをパターニングし、ポリシリコン層36の表面に注入マスク42を形成する。注入マスク42には、P型コンタクト領域13の上方に開口42aを形成する。
Next, the photoresist is patterned by photolithography to form an
続いて、図7(b)に示すように、P型不純物であるボロン(B)をイオン注入する。この際、ポリシリコン層36がP型導電層17となり、さらにP型コンタクト領域13のうちのポリシリコン層36に接する部分にダメージ領域37が形成されるように、ボロンの注入量および注入エネルギーを設定する。例えば、ドーズ量3×1015cm−2、注入エネルギー150keVとすることができる。
Subsequently, as shown in FIG. 7B, boron (B) which is a P-type impurity is ion-implanted. At this time, the amount and energy of boron implantation are set so that the
次に、フォーミングガス雰囲気で900℃、10分間の熱処理を行う。これにより、ポリシリコン層36にイオン注入されたN型不純物(As)およびP型不純物が活性化される。また、P型コンタクト領域13の表面部分に形成されたダメージ領域37を再結晶させて、3C−SiCを含む再結晶領域5を形成することができる。
Next, heat treatment is performed at 900 ° C. for 10 minutes in a forming gas atmosphere. Thereby, the N-type impurity (As) and the P-type impurity ion-implanted into the
次に、図8(a)に示すように、ポリシリコン層36をパターニングし、ゲート絶縁膜14のコンタクト窓45側の端部に分離溝47を形成する。これにより、N型導電層となったポリシリコン層36を、ゲート電極18とN型導電層16とに分離することができる。
Next, as shown in FIG. 8A, the
次に、図8(b)に示すように、SiCウェーハ50の表面に層間絶縁膜38を形成する。
Next, as shown in FIG. 8B, an
さらに、図8(c)に示すように、層間絶縁膜38にコンタクト窓を開口し、P型導電層17およびN型導電層16にコンタクトさせてソース配線23を形成する。また、ゲート電極18にコンタクトさせてゲート配線24を形成する。
Further, as shown in FIG. 8C, a contact window is opened in the
ソース配線23およびゲート配線24には、例えば、金属アルミニウムを用いることができる。また、フォーミングガス雰囲気で450℃、10分間のアニールすることにより、ソース配線23と、P型導電層17およびN型導電層と、の間、また、ゲート配線24と、ゲート電極18と、の間にオーミックコンタクトを形成することができる。
For the
さらに、N型SiC基板2の第2の主面にドレイン電極19を形成して、パワーMOS−FET20とすることができる。
Furthermore, the
上記の通り本実施形態に係るパワーMOSFET20の製造方法においても、4H−SiC構造のP型コンタクト領域13に接してポリシリコン層36を形成した後に、P型不純物をイオン注入してダメージ領域37を形成し、さらに熱処理を実施することにより、3C−SiCを含む再結晶領域5を形成する。これにより、P型導電層16とP型コンタクト領域13との間の低抵抗コンタクトを実現することができる。
As described above, also in the method of manufacturing the
また、N型SiC層3の第1の主面にゲート絶縁膜14を形成する図6(a)以降の工程において、ダメージ領域37を再結晶させて3C−SiCを形成する熱処理を最高温度の処理として、1000℃以下の温度でプロセスを行うことができる。これにより、例えば、ゲート絶縁膜14とP型ベース領域11との界面を劣化させることがなく、閾値電圧VTHの変動やリーク電流の発生を防ぐことができる。すなわち、本実施形態に係る半導体装置の製造方法も容易に実施することができ、例えば、パワーMOSFET20の製造に適した方法である。
Further, in the steps after FIG. 6A in which the
なお、本実施形態に係るパワーMOSFET20では、再結晶領域5はP型コンタクト領域13の表面部分にのみ形成されるが、N型ソース領域12の表面側にも形成された構造としても良い。
In the
例えば、図6(c)において形成されるポリシリコン層36を、N型不純物がドープされた導電性のポリシリコン層として形成する。さらに、図7(a)に示すN型不純物のイオン注入を選択的に行い、N型ソース領域12の表面にダメージ層を形成することができる。これにより、N型ソース領域12の表面にも、再結晶領域5を形成することができる。
For example, the
(第3の実施形態)
図9は、第3の実施形態に係る半導体装置の断面を示す模式図である。本実施形態に係るパワーMOSFET30は、P型SiC層53に形成されたPMOS構造を有する点で、第2の実施形態に係るパワーMOSFET20と異なる。なお、本実施形態では、第1導電型をP型、第2導電型をN型として説明する。
(Third embodiment)
FIG. 9 is a schematic view showing a cross section of the semiconductor device according to the third embodiment. The
図9に示すように、パワーMOSFET30は、六方晶構造を有するP型SiC層53と、P型SiC層53の表面である第1の主面に設けられた第1半導体領域であるN型ベース領域54と、N型ベース領域54の表面に選択的に設けられた第2半導体領域であるP型ソース領域55と、P型ソース領域55に隣接して、N型ベース領域の表面に選択的に設けられた第3半導体領域であるN型コンタクト領域56と、を備えている。
As shown in FIG. 9, the
また、P型ソース領域55およびN型コンタクト領域56の上には、第1導電層であるP型導電層58と、第2導電層であるN型導電層57と、がそれぞれ設けられている。さらに、P型ソース領域55のうちのP型導電層58に接する部分には、3C−SiCを含む再結晶領域5が形成されている。
A P-
本実施形態に係るパワーMOSFET30においても、再結晶領域5に含まれる3C−SiCがP型導電層58にコンタクトすることにより、P型ソース領域55とP型導電層58との間のコンタクト抵抗を低減することができる。また、N型コンタクト領域56の表面に再結晶領域5を形成することもできる。
Also in the
(第4の実施形態)
図10は、第4の実施形態に係る半導体装置の断面を示す模式図である。本実施形態に係る半導体装置は、SiCを材料とするIGBT40(Insulated Gate Bipolar Transistor)である。
(Fourth embodiment)
FIG. 10 is a schematic view showing a cross section of the semiconductor device according to the fourth embodiment. The semiconductor device according to the present embodiment is an IGBT 40 (Insulated Gate Bipolar Transistor) made of SiC.
図10に示すように、IGBT40は、4H−SiCであるP型SiC基板61の第1の主面に形成された六方晶構造を有するN型SiC層3と、N型SiC層3の表面である第1の主面に設けられたP型ベース領域11と、P型ベース領域11の表面に選択的に設けられたN型エミッタ領域63と、N型エミッタ領域63に隣接して、P型ベース領域11の表面に選択的に設けられたP型コンタクト領域13と、を備えている。
As shown in FIG. 10, the
P型ベース領域11の上には、ゲート酸化膜14を介してゲート電極18が設けられている。また、P型SiC基板2の第2の主面には、コレクタ電極62が設けられている。
A
一方、N型エミッタ領域63の表面上およびP型コンタクト領域13の上には、それぞれN型導電層16およびP型導電層17が設けられている。さらに、N型導電層16およびP型導電層17の上には、エミッタ配線64が形成されている。また、P型導電層17に接するP型コンタクト領域13の表面部分には、3C−SiCを含む再結晶領域5が形成されている。
On the other hand, an N-
本実施形態に係るIGBT40においても、4H−SiCのN型エミッタ領域63およびP型コンタクト領域13と、導電層との間のコンタクト抵抗を下げるために、N型導電層16とP型導電層17とを形成し、それぞれ、N型エミッタ領域63およびP型コンタクト領域13に接触する構造となっている。また、P型コンタクト領域13の表面部分には再結晶領域5が形成されており、3C−SiCを含む再結晶領域5とP型導電層17とを接触させてコンタクト抵抗を低減させる構成となっている。
Also in the
以上、本発明に係る第1〜第4実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。 The present invention has been described above with reference to the first to fourth embodiments according to the present invention, but the present invention is not limited to these embodiments. For example, embodiments that have the same technical idea as the present invention, such as design changes and material changes that can be made by those skilled in the art based on the technical level at the time of filing, are also included in the technical scope of the present invention.
1 ダイオード
2 N型SiC基板
3 N型SiC層
5 再結晶領域
6、17、58 P型導電層
7 動作領域
10、50 SiCウェーハ
11 P型ベース領域
12 N型ソース領域
13 P型コンタクト領域
14 ゲート酸化膜
16、57 N型導電層
18 ゲート電極
19 ドレイン電極
23 ソース配線
24 ゲート配線
36 ポリシリコン層
37 ダメージ領域
53 P型SiC層
54 N型ベース領域
55 P型ソース領域
56 N型コンタクト領域
1 Diode 2 N-type SiC substrate 3 N-
Claims (7)
前記SiC層に形成された第2導電型の第1のSiC領域と、
前記第1のSiC領域に選択的に形成された立方晶構造のSiCと、
前記SiC層、前記第1のSiC領域および前記立方晶構造のSiCに接した第2導電型の導電層と、
前記第1のSiC領域の周辺に設けられた第2導電型の第2のSiC領域と、
を有する半導体装置。 A first conductivity type SiC layer having a hexagonal crystal structure;
A first SiC region of a second conductivity type formed in the SiC layer;
SiC having a cubic structure selectively formed in the first SiC region;
A conductive layer of a second conductivity type in contact with the SiC layer, the first SiC region, and the SiC of the cubic structure;
A second SiC region of a second conductivity type provided around the first SiC region;
A semiconductor device.
前記SiC層に形成された第2導電型の第1のSiC領域と、
前記第1のSiC領域に選択的に形成された立方晶構造のSiCと、
前記SiC層、前記第1のSiC領域および前記立方晶構造のSiCに接した第2導電型の導電層と、
を有し、
前記第1のSiC領域は、前記導電層のうちの端部を除く位置に設けられる半導体装置。 A first conductivity type SiC layer having a hexagonal crystal structure;
A first SiC region of a second conductivity type formed in the SiC layer;
SiC having a cubic structure selectively formed in the first SiC region;
A conductive layer of a second conductivity type in contact with the SiC layer, the first SiC region, and the SiC of the cubic structure;
Have
The first SiC region is a semiconductor device provided at a position excluding an end portion of the conductive layer .
前記SiC層に形成された第2導電型の第1のSiC領域と、
前記第1のSiC領域に選択的に形成された立方晶構造のSiCと、
前記SiC層、前記第1のSiC領域および前記立方晶構造のSiCに接した第2導電型の導電層と、
を有する半導体装置。 A first conductivity type SiC layer having a hexagonal crystal structure;
A first SiC region of a second conductivity type formed in the SiC layer;
SiC having a cubic structure selectively formed in the first SiC region;
A conductive layer of a second conductivity type in contact with the SiC layer, the first SiC region, and the SiC of the cubic structure;
A semiconductor device.
前記SiC層に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域に選択的に設けられた第1導電型の第2半導体領域と、
前記第2半導体領域に隣接して、前記第1半導体領域に選択的に設けられた第2導電型の第3半導体領域と、
前記第2半導体領域に接する第1導電型の第1導電層と、
前記第3半導体領域に接する第2導電型の第2導電層と、
を備え、
前記第2半導体領域および前記第3半導体領域のうちのP型の導電型を有する領域は、前記第1または第2導電層に接する部分に立方晶構造のSiCを含む半導体装置。 A first conductivity type SiC layer having a hexagonal crystal structure;
A first semiconductor region of a second conductivity type provided in the SiC layer;
A second semiconductor region of a first conductivity type selectively provided in the first semiconductor region;
A third semiconductor region of a second conductivity type selectively provided in the first semiconductor region adjacent to the second semiconductor region;
A first conductive layer of a first conductivity type in contact with the second semiconductor region;
A second conductive layer of a second conductivity type in contact with the third semiconductor region;
With
A region having a P-type conductivity type in the second semiconductor region and the third semiconductor region includes a SiC having a cubic structure in a portion in contact with the first or second conductive layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010027121A Division JP5439215B2 (en) | 2010-02-10 | 2010-02-10 | Semiconductor device and manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
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JP2014042064A JP2014042064A (en) | 2014-03-06 |
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JP7100769B2 (en) * | 2018-12-07 | 2022-07-13 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | Vertical Silicon Carbide Power MOSFETs and IGBTs and Their Manufacturing Methods |
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