JP5503626B2 - Semiconductor wafer and semiconductor device formed thereby - Google Patents
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Description
本発明は、ウェハレベルチップサイズパッケージ型の半導体装置やバンプ電極を有するICチップ等の製造に用いる半導体ウェハおよびそれにより形成した半導体装置に関する。 The present invention relates to a wafer level chip size package type semiconductor device, a semiconductor wafer used for manufacturing an IC chip having bump electrodes, and a semiconductor device formed thereby.
従来のウェハレベルチップサイズパッケージ型の半導体装置やバンプ電極を有するICチップの製造に用いる半導体ウェハは、シリコン基板上に設定された複数の素子領域に集積回路を形成し、隣合う素子領域の間に設定されたダイシング領域にパターン形成精度測定用マークや電気特性評価用素子を形成し、素子領域を覆う保護層を形成するときにダイシング領域のパターン形成精度測定用マーク等を部分的に保護層で覆い、パターン形成精度測定用マーク等に形成された微細な隙間に巻き込まれる空気等による保護層上に再配線を形成する際のレジスト膜の破壊を防止すると共に、パターン形成精度測定用マーク等を覆う保護層と素子領域を覆う保護層との間に設けた所定間隔の未形成領域によりダイシング領域をダイシングソーで切断するときに素子領域上の保護層に生じるクラックを防止している(例えば、特許文献1参照。)。
Conventional wafer level chip size package type semiconductor devices and semiconductor wafers used in the manufacture of IC chips having bump electrodes form an integrated circuit in a plurality of element regions set on a silicon substrate, and between adjacent element regions. When forming a pattern formation accuracy measurement mark or an element for evaluating electrical characteristics in a dicing area set to be set to a protective layer covering the element area, the pattern formation accuracy measurement mark in the dicing area is partially protected In addition to preventing damage to the resist film when rewiring is formed on the protective layer due to air or the like caught in a minute gap formed in the pattern formation accuracy measurement mark, etc., and the pattern formation accuracy measurement mark, etc. The dicing area is cut with a dicing saw by an unformed area at a predetermined interval provided between the protective layer covering the element and the protective layer covering the element area. Thereby preventing cracks occurring in the protective layer on the element region Rutoki (e.g., see
このようなウェハレベルチップサイズパッケージ型の半導体装置等においては、近年の電子機器の小型化や販売拡大に伴って半導体装置の更なる小型化や増産に対する期待が高まってきている。
このような半導体装置の更なる小型化や増産の期待に答えるためには、半導体ウェハに形成する集積回路の高密度化による半導体装置の小型化やダイシング領域の狭小化による1枚の半導体ウェハにより製造する半導体装置の製造数の増加を実現することが必要になる。
In such a wafer level chip size package type semiconductor device and the like, the expectation for further miniaturization and increase of production of the semiconductor device is increasing with the recent miniaturization and sales expansion of electronic devices.
In order to respond to the expectation of further miniaturization and increased production of such a semiconductor device, it is possible to reduce the size of the semiconductor device by increasing the density of integrated circuits formed on the semiconductor wafer and to reduce the dicing area by using a single semiconductor wafer. It is necessary to realize an increase in the number of semiconductor devices to be manufactured.
しかしながら、上述した従来の技術においては、ダイシング領域の保護層と素子領域を覆う保護層との間に設けた所定間隔の未形成領域によりダイシング領域をダイシングソーで切断するときに素子領域の保護層に生じるクラックを防止しているため、ダイシング領域を狭小化すると所定間隔を十分に広くすることができず、保護層の厚さである深さを所定間隔である幅で除したアスペクト比が0.5以上となる溝、つまり深さが幅の半分以上になる溝となった場合には、その後に再配線を形成する際のレジスト膜のプリベーク時に溝に巻込まれた空気が膨張してレジスト膜に破壊が生じ、予期せぬ部位に不定形でメッキが析出し、外観不良が生じる他、再配線のメッキ厚にバラツキが生じるという問題がある。 However, in the above-described conventional technique, when the dicing area is cut with a dicing saw by a non-formed area at a predetermined interval provided between the protective layer in the dicing area and the protective layer covering the element area, the protective layer in the element area Therefore, when the dicing area is narrowed, the predetermined interval cannot be sufficiently widened, and the aspect ratio obtained by dividing the depth of the protective layer by the width of the predetermined interval is 0. If the groove becomes a groove having a depth of 5 or more, that is, a groove having a depth of more than half of the width, air entrained in the groove during the pre-baking of the resist film during subsequent rewiring is expanded and the resist is expanded. There is a problem that the film is broken, the plating is deposited in an undefined shape at an unexpected part, the appearance is deteriorated, and the plating thickness of the rewiring is varied.
また、半導体装置の小型化のために、電源配線等を統合した配線を能動領域上に形成する場合には、保護層に生じる集積回路へのクラックの進行を食い止めるために配線の外側の能動領域にシールリングを設ける場合がある。
この場合に、小型化を図るためにシールリングを配線に接近させると、シールリングと配線との間の保護層に溝が形成され、この溝のアスペクト比が0.5以上であるときには、前記と同様に再配線を形成する際のレジスト膜に破壊が生じ、予期せぬ部位に不定形でメッキが析出して外観不良や再配線のメッキ厚のバラツキが生じるという問題がある。
In addition, in order to reduce the size of the semiconductor device, when wiring integrated with power supply wiring or the like is formed on the active region, the active region outside the wiring is used to prevent the progress of cracks in the integrated circuit generated in the protective layer. There may be a case where a seal ring is provided.
In this case, when the seal ring is brought close to the wiring in order to reduce the size, a groove is formed in the protective layer between the seal ring and the wiring, and when the aspect ratio of the groove is 0.5 or more, In the same manner as the above, there is a problem that the resist film is broken when the rewiring is formed, and plating is deposited in an unexpected shape at an unpredictable portion, resulting in an appearance defect and a variation in rewiring plating thickness.
本発明は、上記の問題点を解決するためになされたもので、保護層に形成された溝のアスペクト比が0.5以上である場合においても、再配線を形成する際のレジスト膜に破壊が生じることを防止する手段を提供することを目的とする。 The present invention has been made to solve the above-described problems. Even when the aspect ratio of the groove formed in the protective layer is 0.5 or more, the resist film is broken when the rewiring is formed. An object of the present invention is to provide a means for preventing the occurrence of the above.
本発明は、上記課題を解決するために、半導体ウェハが、集積回路を形成した複数の能動領域が形成された半導体基板と、隣合う前記能動領域間に設けられたダイシング領域と、前記能動領域とダイシング領域とを覆う保護層と、前記保護層の前記能動領域と前記ダイシング領域との間を前記半導体基板が露出するまで掘込んで形成されたガイド溝と、前記能動領域の保護層上を覆う保護膜と、前記保護膜上に形成され、前記集積回路に電気的に接続する第2の配線とを備え、前記ガイド溝のアスペクト比が0.5以上の場合に、前記ガイド溝を前記保護膜で覆うことを特徴とする。 In order to solve the above problems, the present invention provides a semiconductor wafer in which a semiconductor substrate on which a plurality of active regions in which an integrated circuit is formed is formed , a dicing region provided between the adjacent active regions, and the active region A protective layer covering the substrate and the dicing region, a guide groove formed by digging between the active region and the dicing region of the protective layer until the semiconductor substrate is exposed, and a protective layer on the active region And a second wiring formed on the protective film and electrically connected to the integrated circuit, and the guide groove is formed when the aspect ratio of the guide groove is 0.5 or more. It is characterized by covering with a protective film.
これにより、本発明は、アスペクト比が0.5以上の溝を覆う保護膜により溝に残留した気体によるレジスト膜の破壊を防止することができ、予期せぬ部位に不定形でメッキが析出することがなくなり、外観不良や再配線のメッキ厚のバラツキの発生を防止することができるという効果が得られる。 As a result, the present invention can prevent the resist film from being destroyed by the gas remaining in the groove by the protective film covering the groove having an aspect ratio of 0.5 or more, and the plating deposits in an unexpected shape in an undefined shape. Thus, it is possible to prevent the appearance defect and the variation in the plating thickness of the rewiring.
以下に、図面を参照して本発明による半導体ウェハの実施例について説明する。 Embodiments of a semiconductor wafer according to the present invention will be described below with reference to the drawings.
図1は実施例1の半導体ウェハの部分断面を示す説明図、図2は実施例1の半導体ウェハの一部を示す上面から見た説明図である。
なお、図1は図2におけるA−A断面線に沿った部分断面の再配線の形成後の状態を拡大して示し、図2は再配線の形成後にレジスト膜を除去した状態で示してある。
図1、図2において、1は半導体ウェハであり、本実施例ではウェハレベルチップサイズパッケージ型の半導体装置を製造するための半導体ウェハである。
FIG. 1 is an explanatory view showing a partial cross section of the semiconductor wafer of Example 1, and FIG. 2 is an explanatory view seen from the top showing a part of the semiconductor wafer of Example 1. FIG.
1 is an enlarged view of a state after the formation of the rewiring of the partial cross section along the line AA in FIG. 2, and FIG. 2 is a state where the resist film is removed after the rewiring is formed. .
1 and 2,
2はシリコンからなる半導体基板であり、そのおもて面には図示しない集積回路の形成を可能にした領域である能動領域3が複数形成され、ウェハレベルチップサイズパッケージ型の半導体装置を製造するときにダイシングソー等により切断する領域として設定されたダイシング領域4が、隣合う能動領域3の間の隣合う保護層5の端部の端面の間として設定されている。
保護層5は、窒化珪素(Si3N4)や2酸化珪素(SiO2)等で形成されたいわゆるパッシベーション膜であって、図1に複数のドットを付して示すように半導体基板2の能動領域3の上部および電極パッド6の周縁部に形成され、能動領域3の中央部付近(図1において右側)に形成された集積回路を保護および絶縁する機能を有している。
電極パッド6は、能動領域3上にアルミニウム(Al)等で形成されたパッドであって、能動領域3に形成された集積回路の所定の部位に電気的に接続されている。
The
The
7は保護膜であり、図1に網掛けで示すように保護層5上にポリイミド樹脂やエポキシ樹脂、ポリベンゾオキサゾール樹脂等の比較的強度の高い有機材料で形成され、保護層5上および保護層5にエッチング等により形成された穴の側面等の凹凸等の欠陥を覆って滑らかにする機能を有している。
8はシード層であり、図1に太い実線で示すように保護膜7上、保護層5上、電極パッド6上等に形成されたニッケル(Ni)やチタン(Ti)、銅(Cu)等の金属材料で単層または複層に形成された金属薄膜層であって、電解メッキ法による再配線9のメッキの際の一方の電極としての機能、半導体ウェハ1の製造工程で再配線9等の上層を構成する物質が半導体基板2側へ拡散することを防止する機能および再配線9との密着性を向上させる機能を有している。
第2の配線としての再配線9は、保護膜7上のシード層8に形成された銅等の導電性を有する材料で形成された配線であって、保護層5および保護膜7を貫通するスルーホール9aにより電極パッド6と電気的に接続すると共に、再配線9上の所定の位置に形成された図示しないポストと電極パッド6とを電気的に接続する機能を有している。
11はシールリングであり、能動領域3の周囲の縁部3aの集積回路の素子が形成されていない領域の上にアルミニウム等で環状に形成された環状部材であって、ダイシング領域4をダイシングソー等により切断するときに保護層5の端部に生じるクラックの進行を食い止めてクラックが集積回路に及ぶことを防止する機能を有している。
The rewiring 9 as the second wiring is a wiring formed of a conductive material such as copper formed in the
12は第1の配線としての配線であり、集積回路の回路配線の合理化等のために電源配線等を統合して能動領域3上にアルミニウム等で環状に形成された配線であって、能動領域3に形成された集積回路の所定の部位に電気的に接続されている。
14は溝であり、シールリング11および配線12を保護層5で覆ったときにシールリング11と配線12との間の保護層5に形成される溝である。
A
16はレジスト膜であり、再配線9を形成する際にフォトリソグラフィにより比較的高い粘度を有するレジスト剤をパターニングして形成されるマスク部材であって、レジスト剤を半導体ウェハ1の全面に塗布してプリベークにより熱硬化させた後に、紫外線等の光による露光により露光した部分が変質して現像液に溶解する特性を有するポジ型の感光性を有している。
図1および図2は、本実施例の説明のために誇張を加えて描いた説明図であるので実際の寸法と異なった状態で描いてあるが、実際の寸法は非常に小さいものであって、例えばシールリング11や配線12の高さは2μm程度、シールリング11と配線12の間隔は2μm程度、保護層5の厚さは1μm未満に形成されている。
このように、本実施例の溝14は、保護層5の形成により幅が狭められて深さを幅で除したアスペクト比が0.5以上となり、レジスト膜16の形成時に溝14に空気等を巻込んでレジスト膜16を破壊させる確率が高くなるので、この溝14を覆うように保護膜7を形成する。
FIG. 1 and FIG. 2 are explanatory drawings drawn with exaggeration for the explanation of the present embodiment, so they are drawn in a state different from the actual dimensions, but the actual dimensions are very small. For example, the height of the
As described above, the
この場合に、保護膜7のエッジ7aは、シールリング11の幅方向の中央部に位置するようにし、シールリング11の幅は保護膜7のエッジ7aの製作精度の上下限の幅と同等にするとよい。例えばエッジ7aの製作精度が±3μmである場合に、シールリング11の幅は製作精度の上下限の幅である6μmに設定する。
このようにすれば、エッジ7aがシールリング11を超えてダイシング領域4側にずれることによるダイシング領域4の幅が狭くなることや能動領域3の端部にかかってエッジ7aが品質よく形成できなくなること、およびエッジ7aがシールリング11に到らないことによる溝14を被覆できなくなることを防止してエッジ7aを常にシールリング11の平坦な上面上に位置させて品質よく形成することができると共に、溝14を確実に保護膜7で覆うことができるからである。
In this case, the
In this manner, the width of the
また、本実施例の保護膜7は上記した有機材料で、1.5気圧以上の耐圧性を備えるように保護膜7の材料および膜厚を設定することが望ましい。
つまり、レジスト膜16を形成するときのレジスト剤の塗布後における硬化のためのプリベーク時の熱処理温度は100〜150℃であり、この熱処理温度により保護膜7の形成時に溝14に閉じ込められた空気等の気体は等容変化により1.27〜1.44気圧に上昇し、これに耐えるためには1.5気圧以上の耐圧性を要するからである。
Further, the
That is, the heat treatment temperature at the time of pre-baking for curing after applying the resist agent when forming the resist
なお、本実施例では保護膜7を有機材料で形成するとして説明するが、保護膜7を形成する材料は窒化珪素や2酸化珪素等の無機材料であってもよい。要は保護膜7としての機能を備え、保護膜7の形成後に1.5気圧以上の耐圧性を有する膜を形成できる材料であればどのような材料であってもよい。
以下に、本実施例の半導体ウェハ1による半導体装置の製造方法について説明する。
In this embodiment, the
Below, the manufacturing method of the semiconductor device by the
円柱状のシリコンをスライスして形成された円形の半導体基板2の複数の能動領域3の中央部に図示しない集積回路を形成した半導体ウェハ1を準備し、半導体基板2のおもて面側の全面にスパッタリング法等によってアルミニウム膜を堆積し、これをシールリング11、配線12および電極パッド6の所定の形状にエッチングして能動領域3上にシールリング11、配線12および電極パッド6を形成する。
A
シールリング11等の形成後に、CVD(Chemical Vapor Deposition)法等によって2酸化珪素からなる保護層5を形成し、電極パッド6の部位およびダイシング領域4の保護層5をエッチングにより除去する。
このとき、シールリング11と配線12との間の保護層5に溝14が形成される。
保護層5および電極パッド6上にスピンコート法等によりポリイミド樹脂からなる保護膜7を形成し、エッチングにより電極パッド6の部位を除去して電極パッド6に到るスルーホール9aを形成すると共に、シールリング11の幅方向の中央部よりダイシング領域4側の部位の保護膜7を除去して保護層5の端部を露出させ、溝14を覆う保護膜7を形成する。
After the formation of the
At this time, a
A
半導体基板2のおもて面側の全面にスパッタリング法等によりシード層8を形成して露出している保護層5および保護膜7、電極パッド6をシード層8で覆う。
リソグラフィ等によりシード層8上にレジスト膜16を形成して再配線9を形成する部位以外の領域をマスキングし、露出しているシード層8上にシード層8を一方の電極として銅を電解メッキ法により析出させ、電極パッド6に電気的に接続する再配線9を形成する。
A
A resist
このとき、レジスト膜16の形成のためのプリベークにおいて、温度が上昇したとしても保護膜7が十分な耐圧性を有しているので、保護膜7の形成時に溝14に残留した気体があったとしてもその圧力上昇により保護膜7が破壊されることはなく、レジスト膜16に破壊が生じることもない。
剥離剤を用いてレジスト膜16を除去し、露出したシード層8を酸素ガス雰囲気中でのプラズマエッチング等により除去して保護層5の端部を露出させる。
At this time, in the pre-bake for forming the resist
The resist
そして、半導体ウェハ1のダイシング領域4を保護層5の端部を検出する等して認識し、ダイシング領域4をダイシングソー等により切断して個片に分割し、本実施例の半導体ウェハ1により製造された半導体装置が形成される。
その後、本実施例の半導体装置は、再配線9の所定の部位にワイヤボンディングによりワイヤを接合した後にエポキシ樹脂等の封止樹脂で封止される。
Then, the
Thereafter, the semiconductor device of this embodiment is sealed with a sealing resin such as an epoxy resin after a wire is bonded to a predetermined portion of the
なお、本実施例の半導体装置の形成は上記によらずに、再配線9を形成してレジスト膜16を除去した後に、再度リソグラフィ等によりダイシング領域4の近傍に切断位置を示す識別マークや再配線9の所定の部位にポストを形成し、シード層8を除去して封止樹脂で半導体基板2のおもて面側を封止し、その後、識別マークに基づいて半導体ウェハ1のダイシング領域4をダイシングソー等により切断して個片に分割された半導体装置を形成するようにしてもよい。
The semiconductor device of this embodiment is not formed as described above. After forming the
以上説明したように、本実施例では、半導体ウェハの能動領域に形成したシールリングと配線との間の保護層に形成される溝のアスペクト比が0.5以上の場合に、この溝を保護膜で覆うようにしたことによって、半導体ウェハを個片に分割するときに保護層に生じるクラックの進行を防止するためのシールリングと、集積回路の回路配線の合理化のための配線とを接近させて配置したとしても、これらの間に形成される溝を覆う保護膜により溝に残留した気体によるレジスト膜の破壊を防止することができ、予期せぬ部位に不定形でメッキが析出することがなくなり、外観不良や再配線のメッキ厚のバラツキの発生を防止することができる。 As described above, in this embodiment, this groove is protected when the aspect ratio of the groove formed in the protective layer between the seal ring and the wiring formed in the active region of the semiconductor wafer is 0.5 or more. By covering it with a film, the seal ring for preventing the progress of cracks that occur in the protective layer when the semiconductor wafer is divided into individual pieces and the wiring for rationalizing the circuit wiring of the integrated circuit are brought close to each other. The protective film covering the grooves formed between them can prevent the resist film from being damaged by the gas remaining in the grooves, and the plating can be deposited in an undefined shape at an unexpected part. Thus, it is possible to prevent appearance defects and variations in rewiring plating thickness.
また、保護膜のエッジをシールリングの幅方向の中央部に位置させるようにしたことによって、シールリングの平坦な上面上にエッジを位置させて品質の良好な保護膜を有する半導体ウェハを得ることができると共に、溝を保護膜で確実に覆うことができる。
更に、シールリングの幅を保護膜のエッジの製作精度の幅と同等にしたことによって、保護膜のエッジを常にシールリングの平坦な上面上に位置させることができる。
In addition, since the edge of the protective film is positioned at the center in the width direction of the seal ring, the semiconductor wafer having a good quality protective film can be obtained by positioning the edge on the flat upper surface of the seal ring. And the groove can be reliably covered with a protective film.
Furthermore, by making the width of the seal ring equal to the width of the manufacturing accuracy of the edge of the protective film, the edge of the protective film can always be positioned on the flat upper surface of the seal ring.
更に、保護膜の耐圧性を1.5気圧以上にしたことによって、レジスト膜のプリベーク時の温度が150℃であったとしても、保護膜の破壊を確実に防止することができる。
更に、保護膜をポリイミド樹脂やエポキシ樹脂、ポリベンゾオキサゾール樹脂等の有機材料で形成するようにしたことによって、前記の耐圧性を有する保護膜を容易に形成することができる。
Furthermore, by setting the pressure resistance of the protective film to 1.5 atm or higher, even if the temperature when the resist film is pre-baked is 150 ° C., the protective film can be reliably prevented from being broken.
Furthermore, by forming the protective film from an organic material such as a polyimide resin, an epoxy resin, or a polybenzoxazole resin, the protective film having the pressure resistance can be easily formed.
なお、本実施例ではシールリングや配線は能動領域の縁部の全周に環状に設けるとして説明したが、シールリングや配線の熱膨張に起因する無機保護膜等の破損を防止するためにそれぞれの一部に切欠き部や重複部を設けるようにしてもよい。 In this embodiment, the seal ring and the wiring are described as being provided in an annular shape all around the edge of the active region. However, in order to prevent the inorganic protective film and the like from being damaged due to the thermal expansion of the seal ring and the wiring, respectively. You may make it provide a notch part and an overlap part in a part of.
図3は実施例2の半導体ウェハの一部を示す上面から見た説明図、図4は実施例2の半導体ウェハの部分断面を示す説明図である。
なお、図4は図3におけるB−B断面線に沿った部分断面の再配線の形成後の状態を拡大して示し、図3は再配線の形成後にレジスト膜を除去した状態で示してある。
また、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
FIG. 3 is an explanatory diagram viewed from the top showing a part of the semiconductor wafer of the second embodiment, and FIG. 4 is an explanatory diagram showing a partial cross section of the semiconductor wafer of the second embodiment.
4 is an enlarged view of the state after the formation of the rewiring of the partial cross section along the line BB in FIG. 3, and FIG. 3 is a state where the resist film is removed after the formation of the rewiring. .
Further, the same parts as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
図3、図4において、21はガイド溝であり、能動領域3とダイシング領域4とを覆う保護層5の能動領域3の外側とダイシング領域4との間をエッチング等により掘込み、半導体基板2のおもて面を露出させて形成された環状の溝であって、ダイシング領域4をダイシングソー等により切断するときにダイシング領域4を識別して切断部位を示す機能、およびダイシング領域4と能動領域3の保護層5を分離して切断時に保護層5の端部に生じるクラックの進行を食い止めてクラックが集積回路に及ぶことを防止する機能を有している。
3 and 4,
本実施例のガイド溝21は、半導体装置の小型化や製造数の増大等のために、アスペクト比が0.5以上となるように形成され、上記実施例1と同様の理由でガイド溝21を覆うように保護膜7が形成される。
このため、本実施例のダイシング領域4は、隣合う能動領域3の間の保護膜7のエッジ7aの間として設定されている。
The
For this reason, the
また、本実施例の保護膜7は上記実施例1と同様の有機材料で形成され、1.5気圧以上の耐圧性を備えるように設定されている。
以下に、本実施例の半導体ウェハ1による半導体装置の製造方法について説明する。
能動領域3の中央部に集積回路を形成した半導体ウェハ1を準備する工程は上記実施例1と同様である。
Further, the
Below, the manufacturing method of the semiconductor device by the
The step of preparing the
準備された半導体ウェハ1の半導体基板2のおもて面側の全面にスパッタリング法等によってアルミニウム膜を堆積し、これを電極パッド6の所定の形状にエッチングして能動領域3上に電極パッド6を形成する。
電極パッド6の形成後に、CVD法等によって半導体基板2のおもて面側の全面に2酸化珪素からなる保護層5を形成し、エッチングにより電極パッド6の部位を除去すると共に、能動領域3とダイシング領域4との間のガイド溝21を形成する領域の保護層5を掘り込んで半導体基板2のおもて面を露出させ、能動領域3の外側にガイド溝21を形成する。
An aluminum film is deposited on the entire front surface side of the
After the formation of the
実施例1と同様にして保護層5等および電極パッド6上に保護膜7を形成し、エッチングによりスルーホール9aを形成すると共に、ガイド溝21の外側に存在するダイシング領域4の保護膜7を除去して保護層5を露出させ、ガイド溝21を覆う保護膜7を形成する。
実施例1と同様にしてシード層8を形成し、露出している保護層5および保護膜7、電極パッド6をシード層8で覆う。
In the same manner as in Example 1, a
A
実施例1と同様にしてレジスト膜16を形成し、電解メッキ法により再配線9を形成する。
このとき、レジスト膜16の形成のためのプリベークにおいて、温度が上昇したとしても保護膜7が十分な耐圧性を有しているので、保護膜7の形成時にガイド溝21に残留した気体があったとしてもその圧力上昇により保護膜7が破壊されることはなく、レジスト膜16に破壊が生じることもない。
A resist
At this time, in the pre-bake for forming the resist
その後の工程は、上記実施例1と同様であるので、その説明を省略する。
このようにして本実施例の半導体ウェハ1により製造された半導体装置が形成される。
この場合に、半導体ウェハ1のダイシング領域4の検出は、ガイド溝21の検出により行われる。
また、本実施例の半導体装置の形成は上記実施例1で説明したと同様に、封止樹脂で半導体ウェハ1のおもて面側を封止した後に個片に分割して形成するようにしてもよい。
Since the subsequent steps are the same as those in the first embodiment, the description thereof is omitted.
Thus, the semiconductor device manufactured by the
In this case, the
Further, in the same manner as described in the first embodiment, the semiconductor device of the present embodiment is formed by sealing the front surface side of the
以上説明したように、本実施例では、半導体ウェハの能動領域の外側に形成したガイド溝のアスペクト比が0.5以上の場合に、このガイド溝を保護膜で覆うようにしたことによって、ガイド溝により半導体ウェハを個片に分割するときに保護層に生じるクラックの進行を防止すると共に、ガイド溝を覆う保護膜によりガイド溝に残留した気体によるレジスト膜の破壊を防止することができ、予期せぬ部位に不定形でメッキが析出することがなくなり、外観不良や再配線のメッキ厚のバラツキの発生を防止することができる。 As described above, in this embodiment, when the guide groove formed outside the active region of the semiconductor wafer has an aspect ratio of 0.5 or more, the guide groove is covered with the protective film. In addition to preventing the progress of cracks generated in the protective layer when the semiconductor wafer is divided into individual pieces by the groove, the protective film covering the guide groove can prevent the resist film from being destroyed by the gas remaining in the guide groove. It is possible to prevent the plating from being deposited in an indefinite shape at an undesired portion, and to prevent the appearance defect and the variation in the plating thickness of the rewiring.
また、保護膜をポリイミド樹脂やエポキシ樹脂、ポリベンゾオキサゾール樹脂等の有機材料で形成し、その耐圧性を1.5気圧以上にしたことによって、レジスト膜のプリベーク時の温度が150℃であったとしても、保護膜の破壊を確実に防止することができると共に、前記の耐圧性を有する保護膜を容易に形成することができる。
なお、上記各実施例においては、保護層で覆われた溝やガイド溝のアスペクト比が0.5以上の溝を保護膜で覆うとして説明したが、アスペクト比が0.5以上の溝を保護膜で埋めるようにしても上記各実施例と同様の効果を得ることができる。
Further, the protective film was formed of an organic material such as polyimide resin, epoxy resin, polybenzoxazole resin, etc., and the pressure resistance was 1.5 atm or higher, so that the temperature at the time of pre-baking the resist film was 150 ° C. However, it is possible to reliably prevent the protective film from being destroyed and to easily form the protective film having the pressure resistance.
In each of the above embodiments, the grooves covered with the protective layer and the grooves with the aspect ratio of 0.5 or more of the guide groove are covered with the protective film. However, the grooves with the aspect ratio of 0.5 or more are protected. Even if it is filled with a film, the same effects as those of the above-described embodiments can be obtained.
また、上記各実施例においては、ウェハレベルチップサイズパッケージ型の半導体装置の製造に用いる半導体ウェハを例に説明したが、バンプ電極を有するICチップの製造に用いる半導体ウェハの場合も同様である。 In each of the above embodiments, a semiconductor wafer used for manufacturing a wafer level chip size package type semiconductor device has been described as an example. However, the same applies to a semiconductor wafer used for manufacturing an IC chip having bump electrodes.
1 半導体ウェハ
2 半導体基板
3 能動領域
3a 縁部
4 ダイシング領域
5 保護層
6 電極パッド
7 保護膜
7a エッジ
8 シード層
9 再配線
9a スルーホール
11 シールリング
12 配線
14 溝
16 レジスト膜
21 ガイド溝
DESCRIPTION OF
Claims (3)
前記ガイド溝のアスペクト比が0.5以上の場合に、前記ガイド溝を前記保護膜で覆うことを特徴とする半導体ウェハ。 A semiconductor substrate on which a plurality of active regions forming an integrated circuit are formed; a dicing region provided between the adjacent active regions; a protective layer covering the active region and the dicing region; and the active layer of the protective layer A guide groove formed by digging between the region and the dicing region until the semiconductor substrate is exposed, a protective film covering the protective layer of the active region, and formed on the protective film, the integrated circuit And a second wiring electrically connected to
A semiconductor wafer, wherein the guide groove is covered with the protective film when the aspect ratio of the guide groove is 0.5 or more.
前記保護膜が、ポリイミド樹脂とエポキシ樹脂とポリベンゾオキサゾール樹脂のいずれか一つの材料で形成され、かつ1.5気圧以上の耐圧性を備えることを特徴とする半導体ウェハ。 In claim 1,
A semiconductor wafer, wherein the protective film is formed of any one material of a polyimide resin, an epoxy resin, and a polybenzoxazole resin, and has a pressure resistance of 1.5 atm or more.
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