JP5501940B2 - Circuit board manufacturing method - Google Patents
Circuit board manufacturing method Download PDFInfo
- Publication number
- JP5501940B2 JP5501940B2 JP2010255155A JP2010255155A JP5501940B2 JP 5501940 B2 JP5501940 B2 JP 5501940B2 JP 2010255155 A JP2010255155 A JP 2010255155A JP 2010255155 A JP2010255155 A JP 2010255155A JP 5501940 B2 JP5501940 B2 JP 5501940B2
- Authority
- JP
- Japan
- Prior art keywords
- electrical connection
- circuit board
- manufacturing
- layer
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 61
- 239000010410 layer Substances 0.000 claims description 92
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 67
- 229910000679 solder Inorganic materials 0.000 claims description 54
- 239000010931 gold Substances 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 39
- 239000011241 protective layer Substances 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 24
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 24
- 229910052737 gold Inorganic materials 0.000 claims description 24
- 229910052759 nickel Inorganic materials 0.000 claims description 24
- 239000010949 copper Substances 0.000 claims description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 238000009713 electroplating Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 239000011651 chromium Substances 0.000 claims description 8
- 229910052763 palladium Inorganic materials 0.000 claims description 8
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 229910052797 bismuth Inorganic materials 0.000 claims description 5
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims description 5
- 229910052738 indium Inorganic materials 0.000 claims description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 5
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 239000004332 silver Substances 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 7
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 first Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Images
Description
本発明は、回路板の製造方法に関し、より詳しくは、回路板の電気的接続構造の製造方法に関するものである。 The present invention relates to a circuit board manufacturing method, and more particularly to a circuit board electrical connection structure manufacturing method.
従来より、半導体チップを回路板に電気接続し、該半導体チップに能動面があり、該能動面に複数の電極パッドがあり、該回路板表面には該電極パッドに対する電気接続パッドがあり、該電極パッドと該電気接続パッドとの間に半田構造が形成されることにより、該半導体チップと該回路板とが電気的および機械的に接続されるフリップチップ（Ｆｌｉｐ Ｃｈｉｐ）技術は広汎に使用されている。 Conventionally, a semiconductor chip is electrically connected to a circuit board, the semiconductor chip has an active surface, the active surface has a plurality of electrode pads, and the circuit board surface has electrical connection pads for the electrode pads, The flip chip technology in which the semiconductor chip and the circuit board are electrically and mechanically connected by forming a solder structure between the electrode pad and the electrical connection pad is widely used. ing.
図１Ａないし図１Ｅは、従来の回路板の電気的接続構造の製造方法を模式的に示す断面図である。図１Ａに示すように、回路板本体１０の少なくとも一つの表面に複数の電気的接続パッド１１を形成し、該回路板本体１０の表面に絶縁保護層１２を形成し、該絶縁保護層１２に該電気的接続パッド１１を露出させるための開口１２０を形成する。また、図１Ｂに示すように、該絶縁保護層１２の表面にスクリーン版１３を設置し、該スクリーン版１３に該電気的接続パッド１１を露出させるために該電気的接続パッド１１に対応する開口１３０が設けられており、位置合わせの精度に制限されているため、該スクリーン版１３の開口１３０を該絶縁保護層１２の開口１２０より大きくしている。図１Ｃに示すように、該開口１３０に半田材料１４が塗布されている。図１Ｄに示すように、該半田材料１４を露出させるためにスクリーン版１３を除去し、該スクリーン版１３の開口１３０が該絶縁保護層１２の開口１２０より大きいため、該半田材料１４が該絶縁保護層１２にある表面には側翼１４０が形成されている。図１Ｅに示すように、該半田材料１４を半田リフローにより、翼縁１４０’を有する導電素子１４’を形成する。
1A to 1E are cross-sectional views schematically showing a method of manufacturing a conventional circuit board electrical connection structure. As shown in FIG. 1A, a plurality of
上述した構造では、該導電素子１４’が翼縁１４０’を有しているため、該導電素子１４’に一定の面積を必要とし、また、それらの導電素子１４’の間には、回路板本体１０と半導体チップとの電気的接続の場合、該導電素子１４’の間に生じた電気的接続によるショートを回避するため、一定のピッチを置く必要がある。従って、該導電素子１４’の間のピッチが縮小できず、しかも、該導電素子１４’の翼縁１４０’が相当の面積を必要としているため、高密度のファインピッチの使用要求を満たすことができない。
In the structure described above, since the conductive element 14 'has the blade edge 140', the conductive element 14 'requires a certain area, and a circuit board is interposed between the conductive elements 14'. In the case of electrical connection between the
従って、回路板の導電素子１４’の翼縁１４０’の生成がなく、分布密度を向上させることで、ファインピッチ分布の使用要求が図られることは、回路板業界で極めて重要な課題となっている。
Therefore, it is extremely important in the circuit board industry that there is no generation of the
そこで、以上のとおりの事情に鑑み、本発明の目的は、翼縁のある導電素子を形成することを回避し、ファインピッチ分布の使用要求が図られる回路板の製造方法を提供することである。 Therefore, in view of the circumstances as described above, an object of the present invention is to provide a circuit board manufacturing method that avoids the formation of conductive elements having blade edges and that requires use of fine pitch distribution. .
また、本発明のもう一つの目的は、該電気接続パッドを導電素子で被覆し、該電気接続パッドと該導電素子との結合力を増加させることにより信頼性を向上させる回路板の製造方法を提供することである。 Another object of the present invention is to provide a circuit board manufacturing method for improving reliability by covering the electrical connection pad with a conductive element and increasing the bonding force between the electrical connection pad and the conductive element. Is to provide.
上記の課題を解決するために、本発明に係る回路板は、少なくとも一つの表面に複数の電気的接続パッドを有する回路板本体と、前記回路板本体の表面に設けられ、前記電気的接続パッドに対応して該電気的接続パッドより大きく該電気的接続パッドの周縁に接触しない非絶縁保護層定義接続パッド（Ｎｏｎ Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ Ｐａｄ， ＮＳＭＤ）である開口を有する絶縁保護層と、該電気的接続パッドの表面に設けられ、該電気的接続パッドの直径より小さく、すず（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、インジウム（Ｉｎ）等からなる群のいずれかの半田材料とを備えている。 In order to solve the above problems, a circuit board according to the present invention includes a circuit board body having a plurality of electrical connection pads on at least one surface, and the electrical connection pads provided on the surface of the circuit board body. A non-insulating protective layer defining connection pad (NON Solder Mask Defined Pad, NSMD) that is larger than the electrical connection pad and does not contact the periphery of the electrical connection pad, and the electrical protection pad Provided on the surface of the connection pad and smaller than the diameter of the electrical connection pad, tin (Sn), silver (Ag), copper (Cu), lead (Pb), bismuth (Bi), zinc (Zn), indium ( In) or any other solder material.
上述の構造により、半田材料が、半田リフローすることにより導電素子として形成して、該電気的接続パッドの表面に被覆し、該絶縁保護層の開口より小さく、また、該導電素子の表面に平坦面を有している。また、回路板本体の表面に少なくとも一つの回路をさらに有している。 With the above-described structure, the solder material is formed as a conductive element by reflowing the solder, covers the surface of the electrical connection pad, is smaller than the opening of the insulating protective layer, and is flat on the surface of the conductive element. Has a surface. The circuit board main body further includes at least one circuit.
また、本発明に係る他の実施構造は、該電気的接続パッドと半田材料との間に設けられた金属バンプを少なくとも一つさらに備えており、該金属バンプの直径は該半田材料に等しく、該金属バンプは、銅（Ｃｕ）、ニッケル／金（Ｎｉ／Ａｕ、ニッケル層を形成した後、金層を形成する）、クロム（Ｃｒ）またはニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）である。 In addition, another embodiment structure according to the present invention further includes at least one metal bump provided between the electrical connection pad and the solder material, and the diameter of the metal bump is equal to the solder material, The metal bump is made of copper (Cu), nickel / gold (Ni / Au, nickel layer is formed, then gold layer is formed), chromium (Cr) or nickel / palladium / gold (Ni / Pd / Au). is there.
また、本発明に係る他の実施構造は、該電気的接続パッドの表面に設けられた金属層を少なくとも一つさらに備えている。該金属層は、ニッケル（Ｎｉ）、金（Ａｕ）、ニッケル／金（Ｎｉ／Ａｕ、ニッケル層を形成した後、金層を形成する）、亜鉛（Ｚｎ）またはニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）である。 In addition, another embodiment structure according to the present invention further includes at least one metal layer provided on the surface of the electrical connection pad. The metal layer includes nickel (Ni), gold (Au), nickel / gold (Ni / Au, after forming the nickel layer, the gold layer is formed), zinc (Zn), or nickel / palladium / gold (Ni / Pd / Au).
また、本発明に係る回路板の製造方法は、少なくとも一つの表面に複数の電気的接続パッドを有する回路板本体を提供する工程と、該回路板本体の表面に絶縁保護層が形成され、それらの電気的接続パッドを露出させるように対応して、該電気的接続パッドより大きく該電気的接続パッドの周縁に接触しない非絶縁保護層定義接続パッド（Ｎｏｎ Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ Ｐａｄ， ＮＳＭＤ）である開口が複数形成される工程と、該絶縁保護層の表面、該開口の表面と該電気的接続パッドの表面に第２の導電層が形成され、該第２の導電層の表面に第２のレジスト層が形成され、該第２のレジスト層に該電気的接続パッドを露出させるように該電気的接続パッドより小さい第３の開口が形成される工程と、該開口と該電気的接続パッドの表面にすず（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、インジウム（Ｉｎ）等からなる群のいずれかの半田材料を電気めっき形成される工程と、該第２のレジスト層およびそれにより被覆された第２の導電層を除去する工程とを備えている。 The circuit board manufacturing method according to the present invention includes a step of providing a circuit board body having a plurality of electrical connection pads on at least one surface, and an insulating protective layer is formed on the surface of the circuit board body. A non-insulating protective layer-defined connection pad (Non Solder Mask Defined Pad, NSMD) that is larger than the electrical connection pad and does not contact the peripheral edge of the electrical connection pad. A second conductive layer is formed on the surface of the insulating protective layer, the surface of the opening, and the surface of the electrical connection pad, and a second resist is formed on the surface of the second conductive layer. Forming a third opening smaller than the electrical connection pad to expose the electrical connection pad in the second resist layer; and forming the opening and the electrical Any solder material of the group consisting of tin (Sn), silver (Ag), copper (Cu), lead (Pb), bismuth (Bi), zinc (Zn), indium (In), etc. is applied to the surface of the connection pad. A step of electroplating, and a step of removing the second resist layer and the second conductive layer covered by the second resist layer.
上述した製法によれば、該半田材料を半田リフローにより導電素子として形成し、該電気的接続パッドの表面に被覆し、該絶縁保護層の開口より小さくし、該導電素子の表面にコイニング（ｃｏｉｎｉｎｇ）により平坦面を形成する工程をさらに備えている。 According to the above-described manufacturing method, the solder material is formed as a conductive element by solder reflow, is coated on the surface of the electrical connection pad, is smaller than the opening of the insulating protective layer, and is coated on the surface of the conductive element. ) To form a flat surface.
また、上述した製造方法によれば、回路板本体の表面に少なくとも一つの回路を形成する工程をさらに備えている。該回路と電気的接続パッドの製造方法は、該回路板本体の少なくとも一つの表面に第１の導電層が形成され、該第１の導電層の表面に第１のレジスト層が形成され、該第１のレジスト層に該第１の導電層を露出させるように少なくとも一つの第１の開口および第２の開口が形成される工程と、該第１の開口が電気めっきして該回路を形成し、該第２の開口が電気めっきして該電気的接続パッドを形成する工程と、該第１のレジスト層およびそれにより被覆された第１の導電層を除去する工程とをさらに備えている。 Moreover, according to the manufacturing method mentioned above, the process of forming at least 1 circuit on the surface of a circuit board main body is further provided. In the method of manufacturing the circuit and the electrical connection pad, a first conductive layer is formed on at least one surface of the circuit board body, a first resist layer is formed on the surface of the first conductive layer, Forming at least one first opening and second opening so as to expose the first conductive layer on the first resist layer; and forming the circuit by electroplating the first opening. The second opening further comprises a step of electroplating to form the electrical connection pad, and a step of removing the first resist layer and the first conductive layer covered thereby. .
また、本発明に係る他の実施形態の製造方法は、該第2のレジスト層の第３の開口における第２の導電層の表面に半田材料を電気めっき形成する前に、まず、金属バンプを電気めっき形成し、該半田材料が半田リフローにより導電素子として形成し、該金属バンプおよび電気的接続パッドを被覆し、該導電素子を絶縁保護層の開口より小さくし、該導電素子の表面をコイニングにより平坦面に形成する工程とをさらに備えている。該金属バンプは、銅（Ｃｕ）、ニッケル／金、クロム（Ｃｒ）またはニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）である。 In addition, in the manufacturing method according to another embodiment of the present invention, before electroplating a solder material on the surface of the second conductive layer in the third opening of the second resist layer, first, metal bumps are formed. Electroplating is formed, the solder material is formed as a conductive element by solder reflow, the metal bumps and the electrical connection pads are covered, the conductive element is made smaller than the opening of the insulating protective layer, and the surface of the conductive element is coined And a step of forming on a flat surface. The metal bumps are copper (Cu), nickel / gold, chromium (Cr) or nickel / palladium / gold (Ni / Pd / Au).
また、本発明に係る他の実施形態の製造方法は、該電気的接続パッドの表面に第２の導電層が形成される前に、化学気相成長により、ニッケル（Ｎｉ）、金（Ａｕ）、ニッケル／金（Ｎｉ／Ａｕ）、亜鉛（Ｚｎ）またはニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）のいずれかの金属層を形成する工程をさらに備えている。 In addition, in the manufacturing method according to another embodiment of the present invention, nickel (Ni), gold (Au) is formed by chemical vapor deposition before the second conductive layer is formed on the surface of the electrical connection pad. And a step of forming a metal layer of any one of nickel / gold (Ni / Au), zinc (Zn) or nickel / palladium / gold (Ni / Pd / Au).
本発明に係る回路板およびその製造方法は、該電気的接続パッドが非絶縁保護層定義接続パッド（ＮＳＭＤ）であり、絶縁保護層の開口が該電気的接続パッドより大きく、該電気的接続パッドの周縁に接触せず、該半田材料が該電気的接続パッドより小さいため、該半田材料が半田リフローにより導電素子として形成する場合、該導電素子を該絶縁保護層の開口に位置付けることで、従来の翼縁の生成を回避し、該導電素子の間のピッチを縮小し、ファインピッチの使用要求が図られる。また、該導電素子は、該電気的接続パッドの表面に完全に被覆されているため、該導電素子と電気的接続パッドとの間に接触面積が大きく維持されているため、該電気的接続パッドと該導電素子との結合力が向上し、該回路板本体と半導体チップとの結合時の信頼性を向上させることができる。 In the circuit board and the manufacturing method thereof according to the present invention, the electrical connection pad is a non-insulating protective layer defining connection pad (NSMD), and the opening of the insulating protective layer is larger than the electrical connection pad. When the solder material is formed as a conductive element by solder reflow because the solder material is smaller than the electrical connection pad without contacting the peripheral edge, the conventional conductive element is positioned at the opening of the insulating protective layer. The generation of the blade edge of the blade is avoided, the pitch between the conductive elements is reduced, and the use of a fine pitch is required. In addition, since the conductive element is completely covered with the surface of the electrical connection pad, a large contact area is maintained between the conductive element and the electrical connection pad. As a result, the coupling force between the circuit board body and the semiconductor chip can be improved.
下記において特定の具体的な実施例により本発明の実施方式を説明する。明細書に記載の内容は、この技術分野に精通した者なら簡単に本発明のその他の利点や効果が理解できる。本発明は、その他の異なる実施例によって施行や応用を加えることが可能であり、明細書に記載の内容も異なる観点や応用に基づき、本発明の精神を脱しない範囲で様々な修飾や変更が可能であり、そうした修飾や変更は本発明の技術範囲に入るものである。 In the following, specific embodiments of the present invention will be described with reference to specific embodiments. Those skilled in the art can easily understand the other advantages and effects of the present invention described in the specification. The present invention can be implemented and applied by other different embodiments, and various modifications and changes can be made without departing from the spirit of the present invention based on different viewpoints and applications. Such modifications and changes are within the scope of the present invention.
（第１の実施形態）
図２Ａないし図２Ｉは、本発明に係る回路板の製造方法の第１の実施形態の断面図を示す。
(First embodiment)
2A to 2I are sectional views showing a first embodiment of a circuit board manufacturing method according to the present invention.
図２Ａに示すように、回路板本体２０が提供されており、該回路板本体２０の少なくとも一つの表面に第１の導電層２１ａが形成され、該第１の導電層２１ａの表面に第１のレジスト層２２ａが形成され、該第１のレジスト層２２ａに該第１の導電層２１ａを露出させるための少なくとも一つの第１の開口２２１ａおよび第２の開口２２２ａが形成される。
As shown in FIG. 2A, a circuit board
図２Ｂに示すように、該第１の開口２２１ａにおいて回路２３１が該第１の導電層２１ａで電気めっき形成され、該第２の開口２２２ａにおいて電気的接続パッド２３２が電気めっき形成され、該回路２３１および電気的接続パッド２３２は、銅（Ｃｕ）または導電性がよい金属である。
As shown in FIG. 2B, a
図２Ｃに示すように、該第１のレジスト層２２ａおよびそれに被覆された第１の導電層２１ａを除去することにより、該回路２３１および電気的接続パッド２３２を露出させる。
As shown in FIG. 2C, the
図２Ｄに示すように、該回路板本体２０の表面に絶縁保護層２４が形成され、該絶縁保護層２４に該電気的接続パッド２３２を露出させるための開口２４０が形成されており、該開口２４０の孔径は該電気的接続パッド２３２の直径より大きく該電気的接続パッド２３２の周縁に接触せず、非絶縁保護層定義接続パッドである。
As shown in FIG. 2D, an insulating
図２Ｅに示すように、該絶縁保護層２４の表面、該開口２４０の表面および該電気的接続パッド２３２の表面に第２の導電層２１ｂが形成され、そして、該第２の導電層２１ｂの表面に第２のレジスト層２２ｂが形成され、該第２のレジスト層２２ｂに該電気的接続パッド２３２を露出させるための第３の開口２２３ｂが形成されており、該第３の開口２２３ｂの直径は該電気的接続パッド２３２の直径より小さい。
As shown in FIG. 2E, a second
図２Ｆに示すように、該第３の開口２２３ｂにおける第２の導電層２１ｂの表面にすず（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、インジウム（Ｉｎ）等からなる群のいずれかの半田材料２５が電気めっき形成される。
As shown in FIG. 2F, the surface of the second
図２Ｇに示すように、該第２のレジスト層２２ｂおよびそれにより被覆された第２の導電層２１ｂを除去することにより該半田材料２５、電気的接続パッド２３２および絶縁保護層２４を露出させる。
As shown in FIG. 2G, the
図２Ｈに示すように、該半田材料２５が半田リフローにより導電素子２５’として形成し、該電気的接続パッド２３２の表面に被覆し、該導電素子２５’を該絶縁保護層２４の開口２４０に位置付けすることにより、該絶縁保護層２４の表面に翼縁が生じることを回避し、それらの導電素子２５’の間のピッチを縮小し、ファインピッチの使用要求が図られる。
As shown in FIG. 2H, the
図２Ｉに示すように、最後に、該導電素子２５’の上表面に平坦面２５１’をコイニングにより形成することにより、高さの均一な導電素子２５’を提供することで、電気的接続の場合高さの不揃いにより応力の不均一が生じることを回避することができる。
As shown in FIG. 2I, finally, by forming a
本発明に係る回路板は、少なくとも一つの表面に少なくとも一つの回路２３１および複数の電気的接続パッド２３２を有する回路板本体２０と、該回路板本体２０の表面に設けられ、該電気的接続パッド２３２に対応して該電気的接続パッド２３２より大きく該電気的接続パッド２３２の周縁に接触しない開口２４０を有する絶縁保護層24と、該電気的接続パッド２３２の表面に設けられ、半田リフローにより導電素子２５’が形成され、該電気的接続パッド２３２の表面に被覆され、該絶縁保護層２４の開口２４０より小さく、導電素子２５’の表面に平坦面２５１’を有する半田材料２５とを備えている。
The circuit board according to the present invention includes a
上述した構造によれば、該半田材料２５は、すず（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、インジウム（Ｉｎ）等からなる群のいずれかのものである。
According to the structure described above, the
本発明に係る回路板およびその製造方法によれば、該半田材料２５の直径を該電気的接続パッド２３２の直径より小さくし、半田リフローにより導電素子２５’として形成し、該導電素子２５’が該開口２４０に位置付けられることにより、該絶縁保護層２４の表面に翼縁が生じることを回避し、該導電素子２５’の間のピッチを縮小し、ファインピッチの使用要求が図られる。また、該導電素子２５’が完全に該電気的接続パッドの表面を被覆しコイニングすることにより、該導電素子２５’と電気的接続パッド２３２との間に大きい接触面積を有し、該電気的接続パッドと該導電素子との間の結合力が増加し、該回路板本体と半導体チップとの結合時の信頼性が向上する。
According to the circuit board and the manufacturing method thereof according to the present invention, the diameter of the
（第２の実施形態）
図３Ａないし図３Ｆは、本発明に係る回路板の製造方法の第２の実施形態の断面図であり、前記の実施形態と異なる点は、該電気的接続パッドと該半田材料との間に金属バンプを有する点である。
(Second Embodiment)
3A to 3F are cross-sectional views of a second embodiment of a circuit board manufacturing method according to the present invention. The difference from the above embodiment is that between the electrical connection pad and the solder material. This is a point having metal bumps.
図３Ａでは、図２Ｅに示す構造が提供されており、該第２のレジスト層２２ｂに第３の開口２２３ｂを形成することにより、該電気的接続パッド２３２の表面上の第２の導電層２１ｂを露出させる。
In FIG. 3A, the structure shown in FIG. 2E is provided, and the second
図３Ｂに示すように該第３の開口２２３ｂの第２の導電層２１ｂの表面に銅（Ｃｕ）、ニッケル／金（Ｎｉ／Ａｕ、ニッケル層を形成した後、金層を形成する）、クロム（Ｃｒ）またはニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）からなる金属バンプ３０が電気めっきで形成される。
As shown in FIG. 3B, copper (Cu), nickel / gold (Ni / Au, after forming a nickel layer, a gold layer is formed), chromium on the surface of the second
図３Ｃに示すように、次に該金属バンプ３０の表面に該半田材料２５を電気めっき形成することにより、該半田材料２５が金属バンプの直径に等しい。
As shown in FIG. 3C, the
図３Ｄに示すように、該第２のレジスト層２２ｂおよびそれにより被覆された第２の導電層２１ｂを除去することにより該半田材料２５、金属バンプ３０、電気的接続パッド２３２および絶縁保護層２４を露出させる。
As shown in FIG. 3D, by removing the second resist
図３Ｅに示すように、該半田材料２５を半田リフローにより導電素子２５’として形成し、該金属バンプ３０および電気的接続パッド２３２を被覆し、該導電素子２５’を該絶縁保護層２４の開口２４０より小さくしている。
As shown in FIG. 3E, the
図３Ｆに示すように、該導電素子２５’の上表面をコインニングすることにより平坦面２５１’を形成する。 As shown in FIG. 3F, a flat surface 251 'is formed by coining the upper surface of the conductive element 25'.
本発明に係る回路板は、少なくとも一つの表面に少なくとも一つの回路２３１および複数の電気的接続パッド２３２を有する回路板本体２０と、該回路板本体２０の表面に設けられ、該電気的接続パッド２３２に対応して該電気的接続パッド２３２より大きく該電気的接続パッド２３２の周縁に接触しない開口２４０を有する絶縁保護層24と、該電気的接続パッド２３２に設けられ、該電気的接続パッド２３２の直径より小さい金属バンプ３０と、該金属バンプ３０の表面に設けられ、該金属バンプ３０の直径に等しい半田材料２５とを備えている。
The circuit board according to the present invention includes a
上述した構造によれば、該半田材料２５を半田リフローにより導電素子２５’として形成し、該電気的接続パッド２３２および金属バンプ３０を被覆し、該導電素子２５’の上表面に平坦面２５１’を有する。
According to the structure described above, the
（第３の実施形態）
図４Ａないし図４Ｆは、本発明に係る回路板の製造方法の第3の実施形態の断面図であり、前記の実施形態と異なる点は、該電気的接続パッドと該半田材料との間に金属層を有する点である。
(Third embodiment)
4A to 4F are cross-sectional views of a third embodiment of the circuit board manufacturing method according to the present invention. The difference from the above-described embodiment is that between the electrical connection pads and the solder material. This is a point having a metal layer.
図４Ａでは、図２Ｄに示す構造が提供されており、該絶縁保護層２４に該電気的接続パッド２３２を露出させるための開口２４０が形成されており、該開口２４０の口径が該電気的接続パッド２３２の直径より大きく該電気的接続パッド２３２の周縁に接触していない。該電気的接続パッド２３２の表面に金属層４０を化学気相成長により形成する。該金属層４０は、ニッケル（Ｎｉ）、金（Ａｕ）、ニッケル／金（Ｎｉ／Ａｕ、ニッケル層を形成した後、金層を形成する）、亜鉛（Ｚｎ）またはニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）からなる。
In FIG. 4A, the structure shown in FIG. 2D is provided, and an
図４Ｂに示すように、該絶縁保護層２４の表面、該開口２４０の表面および該金属層４０の表面に第２の導電層２１ｂを形成し、該第２の導電層２１ｂの表面に第２のレジスト層２２Ｂを形成し、該第２のレジスト層２２ｂに第３の開口２２３ｂを形成し、該第３の開口２２３ｂの直径が該金属層４０の直径より小さく、該第２の導電層２１ｂの一部の表面を露出する。
As shown in FIG. 4B, a second
図４Ｃに示すように、該第３の開口２２３ｂの第２の導電層２１ｂの表面に半田材料２５が電気めっき形成される。
As shown in FIG. 4C, the
図４Ｄに示すように、該第２のレジスト層２２ｂ及びそれに被覆された第２の導電層２１ｂを除去することにより、該半田材料２５、金属層４０および絶縁保護層２４の表面を露出させる。
As shown in FIG. 4D, the surface of the
図４Ｅに示すように、該半田材料２５を半田リフローにより導電素子２５’として形成することにより金属層４０を被覆する。
As shown in FIG. 4E, the
図４Ｆに示すように、該導電素子２５’の上表面がコインニングにより平坦面２５１’を形成する。 As shown in FIG. 4F, the upper surface of the conductive element 25 'forms a flat surface 251' by coining.
本発明に係る回路板は、少なくとも一つの表面に少なくとも一つの回路２３１および複数の電気的接続パッド２３２を有する回路板本体２０と、該回路板本体２０の表面に設けられ、該電気的接続パッド２３２に対応して該電気的接続パッド２３２より大きく該電気的接続パッド２３２の周縁に接触しない開口２４０を有する絶縁保護層24と、該電気的接続パッド２３２の表面に設けられた金属層４０と、金属層４０の表面に設けえられた半田材料２５とを備えている。
The circuit board according to the present invention includes a
該金属層４０により該電気的接続パッド２３２と該導電素子２５’との結合性が向上する。
The
本発明に係る回路板およびその製造方法では、該電気的接続パッドは非絶縁保護層定義接続パッドであり、絶縁保護層の開口が該電気的接続パッドより大きくし該電気的接続パッドの周縁に接触せず、該半田材料が該電気的接続パッドより小さく、該半田材料を半田リフローにより導電素子として形成する場合、該導電素子が該絶縁保護層の開口に位置付けられることにより従来の翼縁が生じることを回避し、それらの導電素子の間のピッチを縮小し、ファインピッチの使用要求が図られる。また、該導電素子は、該電気的接続パッドの表面を完全に被覆しているため、該導電素子と電気的接続パッドとの間に接触面積が大きく維持されているため、該電気的接続パッドと該導電素子との結合力が向上し、該回路板本体と半導体チップとの結合時の信頼性を向上させることができる。また、該導電素子の表面がコイニングにより平坦面に形成することにより、高さの均一な導電素子を提供することで、電気的接続の場合の高さの不揃いにより応力の不均一が生じることを回避することができる。 In the circuit board and the manufacturing method thereof according to the present invention, the electrical connection pad is a non-insulating protective layer defining connection pad, the opening of the insulating protective layer is larger than the electrical connection pad, and the peripheral edge of the electrical connection pad. When the solder material is smaller than the electrical connection pad and the solder material is formed as a conductive element by solder reflow, the conventional wing edge is formed by positioning the conductive element in the opening of the insulating protective layer. This is avoided, the pitch between the conductive elements is reduced, and the use of fine pitch is required. Further, since the conductive element completely covers the surface of the electrical connection pad, a large contact area is maintained between the conductive element and the electrical connection pad. As a result, the coupling force between the circuit board body and the semiconductor chip can be improved. In addition, by providing a conductive element with a uniform height by forming the surface of the conductive element on a flat surface by coining, unevenness in stress occurs due to uneven height in the case of electrical connection. It can be avoided.
上記のように、これらの実施の形態は本発明の原理および効果・機能を例示的に説明するものであり、本発明は、これらによって限定されるものではない。本発明に係る実質的な技術内容は、下記の発明の請求の範囲に定義される。本発明は、この技術分野に精通した者により発明の請求の範囲を脱しない範囲で色々な修飾や変更をすることが可能であり、そうした修飾や変更は本発明の技術範囲に入るものである。 As described above, these embodiments are illustrative of the principles, effects, and functions of the present invention, and the present invention is not limited thereto. The substantial technical contents according to the present invention are defined in the following claims. The present invention can be modified and changed in various ways by those skilled in the art without departing from the scope of the claims of the invention, and such modifications and changes fall within the technical scope of the present invention. .
１０、２０ 回路板本体
１１、２３２ 電気的接続パッド
１２、２４ 絶縁保護層
１２０、２４０ 開口
１３ スクリーン版
１３０ 開口
１４、２５ 半田材料
１４０ 側翼
１４’、２５’ 導電素子
１４０’ 翼縁
２１ａ 第１の導電層
２１ｂ 第２の導電層
２２ａ 第１のレジスト層
２２１ａ 第１の開口
２２２ａ 第２の開口
２２ｂ 第２のレジスト層
２２３ｂ 第３の開口２２３ｂ
２３１ 回路
２５１’ 平坦面
３０ 金属バンプ
４０ 金属層
10, 20
231
Claims (11)
前記回路板本体の表面に絶縁保護層が形成され、それらの前記電気的接続パッドを露出させるように対応して前記電気的接続パッドより大きく前記電気的接続パッドの周縁に接触しない開口が複数形成される工程と、
前記絶縁保護層の表面、前記開口の表面と前記電気的接続パッドの表面に第２の導電層が形成され、前記第２の導電層の表面に第２のレジスト層が形成され、前記第２のレジスト層に、前記電気的接続パッドの上面のみの前記第２の導電層の一部を露出させるように、前記電気的接続パッドより小さい第３の開口が形成される工程と、
前記第３の開口と前記電気的接続パッドの表面に金属バンプと半田材料が順に電気めっき形成される工程と、
前記第２のレジスト層およびそれにより被覆された前記第２の導電層を除去する工程と、
前記半田材料を、半田リフローにより導電素子として形成することにより、該導電素子によって、前記絶縁保護層の上面を被覆することなく、前記金属バンプおよび前記電気的接続パッドを被覆する工程と、
を備えることを特徴とする回路板の製造方法。 Providing a circuit board body having a plurality of electrical connection pads on at least one surface;
An insulating protective layer is formed on the surface of the circuit board body, and a plurality of openings that are larger than the electrical connection pads and do not contact the peripheral edge of the electrical connection pads are formed so as to expose the electrical connection pads. A process to be performed;
A second conductive layer is formed on the surface of the insulating protective layer, the surface of the opening and the surface of the electrical connection pad, a second resist layer is formed on the surface of the second conductive layer, and the second the resist layer, to expose a portion of the upper surface only the second conductive layer of the electrical connection pads, a step of the electrically connecting pads is less than the third opening is formed,
A step in which a metal bump and a solder material are sequentially formed by electroplating on the surface of the third opening and the electrical connection pad;
Removing the second resist layer and the second conductive layer thereby coated,
Forming the solder material as a conductive element by solder reflow, and covering the metal bumps and the electrical connection pads with the conductive element without covering the upper surface of the insulating protective layer;
A method of manufacturing a circuit board, comprising:
前記回路板本体の少なくとも一つの表面に第１の導電層が形成され、前記第１の導電層の表面に第１のレジスト層が形成され、前記第１のレジスト層に前記第１の導電層を露出させるように少なくとも一つの第１の開口および第２の開口が形成される工程と、
前記第１の開口が電気めっきして前記回路を形成し、前記第２の開口が電気めっきして前記電気的接続パッドを形成する工程と、
前記第１のレジスト層およびそれにより被覆された前記第１の導電層を除去する工程と、
をさらに備えていることを特徴とする請求項４に記載の回路板の製造方法。 A method of manufacturing the circuit and the electrical connection pad is as follows.
A first conductive layer is formed on at least one surface of the circuit board body, a first resist layer is formed on the surface of the first conductive layer, and the first conductive layer is formed on the first resist layer. Forming at least one first opening and second opening to expose
Forming the circuit by electroplating the first opening and forming the electrical connection pad by electroplating the second opening;
Removing the first resist layer and the first conductive layer thereby coated,
The circuit board manufacturing method according to claim 4 , further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010255155A JP5501940B2 (en) | 2010-11-15 | 2010-11-15 | Circuit board manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010255155A JP5501940B2 (en) | 2010-11-15 | 2010-11-15 | Circuit board manufacturing method |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007260830A Division JP2009094128A (en) | 2007-10-04 | 2007-10-04 | Circuit board, and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011044734A JP2011044734A (en) | 2011-03-03 |
| JP5501940B2 true JP5501940B2 (en) | 2014-05-28 |
Family
ID=43831871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010255155A Active JP5501940B2 (en) | 2010-11-15 | 2010-11-15 | Circuit board manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5501940B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101994726B1 (en) * | 2013-12-18 | 2019-07-01 | 삼성전기주식회사 | Chip electronic component and manufacturing method thereof |
| WO2018159464A1 (en) * | 2017-03-03 | 2018-09-07 | 株式会社村田製作所 | Circuit board |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0671133B2 (en) * | 1988-01-30 | 1994-09-07 | イビデン株式会社 | Method for forming solder layer on printed wiring board |
| JPH08107264A (en) * | 1994-10-03 | 1996-04-23 | Hitachi Ltd | High density wiring board and its manufacturing method |
| US5597469A (en) * | 1995-02-13 | 1997-01-28 | International Business Machines Corporation | Process for selective application of solder to circuit packages |
| JPH11191672A (en) * | 1997-12-25 | 1999-07-13 | Victor Co Of Japan Ltd | Printed wiring board |
| JP2002076575A (en) * | 2000-08-29 | 2002-03-15 | Toppan Printing Co Ltd | Method of manufacturing substrate for semiconductor device |
-
2010
- 2010-11-15 JP JP2010255155A patent/JP5501940B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011044734A (en) | 2011-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI462237B (en) | Wiring board manufacturing method, semiconductor device manufacturing method and wiring board | |
| KR100995870B1 (en) | A circuit board | |
| US8624382B2 (en) | Packaging substrate and method of fabricating the same | |
| US8912642B2 (en) | Packaging substrate and fabrication method thereof | |
| TWI493671B (en) | Package substrate having holder and fabricating method thereof, package structure having holder and fabricating method thereof | |
| JP2005109496A (en) | Semiconductor package substrate for forming pre-solder structure, the semiconductor package substrate in which pre-solder structure is formed, and the manufacturing methods | |
| TWI335653B (en) | Surface structure of package substrate and method of manufacturing the same | |
| US10192804B2 (en) | Bump-on-trace packaging structure and method for forming the same | |
| US20060225917A1 (en) | Conductive bump structure of circuit board and fabrication method thereof | |
| TW201318122A (en) | Package carrier, pacakge carrier manufacturing method, package structure for semiconductor device and manufacturing method thereof | |
| US7956472B2 (en) | Packaging substrate having electrical connection structure and method for fabricating the same | |
| US20080185711A1 (en) | Semiconductor package substrate | |
| US20090102050A1 (en) | Solder ball disposing surface structure of package substrate | |
| JP6109078B2 (en) | Electronic device tape with enhanced lead cracks | |
| JP5501940B2 (en) | Circuit board manufacturing method | |
| KR100843705B1 (en) | Semiconductor chip package having metal bump and methods of fabricating the same | |
| TWI336516B (en) | Surface structure of package substrate and method for manufacturing the same | |
| US7544599B2 (en) | Manufacturing method of solder ball disposing surface structure of package substrate | |
| TW201444045A (en) | Semiconductor package and method of manufacture | |
| TWI520278B (en) | Manufacturing method of wafer-embedding package structure | |
| JP3860028B2 (en) | Semiconductor device | |
| TWI473221B (en) | Package substrate and fabrication method thereof | |
| JP2009099730A (en) | Solder ball arrangement-side surface structure of package board, and its manufacturing method | |
| KR20100000328A (en) | Semiconductor package with joint reliability and method of fabricating the same | |
| TW201212186A (en) | Package structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101213 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130226 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130524 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140218 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140312 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5501940 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |