JP5499902B2

JP5499902B2 - Processor system

Info

Publication number: JP5499902B2
Application number: JP2010120211A
Authority: JP
Inventors: 修司大▲塚▼; 理芝田; 龍一辻; 一誠帯川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2010-05-26
Filing date: 2010-05-26
Publication date: 2014-05-21
Anticipated expiration: 2030-05-26
Also published as: JP2011248562A

Description

本発明は、複数のデバイスからなるプロセッサーシステムに関する。 The present invention relates to a processor system including a plurality of devices.

従来より、この種のプロセッサーシステムとしては、プロセッサーやメモリーコントローラー，Ｉ／Ｏインターフェースなどの複数のデバイスを備え、各デバイスをループ状の通信経路により接続するものが提案されている（例えば、特許文献１参照）。 Conventionally, as this type of processor system, a system including a plurality of devices such as a processor, a memory controller, and an I / O interface, and connecting each device through a loop communication path has been proposed (for example, Patent Documents). 1).

特開２００７−１２２５７６号公報JP 2007-122576 A

しかしながら、上述したようなシステムにおいては、ループ状に接続された複数のデバイスを順に経由しながら情報を転送するため、経由するデバイスの数によっては転送効率が低下して通信速度が遅くなる場合がある。近年、この種のプロセッサーシステムにおいては、搭載される機器の多機能化などに伴って、デバイスの積載数が増加する傾向にあるため、そのような通信速度の問題が顕在化するおそれがある。 However, in the system as described above, information is transferred while sequentially passing through a plurality of devices connected in a loop. Therefore, depending on the number of devices passing through, the transfer efficiency may be reduced and the communication speed may be reduced. is there. In recent years, in this type of processor system, the number of devices loaded tends to increase with the increase in the number of mounted devices, and therefore, such a problem of communication speed may become obvious.

本発明のプロセッサーシステムは、各デバイス間の通信を効率よく中継することを主目的とする。 The main purpose of the processor system of the present invention is to efficiently relay communication between devices.

本発明のプロセッサーシステムは、上述の主目的を達成するために以下の手段を採った。 The processor system of the present invention employs the following means in order to achieve the above-mentioned main object.

本発明のプロセッサーシステムは、
複数のデバイスからなるプロセッサーシステムであって、
マスターデバイスとしての第１のデバイスと、
前記第１のデバイスに対するスレーブデバイスとしての複数の第２のデバイスと、
前記第１のデバイスおよび前記第２のデバイスに対するスレーブデバイスとしての第３のデバイスと、
前記第１のデバイスと前記第２のデバイスとを接続してデバイス間の通信を中継する第１の中継手段と、
前記第２のデバイスと前記第３のデバイスとを接続してデバイス間の通信を中継する第２の中継手段と
を備え、
前記第１の中継手段と前記第２の中継手段との接続を介して前記第１のデバイスと前記第３のデバイスとを接続してデバイス間の通信を中継することを特徴とする。 The processor system of the present invention is
A processor system comprising a plurality of devices,
A first device as a master device;
A plurality of second devices as slave devices to the first device;
A third device as a slave device to the first device and the second device;
First relay means for connecting the first device and the second device to relay communication between the devices;
A second relay means for connecting the second device and the third device and relaying communication between the devices;
The communication between devices is relayed by connecting the first device and the third device via a connection between the first relay unit and the second relay unit.

この本発明のプロセッサーシステムでは、マスターデバイスとしての第１のデバイスとその第１のデバイスに対するスレーブデバイスとしての第２のデバイスとを接続してデバイス間の通信を中継する第１の中継手段と、第２のデバイスと第３のデバイスとを接続してデバイス間の通信を中継する第２の中継手段とを備えて、第１の中継手段と第２の中継手段との接続を介して第１のデバイスと第３のデバイスとを接続してデバイス間の通信を中継することを特徴とする。これにより、各デバイス間の通信において、通信対象となるデバイス以外のデバイスを経由する必要がないから、各デバイス間の通信を効率よく中継することができる。 In the processor system of the present invention, a first relay unit that connects a first device as a master device and a second device as a slave device to the first device to relay communication between the devices, And a second relay means for connecting the second device and the third device to relay communication between the devices, and the first relay means and the second relay means are connected via the first relay means. The device is connected to the third device to relay communication between the devices. Thereby, in the communication between each device, since it is not necessary to go through devices other than the device used as communication object, the communication between each device can be relayed efficiently.

第３のデバイスとして１つのスレーブデバイスを備える本発明のプロセッサーシステムにおいて、前記第１の中継手段は、外部ポートと内部ポートとが形成された第１の中継器を複数有し、該複数の第１の中継器を前記外部ポートを介して前記第１のデバイスと前記第２のデバイスとにそれぞれ接続すると共に前記内部ポートを介して互いに接続する手段であり、前記第２の中継手段は、外部ポートと内部ポートとが形成された第２の中継器を２つ有し、該２つの第２の中継器を一方の中継器の前記外部ポートを介して前記第２のデバイスに接続すると共に他方の中継器の前記外部ポートを介して前記第３のデバイスに接続し且つ前記内部ポートを介して互いに接続する手段であり、前記複数の第１の中継器のうち１つの中継器の前記外部ポートと前記第２の中継器のうち前記他方の中継器の外部ポートとを接続することにより前記第１のデバイスと前記第３のデバイスとを接続してなるものとすることもできる。こうすれば、第２の中継手段の各中継器における調停の負担を分散させることができるから、第１のデバイスと第３のデバイスとの通信や第２のデバイスと第３のデバイスとの通信をより効率よく中継することができる。 In the processor system of the present invention having one slave device as a third device, the first relay means includes a plurality of first repeaters in which an external port and an internal port are formed. One relay is connected to the first device and the second device via the external port, and is connected to each other via the internal port. Two second repeaters each having a port and an internal port are formed, and the two second repeaters are connected to the second device via the external port of one repeater and the other Means for connecting to the third device via the external port of the repeater and for connecting to each other via the internal port, the external port of one repeater among the plurality of first repeaters It can be assumed that by preparative and one of the second relay connecting the external port of the other repeaters formed by connecting the said first device said third device. By doing so, it is possible to disperse the arbitration burden in each repeater of the second relay means. Therefore, communication between the first device and the third device or communication between the second device and the third device. Can be relayed more efficiently.

また、第３のデバイスとして１つのスレーブデバイスを備える本発明のプロセッサーシステムにおいて、前記第１の中継手段は、外部ポートと内部ポートとが形成された第１の中継器を複数有し、該複数の第１の中継器を前記外部ポートを介して前記第１のデバイスと前記第２のデバイスとにそれぞれ接続すると共に前記内部ポートを介して互いに接続する手段であり、前記第２の中継手段は、複数の外部ポートが形成された第３の中継器を１つ有し、該外部ポートを前記第３のデバイスと前記第２のデバイスとにそれぞれ接続する手段であり、前記複数の第１の中継器のうち１つの中継器の前記外部ポートと前記第３の中継器の複数の外部ポートのうち１つの外部ポートとを接続することにより前記第１のデバイスと前記第３のデバイスとを接続してなるものとすることもできる。こうすれば、第２の中継手段を簡易な構成とすることができる。 In the processor system of the present invention having one slave device as a third device, the first relay means includes a plurality of first repeaters in which an external port and an internal port are formed. The first repeater is connected to the first device and the second device via the external port, and is connected to each other via the internal port. The second relay means A third repeater having a plurality of external ports formed therein, and means for connecting the external ports to the third device and the second device, respectively. The first device and the third device by connecting the external port of one repeater of the repeaters and one external port of the plurality of external ports of the third repeater; It may be composed by connecting. If it carries out like this, a 2nd relay means can be set as a simple structure.

そして、印刷機構により印刷を行なう印刷装置に搭載されてなる本発明のプロセッサーシステムにおいて、前記第１のデバイスは、メインコントローラーを含むデバイスであり、前記第２のデバイスは、前記メインコントローラーからの制御信号を受けて前記印刷機構を制御する印刷機構コントローラーを含むデバイスであり、前記第３のデバイスは、前記メインコントローラーからの制御信号を受けて印刷用のデータが記憶されるメモリーにアクセスするメモリーコントローラーを含むデバイスであるものとすることもできる。 And in the processor system of this invention mounted in the printing apparatus which performs printing by a printing mechanism, the said 1st device is a device containing a main controller, The said 2nd device is a control from the said main controller. A memory controller that includes a printing mechanism controller that controls the printing mechanism in response to a signal, wherein the third device receives a control signal from the main controller and accesses a memory in which printing data is stored It can also be a device containing.

プリンター１０の構成の概略を示す構成図。FIG. 2 is a configuration diagram illustrating an outline of a configuration of a printer. プロセッサーシステム２０の概略の接続関係図。FIG. 3 is a schematic connection diagram of the processor system 20. ワイドタイプパケットの一例を示す説明図。Explanatory drawing which shows an example of a wide type packet. ナロータイプパケットの一例を示す説明図。Explanatory drawing which shows an example of a narrow type packet. ライトトランザクション処理のタイミングチャートの一例を示す説明図。Explanatory drawing which shows an example of the timing chart of a write transaction process. リードトランザクション処理のタイミングチャートの一例を示す説明図。Explanatory drawing which shows an example of the timing chart of a read transaction process. Ｔ−ブリッジ４７とＩ−ブリッジ４９の構成の概略を示す構成図。The block diagram which shows the outline of a structure of the T-bridge 47 and the I-bridge 49. FIG. 前段ブリッジ５７と後段ブリッジ５９の構成の概略を示す構成図。The block diagram which shows the outline of a structure of the front | former stage bridge | bridging 57 and the back | latter stage bridge | bridging 59. FIG. 通信経路の一例を示す説明図。Explanatory drawing which shows an example of a communication path. 変形例のプロセッサーシステム２０ａの概略の接続関係図。The schematic connection relation figure of processor system 20a of a modification.

次に、本発明の実施の形態を図面を用いて説明する。図１は、本発明の一実施形態であるプロセッサーシステム２０を備えるプリンター１０の構成の概略を示す構成図であり、図２は、プロセッサーシステム２０の概略の接続関係図である。本実施形態のプリンター１０は、各種制御を司るプロセッサーシステム２０と、用紙Ｓへインクを吐出することにより画像を印刷する印刷機構２９と、原稿に光を照射することにより原稿上の画像を読み取るスキャナー機構３１と、外部機器との間で情報の入出力を行なう通信インターフェース（Ｉ／Ｆ）３３と、一時的にデータを記憶するメモリー３５と、各種プログラムを記憶したＲＯＭ３６と、ユーザーに各種情報を表示したりユーザーが各種操作を行なったりする操作部３７とを備える。 Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram illustrating an outline of a configuration of a printer 10 including a processor system 20 according to an embodiment of the present invention, and FIG. 2 is a schematic connection relation diagram of the processor system 20. The printer 10 according to this embodiment includes a processor system 20 that controls various controls, a printing mechanism 29 that prints an image by ejecting ink onto a sheet S, and a scanner that reads an image on a document by irradiating the document with light. A communication interface (I / F) 33 for inputting / outputting information between the mechanism 31 and an external device, a memory 35 for temporarily storing data, a ROM 36 for storing various programs, and various information to the user. And an operation unit 37 for displaying and performing various operations by the user.

プロセッサーシステム２０は、複数のデバイス（プロセッサー）を図示しない基板上に集積化したものであり、中央演算処理装置としてプリンター１０の主制御を司るＣＰＵ２４と、各デバイスとメモリー３５との間のデータのやり取りをＣＰＵ２４を介さずに制御するダイレクトメモリーアクセス（ＤＭＡ）コントローラー２６と、印刷機構２９を制御する印刷制御部２８と、スキャナー機構３１を制御するスキャナー制御部３０と、通信Ｉ／Ｆ３３を介して外部機器とのデータのやり取りなどのネットワークに関する制御を行なうネットワークコントローラー３２と、メモリー３５に対するデータの書き込みや読み出しを制御するメモリーコントローラー３４とを備え、これらはバス２２を介して電気的に接続されている。ＣＰＵ２４は、操作部３７に表示信号を出力したり、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２に各種制御指令であるリクエストを出力したりする。また、ＣＰＵ２４は、操作部３７からの操作信号を入力したり、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２からの各種の制御信号に対する応答であるレスポンスを入力したりする。なお、ＤＭＡコントローラー２６の制御によりＣＰＵ２４を介さずにメモリー３５（メモリーコントローラー３４）にアクセス可能なデバイスとしては、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２が該当する。 The processor system 20 is obtained by integrating a plurality of devices (processors) on a substrate (not shown). The CPU 24 controls the main control of the printer 10 as a central processing unit and data between each device and the memory 35. Via a direct memory access (DMA) controller 26 that controls the exchange without going through the CPU 24, a print control unit 28 that controls the printing mechanism 29, a scanner control unit 30 that controls the scanner mechanism 31, and a communication I / F 33. A network controller 32 that performs network-related control such as data exchange with an external device and a memory controller 34 that controls writing and reading of data to and from the memory 35 are provided, and these are electrically connected via the bus 22. Yes. The CPU 24 outputs a display signal to the operation unit 37 and outputs requests that are various control commands to the print control unit 28, the scanner control unit 30, and the network controller 32. Further, the CPU 24 inputs an operation signal from the operation unit 37 and inputs responses that are responses to various control signals from the print control unit 28, the scanner control unit 30, and the network controller 32. A device that can access the memory 35 (memory controller 34) without the CPU 24 under the control of the DMA controller 26 corresponds to the print control unit 28, the scanner control unit 30, and the network controller 32.

ここで、プロセッサーシステム２０の各デバイスの接続関係について図２に基づいて説明する。なお、図２では、他のデバイスに対してマスターとして機能するＣＰＵ２４やＤＭＡコントローラー２６をマスターデバイス４０（Ｍａｓｔｅｒ０，１）とし、マスターデバイス４０に対してスレーブとして機能すると共にメモリーコントローラー３４に対してマスターとして機能する印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２を第１のスレーブデバイス５０（Ｓｌａｖｅ０，１，２）とし、マスターデバイス４０と第１のスレーブデバイス５０に対してスレーブとして機能するメモリーコントローラー３４を第２のスレーブデバイス６０（Ｓｌａｖｅ３）として図示した。 Here, the connection relationship of each device of the processor system 20 will be described with reference to FIG. In FIG. 2, the CPU 24 and the DMA controller 26 that function as masters for other devices are designated as master devices 40 (Master 0, 1), function as slaves for the master devices 40, and function as masters for the memory controller 34. The print controller 28, the scanner controller 30, and the network controller 32 are used as the first slave device 50 (Slave 0, 1, 2), and the master controller 40 and the memory controller 34 that functions as a slave to the first slave device 50 are provided. Shown as a second slave device 60 (Slave3).

このプロセッサーシステム２０においては、図２に示すように、マスターデバイス４０側と第１のスレーブデバイス５０側とを接続するクロスバースイッチ４５と、クロスバースイッチ４５を介してマスターデバイス４０側と第２のスレーブデバイス６０側とを接続すると共に第１のスレーブデバイス５０側と第２のスレーブデバイス６０側とを接続する多段ブリッジ５５とを用いて、各デバイスを接続している。なお、これらのクロスバースイッチ４５や多段ブリッジ５５などがバス２２を構成している。また、図示するように、マスターデバイス４０とクロスバースイッチ４５との間にはプロトコルブリッジ７２（Ｐ−Ｂｍ０，Ｐ−Ｂｍ１）が設けられ、クロスバースイッチ４５と第１のスレーブデバイス５０との間にはプロトコルブリッジ７４（Ｐ−Ｂｓ０，Ｐ−Ｂｓ１，Ｐ−Ｂｓ２）が設けられ、第１のスレーブデバイス５０と多段ブリッジ５５との間にはプロトコルブリッジ７６（Ｐ−Ｂｓ３，Ｐ−Ｂｓ４，Ｐ−Ｂｓ５）が設けられ、多段ブリッジ５５と第２のスレーブデバイス６０との間にはプロトコルブリッジ７８（Ｐ−Ｂｓ６）が設けられている。これらの各プロトコルブリッジは、デバイス毎のプロトコルの違いを共通のパケットに変換してクロスバースイッチ４５や多段ブリッジ５５に転送したり、共通のパケットをデバイス毎のプロトコルに変換して各デバイスに転送したりする。 In this processor system 20, as shown in FIG. 2, a crossbar switch 45 that connects the master device 40 side and the first slave device 50 side, and the master device 40 side and the second slave via the crossbar switch 45. Each device is connected by using a multistage bridge 55 that connects the device 60 side and connects the first slave device 50 side and the second slave device 60 side. The crossbar switch 45, the multistage bridge 55, and the like constitute the bus 22. As shown in the figure, a protocol bridge 72 (P-Bm0, P-Bm1) is provided between the master device 40 and the crossbar switch 45, and between the crossbar switch 45 and the first slave device 50. The protocol bridge 74 (P-Bs0, P-Bs1, P-Bs2) is provided, and the protocol bridge 76 (P-Bs3, P-Bs4, P-) is provided between the first slave device 50 and the multistage bridge 55. Bs5) is provided, and a protocol bridge 78 (P-Bs6) is provided between the multistage bridge 55 and the second slave device 60. Each of these protocol bridges converts the protocol difference of each device into a common packet and transfers it to the crossbar switch 45 or the multistage bridge 55, or converts the common packet into a protocol for each device and transfers it to each device. To do.

ここで、クロスバースイッチ４５や多段ブリッジ５５で用いられるパケットについて説明する。本実施形態では、目的によりパケットタイプを使い分けることが可能となっており、データ転送用には７３ビットや８０ビットなどのワイドタイプのパケットが用いられ、レジスター設定用には３２ビットや４８ビットなどのナロータイプのパケットが用いられている。図３は、ワイドタイプパケットの一例を示す説明図であり、図４は、ナロータイプパケットの一例を示す説明図である。図示するように、リクエスト用のリクエストパケットコマンド（図３（ａ），図４（ａ））やリクエストパケットデータ（図３（ｂ），図４（ｂ））、レスポンス用のレスポンスデータ（図３（ｃ），図４（ｃ））がある。リクエストパケットコマンドには、リードまたはライトなどのコマンド種別を示すコマンドコード（C）やデータアクセスサイズ（Dsize）、トランザクションの識別情報を示すトランザクションＩＤ（ＴＩＤ）、リクエストの出力元のマスターデバイス４０などの識別情報を示すＳＩＤ（SourceID）、アドレスフィールド（Address）、バースト長（Bsize）などの情報が含まれている。また、リクエストパケットデータには、ライトデータフィールド（Write data)などの情報が含まれており、レスポンスデータには、リードデータフィールド（Read data）やレスポンスのエラーの有無（Res）、ＴＩＤ、ＳＩＤなどの情報が含まれている。なお、このようなパケットを用いたライトトランザクション処理のタイミングチャートの一例を図５に示し、リードトランザクション処理のタイミングチャートの一例を図６に示す。図示するように、バスクロック（Clock）やリクエスト制御信号（Request valid／Request header／Request ready），リクエストデータ（Request bus），リクエスト制御フラグ（Last write flag），レスポンス制御信号（Response valid／Response ready），レスポンスデータ（Response bus），レスポンス制御フラグ（Last read frag）からなる。これらの各信号は、バスクロックに同期しており、受信側の出力するReady信号がアクティブで且つ送信側の出力するValid信号がアクティブであるときに、バスクロックの立ち上がりでデータバスの内容が伝送される。なお、リクエスト制御フラグは、上述したリクエストパケットデータのＬフィールド（図３参照）の値を示し、レスポンス制御フラグは、上述したレスポンスデータのＬフィールドの値を示す。また、図中の（Ｔ）は後述するターゲットブリッジを示し、図中の（Ｉ）は後述するイニシエーターブリッジを示す。 Here, packets used in the crossbar switch 45 and the multistage bridge 55 will be described. In this embodiment, it is possible to use different packet types depending on the purpose, 73-bit or 80-bit wide type packets are used for data transfer, and 32-bit, 48-bit, etc. for register setting. Narrow type packets are used. FIG. 3 is an explanatory diagram illustrating an example of a wide type packet, and FIG. 4 is an explanatory diagram illustrating an example of a narrow type packet. As shown in the figure, a request packet command for request (FIGS. 3A and 4A), request packet data (FIGS. 3B and 4B), response data for response (FIG. 3). (C) and FIG. 4 (c)). The request packet command includes a command code (C) indicating a command type such as read or write, a data access size (Dsize), a transaction ID (TID) indicating transaction identification information, and an identification of the master device 40 from which the request is output. Information such as SID (SourceID) indicating information, an address field (Address), and a burst length (Bsize) is included. The request packet data includes information such as a write data field (Write data), and the response data includes a read data field (Read data), presence or absence of a response error (Res), TID, SID, and the like. Information is included. An example of a timing chart of a write transaction process using such a packet is shown in FIG. 5, and an example of a timing chart of a read transaction process is shown in FIG. As shown, bus clock (Clock), request control signal (Request valid / Request header / Request ready), request data (Request bus), request control flag (Last write flag), response control signal (Response valid / Response ready ), Response data (Response bus), and response control flag (Last read frag). Each of these signals is synchronized with the bus clock. When the Ready signal output from the receiving side is active and the Valid signal output from the transmitting side is active, the contents of the data bus are transmitted at the rising edge of the bus clock. Is done. The request control flag indicates the value of the L field (see FIG. 3) of the request packet data described above, and the response control flag indicates the value of the L field of the response data described above. Further, (T) in the figure indicates a target bridge described later, and (I) in the figure indicates an initiator bridge described later.

クロスバースイッチ４５は、マスターデバイス４０側からのリクエストの分配および第１のスレーブデバイス５０側や第２のスレーブデバイス６０側からのレスポンスの収集を行なうターゲットブリッジ（Target-Bridge，以下Ｔブリッジとする）４７（Ｔ−Ｂ０，１）と、リクエストの調停やレスポンスの分配を行なうイニシエーターブリッジ（Initiator-Bridge、以下Ｉブリッジとする）４９（Ｉ−Ｂ０，１，２，３）とを備える。Ｔブリッジ４７のうち、Ｔ−Ｂ０はＰ−Ｂｍ０を介してＭａｓｔｅｒ０に接続され、Ｔ−Ｂ１はＰ−Ｂｍ１を介してＭａｓｔｅｒ１に接続されている。また、Ｉブリッジ４９のうち、Ｉ−Ｂ０はＰ−Ｂｓ０を介してＳｌａｖｅ０に接続され、Ｉ−Ｂ１はＰ−Ｂｓ１を介してＳｌａｖｅ１に接続され、Ｉ−Ｂ２はＰ−Ｂｓ２を介してＳｌａｖｅ２に接続され、Ｉ−Ｂ３は多段スイッチ５５に接続されている。また、Ｔ−Ｂ０とＩ−Ｂ０〜Ｉ−Ｂ３、Ｔ−Ｂ１とＩ−Ｂ０〜Ｉ−Ｂ３がそれぞれ接続されている。このＴブリッジ４７とＩブリッジ４９の構成の概略を図７に示す。図７（ａ）はＴブリッジ４７を示し、図７（ｂ）はＩブリッジ４９を示す。 The crossbar switch 45 distributes requests from the master device 40 side and collects responses from the first slave device 50 side and the second slave device 60 side (Target-Bridge, hereinafter referred to as T bridge). 47 (T-B0, 1) and an initiator bridge (Initiator-Bridge, hereinafter referred to as I-bridge) 49 (I-B0, 1, 2, 3) for request arbitration and response distribution. Of the T bridge 47, T-B0 is connected to Master0 via P-Bm0, and T-B1 is connected to Master1 via P-Bm1. In the I bridge 49, I-B0 is connected to Slave0 via P-Bs0, I-B1 is connected to Slave1 via P-Bs1, and I-B2 is connected to Slave2 via P-Bs2. I-B3 is connected to the multistage switch 55. Also, T-B0 and I-B0 to I-B3, and T-B1 and I-B0 to I-B3 are connected to each other. A schematic configuration of the T bridge 47 and the I bridge 49 is shown in FIG. FIG. 7A shows a T bridge 47, and FIG. 7B shows an I bridge 49.

Ｔブリッジ４７の各Ｔ−Ｂには、プロトコルブリッジ７２を介してクロスバースイッチ４５外のマスターデバイス４０に接続される１つの第１入力ポート４７ａおよび１つの第１出力ポート４７ｂと、クロスバースイッチ４５内のＩブリッジ４９に接続される複数の第２入力ポート４７ｃおよび複数の第２出力ポート４７ｄとが形成されている。また、第２出力ポート４７ｄや第１出力ポート４７ｂには、バッファーとしてのＦＩＦＯ４７ｅが設けられている。このＴブリッジ４７は、第１入力ポート４７ａにマスターデバイス４０側からのリクエストが入力されると、アドレスデコードによりパケット内のアドレスを読み出してリクエスト先のデバイス（第１のスレーブデバイス５０や第２のスレーブデバイス６０）を判定すると共に判定したリクエスト先のデバイスに繋がるＩブリッジ４９（Ｉ−Ｂ０〜３のいずれか）を図示しないアドレスマップを参照して選択し、選択したＩブリッジ４９に接続された第２出力ポート４７ｄからリクエストを送信する。また、第２入力ポート４７ｃにＩブリッジ４９（第１のスレーブデバイス５０側や第２のスレーブデバイス６０側）からのレスポンスが入力されると、いわゆるラウンドロビンにより受け取った順に第１出力ポート４７ｂからマスターデバイス４０側にレスポンスを送信する。 Each T-B of the T bridge 47 includes one first input port 47 a and one first output port 47 b connected to the master device 40 outside the crossbar switch 45 via the protocol bridge 72, and the crossbar switch 45. A plurality of second input ports 47c and a plurality of second output ports 47d connected to the I bridge 49 are formed. The second output port 47d and the first output port 47b are provided with a FIFO 47e as a buffer. When a request from the master device 40 side is input to the first input port 47a, the T bridge 47 reads the address in the packet by address decoding, and requests the requested device (the first slave device 50 or the second slave device). A device 60) is selected and an I bridge 49 (any one of I-B0 to B-3) connected to the determined request destination device is selected with reference to an address map (not shown), and the I bridge 49 connected to the selected I bridge 49 is selected. A request is transmitted from the 2-output port 47d. When a response from the I bridge 49 (the first slave device 50 side or the second slave device 60 side) is input to the second input port 47c, the first output port 47b receives the response in the order received by so-called round robin. A response is transmitted to the master device 40 side.

Ｉブリッジ４９の各Ｉ−Ｂには、プロトコルブリッジ７４を介してクロスバースイッチ４５外の第１のスレーブデバイス５０に接続されたり外部の多段ブリッジ５５（第２のスレーブデバイス６０側）に接続されたりする１つの第１入力ポート４９ａおよび１つの第１出力ポート４９ｂと、クロスバースイッチ４５内のＴブリッジ４７の第２出力ポート４７ｄに接続される複数の第２入力ポート４９ｃと、Ｔブリッジ４７の第２入力ポート４７ｃに接続される複数の第２出力ポート４９ｄとが形成されている。また、第１出力ポート４９ｂや第２出力ポート４９ｄの各ポートには、バッファーとしてのＦＩＦＯ４９ｅが設けられている。このＩブリッジ４９は、第２入力ポート４９ｃにＴブリッジ４７（マスターデバイス４０側）からのリクエストが入力されると、第１出力ポート４９ｂから第１のスレーブデバイス５０側や多段ブリッジ５５（第２のスレーブデバイス６０側）にリクエストを送信する。また、このＩブリッジ４９は、複数のリクエストを受け付け可能に構成されており、リクエストが重複した場合には、優先順位付けに従って調停を行ない、その調停結果に従って順にＦＩＦＯ４９ｅに格納する。調停の方法としては、例えば、第２入力ポート４９ｃ毎に図示しないカウンターをそれぞれ設けておき、各カウンター値に応じた優先順位付けに従って調停を行なうものとすることができる。その場合、予めＭａｓｔｅｒ０，１の優先度に応じて各カウンター値の初期値を設定しておき、カウンター値が高い第２入力ポート４９ｃに入力されたリクエストを優先して調停を行ない、調停を行なう度にリクエストを優先した第２入力ポート４９ｃのカウンター値を値１ずつ減じていき値０になったカウンター値をリセットするものなどとしてもよい。また、Ｉブリッジ４９は、第１入力ポート４９ａに第１のスレーブデバイス５０側や多段ブリッジ５５（第２のスレーブデバイス６０側）からのレスポンスが入力されると、パケット内のＳＩＤを読み出して応答先のマスターデバイス４０に繋がるＴブリッジ４７を選択し、選択したＴブリッジ４７に接続されている第２出力ポート４９ｄからレスポンスを送信する。 Each I-B of the I bridge 49 is connected to the first slave device 50 outside the crossbar switch 45 via the protocol bridge 74 or to the external multi-stage bridge 55 (second slave device 60 side). A first input port 49a and a first output port 49b, a plurality of second input ports 49c connected to the second output port 47d of the T bridge 47 in the crossbar switch 45, and a T bridge 47. A plurality of second output ports 49d connected to the second input port 47c are formed. A FIFO 49e as a buffer is provided at each of the first output port 49b and the second output port 49d. When a request from the T bridge 47 (master device 40 side) is input to the second input port 49c, the I bridge 49 receives from the first output port 49b the first slave device 50 side and the multistage bridge 55 (second stage bridge 55). A request is transmitted to the slave device 60 side. The I bridge 49 is configured to be able to accept a plurality of requests. When requests overlap, the I bridge 49 performs arbitration according to prioritization and sequentially stores it in the FIFO 49e according to the arbitration result. As an arbitration method, for example, a counter (not shown) may be provided for each second input port 49c, and arbitration may be performed according to prioritization according to each counter value. In that case, the initial value of each counter value is set in advance according to the priorities of Master 0, 1, and arbitration is performed by giving priority to requests input to the second input port 49c having a high counter value. The counter value of the second input port 49c that gives priority to the request each time may be decreased by 1 and the counter value that has become 0 may be reset. Further, when a response from the first slave device 50 side or the multistage bridge 55 (second slave device 60 side) is input to the first input port 49a, the I bridge 49 reads the SID in the packet and responds. The T bridge 47 connected to the previous master device 40 is selected, and a response is transmitted from the second output port 49d connected to the selected T bridge 47.

多段ブリッジ５５は、第１のスレーブデバイス５０側に設けられた前段ブリッジ５７と第２のスレーブデバイス６０側に設けられた後段ブリッジ５９との２段のブリッジを備える。前段ブリッジ５７は、Ｉブリッジ４９の各Ｉ−Ｂと同様に構成されたＩ−Ｂ４からなり、Ｐ−Ｂｓ３を介してＳｌａｖｅ０に、Ｐ−Ｂｓ４を介してＳｌａｖｅ１に、Ｐ−Ｂｓ５を介してＳｌａｖｅ２にそれぞれ接続され、また、後段ブリッジ５９に接続されている。一方、後段ブリッジ５９は、Ｉブリッジ４９の各Ｉ−Ｂと同様に構成されたＩ−Ｂ５からなり、Ｉ−Ｂ４に接続されると共にクロスバースイッチ４５のＩ−Ｂ３に接続され、また、Ｐ−Ｂｓ６を介してＳｌａｖｅ３に接続されている。この前段ブリッジ５７と後段ブリッジ５９の構成の概略を図８に示す。図８（ａ）は前段ブリッジ５７を示し、図８（ｂ）は後段ブリッジ５９を示す。 The multi-stage bridge 55 includes a two-stage bridge including a front-stage bridge 57 provided on the first slave device 50 side and a rear-stage bridge 59 provided on the second slave device 60 side. The pre-stage bridge 57 includes I-B4 configured in the same manner as each I-B of the I bridge 49, and is connected to Slave0 through P-Bs3, to Slave1 through P-Bs4, and to Slave2 through P-Bs5. Are connected to the rear bridge 59. On the other hand, the rear bridge 59 includes I-B5 configured in the same manner as each I-B of the I-bridge 49, and is connected to I-B4 and to I-B3 of the crossbar switch 45. -It is connected to Slave3 via Bs6. FIG. 8 shows an outline of the configuration of the front-stage bridge 57 and the rear-stage bridge 59. 8A shows the front bridge 57, and FIG. 8B shows the rear bridge 59.

前段ブリッジ５７のＩ−Ｂ４には、多段ブリッジ５５内のＩ−Ｂ５に接続される１つの第１入力ポート５７ａおよび１つの第１出力ポート５７ｂと、プロトコルブリッジ７６を介して多段ブリッジ５５外の第１のスレーブデバイス５０に接続される複数の第２入力ポート５７ｃおよび複数の第２出力ポート５７ｄとが形成されている。また、第１出力ポート５７ｂや第２出力ポート５７ｄの各ポートには、バッファーとしてのＦＩＦＯ５７ｅが設けられている。この前段ブリッジ５７は、第２入力ポート５７ｃに第１のスレーブデバイス５０側からのリクエストが入力されると、上述したＩブリッジ４９と同様な調停を行なって第１出力ポート５７ｂからＩ−Ｂ５にリクエストを送信する。また、第１入力ポート５７ａにＩ−Ｂ５（第２のスレーブデバイス６０側）からのレスポンスが入力されると、パケット内のＳＩＤを読み出して応答先の第１のスレーブデバイス５０に繋がる第２出力ポート５７ｄを選択してレスポンスを送信する。 I-B4 of the pre-stage bridge 57 includes one first input port 57a and one first output port 57b connected to I-B5 in the multistage bridge 55, and the outside of the multistage bridge 55 via the protocol bridge 76. A plurality of second input ports 57c and a plurality of second output ports 57d connected to the first slave device 50 are formed. A FIFO 57e as a buffer is provided at each of the first output port 57b and the second output port 57d. When a request from the first slave device 50 is input to the second input port 57c, the pre-stage bridge 57 performs the same arbitration as that of the I bridge 49 described above, and passes from the first output port 57b to I-B5. Send a request. When a response from I-B5 (second slave device 60 side) is input to the first input port 57a, the SID in the packet is read, and the second output connected to the first slave device 50 that is the response destination. The port 57d is selected and a response is transmitted.

後段ブリッジ５９には、プロトコルブリッジ７８を介して多段ブリッジ５５外のＳｌａｖｅ３に接続される１つの第１入力ポート５９ａおよび１つの第１出力ポート５９ｂと、Ｉ−Ｂ３やＩ−Ｂ４に接続される複数の第２入力ポート５９ｃ（５９ｃ１，５９ｃ２）および複数の第２出力ポート５９ｄ（５９ｄ１，５９ｄ２）とが形成されている。なお、第２入力ポート５９ｃ１および第２出力ポート５９ｄ１が多段ブリッジ５５外のＩ−Ｂ３に繋がっており、第２入力ポート５９ｃ２および第２出力ポート５９ｄ２が多段ブリッジ５５内のＩ−Ｂ４に繋がっている。また、第１出力ポート５９ｂや第２出力ポート５９ｄの各ポートには、バッファーとしてのＦＩＦＯ５９ｅが設けられている。この後段ブリッジ５９は、第２入力ポート５９ｃに第１のスレーブデバイス５０側やマスターデバイス４０側からのリクエストが入力されると、上述したＩブリッジ４９と同様な調停を行なって第１出力ポート５９ｂから第２のスレーブデバイス６０（Ｓｌａｖｅ３）にリクエストを送信する。また、第１入力ポート５９ａに第２のスレーブデバイス６０（Ｓｌａｖｅ３）からのレスポンスが入力されると、パケット内のＳＩＤを読み出して応答先の第１のスレーブデバイス５０やマスターデバイス４０に繋がる第２出力ポート５９ｄを選択してレスポンスを送信する。ここで、多段ブリッジ５５は、Ｉ−Ｂ４とＩ−Ｂ５とを備えており、Ｉ−Ｂ４がＳｌａｖｅ０，１，２とＩ−Ｂ５とのそれぞれの中継の調停を行なえばよく、Ｉ−Ｂ５がＳｌａｖｅ３（Ｐ−Ｂｓ６）とＩ−Ｂ３またはＩ−Ｂ４との中継の調停を行なえばよいため、調停の負担を分散させることができる。 The rear bridge 59 is connected to one first input port 59a and one first output port 59b connected to the slave 3 outside the multistage bridge 55 via the protocol bridge 78, and to the I-B3 and I-B4. A plurality of second input ports 59c (59c1, 59c2) and a plurality of second output ports 59d (59d1, 59d2) are formed. The second input port 59c1 and the second output port 59d1 are connected to I-B3 outside the multistage bridge 55, and the second input port 59c2 and the second output port 59d2 are connected to I-B4 in the multistage bridge 55. Yes. A FIFO 59e as a buffer is provided at each of the first output port 59b and the second output port 59d. When a request from the first slave device 50 side or the master device 40 side is input to the second input port 59c, the post-stage bridge 59 performs arbitration similar to that of the I bridge 49 described above, and from the first output port 59b. The request is transmitted to the second slave device 60 (Slave3). When a response from the second slave device 60 (Slave3) is input to the first input port 59a, the SID in the packet is read and the second output connected to the first slave device 50 or the master device 40 that is the response destination. The port 59d is selected and a response is transmitted. Here, the multistage bridge 55 is provided with I-B4 and I-B5, and I-B4 may perform arbitration of the relays of Slave0, 1, 2, and I-B5. Since it is only necessary to perform relay arbitration between Slave3 (P-Bs6) and I-B3 or I-B4, the burden of arbitration can be distributed.

次に、こうして構成された本実施形態のプロセッサーシステム２０の通信経路について、特に各デバイス間の通信経路について説明する。図９は、通信経路の一例を示す説明図である。図９中の経路（１）は、マスターデバイス４０と第１のスレーブデバイス５０との通信経路の一例として、Ｍａｓｔｅｒ０とＳｌａｖｅ１との通信経路を示す。図示するように、Ｍａｓｔｅｒ０からＰ−Ｂｍ０，Ｔ−Ｂ０，Ｉ−Ｂ１，Ｐ−Ｂｓ１を順に介してＳｌａｖｅ１に繋がる経路となる。また、図９中の経路（２）は、第１のスレーブデバイス５０と第２のスレーブデバイス６０との通信経路の一例として、Ｓｌａｖｅ０とＳｌａｖｅ３との通信経路を示す。図示するように、Ｓｌａｖｅ０からＰ−Ｂｓ３，Ｉ−Ｂ４，Ｉ−Ｂ５，Ｐ−Ｂｓ６を順に介してＳｌａｖｅ３に繋がる経路となる。そして、図９中の経路（３）は、マスターデバイス４０と第２のスレーブデバイス６０との通信経路の一例として、Ｍａｓｔｅｒ０とＳｌａｖｅ３との通信経路を示す。図示するように、Ｍａｓｔｅｒ０からＰ−Ｂｍ０，Ｔ−Ｂ０，Ｉ−Ｂ３，Ｉ−Ｂ５，Ｐ−Ｂｓ６を順に介してＳｌａｖｅ３に繋がる経路となる。このように各デバイス間の通信経路において通信対象となるデバイス以外の他のデバイスを経由することがないため、各デバイス間の通信を効率よく中継することができる。特に、マスターデバイス４０と第２のスレーブデバイス６０とは第１のスレーブデバイス５０を挟んで配置されているが、第１のスレーブデバイス５０を介在させて通信する必要がないため効率のよい中継を行なうことができる。また、上述したように、多段ブリッジ５５は、Ｉ−Ｂ４とＩ−Ｂ５とを備えて調停の負担を分散させるから、マスターデバイス４０と第２のスレーブデバイス６０との通信や第１のスレーブデバイス５０と第２のスレーブデバイス６０との通信をより効率のよいものとすることができる。クロスバースイッチ４５のＩ−Ｂ３と多段ブリッジ５５のＩ−Ｂ５とを接続することによりマスターデバイス４０と第２のスレーブデバイス６０との通信経路を形成するのはこうした理由による。 Next, a communication path of the processor system 20 of the present embodiment configured as described above, particularly a communication path between devices will be described. FIG. 9 is an explanatory diagram illustrating an example of a communication path. A path (1) in FIG. 9 indicates a communication path between Master 0 and Slave 1 as an example of a communication path between the master device 40 and the first slave device 50. As shown in the figure, the route is connected to Slave 1 through Master 0 through P-Bm 0, T-B 0, I-B 1, and P-Bs 1 in order. Also, a path (2) in FIG. 9 shows a communication path between Slave0 and Slave3 as an example of a communication path between the first slave device 50 and the second slave device 60. As shown in the figure, the path is connected to Slave 3 through S 0 through P-Bs 3, I-B 4, I-B 5, and P-Bs 6 in order. A path (3) in FIG. 9 indicates a communication path between Master 0 and Slave 3 as an example of a communication path between the master device 40 and the second slave device 60. As shown in the drawing, the route is connected to Slave 3 through Master 0 through P-Bm 0, T-B 0, I-B 3, I-B 5, and P-Bs 6 in order. As described above, since the communication path between the devices does not pass through any other device other than the device to be communicated, the communication between the devices can be relayed efficiently. In particular, the master device 40 and the second slave device 60 are arranged with the first slave device 50 interposed therebetween. However, since there is no need to communicate via the first slave device 50, efficient relaying is performed. be able to. Further, as described above, the multistage bridge 55 includes I-B4 and I-B5 and distributes the arbitration burden. Therefore, the communication between the master device 40 and the second slave device 60 and the first slave device 50 are performed. And the second slave device 60 can be made more efficient. For this reason, the communication path between the master device 40 and the second slave device 60 is formed by connecting the I-B 3 of the crossbar switch 45 and the I-B 5 of the multistage bridge 55.

ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態のＣＰＵ２４やＤＭＡコントローラー２６としてのマスターデバイス４０（Ｍａｓｔｅｒ０，１）が本発明の「第１のデバイス」に相当し、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２としての第１のスレーブデバイス５０（Ｓｌａｖｅ０，１，２）が「第２のデバイス」に相当し、メモリーコントローラー３４としての第２のスレーブデバイス６０（Ｓｌａｖｅ３）が「第３のデバイス」に相当し、クロスバースイッチ４５が「第１の中継手段」に相当し、多段ブリッジ５５が「第２の中継手段」に相当する。また、クロスバースイッチ４５のＴブリッジ４７のＴ−Ｂ０，１とＩブリッジ４９のＩ−Ｂ０，１，２，３とが「第１の中継器」に相当し、多段ブリッジ５５の前段ブリッジ５７のＩ−Ｂ４と後段ブリッジ５９のＩ−Ｂ５とが「第２の中継器」に相当する。なお、Ｉ−Ｂ４が第２の中継器のうちの一方の中継器にＩ−Ｂ５が他方の中継器にそれぞれ相当する。そして、Ｔブリッジ４７の各Ｔ−Ｂの第１入力ポート４７ａや第１出力ポート４７ｂおよびＩブリッジ４９の各Ｉ−Ｂの第１入力ポート４９ａや第１出力ポート４９ｂが第１の中継器の「外部ポート」に相当し、Ｔブリッジ４７の各Ｔ−Ｂの第２入力ポート４７ｃや第２出力ポート４７ｄおよびＩブリッジ４９の各Ｉ−Ｂの第２入力ポート４９ｃや第２出力ポート４９ｄが第１の中継器の「内部ポート」に相当する。また、前段ブリッジ５７のＩ−Ｂ４の第２入力ポート５７ｃや第２出力ポート５７ｄおよび後段ブリッジ５９のＩ−Ｂ５の第１入力ポート５９ａや第１出力ポート５９ｂ，第２入力ポート５９ｃ１，第２出力ポート５９ｄ１が第２の中継器の「外部ポート」に相当し、前段ブリッジ５７のＩ−Ｂ４の第１入力ポート５７ａや第１出力ポート５７ｂおよび後段ブリッジ５９のＩ−Ｂ５の第２入力ポート５９ｃ２や第２出力ポート５９ｄ２が第２の中継器の「内部ポート」に相当する。 Here, the correspondence between the components of the present embodiment and the components of the present invention will be clarified. The master device 40 (Master 0, 1) as the CPU 24 or the DMA controller 26 of the present embodiment corresponds to the “first device” of the present invention, and the first as the print control unit 28, the scanner control unit 30, and the network controller 32. The slave device 50 (Slave 0, 1, 2) corresponds to the “second device”, the second slave device 60 (Slave 3) as the memory controller 34 corresponds to the “third device”, and the crossbar switch 45 Corresponds to the “first relay means”, and the multistage bridge 55 corresponds to the “second relay means”. Further, T-B0,1 of the T-bridge 47 of the crossbar switch 45 and I-B0,1,2,3 of the I-bridge 49 correspond to the "first repeater", and the front-stage bridge 57 of the multistage bridge 55. I-B4 and I-B5 of the rear bridge 59 correspond to a “second repeater”. Note that I-B4 corresponds to one of the second repeaters, and I-B5 corresponds to the other repeater. The first input port 47a and the first output port 47b of each TB of the T bridge 47 and the first input port 49a and the first output port 49b of each IB of the I bridge 49 are the first repeater. Corresponding to an “external port”, each T-B second input port 47 c and second output port 47 d of the T bridge 47 and each I-B second input port 49 c and second output port 49 d of the I bridge 49 are provided. This corresponds to the “internal port” of the first repeater. Also, the second input port 57c and second output port 57d of I-B4 of the front bridge 57 and the first input port 59a and first output port 59b, second input port 59c1, second input port 59c of I-B5 of the rear bridge 59 are provided. The output port 59d1 corresponds to the “external port” of the second repeater, and the first input port 57a of the I-B4 of the front-stage bridge 57, the first output port 57b, and the second input port of the I-B5 of the rear-stage bridge 59. 59c2 and the second output port 59d2 correspond to the “internal port” of the second repeater.

以上詳述した本実施形態のプロセッサーシステム２０によれば、マスターデバイス４０とそれに対するスレーブデバイスとしての第１のスレーブデバイス５０とを接続してデバイス間の通信を中継するクロスバースイッチ４５と、マスターデバイス４０および第１のスレーブデバイス５０に対するスレーブデバイスとしての第２のスレーブデバイス６０と第１のスレーブデバイス５０とを接続してデバイス間の通信を中継する多段ブリッジ５５とを備えて、クロスバースイッチ４５と多段ブリッジ５５との接続を介してマスターデバイス４０と第２のスレーブデバイス６０とを接続してデバイス間の通信を中継するから、各デバイス間の通信において通信対象となるデバイス以外のデバイスを経由する必要がなく、各デバイス間の通信を効率よく中継することができる。また、多段ブリッジ５５を前段ブリッジ５７と後段ブリッジ５９との２段のブリッジを備える構成として調停の負担を分散させるものとしたから、マスターデバイス４０と第２のスレーブデバイス６０との通信や第１のスレーブデバイス５０と第２のスレーブデバイス６０との通信をより効率のよいものとすることができる。 According to the processor system 20 of the present embodiment described in detail above, the master device 40 and the first slave device 50 as a slave device corresponding to the master device 40 are connected to relay the communication between the devices, and the master device 40. And a multi-stage bridge 55 that connects the second slave device 60 as a slave device to the first slave device 50 and the first slave device 50 to relay communication between the devices, Since the master device 40 and the second slave device 60 are connected via the connection with the multi-stage bridge 55 and the communication between the devices is relayed, it is necessary to pass through a device other than the communication target device in the communication between the devices. Efficient communication between devices It is possible to Ku relay. In addition, since the multistage bridge 55 includes a two-stage bridge including a front-stage bridge 57 and a rear-stage bridge 59, the burden of arbitration is distributed. Therefore, communication between the master device 40 and the second slave device 60 and the first Communication between the slave device 50 and the second slave device 60 can be made more efficient.

なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。 It should be noted that the present invention is not limited to the above-described embodiment, and it goes without saying that the present invention can be implemented in various modes as long as it belongs to the technical scope of the present invention.

上述した実施形態では、多段ブリッジ５５を前段ブリッジ５７（Ｉ−Ｂ４）と後段ブリッジ５９（Ｉ−Ｂ５）との２段構成としたが、これに限られず、前段ブリッジ５７（Ｉ−Ｂ４）を備えずに後段ブリッジ５９（Ｉ−Ｂ５）の１段構成としてもよいし、３段以上の複数段の構成としてもよい。１段構成とした場合の変形例のプロセッサーシステム２０ａの概略の接続関係図を図１０に示す。この場合、図示するように、プロトコルブリッジ７６（Ｐ−Ｂｓ３，４，５）を直接Ｉ−Ｂ５に接続するよう多段ブリッジ５５ａを構成するものとすればよい。 In the above-described embodiment, the multi-stage bridge 55 has a two-stage configuration including the front-stage bridge 57 (I-B4) and the rear-stage bridge 59 (I-B5). However, the present invention is not limited to this, and the front-stage bridge 57 (I-B4) is A single-stage configuration of the rear bridge 59 (I-B5) may be provided without providing it, or a multi-stage configuration of three or more stages may be used. FIG. 10 shows a schematic connection relationship diagram of a processor system 20a according to a modification in the case of a one-stage configuration. In this case, as shown in the figure, the multi-stage bridge 55a may be configured to connect the protocol bridge 76 (P-Bs 3, 4, 5) directly to the I-B5.

上述した実施形態では、マスターデバイス４０として２つのＭａｓｔｅｒ０，１を備えるものとしたが、これに限られるものではなく、１つのＭａｓｔｅｒを備えるものとしてもよいし３以上の複数のＭａｓｔｅｒを備えるものとしてもよい。同様に、第１のスレーブデバイス５０として３つのＳｌａｖｅ０，１，２を備えるものとしたが２以上の複数であればいくつのＳｌａｖｅを備えるものとしてもよく、第２のスレーブデバイスとして１つのＳｌａｖｅ３を備えるものとしたが２以上の複数のＳｌａｖｅを備えるものとしてもよい。 In the above-described embodiment, the master device 40 includes the two Masters 0 and 1. However, the present invention is not limited to this. The master device 40 may include one Master, or may include three or more Masters. Good. Similarly, the first slave device 50 includes three slaves 0, 1, and 2. However, the slave device 50 may include any number of slaves as long as the number of slaves is two or more, and one slave 3 as a second slave device. Although provided, it is good also as a thing provided with two or more Slaves.

上述した実施形態では、クロスバースイッチ４５において、Ｔブリッジ４７の各Ｔ−ＢとＩブリッジ４９の各Ｉ−Ｂとをそれぞれ接続してマスターデバイス４０の各デバイスと第１のスレーブデバイス５０の各デバイスとを相互に接続するものとしたが、これに限られず、Ｔブリッジ４７のＴ−Ｂの一部とＩブリッジ４９のＩ−Ｂの一部とを非接続として各デバイス間の一部を非接続とするものとしてもよい。例えば、プリンター１０が、第１のスレーブデバイス５０の１つとして、赤外線通信ポートを介して携帯電話などの赤外線通信機器からのデータの受信を行うＩｒＤＡコントローラーを備えるものを考える。その場合、ＩｒＤＡコントローラー（Ｓｌａｖｅ）とＤＭＡコントローラー２６との間で通信を行なわない構成とすることができるため、ＩｒＤＡコントローラー（Ｓｌａｖｅ）に繋がるＩ−ＢとＤＭＡコントローラー２６（Ｍａｓｔｅｒ１）に繋がるＴ−Ｂ１とを非接続とすることができる。こうすれば、接続に必要となる配線数やＴ−Ｂ，Ｉ−Ｂの各ポート数を減らすことができる。 In the embodiment described above, in the crossbar switch 45, each TB of the T bridge 47 and each IB of the I bridge 49 are connected to each other, so that each device of the master device 40 and each device of the first slave device 50 are connected. However, the present invention is not limited to this. A part of T-B of the T bridge 47 and a part of I-B of the I bridge 49 are not connected, and a part between the devices is not connected. It may be a connection. For example, let us consider a case in which the printer 10 includes an IrDA controller that receives data from an infrared communication device such as a mobile phone via an infrared communication port as one of the first slave devices 50. In that case, since it can be set as the structure which does not communicate between IrDA controller (Slave) and DMA controller 26, I-B connected to IrDA controller (Slave), and T-B1 connected to DMA controller 26 (Master1) And can be disconnected. In this way, it is possible to reduce the number of wirings necessary for connection and the number of ports of TB and IB.

上述した実施形態では、プロセッサーシステム２０がプリンター１０に搭載されるものとして説明したが、これに限られず、複数のプロセッサーデバイスにより処理を行なう機器であれば如何なる機器でもよく、例えば、パーソナルコンピューターの周辺機器やゲーム機器などに搭載するものとしてもよい。 In the above-described embodiment, the processor system 20 has been described as being mounted on the printer 10. However, the present invention is not limited to this, and any device that performs processing using a plurality of processor devices may be used. It may be mounted on a device or a game device.

１０プリンター、２０，２０ａプロセッサーシステム、２２バス、２４ＣＰＵ、２６ダイレクトメモリーアクセス（ＤＭＡ）コントローラー、２８印刷制御部、２９印刷機構、３０スキャナー制御部、３１スキャナー機構、３２ネットワークコントローラー、３３通信インターフェース（Ｉ／Ｆ）、３４メモリーコントローラー、３５メモリー、３６ＲＯＭ、３７操作部、４０マスターデバイス（Ｍａｓｔｅｒ０，１）、４５クロスバースイッチ、４７ターゲットブリッジ（Ｔブリッジ，Ｔ−Ｂ０，１）、４７ａ第１入力ポート、４７ｂ第１出力ポート、４７ｃ第２入力ポート、４７ｄ第２出力ポート、４７ｅＦＩＦＯ、４９イニシエーターブリッジ（Ｉブリッジ，Ｉ−Ｂ０，１，２，３）、４９ａ第１入力ポート、４９ｂ第１出力ポート、４９ｃ第２入力ポート、４９ｄ第２出力ポート、４９ｅＦＩＦＯ、５０第１のスレーブデバイス（Ｓｌａｖｅ０，１，２）、５５，５５ａ多段ブリッジ、５７前段ブリッジ（Ｉ−Ｂ４）、５７ａ第１入力ポート、５７ｂ第１出力ポート、５７ｃ第２入力ポート、５７ｄ第２出力ポート、５７ｅＦＩＦＯ、５９後段ブリッジ（Ｉ−Ｂ５）、５９ａ第１入力ポート、５９ｂ第１出力ポート、５９ｃ，５９ｃ１，５９ｃ２第２入力ポート、５９ｄ，５９ｄ１，５９ｄ２第２出力ポート、５９ｅＦＩＦＯ、６０第２のスレーブデバイス（Ｓｌａｖｅ３）、７２プロトコルブリッジ（Ｐ−Ｂｍ０，１）、７４，７６，７８プロトコルブリッジ（Ｐ−Ｂｓ０，１，２，３，４，５，６）、Ｓ用紙。 10 Printer, 20, 20a Processor system, 22 Bus, 24 CPU, 26 Direct memory access (DMA) controller, 28 Print control unit, 29 Printing mechanism, 30 Scanner control unit, 31 Scanner mechanism, 32 Network controller, 33 Communication interface ( I / F), 34 Memory controller, 35 Memory, 36 ROM, 37 Operation unit, 40 Master device (Master 0, 1), 45 Crossbar switch, 47 Target bridge (T bridge, T-B0, 1), 47a First input Port, 47b first output port, 47c second input port, 47d second output port, 47e FIFO, 49 initiator bridge (I bridge, I-B0, 1, 2, 3), 49a first Output port, 49b first output port, 49c second input port, 49d second output port, 49e FIFO, 50 first slave device (Slave0, 1, 2), 55, 55a multistage bridge, 57 front bridge (I- B4), 57a first input port, 57b first output port, 57c second input port, 57d second output port, 57e FIFO, 59 back bridge (I-B5), 59a first input port, 59b first output port 59c, 59c1, 59c2 second input port, 59d, 59d1, 59d2 second output port, 59e FIFO, 60 second slave device (Slave3), 72 protocol bridge (P-Bm0,1), 74, 76, 78 Protocol bridge (P-Bs0, 1, 2, 3, 4, 5, 6), S paper.

Claims

A processor system comprising a plurality of devices,
A first device as a master device;
A plurality of second devices as slave devices to the first device;
A third device as a slave device to the first device and the second device;
First relay means for connecting the first device and the second device to relay communication between the devices;
A second relay means for connecting the second device and the third device to relay communication between the devices;
The first relay means includes a plurality of first repeaters each having an external port and an internal port, and the plurality of first repeaters are connected to the first device and the first device via the external port. Means for connecting to each of the second devices and connecting to each other via the internal port;
The second relay means includes two second repeaters each having an external port and an internal port, and the two second repeaters are connected to the second relay unit via the external port of one repeater. Means for connecting to the second device and connecting to the third device via the external port of the other repeater and to each other via the internal port;
By connecting the external port of one repeater of the plurality of first repeaters and the external port of the other repeater of the second repeaters, the first device and the third A processor system that connects devices and relays communication between devices.

The processor system according to claim 1 , wherein the processor system is mounted on a printing apparatus that performs printing by a printing mechanism.
The first device is a device including a main controller;
The second device is a device including a printing mechanism controller that receives the control signal from the main controller and controls the printing mechanism,
The processor system, wherein the third device includes a memory controller that receives a control signal from the main controller and accesses a memory in which printing data is stored.