JP5498378B2 - プロセッサ間通信のためのシステム、プロセッサ、装置および方法 - Google Patents
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Description
Evolution)、ユニバーサル移動通信システム(UMTS:Universal Mobile Telecommunications System)、またはUMTS LTE(UMTS Long Term Evolution)のような移動通信規格に則している。
Claims (33)
- 単一の電子機器に搭載されるマルチプロセッサシステムであって、
データメッセージ(150、350)を送信する送信用プロセッサ(210)と、
前記データメッセージを受信する受信用プロセッサ(220)と、
前記受信用プロセッサと関連付けられたメモリユニット(140)と、
を含み、
前記送信用プロセッサと関連付けられたサイズインデックステーブル(300)と、
前記データメッセージのペイロード部分(353)のサイズ(351)を、前記サイズインデックステーブルのインデックス(352、340)にマッピングし、前記サイズ、前記インデックス、前記ペイロード部分を含む前記データメッセージを、前記受信用プロセッサに送信する前記送信用プロセッサと、
前記受信用プロセッサと関連付けられたマッピング回路(400)であって、前記マッピング回路は、前記送信用プロセッサから受信された前記データメッセージに含まれる前記インデックス(352、340、440)を、ポインタ(450)にマッピングし、前記ポインタは、前記メモリユニットのバッファ(460、470、480)と関連づけられている、前記マッピング回路(400)と、
前記受信されたデータメッセージの前記ペイロード部分を、前記ポインタによって示される前記バッファに書き込む前記受信用プロセッサと、
を特徴とする、マルチプロセッサシステム。 - 前記受信用プロセッサ(220)はさらに、システムの起動時に前記サイズインデックステーブル(300)をセットアップする、請求項1に記載のマルチプロセッサシステム。
- 前記受信用プロセッサと関連付けられたダイレクトメモリアクセスコントローラ(260)をさらに含み、周辺部からメモリへの少なくとも1つの転送と、メモリからメモリへの少なくとも1つの転送とを含む分散チェーンを実行する、請求項1または請求項2のいずれか1項に記載のマルチプロセッサシステム。
- 前記送信用プロセッサ(210)と前記受信用プロセッサ(220)とに関連付けられたデータリンク(270)をさらに含むマルチプロセッサシステムであって、前記送信用プロセッサは、前記データリンクと関連づけられた出力バッファ(281)を含み、前記受信用プロセッサは、前記データリンクと関連づけられた入力バッファ(291)を含む、請求項3に記載のマルチプロセッサシステム。
- 前記マッピング回路は、ポインタを格納するためのポインタ配列(490)と、インデックスレジスタ(410)と、ポインタレジスタ(420)とを含む、請求項4に記載のマルチプロセッサシステム。
- 前記受信用プロセッサ(220)はさらに、システムの起動時に前記ポインタ配列をセットアップする、請求項5に記載のマルチプロセッサシステム。
- 前記ダイレクトメモリアクセスコントローラ(260)は、前記メモリユニットのバッファ(460、470、480)を割り当て、前記メモリユニットのバッファが割り当てられている場合には前記ポインタ配列(490)を更新する、請求項5または請求項6のいずれか1項に記載のマルチプロセッサシステム。
- 前記受信用プロセッサ(220)の前記入力バッファ(291)は、前記サイズ(351)、前記インデックス(352、340)、および前記ペイロード部分(353)を含む前記データメッセージ(150、350)を受信し、
前記ダイレクトメモリアクセスコントローラ(260)は、
前記入力バッファから前記サイズを読み出し、
前記入力バッファから前記インデックスを読み出し、
前記インデックスレジスタ(410)に前記インデックスを書き込み、
前記ポインタレジスタ(420)から、前記メモリユニット(140)の前記バッファ(460、470、480)と関連付けられた前記ポインタ(450)を読み出し、
前記入力バッファから前記ペイロード部分を読み出し、
前記ポインタによって示される前記バッファに前記ペイロード部分を書き込む、請求項5〜請求項7のいずれか1項に記載のマルチプロセッサシステム。 - 前記ダイレクトメモリアクセスコントローラ(260)はさらに、前記ペイロード部分が前記バッファに書き込まれている場合に割り込み信号を生成する、請求項8に記載のマルチプロセッサシステム。
- 前記ダイレクトメモリアクセスコントローラ(260)はさらに、システムスタックの上位レイヤに前記バッファを通知し、前記送信用プロセッサへと確認メッセージを送る、請求項8または請求項9のいずれか1項に記載のマルチプロセッサシステム。
- 前記バッファ(460、470、480)は第1バッファであり、
前記ダイレクトメモリアクセスコントローラ(260)はさらに、
前記メモリユニット(140)の第2バッファ(460、470、480)を割り当て、前記第2バッファは前記第1バッファと同じサイズを有しており、
前記第2バッファと関連付けられたポインタで、前記ポインタ配列(490)を更新する、請求項8〜請求項10のいずれか1項に記載のマルチプロセッサシステム。 - 前記メモリユニット(140)は第1メモリユニットであり、前記マルチプロセッサシステムは、前記送信用プロセッサ(210)と関連付けられた第2メモリユニット(130)をさらに含み、前記第2メモリユニットは、前記サイズインデックステーブル(300)を格納する、請求項1〜請求項11のいずれか1項に記載のマルチプロセッサシステム。
- 単一の電子機器に搭載されるマルチプロセッサシステム(200)に含まれるプロセッサであって、前記プロセッサは、ペイロード部分(353)、前記ペイロード部分のサイズ(351)、およびインデックス(352)を含むデータメッセージ(150、350)を受信する受信用プロセッサ(220)であり、前記マルチプロセッサシステムは、前記データメッセージを送信する送信用プロセッサ(210)と、前記受信用プロセッサと関連付けられたメモリユニット(140)とをさらに含む、前記プロセッサにおいて、
前記プロセッサは、
前記送信用プロセッサから受信された前記データメッセージに含まれる前記インデックス(352、340、440)を、ポインタ(450)にマッピングするマッピング回路(400)であって、前記ポインタは、前記メモリユニットのバッファ(460、470、480)と関連付けられている、前記マッピング回路(400)と、
前記受信されたデータメッセージの前記ペイロード部分を、前記ポインタによって示される前記バッファに書き込む前記受信用プロセッサと、
を特徴とする、プロセッサ。 - さらにシステムの起動時にサイズインデックステーブル(300)をセットアップする、請求項13に記載のプロセッサ。
- 周辺部からメモリへの少なくとも1つの転送と、メモリからメモリへの少なくとも1つの転送とを含む分散チェーンを実行するダイレクトメモリアクセスコントローラ(260)をさらに含む、請求項13または請求項14のいずれか1項に記載のプロセッサ。
- データリンク(270)と関連付けられた入力バッファ(291)をさらに含む、請求項15に記載のプロセッサ。
- 前記マッピング回路は、ポインタを格納するためのポインタ配列(490)と、インデックスレジスタ(410)と、ポインタレジスタ(420)とを含む、請求項16に記載のプロセッサ。
- さらにシステムの起動時に前記ポインタ配列をセットアップする、請求項17に記載のプロセッサ。
- 前記ダイレクトメモリアクセスコントローラ(260)は、前記メモリユニットのバッファ(460、470、480)を割り当て、前記メモリユニットのバッファが割り当てられている場合には前記ポインタ配列(490)を更新する、請求項17または請求項18のいずれか1項に記載のプロセッサ。
- 前記入力バッファ(291)は、前記サイズ(351)、前記インデックス(352)、および前記ペイロード部分(353)を含む前記データメッセージ(150、350)を受信し、
前記ダイレクトメモリアクセスコントローラ(260)はさらに、
前記入力バッファから前記サイズを読み出し、
前記入力バッファから前記インデックスを読み出し、
前記インデックスレジスタ(410)に前記インデックスを書き込み、
前記ポインタレジスタ(420)から、前記メモリユニット(140)の前記バッファ(460、470、480)と関連付けられた前記ポインタ(450)を読み出し、
前記入力バッファから前記ペイロード部分を読み出し、
前記ポインタによって示される前記バッファに前記ペイロード部分を書き込む、請求項17〜請求項19のいずれか1項に記載のプロセッサ。 - 前記ダイレクトメモリアクセスコントローラ(260)はさらに、前記ペイロード部分が前記バッファに書き込まれている場合に割り込み信号を生成する、請求項20に記載のプロセッサ。
- 前記ダイレクトメモリアクセスコントローラ(260)はさらに、システムスタックの上位レイヤに前記バッファを通知し、前記送信用プロセッサへと確認メッセージを送る、請求項20または請求項21のいずれか1項に記載のプロセッサ。
- 前記バッファ(460、470、480)は第1バッファであり、
前記ダイレクトメモリアクセスコントローラ(260)はさらに、
前記メモリユニット(140)の第2バッファ(460、470、480)を割り当て、前記第2バッファは前記第1バッファと同じサイズを有しており、
前記第2バッファと関連付けられたポインタで、前記ポインタ配列(490)を更新する、請求項20〜請求項22のいずれか1項に記載のプロセッサ。 - 請求項1〜請求項12のいずれか1項に記載のマルチプロセッサシステムと、
請求項13〜請求項23のいずれか1項に記載のプロセッサと、
の少なくとも1つを含む電子装置。 - 前記電子装置は、携帯型または手持ち型の移動無線通信機器、移動無線端末、携帯電話(700)、ポケットベル、発信機、電子手帳、スマートフォン、コンピュータ、組込み型ドライブ、携帯型ゲーム機、時計、基地局、または、基地局コントローラである、請求項24に記載の電子装置。
- 単一の電子機器に搭載されるマルチプロセッサシステム(200)に含まれるプロセッサ(220)においてデータメッセージ(150、350)を受信する方法において、前記データメッセージは、前記マルチプロセッサシステムに含まれる送信用プロセッサにより送信され、サイズ(351)、インデックス(352)、およびペイロード部分(353)を含み、
前記方法は、
前記プロセッサの入力バッファ(291)から前記サイズを読み出す工程と(510)、
前記入力バッファから前記インデックスを読み出す工程と(520)、
ポインタ(450)へと前記インデックスをマッピングする工程と(530)、
前記入力バッファから前記ペイロード部分を読み出す工程と(541)、
前記プロセッサと関連付けられたメモリ(140)のバッファ(460、470、480)に、前記ペイロード部分を書き込む工程であって(542)、前記バッファは前記ポインタにより示される、前記書き込み工程と(542)、
を含む、方法。 - システムの起動時にサイズインデックステーブル(300)をセットアップする工程をさらに含み、前記データメッセージ(150、350)の前記ペイロード部分(353)の前記サイズ(351)は、前記サイズインデックステーブル内のインデックス(340)と関連付けられている、請求項26に記載の方法。
- 前記ポインタ(450)は、ポインタ配列(490)に含まれる、請求項26または請求項27のいずれか1項に記載の方法。
- システムの起動時に前記ポインタ配列(490)をセットアップする工程をさらに含む、請求項28に記載の方法。
- 前記ペイロード部分(353)が前記バッファ(460、470、480)に書き込まれている場合に割り込み信号を生成する工程をさらに含む、請求項26〜請求項29のいずれか1項に記載の方法。
- システムスタックの上位レイヤに前記バッファを通知する工程と(551)、
前記データメッセージが受信されていることを示す確認メッセージを送信する工程(554)と、
をさらに含む、請求項26〜請求項30のいずれか1項に記載の方法。 - 前記バッファ(460、470、480)は第1バッファであり、
前記方法は、
前記メモリ(140)の第2バッファ(460、470、480)を割り当てる工程(552)であって、前記第2バッファは前記第1バッファと同じ大きさを有する、前記割り当て工程と(552)、
前記第2バッファと関連付けられたポインタでポインタ配列(490)を更新する工程と(553)、
をさらに含む、請求項26〜請求項31のいずれか1項に記載の方法。 - ポインタに前記インデックスをマッピングする前記工程は、
インデックスレジスタ(410)に前記インデックス(352)を書き込む工程(531)と、
前記ポインタ(450)に前記インデックスをマッピングする工程と(532)、
ポインタレジスタ(420)に前記ポインタを書き込む工程と(533)、
前記ポインタレジスタから前記ポインタを読み出す工程と(534)、
を含む、請求項26〜請求項32のいずれか1項に記載の方法。
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