JP5487482B2 - 記憶システムにおけるプロセッサ・パートナリング - Google Patents

Description

本発明の実施例は一般的にデータ記憶システムに関し、限定はしないが、特に分散アレイ記憶システムにおいてネットワークＩ／Ｏコマンドに応答するデータ・トランザクションの処理に関する。

コンピュータ・ネットワーキングは産業標準アーキテクチュアの転送レートがインテル社製８０３８６プロセッサのデータ・アクセスレートと歩調を保てなくなった時に蔓延し始めた。ローカルエリア・ネットワーク（ＬＡＮ）はネットワーク内のデータ記憶容量を統合整理することにより記憶エリア網（ＳＡＮ）へと発展した。ユーザは装置およびＳＡＮ内の装置により処理される関連データの統合整理により、直接取り付けられた記憶装置により可能なものよりも一桁多い記憶装置を処理する能力、および対処可能なコストでそうするという重大な利益を実現している。

より最近になって、動きはデータ記憶サブシステムを制御するネットワーク−セントリック・アプローチへ向けられている。すなわち、記憶装置が統合整理されるのと同様に、サーバからネットワーク自体内にオフロードされる記憶装置の機能性を制御するシステムが統合整理される。たとえば、ホストベース・ソフトウェアは保守および管理タスクをインテリジェント・スイッチや特殊化されたネットワーク記憶装置サービス・プラットホームへ委任することができる。応用ベース・ソリューションはホスト内で実行するソフトウェアの必要性をなくし、エンタープライズ内にノードとして配置されたコンピュータ内で作動する。いずれにせよ、インテリジェント・ネットワーク・ソリューションは記憶装置割当ルーチン、バックアップ・ルーチン、フォールト・トレランス・スキーム等をホストとは無関係に集中化することができる。

インテリジェンスをホストからネットワークへ移せばこれらの問題のいくつかは解決されるが、ホストへの仮想記憶装置のプレゼンテーションを変える際の柔軟性の一般的欠落に伴う固有の困難は解決されない。たとえば、データ格納方法は異常なホスト・ロード・アクティビティのバーストを調整するように適応させる必要がある。各データ記憶容量を自己決定的に割当て、管理し、保護してその容量を仮想記憶スペースとしてネットワークへ提示してグローバル記憶要求条件を調整するインテリジェント・データ記憶サブシステムが必要とされている。この仮想記憶スペースは多数の記憶ボリュームの中に準備することができる。本発明の実施例はこのソリューションへ向けられる。

本発明の実施例は一般的に記憶アレイ内のデータ・トランザクションに向けられる。

ある実施例では、ネットワークＩ／Ｏコマンドに関連する記憶トランザクションを実施するように構成される記憶システムが設けられる。記憶システムはＡＳＩＣ内の複数の専用目的機能コントローラを、ポリシー・プロセッサが接続される周辺装置バス上で通信するＡＳＩＣ内のリスト・マネージャを介して、ポリシー・プロセッサに選択的に接続するインターコネクトを有するＡＳＩＣを利用する。

ある実施例では、記憶システム内の記憶トランザクションを処理する方法が提供される。この方法は特定用途向け集積回路（ＡＳＩＣ）内の専用目的ホスト交換機能コントローラによりネットワーク・デバイスからアクセス・コマンドを受信し、ホスト交換機能コントローラによりアクセス・コマンドと関連付けられたコマンドを、ＡＳＩＣ内のリスト・マネージャおよびポリシー・プロセッサが接続される周辺装置バスを介して、ポリシー・プロセッサへポストし、コマンドをポリシー・プロセッサで復号するステップを含んでいる。

ある実施例では、複数ののリスト・マネージャに選択的に接続される複数の専用目的機能コントローラを有するインテリジェント記憶プロセッサ、およびＡＳＩＣへのポリシー・プロセッサ周辺装置により全Ｉ／Ｏトランザクションに対してトップレベル制御を維持することによりインテリジェント記憶プロセッサとの入出力（Ｉ／Ｏ）トランザクションを処理する手段を利用する記憶システムが提供される。

特許請求される本発明を特徴づけるこれらおよび他のさまざまな特徴および利点は添付図を検討しながら下記の詳細な説明を読めば明らかとなる。

図１は本発明の実施例が有用であるコンピュータ・システム１００を例示している。１つ以上のホスト１０２がローカル・エリア・ネットワーク（ＬＡＮ）および／またはワイド・エリア・ネットワーク（ＷＡＮ）１０６を介して１つ以上のネットワーク取付けサーバ１０４にネットワーキングされている。好ましくは、ＬＡＮ／ＷＡＮ１０６はＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂを介して通信するためのインターネット・プロトコル（ＩＰ）ネットワーキング・インフラストラクチュアを使用する。ホスト１０２はいくつかのインテリジェント記憶素子（ＩＳＥ）１０８の１つ以上に格納されたデータを日常的に必要とするサーバ１０４内に常駐するアプリケーションにアクセスする。したがって、ＳＡＮ１１０は格納されたデータへアクセスするためにサーバ１０４をＩＳＥ１０８に接続する。ＩＳＥ１０８はエンタープライズまたはデスクトップ・クラス記録媒体を内蔵するシリアルＡＴＡおよびファイバ−チャネル等のさまざまな選出された通信プロトコルを介してデータを格納するためのデータ記憶容量１０９を提供する。

図２は図１のコンピュータ・システム１００の一部の単純化された線図である。３つのホストバス・アダプタ（ＨＢＡ）１０３がネットワークまたはファブリック１１０を介して一対のＩＳＥ１０８（それぞれ、ＡおよびＢで示す）とインタラクトするように示されている。各ＩＳＥ１０８は、好ましくは、ｒｅｄｕｎｄａｎｔ ａｒｒａｙ ｏｆ ｉｎｄｅｐｅｎｄｅｎｔ ｄｒｉｖｅｓ（ＲＡＩＤ）として特徴づけられる一組のデータ記憶装置としてのデータ記憶容量１０９に作用するデュアル冗長コントローラ１１２（Ａ１，Ａ２およびＢ１，Ｂ２で示す）を含んでいる。すなわち、好ましくは、コントローラ１１２およびデータ記憶容量１０９はさまざまなコントローラ１１２が並列、冗長リンクを利用し、システム１００により格納されたユーザ・データの少なくともいくらかは少なくとも一組のデータ記憶容量１０９内に冗長フォーマットで格納されるようにフォールトトレラント構成を利用する。

図３は本発明の実施例に従って構成されたＩＳＥ１０８を例示している。シェル１１４はミッドプレーン１１６と電気的に接続するコントローラ１１２と受入れ係合する空洞を画定する。次に、シェル１１４はキャビネット（図示せず）内に支持される。一対のマルチドライブ・アセンブリ（ＭＤＡ）１１８がミッドプレーン１１６と同じ側でシェル１１４内に受入れ係合することができる。ミッドプレーン１１６の反対側には非常電源を提供するデュアル・バッテリ１２２、デュアル・交流電源１２４、およびデュアル・インターフェイス・モジュール１２６が接続されている。好ましくは、デュアル・コンポーネントはいずれかのＭＤＡ１１８または両方を同時に作動させるように構成され、コンポーネント故障時のバックアップ保護を提供する。

図４は各々が５つのデータ記憶装置１２８を支持するアッパ・パーティション１３０およびロアー・パーティション１３２を有するＭＤＡ１１８の拡大分解等角図である。パーティション１３０，１３２はミッドプレーン１１６（図３）と操作可能に係合するコネクタ１３６を有する共通回路板１３４と接続するようにデータ記憶装置１２８を揃える。ラッパ１３８が電磁干渉シールディングを提供する。ＭＤＡ１１８のこの実施例は本発明の譲受人が譲り受け、本開示の一部としてここに組み入れられている米国特許第７，１３３，２９１号Ｃａｒｒｉｅｒ Ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ ａ Ｍｕｌｔｉｐｌｅ Ｄｉｓｃ Ａｒｒａｙの主題である。ＭＤＡ１１８のもう１つの実施例はやはり本発明の譲受人が譲り受け、本開示の一部としてここに組み入れられている同じタイトルの米国特許第７，１７７，１４５号の主題である。代替同等実施例では、ＭＤＡ１１８を封止エンクロージャ内に設けることができる。

図５は本発明の実施例を使用するのに適した回転媒体ディスク装置の形のデータ記憶装置１２８の等角図である。以下の検討の目的で動体データ記録媒体を有する回転スピンドルが使用されるが、代替同等実施例では固体メモリデバイス等の非回転媒体装置が使用される。図５に示す実施例では、データ記憶ディスク１３８がモータ１４０により回転されてディスク１３８のデータ記憶場所をリード/ライトヘッド（「ヘッド」）１４２へ与える。ヘッド１４２はディスク１３８の内側および外側トラック間で半径方向にヘッド１４２が移動する時にボイスコイルモータ（ＶＣＭ）１４６に応答するロータリ・アクチュエータ１４４の先端に支持される。ヘッド１４２はフレックス回路１５０により回路板１４８に電気的に接続される。回路板１４８はデータ記憶装置１２８の機能を制御する制御信号を送受信するようにされている。コネクタ１５２が回路板１４８に電気的に接続され、データ記憶装置１２８をＭＤＡ１１８の回路板１３４（図４）に接続するようにされている。

図６は中間バス１６０（“ｅｂｕｓ”と呼ばれる）により接続された２つのインテリジェント記憶プロセッサ（ＩＳＰ）１５６，１５８を有するコントローラ１１２（図２）アーキテクチュアを示す。好ましくは、ＩＳＰ１５６，１５８の各々が共通コントローラ・ボード上の個別の特定用途向け集積回路（ＡＳＩＣ）パッケージ内に配置される。好ましくは、ＩＳＰ１５６，１５８は、それぞれ、ファイバ・チャネル・サーバリンク１６２，１６４を介して上りアプリケーション・サーバと通信し、かつファイバ・チャネル記憶リンク１６６，１６８を介して記憶容量１０９を構成する記憶装置と通信する。

ポリシー・プロセッサ１７０，１７２はコントローラ１１２に対するリアルタイム・オペレーティングシステムを実行し、かつＰＣＩバス１７４，１７６を介して各ＩＳＰ１５６，１５８と通信する。ポリシー・プロセッサ１７０，１７２は、さらに、カスタマイズド・ロジックを実行して定められた記憶アプリケーションに対するＩＳＰ１５６，１５８と共に複雑な処理タスクを実施する。ＩＳＰ１５６，１５８およびポリシー・プロセッサ１７０，１７２は動作中に必要に応じてメモリモジュール１７８，１８０をアクセスする。

図７は図６のコントローラ１１２の一部を示し、ＩＳＰ１５６および対応するポリシー・プロセッサ１７０および１７８の構造詳細を示す。図示されてはいないが、対とされたＩＳＰ１５８は同じ構造である。ＩＳＰ１５６は交換／ＰＣＩメモリモジュール１８２、バッファメモリ・モジュール１８４、およびＳＲＡＭモジュール１８６に接続される。ポリシー・プロセッサ１７０は周辺装置バス１７４を介してメモリモジュール内に格納されたデータだけでなくＩＳＰ１５６の機能にもアクセスする。

図７の実施例では、ＩＳＰ１５６は７つの専用目的機能コントローラ（ＦＣ）１９０−１９６を有する。ホスト交換コントローラ（ＨＥＣ）１９０はフロントエンド・ファイバチャネル・サーバリンク１６２（図６）と通信し、２つのディスク交換コントローラ（ＤＥＣ０，ＤＥＣ１）１９５，１９６はバックエンド・ファイバチャネル・リンク記憶リンク１６６（図６）と通信する。他の専用目的ＦＣはＤＭＡ／ＸＯＲコントローラ（ＤＸＣ）１９１、コマンド・ルーティング・コントローラ（ＣＯＲＥ）１９２、メタデータ・コントローラ（ＭＡＰ）１９３、および種種雑多の機能コントローラ（ＭＩＳＣ）１９４である。

ＦＣはクロスポイント・スイッチ（ＣＰＳ）１９８、および対応するリストマネージャ（ＬＭ）２００、２０２、２０４等のインターコネクトを介してメモリ１８２、１８４、１８６とアクセスすることができる。ＦＣと同様に、ＬＭはハードウェア集約的専用目的処理要素である。各ＬＭは指定されたデータ構造操作で使用するために最適化され、各ＬＭはそのデータ構造責任リストを維持する。すなわち、システム内の各データ構造は１つだけのＬＭにより一意的に所有される。

完全にＩＳＰ１５６ＦＣおよびＬＭのフレームワーク内のネットワークＩ／Ｏコマンドに関連する記憶トランザクションを実施することができるが、このようなトランザクションのクリティカルパスは迅速にＦＣおよびＬＭ間の長くて比較的非効率的なサブトランザクションのシリーズとなる。たとえば、図８はＨＥＣ２０６の専用タスクを実施するようにプログラムされたＦＣと、コマンド復号機能（ＣＤＣ）２０８と、キャッシュ論理コントローラ（ＵＣＣ）２１０を有する関連技術ソリューションに従って構成されたＩＳＰを示す。下記のステップはこのコントローラ・アーキテクチュアで読まれたキャッシュを実施するクリティカルパスを記述する。

ステップ１において、ＨＥＣ２０６はサーバ・ファイバ・チャネルリンクを介してリクエスタからリード・キャッシュ・コマンドを受信する。

ステップ２において、ＨＥＣ２０６はトランザクション要求を変換してデータ・トランザクションのための対応する要求パケットをＣＰＳ１９８を介してＬＭ０ ２００へ送る。

ステップ３において、ＬＭ０ ２００はデータ・トランザクションをＣＤＣ２０８の入力待ち行列の尾部にリンクする。

ステップ４において、ＣＤＣ２０８はその入力待ち行列からトランザクションをフェッチしてデータ・トランザクションをその各コンピュートおよびデータ構造操作へ復号する。

ステップ５において、ＣＤＣ２０８はＬＭ１への要求パケットを発生してデータ・トランザクションをＵＣＣ２１０へ移動させる。

ステップ６において、ＬＭ１はデータ・トランザクションをＵＣＣ２１０の入力待ち行列の尾部にリンクする。

ステップ７において、ＵＣＣ２１０はキャッシュ・データ構造操作に対する１つ以上の要求パケットをＬＭ３へ発生する。

ステップ８において、ＬＭ３は要求されたデータ構造を検索する。

ステップ９において、ＬＭ３は要求されたデータは転送準備完了であるという応答パケットを発生する。

対照的に、本発明の実施例はキャッシュ・ノード・ルックアップ等のメモリ集約的およびコンピュータ集約的機能をポリシー・プロセッサ１７０へオフロードする。すなわち、特許請求される実施例の記憶システムはネットワークＩ／Ｏコマンドに関連する格納トランザクションを実施し、ＩＳＰ１５６インターコネクト１９８はポリシー・プロセッサ１７０が接続される周辺装置バス１８８上で通信するＬＭ０ ２００を介して複数のＦＣ１９０−１９６を選択的にポリシー・プロセッサ１７０に接続する。このアーキテクチュアによりＬＭはポリシー・プロセッサ１７０に周辺装置バス１８８を経た交換／ＰＣＩメモリ１８２内に格納されたデータ構造へのアクセスも提供する。後述するように、データ構造はデータ構造容量の仮想ストライプ境界に揃えられ、キャッシュメモリ内の対応するデータ・バッファを記述する。

この“ｐｏｌｉｃｙ ｐｒｏｃｅｓｓｏｒ ｐａｒｔｎｅｒｉｎｇ”アーキテクチュアは関与するサブトランザクション数を減じることによりコントローラ１１２の処理力を高める。たとえば、読まれたキャッシュに対するクリティカルパスは、前記した図８のコントローラに較べて、図７のコントローラ１１２および本発明の実施例に対するものは著しく短い。

ステップ１は同じであり、ＨＥＣ１９０はサーバ・ファイバ・チャネルリンクを介してリクエスタからリード・キャッシュ・コマンドを受信する。

ステップ２において、ＨＥＣ１９０はトランザクション要求を変換してデータ・トランザクションに対する対応する要求パケットをＣＰＳ１９８を介してＬＭ０ ２００へ送る。

しかしながら、ステップ３においてＬＭ０ ２００はデータ・トランザクションを直接ポリシー・プロセッサ１７０にリンクし、それはデータ・トランザクションを復号し、キャッシュ内のデータを検証し、キャッシュ・ルックアップを実施する。

図９はポリシー・プロセッサ１７０がストライプされた記憶ディスク２１４を管理するのに使用する典型的なメタデータ構造２１２を例示している。ストライプ・バッファ・リスト（ＳＢＬ）テーブル２１６は記録媒体上の仮想ストライプに揃えられる複数のＳＢＬを含み、かつキャッシュメモリ内の対応するデータ・バッファ・アドレスを参照する１つ以上のバッファ・インデクスを含んでいる。ポリシー・プロセッサ１７０はメモリ内に格納されたプログラミング命令を実行し、ＶＢＡおよび記憶トランザクションに関連するプールに従ってＳＢＬテーブルをインデクスして記憶トランザクションを記憶容量内のストライプと関連付ける。

ポリシー・プロセッサ１７０は対応するテーブル２１８内のストライプ・バッファ・リスト・ディスクリプタ（ＳＢＬＤ）を使用してノードベースでキャッシュを管理する。各ＳＢＬＤは最近および現在のアクセスに関するデータを保持するポリシー・プロセッサメモリ、ストライプ・データデスクリプタ（ＳＤＤ）、内のデータ構造に一致する。ＳＢＬＤおよびＳＤＤは共に特定のストライプ・バッファリストに合致する。

ポリシー・プロセッサ１７０により管理される各キャッシュ・ノードは、好ましくは、フォワードおよびバックワード・リンクト・リストを使用して仮想ブロック・アドレス（ＶＢＡ）を介して昇ベキの順でリンクされる論理ディスクの定められたセットに対するアクティブＳＢＬＤ構造を有する、ある特定のＳＢＬＤを参照する。好ましくは、ＶＢＡ値はしばしばＲＡＩＤ ＡｌｌｏｃａｔｉｏｎＧｒｉｄ Ｓｙｓｔｅｍ（ＲＡＧＳ）と呼ばれるグリッド・システムを使用してＲＡＩＤデータ編成と揃えられる。一般的に、あるＲＡＩＤストライプに属するブロックの任意特定の集合（たとえば、特定のパリティセットに寄与する全データ）は特定シート上の特定の信頼できる記憶装置（ＲＳＵ）に割当てられる。ブックはいくつかのシートからなり異なる記憶装置からのブロックの多数の隣接セットから構成される。実際のシートおよびＶＢＡに基づいて、ブックはさらにゾーンへ再分割することができ、特定のデバイスまたはデバイスセット（冗長性が利用される場合）を示す。好ましくは、各ＳＢＬＤはアクセス・ヒストリ、ロック状態、最終オフセット、最終ブロック、タイムスタンプデータ（一日の時間ＴＯＤ）、どのゾーン（ブック）にデータが属するかの識別子、および利用したＲＡＩＤレベルを含むデータのさまざまな状態を示す変数を含んでいる。

ストライプ・バッファ・リスト・プレゼントビット（ＳＰＢ）テーブル２２０およびストライプ・バッファ・リスト・ダーティビット（ＳＤＢ）テーブル２２２によりポリシー・プロセッサ１７０はキャッシュメモリ内のデータ・バッファを管理することができる。ＳＰＢテーブル２２０は定められたセクターに対するキャッシュされたデータは有効であるまたは有効にしようとしている（すなわち、対応するセクターに対する現在データを有する）かどうかを示す各ＳＢＬの各セクターに対するビットを含む。それはバッファ・インデクスが有効であることも示す。あるセクターに対するリード操作を要求する後続交換において、データは有効であることをＳＰＢテーブル２２０が示せば、要求は記録媒体へのラウンドトリップを要求するのではなくバッファメモリからサービスすることができる。ＳＤＢテーブル２２２は定められたセレクターに対するキャッシュされたデータが“ｄｉｒｔｙ”である（すなわち、データバッファから書き込む必要がある）かどうかを示すビットをＳＢＬの各セクターに対して含んでいる。たとえば、記憶コントローラが交換の途中でパワーを失うと、ＳＤＢテーブル２２２を使用してキャッシュ内のデータを適切なターゲットへフラッシュさせる必要があることを示すことができる。したがって、記憶コントローラがリブートすると、破滅的なイベントがある所でデータ完全性が維持される。

キャッシュ・ルックアップが完了した後で、ポリシー・プロセッサ１７０はメモリを割当てデータ・トランザクションを実施するためのアクティブ・コンテキストエントリ（ＡＣＥ）を分布する。キャッシュ・ヒットの場合のように、データ・トランザクションがホスト交換範囲内のＨＥＣ１９０に向けられる場合、コンテキストはフロント・アクティブ・コンテキストエントリ（ＦＡＣＥ）の形をとる。ＳＣＳＩターゲットＩ／Ｏアシストに対するＦＡＣＥの典型的なフォーマットは下記のようになる。

“Ｆｌａｇｓ”値は下記のように定義される。

“Ｎｏｎ−Ｓｅｃｔｏｒ Ｄａｔａ”フラグはＳＣＳＩ非セクタコマンドが処理されることを信号で伝える。データを得るまたは置く場所が“Ｂｕｆｆｅｒ Ｉｎｄｅｘ”フィールドにより定義される。転送するデータの量は“Ｂｙｔｅ Ｃｏｕｎｔ”フィールド内で見つけられる。“Ａｂｏｒｔｅｄ”フラグは要求が到着する前に中断されていることを示す。状態は適切に設定しなければならずＦＡＣＥは“Ｓｔａｇｅ”フィールドを増分した後でＣＯＲＥ１９２に戻っている。“Ｍｉｒｒｏｒ Ｄａｔａ”フラグはｅｂｕｓ１６０両端間でデータはミラーリングされることも要求する。それは正規のセクター・データだけでなく非セクター・データにも適用することができる。“Ｂｕｒｓｔ Ｌｅｎｇｔｈ”フィールドはファイバ・チャネル・フレームを満たすのに使用すべきセクター数を定義する。フレームサイズは“セクターサイズ”^＊（“Ｂｕｒｓｔ Ｌｅｎｇｔｈ”＋１）プラスヘッダーに対する３２として計算される。たとえば、“セクターサイズ”が１（５２０）であり“Ｂｕｒｓｔ Ｌｅｎｇｔｈ”が３であれば、フレームサイズは５２０^＊４＋３２＝２１１２となる。

“Ｒｅｍｏｔｅ Ｄａｔａ”フラグはアクセスされるバッファメモリは他方のＩＳＰ１５８からｅｂｕｓ１６０を横切ることを示す。“Ｒｅｍｏｔｅ”フラグも設定されると、ＨＥＣ１９０は“Ｕｓｅ Ｍｉｒｒｏｒ”フラグの“ｓｅｎｓｅ”を反転してどのバッファおよびＳＢＬプールをアクセスするか決定する。

ＦＡＣＥフォーマットに戻って、“Ｓｃｒｉｐｔ”値は一連のステップのいくつかの予め定義されたスクリプトの１つを選出し、それは完了すると、対応する“ケース”となる。“Ｓｔａｇｅ”値はどのステップが実行されるかを示す。定められた要求に対して、完了がポリシー・プロセッサ１７０へ応答される前に多数のステージをＩＳＰ１５６により完了できる点において、このアーキテクチュアは処理性能を高める。

“Ｂｌｏｃｋｓ”フィールドはセクター内の転送サイズを定義し、０は２５６を意味する。“Ｏｆｆｓｅｔ”フィールドは“ｄｉｓｋ ｓｔｒｉｐｅ”内の開始オフセットを定義する。それはＳＢＬ内の開始セクターオフセットおよび開始ＬＢＡの低順位バイトである。転送サイズが０であれば、それは２５６の転送サイズを意味する。ＨＥＣは“Ｄｅｓｔｉｎａｔｉｏｎ ＩＤ”フィールドを使用してコンテキストに記入したりＦＣＰ＿ＨＤＲデータを組立てる。ターゲット・ライトに対して、最大アトミック・ライトサイズ（１２８ＫＢ）が“ｄｉｓｋ ｓｔｒｉｐｅ”（ＳＢＬ）境界を横切る場合は、“Ａｄｄｉｔｉｏｎａｌ ＳＢＬ Ｉｎｄｅｘ”が第２のＳＢＬを参照する。このケースは“Ｏｆｆｓｅｔ”プラス“Ｂｌｏｃｋｓ”値が２５６よりも大きい事実により検出される。“Ｒｅａｌ ＳＢＬ Ｉｎｄｅｘ”および“Ｒｅａｌ Ａｄｄｉｔｉｏｎａｌ ＳＢＬ Ｉｎｄｅｘ”はセクターのいくつかまたは全てがキャッシュ内で既に“ｄｉｒｔｙ”であるライトを含む“ａｔｏｍｉｃ ｗｒｉｔｅ”の特殊ケースに対してのみ使用される。“Ｒｅｌａｔｉｖｅ Ｏｆｆｓｅｔ”フィールドはＳＣＳＩターゲットアシストのこの部分に先行するセクター数を定義する。

“Ｓｔａｔｕｓ”フィールドはターゲットＩ／Ｏ要求に関して検出されたエラーに関する事項を運ぶ。“Ｓｔａｔｕｓ”に対する値は下記の通りである。

対照的に、キャッシュ・ミスの場合のように、データ・トランザクションがプール交換範囲内のＤＥＣ０またはＤＥＣ１に向けられると、コンテキストはプール・アクティブ・コンテキスト・エントリ（ＰＡＣＥ）の形をとる。ＳＣＳＩリード、ベリファイ、ライト、またはライトベリファイ・コマンド内のＰＡＣＥに対する典型的なフォーマットは次の通りである。

“Ｆｌａｇｓ”フィールドは下記のように定義される。

“Ｓｕｂｓｔｉｔｕｔｅ Ｔａｇ”フラグによりＤＩＦデータの操作に関して特殊挙動が生じる。これはリードおよびライトの両操作に対して生じることがある。“Ｃｈｅｃｋ Ｔａｇ”フィールドが値０ｘＦＦＦＦまたは０ｘＦＦＦＥでなければ、“ｉｎｃｏｍｉｎｇ”タグ（“ＭＥＴＡ Ｔａｇ”および“ＲＥＦＥＲＥＮＣＥ Ｔａｇ”）は予期されたタグ（“Ｃｈｅｃｋ Ｔａｇ”および“ＶＢＡ”）に対してチェックしなければならないが、“Ｓｕｂｓｔｉｔｕｔｅ Ｔａｇ”は置換しなければならない。ハードウェア要求条件のため、“ＶＢＡ”も置換され、正しいＣＲＣが現在のＣＲＣを置換する。すなわち、まったく新しいＤＩＦフィールドが発生され置換される。“Ｃｈｅｃｋ Ｔａｇ”フィールドが０ｘＦＦＦＦの値を有する場合、着信ＤＩＦデータがあり、ＣＲＣはもちろん正しいとされなければならない。しかしながら、“ＲＥＦＥＲＥＮＣＥ Ｔａｇ”（ＶＢＡ）および“ＭＥＴＡ Ｔａｇ”値は無視しなければならない。すなわち、“ｔａｇ”エラーは生じてはならない。“Ｃｈｅｃｋ Ｔａｇ”フィールドが０ｘＦＦＦＦの値を有する場合、タグおよびＣＲＣエラーは無視しなければならない。

“ＳＣＳＩ Ｇｏｏｄ”以外の状態が受信されると、ＦＣＰ＿ＲＳＰフレームの第１の２５６バイト以下が“ＥＬＳ Ｒｅｓｐｏｎｓｅ Ｔａｂｌｅ”（ＥＲＴ）内に格納される。“Ｒｅｓｐｏｎｓｅ Ｂｙｔｅ Ｃｏｕｎｔ”はＦＣＰ＿ＲＳＰフレーム内の実際のバイト数を反映する。特殊フラグセットの無い“ＳＣＳＩ Ｇｏｏｄ”以外の状態が受信されない限り、それは更新されない。

ＳＣＳＩ“Ｌｏｎｇ Ｔｒａｎｓｆｅｒ”コマンド要求は“ｓｔａｎｄａｒｄ”ＳＣＳＩコマンドを発行するのに使用され、転送は“ＲＡＩＤ ｓｔｒｉｐｅ”境界と交差し長さは２５６セクターを超える。この操作に対するＰＡＣＥのフォーマットの下記の通りである。

フィールド定義は“ｓｔａｎｄａｒｄ”ＳＣＳＩコマンドに対して前記したものと本質的に同じである。“Ｂｌｏｃｋ”フィールドは常に“２５６”よりも大きい。コントローラ１１２は、語３の全コンテンツからとられる、所望する数の書込みブロックに基づいてＳＣＳＩ ＣＤＢを通常通り形成する。これを除いて、このタイプの処理がタイプ０“ｎｏｒｍａｌ”ＳＣＳＩコマンドに対する処理と異なる点はデータ転送部の処理だけである。この論理はＳＢＬの終りに遭遇する場合を検出しなければならない。次に、新しい“ＳＢＬ Ｉｎｄｅｘ”および新しい“ＶＢＡ Ｌｏｗ”値を転送が到達したオフセットに基づいてＡＣＥ相関データ（ＡＣＤ）からフェッチしなければならない。論理はＳＢＬへの初期オフセットは“０”であると仮定する。初期および後続“ＶＢＡ Ｌｏｗ”値は“０”のローバイト値を有する。サポートされる最大転送は２ＭＢ（４０９６セクター）である。

“Ｌｏｎｇ Ｔｒａｎｓｆｅｒ”バリエーションに対する“Ｆｌａｇ”フィールドの使用は次の通りである。

データを持たないまたは非セクター・データを使用するいくつかのＳＣＳＩコマンドに対するサポートが必要である。たとえば、ＳＣＳＩ“Ｔｅｓｔ Ｕｎｉｔ Ｒｅａｄｙ”コマンドはデータを持たない。ＳＣＳＩ“Ｖｅｒｉｆｙ”コマンドはそのように指定されるとデータを持たない。ＳＣＳＩ“Ｍｏｄｅ Ｓｅｎｓｅ”はディスク装置上のセクターに関係しないデータを予期する。ＳＣＳＩ“Ｍｏｄｅ Ｓｅｌｅｃｔ”コマンドはディスク装置上のセクターに関係しないデータを送る。非セクター・データを有するＳＣＳＩコマンドに対して、データの量は“Ｂｙｔｅ Ｃｏｕｎｔ”フィールドにより定義される。“０”の“Ｂｙｔｅ Ｃｏｕｎｔ”値は６５５３６として解釈される。最大アウトバウンド転送は１６３８４である。ＩＳＰ１５６ＦＩＦＯに対する転送には“ｒａｗ”ＤＭＡモードが必要である。データの初期ソースまたは最終デステネーションはＰＣＩ“Ｃａｃｈｅ Ｌｉｎｅ”により指定されるパートナーメモリ内のバッファである。ＤＸＣ１９１はデータをバッファメモリ１８４内の一時的バッファとＰＣＩメモリ１８２間または“ｓｕｐｅｒ ｂｕｆｆｅｒ”とＰＣＩメモリ１７８間で移動させる。“ｓｕｐｅｒ ｂｕｆｆｅｒ”はセット内の第１のバッファにより定義される連続したバッファのセットである。

セクター・データを含まないＳＣＳＩコマンドに対するＰＡＣＥのフォーマットは次の通りである。

“Ｂｕｆｆｅｒ Ｉｎｄｅｘ”フィールドはＢｕｆｆｅｒ Ｍｅｍｏｒｙ内のどのバッファを使用するかを定義する。それはＣＯＲＥ１９２により割り当てられる一時的バッファすなわち“ｓｕｐｅｒ ｂｕｆｆｅｒ”を参照する。“ＰＣＩ Ｃａｃｈｅ Ｈｉｇｈ”（１１ビット）および“ＰＣＩ Ｃａｃｈｅ Ｌｉｎｅ Ｌｏｗ”フィールドはＢＭ１８４内のバッファに対してデータを移動するためにＤＸＣ１９１により使用されるＰＣＩアドレスを定義する。このアドレスは下記のように計算される。

これらのバリエーションに対する“Ｆｌａｇｓ”フィールドの使用は次の通りである。

データの無いＳＣＳＩコマンド・ケースはＰＡＣＥ内の“Ｂｙｔｅ Ｃｏｕｎｔ”フィールドはゼロである事実により決定することができる。“Ｗｒｉｔｅ”フラグは“Ｄａｔａ Ｏｕｔ”対“Ｄａｔａ Ｉｎ”ケースを決定する。ポリシー・プロセッサ１７０は対応するＡＣＤ内の全体Ｆｉｂｅｒ Ｃｈａｎｎｅｌ ＦＣＰ＿ＣＭＮＤフレームを形成する。このフレームは６８バイトであり、ＣＲＣ−３２データ“ｗｏｒｄ”に対する場所だけでなくＳＯＦｉｘおよびＥＯＦ“ｗｏｒｄ”を含んでいる。

“Ｄａｔａ Ｉｎ”ケースに対して、ターゲットは要求されたものよりも少ないデータを正当に戻すことができる。この場合、“Ｂｙｔｅ Ｃｏｕｎｔ”フィールドは受信される最大を決定する。少なく受信されたら、“Ｂｙｔｅ Ｃｏｕｎｔ”フィールドは更新しなければならない。それは最後にポリシー・プロセッサへ戻される。また、ＦＣＰ＿ＲＳＰフレームをチェックして正常な量のデータが戻されたことを確認する必要がある。

ＩＲＣをどこにしまっておくかまたどのＩＳＰ１５６コンテキスト・エリアを使用するかを決定するＯＸＩＤと同様に記憶プール・オーディナルタグ（ＳＰＯＴ）はやはりＣＯＲＥ Ｔａｇから引き出される。サポートされる必要があるファイバ・チャネル・サービスに対する他の主要なクラスは“Ｌｉｎｋ Ｓｅｒｖｉｃｅ”である。発信フレームに対して、このサービスは“Ｓｉｎｇｌｅ Ｆｒａｍｅ Ｓｅｑｕｅｎｃｅ”（ＳＦＳ）機構を呼び出す。ＳＦＳ機構に対するＰＡＣＥのフォーマットは次の通りである。

“Ｄａｔａ ＣＯＲＥ Ｔａｇ”フィールドが非ゼロであれば、それはＡＣＤテーブル内のフレーム・データの第２のブロックを参照する雑多なアクティブ・コンテキスト・エントリ（ＭＡＣＥ）インデクスを定義する。それはフレームが２５６バイトより大きいだけでよい。フレームの第１の２５６バイトはＰＡＣＥに対応するＡＣＤエントリ内に格納される。フレームはＳＯＦｉｘおよびＥＯＦｘ語だけでなくＣＲＣ−３２データ語に対する場所を含んでいる。ＰＡＣＥは普通のＰＡＣＥ範囲内にある必要はない。それは実際上ＭＡＣＥであってもよい。ＦＣＣは任意有用な情報を引き出すのにＰＡＣＥ自体のＣＯＲＥ Ｔａｇを利用しない。ＳＦＳ機構は０−３の範囲内のＩＳＰ１５６コンテキスト・エリアの１つを使用する。

ＳＦＳサービスに対する“Ｆｌａｇ”フィールドの使用は次の通りである。

一般的には、前記したように、特許請求される実施例は複数のリスト・マネージャと選択的に接続される複数の専用目的機能を有するインテリジェント記憶プロセッサ、およびＡＳＩＣへのポリシー・プロセッサ周辺装置により全Ｉ／Ｏトランザクションに対してトップレベル制御を維持することにより全Ｉ／Ｏトランザクションをインテリジェント記憶プロセッサにより処理する手段を有する記憶システムを考えている。本明細書の目的および添付特許請求の範囲の意味に対して、「処理手段」という句はここに開示された構造およびリスト・マネージャおよびポリシー・プロセッサが接続される周辺バスを介してＦＣがポリシー・プロセッサへのアクセスを有することを許すそれと同等のものを含んでいる。本明細書の目的および添付特許請求の範囲の意味に対して、「処理手段」はトランザクションが完全にＩＳＰにより処理される、言い換えればポリシー・プロセッサがＩＳＰの機能のトップレベル制御を維持しない関連する試行されたソリューションは意図していない。

本発明のさまざまな実施例の非常に多くの特性および利点を、本発明のさまざまな実施例の構造および機能の詳細と共に明細書で述べてきたが、詳細な説明は単なる説明用であって、添付特許請求の範囲が表現される用語の広範な一般的意味により示される全範囲まで、本発明の原理内で詳細を変更することができ、特に部品の構造および配置を変更することができる。たとえば、本発明の精神および範囲を逸脱することなく特定の素子を特定の処理環境に応じて変えることができる。

さらに、ここに記述された実施例はデータ記憶アレイに向けられているが、当業者ならば特許請求された主題はそのように限定はされず、本発明の精神および範囲を逸脱することなく他のさまざまな処理システムを利用できることがお判りであろう。

本発明の実施例に従って構成されたコンピュータ・システムの線図表現である。 図１のコンピュータ・システムの一部の単純化された線図表現である。 本発明の実施例に従って構成されたインテリジェント記憶素子の分解等角図である。 図３のインテリジェント記憶素子のマルチドライブ・アレイの分解等角図である。 図４のマルチドライブ・アレイ内で使用される典型的なデータ記憶装置を示す図である。 インテリジェント記憶素子内のアレイ・コントローラの機能的ブロック図である。 図６のアレイ・コントローラの一方のより詳細な機能的ブロック図である。 関連技術ソリューションに従って構成されたアレイ・コントローラの機能的ブロック図である。 ＳＢＬ，ＳＢＬＤ，ＳＰＢおよびＳＤＢを示す線図である。

符号の説明

１００ コンピュータ・システム
１０２ ホスト
１０３ ホストバス・アダプタ
１０４ サーバ
１０６ ＬＡＮ／ＷＡＮ
１０８ インテリジェント記憶素子
１０９ データ記憶容量
１１０ ＳＡＮ
１１２ デュアル冗長コントローラ
１１４ シェルフ
１１６ ミッドプレーン
１１８ ＭＤＡ
１２２ デュアル・バッテリ
１２４ 交流電源
１２６ デュアル・インターフェイス・モジュール
１２８ データ記憶装置
１３０ アッパー・パーティション
１３２ ロアー・パーティション
１３４、１４８ 回路板
１３６、１５２ コネクタ
１３８ ラッパー
１４２ リード／ライト・ヘッド
１４４ ロータリ・アクチュエータ
１４６ ボイスコイルモータ
１５０ フレックス回路
１５６、１５８ インテリジェント記憶プロセッサ
１６０ 中間バス
１６２、１６４ ファイバ・チャネル・サーバ・リンク
１６６、１６８ ファイバ・チャネル記憶リンク
１７０、１７２ ポリシー・プロセッサ
１７４、１７６ ＰＣＩバス
１７８、１８０ アクセス・メモリ・バス
１７９ ＥＲＢ
１８２ 交換／ＰＣＩメモリ・モジュール
１８４ バッファ・メモリ・モジュール
１８６ ＳＲＡＭモジュール
１８８ 周辺装置バス
１９０、２０６ ホスト交換コントローラ
１９１ ＤＭＡ／ＸＯＲコントローラ
１９２ コマンド・ルーティング・コントローラ
１９３ メタデータ・コントローラ
１９４ 雑多機能コントローラ
１９５、１９６ ディスク交換コントローラ
１９８ クロスポイント・スイッチ
２００、２０２、２０４ リスト・マネージャ
２０１、２０３、２０５、２０７、２０９、２１１、２１３、２１５ ＤＲＢ
２０８ ＣＤＣ
２１０ ＵＣＣ
２１２ メタデータ構造
２１４ 記憶ディスク
２１６ ＳＢＬテーブル
２１８ ＳＢＬＤテーブル
２２０ ＳＰＢテーブル
２２２ ＳＤＢテーブル

Claims (8)

1. ネットワークを介してネットワーク装置内で通信される入出力（Ｉ／Ｏ）コマンドに応答して、記憶トランザクションを実施する記憶システムであって、
   複数の機能コントローラを有した特定用途向け集積回路（ＡＳＩＣ）と、
   周辺装置バスを介して、前記特定用途向け集積回路（ＡＳＩＣ）に接続され、且つプログラミング命令を実行するプロセッサと、
   前記特定用途向け集積回路（ＡＳＩＣ）に接続されるメモリであって、且つ前記記憶システムの記録媒体の複数のストライプ領域を管理するためのデータ構造が格納されるメモリと、を備え、
   前記記憶トランザクションは、前記複数の機能コントローラが実施する第１処理と、前記プロセッサがプログラミング命令に従って実施する第２処理とを含み、
   前記第１処理は、前記ネットワークを介し前記入出力（Ｉ／Ｏ）コマンドを受信し、受信した当該入出力（Ｉ／Ｏ）コマンドに対応した要求を出力する処理を含み、
   前記第１処理が出力する前記要求に応じて、前記第２処理は、前記周辺装置バスおよび前記特定用途向け集積回路（ＡＳＩＣ）を介して、前記メモリの前記データ構造にアクセスして、前記入出力（Ｉ／Ｏ）コマンドに対応するデータについて実施するキャッシュ・ルックアップを含む、記憶システム。
2. 請求項１に記載の記憶システムであって、
   前記記憶システムは、さらに前記プロセッサにより管理されるキャッシュメモリであって、且つ前記複数のストライプ領域に対応してキャッシュされたデータを格納する複数のデータバッファを有したキャッシュメモリを備え、
   前記データ構造は、前記キャッシュメモリ内の前記複数のデータバッファのデータの状態を示す変数を含む記憶システム。
3. 請求項２に記載の記憶システムであって、前記データ構造は、さらに、
   前記キャッシュメモリ内の前記データバッファのアドレスを参照するためのインデックスを含む記憶システム。
4. 請求項２に記載の記憶システムであって、前記データ構造はさらに、
   前記キャッシュメモリ内の前記複数のデータバッファ内のデータが有効であるかどうかを示すデータを含む記憶システム。
5. 請求項２に記載の記憶システムであって、前記データ構造はさらに、
   前記キャッシュメモリ内の前記複数のデータバッファ内のデータがダーティであるかどうかを示すデータを含む記憶システム。
6. 請求項１に記載の記憶システムであって、前記プログラミング命令は、前記キャッシュ・ルックアップの結果に応じたデータ転送処理により参照されるデータを定義するために前記プロセッサにより実行されるプログラミング命令を含む記憶システム。
7. 請求項６に記載の記憶システムであって、前記データ転送処理は、前記複数の機能コントローラのうちの１つ以上と前記ネットワーク装置間で実施されるデータ転送処理を含む記憶システム。
8. 請求項６に記載の記憶システムであって、前記データ転送処理は、前記複数の機能コントローラのうちの１つ以上と前記記憶システム内の前記記録媒体間で実施されるデータ転送処理を含む記憶システム。

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