JP5485333B2 - Manufacturing method of semiconductor device - Google Patents
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Description
この発明は、半導体装置の製造方法に係る発明であり、特に、銅合金配線およびこれに接続するビアを有する半導体装置製造方法に関する。 The present invention is an invention relating to a manufacturing method of a semi-conductor device, in particular, relates to a semiconductor device manufacturing method that have a via for connecting the copper alloy wiring and thereto.
高速動作・低消費電力化が要求される半導体装置では、配線部での信号遅延や電力消費を抑制するため、低抵抗の銅を用いた多層配線構造が用いられている。しかし、半導体装置の微細化により銅配線に流れる電流密度が増大し、エレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ、以下ＥＭと称する）に対する銅配線の信頼性が問題となっている。 In a semiconductor device that requires high speed operation and low power consumption, a multilayer wiring structure using low resistance copper is used in order to suppress signal delay and power consumption in the wiring portion. However, the density of the current flowing through the copper wiring increases due to the miniaturization of the semiconductor device, and the reliability of the copper wiring against electromigration (hereinafter referred to as EM) is a problem.
ＥＭは、銅配線に電流を流すと、電子流に押されて銅原子が移動する現象である。銅配線でＥＭ耐性が最も問題となるのは、上下配線を結ぶ層間接続（ビア）の底部と下層の銅配線との接触面である。ＥＭ現象が起こると銅配線中の銅原子が移動し、銅配線の当該接触面付近において空洞（ボイド）が形成される。そして、当該ボイド形成の結果、銅配線とビアとの間で断線が生じる。 EM is a phenomenon in which when a current is passed through a copper wiring, copper atoms are moved by being pushed by an electron current. The problem of EM resistance in the copper wiring is the contact surface between the bottom of the interlayer connection (via) connecting the upper and lower wirings and the lower copper wiring. When the EM phenomenon occurs, copper atoms in the copper wiring move, and a void is formed in the vicinity of the contact surface of the copper wiring. As a result of the void formation, a disconnection occurs between the copper wiring and the via.
当該ＥＭ現象による銅配線−ビア間の断線を防止するために、従来では、銅配線に流す電流値を制限していた。また、主成分である銅にアルミニウム等の添加元素を加えた銅合金配線が採用されていた。当該銅合金配線について開示のある文献として、非特許文献１がある。当該銅合金配線は、純銅配線の場合よりもＥＭ耐性が優れている。
In order to prevent disconnection between the copper wiring and the via due to the EM phenomenon, conventionally, the value of current flowing through the copper wiring is limited. Further, a copper alloy wiring in which an additive element such as aluminum is added to copper as a main component has been adopted. Non-Patent
非特許文献１では、主成分である銅に添加元素としてＡｌ，Ｓｎ，Ｔｉを加えた銅合金配線の採用により、ＥＭ耐性を向上させる技術が開示されている。なお、銅合金配線について開示されているその他の先行技術として、特許文献１および特許文献２がある。
Non-Patent
ここで、特許文献１には、層間絶縁膜において銅合金配線と当該銅合金配線の上面と接続するビアとが形成されており、当該銅合金配線と当該ビアとの接続面（接続部とも把握できる）に、窒素を含むバリヤメタル膜が形成されている構造が開示されている。
Here, in
なお、銅合金配線（ビアも含む）と層間絶縁膜との間に存するバリヤメタル膜の構成においても色々工夫されている。たとえばバリヤメタル膜として、層間絶縁膜との接着性の良いＴａＮ，ＴｉＮ，ＷＮ等と、銅との接着性の良いＴａ，Ｔｉ，Ｗ等とを積層した積層構造膜が採用されている（特許文献３）。 Various arrangements have also been made in the structure of the barrier metal film existing between the copper alloy wiring (including vias) and the interlayer insulating film. For example, as the barrier metal film, a laminated structure film in which TaN, TiN, WN or the like having good adhesion with an interlayer insulating film and Ta, Ti, W or the like having good adhesion with copper is laminated (Patent Literature). 3).
ところで、上記特許文献１に開示されている構造の場合には、以下の問題が生じることを発明者らの実験により明らかになった。つまり、銅合金配線とビアとの接続面に窒素を含むバリヤメタル膜が形成されると、銅合金配線とビアとの間における電気抵抗が上昇し、かつ当該電気抵抗にばらつきが生じることが明らかになった。
By the way, in the case of the structure disclosed in
そこで、本発明は、層間絶縁膜において銅合金配線と当該銅合金配線の上面と接続するビアとが形成されており、当該銅合金配線と当該ビアとの接続面（接続部とも把握できる）に、窒素を含むバリヤメタル膜が形成されている構造を有する半導体装置に関し、銅合金配線とビアとの間における電気抵抗の上昇を抑制することができ、また当該電気抵抗のばらつきも抑制することができる半導体装置の製造方法を提供することを目的とする。 Therefore, according to the present invention, a copper alloy wiring and a via connected to the upper surface of the copper alloy wiring are formed in the interlayer insulating film, and a connection surface between the copper alloy wiring and the via (can be grasped as a connection portion). In addition, regarding a semiconductor device having a structure in which a barrier metal film containing nitrogen is formed, an increase in electrical resistance between a copper alloy wiring and a via can be suppressed, and variation in the electrical resistance can also be suppressed. An object is to provide a method for manufacturing a semiconductor device .
上記の目的を達成するために、本発明に係る半導体装置の製造方法は、第一の層間絶縁膜内に、第一添加元素を含有する第一銅合金配線を形成する工程と、前記第一の層間絶縁膜上及び前記第一銅合金配線上に第一絶縁膜を形成する工程と、前記第一絶縁膜上に第二の層間絶縁膜を形成する工程と、前記第一絶縁膜及び前記第二の層間絶縁膜を貫き、前記第一銅合金配線を露出する第一の穴を形成する工程と、前記第一の穴の側面及び底面を覆うように窒素を含有する第一材料で形成された第一のバリヤメタルを形成して、前記第一の穴の底面において前記第一のバリヤメタルと前記第一銅合金配線とを接触させる工程と、前記第一の穴の底面の前記第一のバリヤメタルと前記第一銅合金配線の一部とを除去してくぼみを形成する工程と、前記第一の穴の側面上の前記第一のバリヤメタル上及び前記くぼみの表面を覆うように第二のバリヤメタルを形成する工程と、前記第二のバリヤメタル上に銅金属を埋め込む工程とを、有する。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a first copper alloy wiring containing a first additive element in a first interlayer insulating film; Forming a first insulating film on the interlayer insulating film and on the first copper alloy wiring; forming a second interlayer insulating film on the first insulating film; and Forming a first hole that penetrates the second interlayer insulating film and exposes the first copper alloy wiring, and a first material containing nitrogen so as to cover the side and bottom surfaces of the first hole Forming the first barrier metal formed and contacting the first barrier metal and the first copper alloy wiring at the bottom surface of the first hole; and Removing the barrier metal and a portion of the cuprous alloy wiring to form a recess; Forming a second barrier metal so as to cover the first barrier metal and on the surface depression of the on the side of the first bore, and a step of embedding a copper metal on the second barrier metal has.
上記半導体装置では、第一の層間絶縁膜内に配設されており、主成分であるＣｕにＡｌを添加した第一の銅合金配線と、前記第一の層間絶縁膜上に形成される第二の層間絶縁膜と、前記第二の層間絶縁膜内に配設されており、主成分であるＣｕにＡｌを添加した第二の銅合金配線とを、備えており、前記第二の銅合金配線の前記Ａｌの濃度は、前記第一の銅合金配線の前記Ａｌの濃度未満である。したがって、より上層に配設される第二の銅合金配線の抵抗値を、より下層に配設される第一の銅合金配線の抵抗値よりも小さくできる。 In the semiconductor device, the first copper alloy wiring, which is disposed in the first interlayer insulating film and in which Al is added to Cu as the main component, and the first copper alloy wiring formed on the first interlayer insulating film. A second copper alloy wiring that is disposed in the second interlayer insulating film and in which Al is added to Cu as a main component; and The concentration of Al in the alloy wiring is less than the concentration of Al in the first copper alloy wiring. Therefore, the resistance value of the second copper alloy wiring disposed in the upper layer can be made smaller than the resistance value of the first copper alloy wiring disposed in the lower layer.
また、上記半導体装置では、第一の層間絶縁膜内に配設されており、主成分であるＣｕにＡｌを添加した銅合金配線と、前記第一の層間絶縁膜上に形成される第二の層間絶縁膜と、前記第二の層間絶縁膜内に配設されており、前記銅合金配線よりも膜厚の厚い、Ｃｕのみから成る銅配線とを、備えている。したがって、より上層に配設される第二の銅合金配線の抵抗値を、より下層に配設される第一の銅合金配線の抵抗値よりも小さくできる。 Further, in the semiconductor device, a copper alloy wiring that is disposed in the first interlayer insulating film, in which Al is added to Cu as a main component, and a second formed on the first interlayer insulating film. And a copper wiring made of only Cu, which is disposed in the second interlayer insulating film and is thicker than the copper alloy wiring. Therefore, the resistance value of the second copper alloy wiring disposed in the upper layer can be made smaller than the resistance value of the first copper alloy wiring disposed in the lower layer.
また、上記半導体装置では、第一の層間絶縁膜内に配設されており、第一の配線と第一のビアから構成されており、主成分であるＣｕにＡｌを添加して成る第一のデュアルダマシン構造と、前記第一の層間絶縁膜上に形成される第二の層間絶縁膜と、前記第二の層間絶縁膜内に配設されており、前記第一の配線よりも膜厚の厚い第二の配線と第二のビアとから構成されており、前記第一の配線の上部と前記第二のビアの下面とが接続されており、Ｃｕのみから成る第二のデュアルダマシン構造とを、備えている。したがって、より上層に配設される第二デュアルダマシン構造の抵抗値を、より下層に配設される第一のデュアルダマシン構造の抵抗値よりも小さくできる。 In the above semiconductor device, the first interlayer insulating film is arranged, and is composed of the first wiring and the first via. The first is formed by adding Al to Cu as the main component. The dual damascene structure, the second interlayer insulating film formed on the first interlayer insulating film, and the second interlayer insulating film are disposed in the second interlayer insulating film, and the film thickness is larger than that of the first wiring. A second dual damascene structure comprising a thick second wiring and a second via, the upper part of the first wiring being connected to the lower surface of the second via, And has. Therefore, the resistance value of the second dual damascene structure disposed in the upper layer can be made smaller than the resistance value of the first dual damascene structure disposed in the lower layer.
また、上記半導体装置では、層間絶縁膜内に形成されており、主成分であるＣｕにＡｌを添加した第一のビアと、前記層間絶縁膜内に形成されており、前記第一のビアの底部と電気的に接続され、主成分であるＣｕにＡｌを添加した第一の銅合金配線と、前記層間絶縁膜と前記第一のビアとの間において前記層間絶縁膜と接触して形成されている、窒素を含む第一のバリヤメタル膜と、前記層間絶縁膜と前記第一のビアとの間において前記第一のビアと接触して形成されている、窒素を含まない第二のバリヤメタル膜とを、備えており、前記第一のバリヤメタル膜は、前記第一の銅合金配線と前記第一のビアとの接続部には形成されておらず、前記第二のバリヤメタル膜は、前記第一の銅合金配線と前記第一のビアとの接続部にも形成されている。したがって、第一の銅合金配線と第一のビアとの接続部において、窒素とＡｌとの反応を抑制できる。つまり、高抵抗部の形成を抑制できる。よって、当該接続部における電気抵抗の上昇および、当該電気抵抗のばらつきを抑制することができる。 In the above semiconductor device, the first via formed in the interlayer insulating film is formed by adding Al to the main component Cu, and the first insulating layer is formed in the interlayer insulating film. Formed in contact with the interlayer insulating film between the interlayer insulating film and the first via between the first copper alloy wiring electrically connected to the bottom part and adding Al to Cu as the main component, and the interlayer insulating film A first barrier metal film containing nitrogen, and a second barrier metal film not containing nitrogen formed in contact with the first via between the interlayer insulating film and the first via. The first barrier metal film is not formed at a connection portion between the first copper alloy wiring and the first via, and the second barrier metal film is the first barrier metal film. It is also formed in the connection part between one copper alloy wiring and the first via That. Therefore, the reaction between nitrogen and Al can be suppressed at the connection portion between the first copper alloy wiring and the first via. That is, the formation of the high resistance portion can be suppressed. Therefore, it is possible to suppress an increase in electrical resistance at the connection portion and variations in the electrical resistance.
また、上記半導体装置の製造方法では、（Ａ）第一の層間絶縁膜内に、主成分であるＣｕにＡｌを添加した第一の銅合金配線を配設する工程と、（Ｂ）前記第一の層間絶縁膜上に形成された第二の層間絶縁膜内に、主成分であるＣｕにＡｌが添加されており、前記第一の銅合金配線よりも膜厚が厚く、前記第一の銅合金配線の前記Ａｌの濃度以下であるＡｌ濃度を有する、第二の銅合金配線を形成する工程とを、備えている。したがって、下層配線が有する抵抗値よりも小さい抵抗値を有する上層配線を備える半導体装置を提供することができる。 In the method of manufacturing a semiconductor device, (A) a step of disposing a first copper alloy wiring obtained by adding Al to Cu as a main component in the first interlayer insulating film; In the second interlayer insulating film formed on the one interlayer insulating film, Al is added to Cu, which is the main component, and the film thickness is thicker than the first copper alloy wiring. Forming a second copper alloy wiring having an Al concentration equal to or lower than the Al concentration of the copper alloy wiring. Therefore, it is possible to provide a semiconductor device including an upper layer wiring having a resistance value smaller than that of the lower layer wiring.
また、上記半導体装置の製造方法では、（Ａ）第一の層間絶縁膜内に、主成分であるＣｕにＡｌを添加した銅合金配線を配設する工程と、（Ｂ）前記第一の層間絶縁膜上に形成された第二の層間絶縁膜内に、前記銅合金配線よりも膜厚が厚く、Ｃｕのみから成る銅配線を形成する工程とを、備えている。したがって、下層配線が有する抵抗値よりも小さい抵抗値を有する上層配線を備える半導体装置を提供することができる。 In the method of manufacturing a semiconductor device, (A) a step of disposing a copper alloy wiring in which Al is added to Cu as a main component in the first interlayer insulating film, and (B) the first interlayer Forming in the second interlayer insulating film formed on the insulating film a copper wiring having a thickness larger than that of the copper alloy wiring and made of only Cu. Therefore, it is possible to provide a semiconductor device including an upper layer wiring having a resistance value smaller than that of the lower layer wiring.
また、上記半導体装置の製造方法では、（Ａ）第一の層間絶縁膜内に、第一の配線と第一のビアから構成され、主成分であるＣｕにＡｌが添加された第一のデュアルダマシン構造を形成する工程と、（Ｂ）上記第一の層間絶縁膜上に形成された第二の層間絶縁膜内に、前記第一の配線よりも膜厚の厚い第二の配線と第二のビアとから構成されており、前記第一の配線の上部と前記第二のビアの下面とが接続されており、Ｃｕのみから成る第二のデュアルダマシン構造を形成する工程とを、備えている。したがって、下層のデュアルダマシン構造が有する抵抗値よりも小さい抵抗値を有する、上層のデュアルダマシン構造を備える半導体装置を提供することができる。 In the method for manufacturing a semiconductor device, (A) a first dual layer in which a first wiring and a first via are formed in a first interlayer insulating film, and Al is added to Cu as a main component. A step of forming a damascene structure; (B) a second wiring having a thickness greater than that of the first wiring and a second wiring in the second interlayer insulating film formed on the first interlayer insulating film; And a step of forming a second dual damascene structure made only of Cu, wherein the upper portion of the first wiring and the lower surface of the second via are connected to each other. Yes. Therefore, it is possible to provide a semiconductor device including an upper dual damascene structure having a resistance value smaller than that of the lower dual damascene structure.
発明者らは、層間絶縁膜に銅合金配線と当該銅合金配線の上面と接続するビアとが形成されており、当該銅合金配線と当該ビアとの接続面（接続部とも把握できる）に窒素を含むバリヤメタル膜が形成されている半導体装置に対して、電気特性を調べる実験を実施した。ここで、銅合金配線は、主成分であるＣｕにＡｌ等の添加元素を添加して成る。 The inventors have formed a copper alloy wiring and a via connected to the upper surface of the copper alloy wiring in the interlayer insulating film, and nitrogen is formed on the connection surface (also known as a connection portion) between the copper alloy wiring and the via. An experiment was conducted to investigate the electrical characteristics of a semiconductor device in which a barrier metal film containing bismuth was formed. Here, the copper alloy wiring is formed by adding an additive element such as Al to Cu as a main component.
当該実験の結果、当該接続部における電気抵抗の上昇は、以下の要因により発生することが分かった。つまり、添加元素と窒素とが反応して形成される高抵抗部が、当該要因であると分かった。 As a result of the experiment, it was found that the increase in electrical resistance at the connection portion was caused by the following factors. That is, it was found that the high resistance part formed by the reaction between the additive element and nitrogen was the factor.
また、実験の結果、接続部における電気抵抗のばらつきは、当該添加元素濃度に依存することも分かった。 As a result of the experiment, it was also found that the variation in electrical resistance at the connection portion depends on the concentration of the additive element.
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。 Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.
＜実施の形態１＞
本実施の形態に係わる半導体装置の構成を示す拡大断面図を、図１に示す。図１に示すように当該半導体装置は、層間絶縁膜１，２、銅合金配線３、ビア４、バリヤメタル膜５ないし８を備えている。
<
FIG. 1 is an enlarged cross-sectional view showing the configuration of the semiconductor device according to this embodiment. As shown in FIG. 1, the semiconductor device includes
図１において、層間絶縁膜１の表面内には銅合金配線３が配設されている。ここで、銅合金配線３は主成分が銅（Ｃｕ）であり、当該銅に所定の添加元素が含まれている。当該所定の添加元素は、窒素と反応することにより絶縁膜（以下、高抵抗部と称する）を形成する元素である。当該所定の添加元素として、たとえばＡｌ，Ｓｉ，Ｇｅ、Ｇａ，Ｓｎ等が挙げられる。また、当該所定の添加元素の濃度（含有率）は、ＩＣＰ発行分光分析法による測定の結果得られる濃度値において、０．０４ｗｔ％以下、０．０１ｗｔ％以上である。
In FIG. 1, a
また、図１に示すように、層間絶縁膜２内にはビア４が形成されている。ここで、ビア４の底部は、銅合金配線３の上面と電気的に接続している。
In addition, as shown in FIG. 1,
また、図１に示すように、銅合金配線３と層間絶縁膜１との間には、第一のバリヤメタル膜５、第二のバリヤメタル膜６が形成されている。また、ビア４と層間絶縁膜２との間には、第一のバリヤメタル膜７、第二のバリヤメタル膜８が形成されている。
Further, as shown in FIG. 1, a first
第一のバリヤメタル膜５，７は、窒素を含む導電膜により構成されている。また、第二のバリヤメタル膜６，８は、窒素を含まない導電膜により構成されている。
The first
ここで、第一のバリヤメタル膜５は、層間絶縁膜１側に（つまり層間絶縁膜１に接触して）形成されており、第一のバリヤメタル膜７は、層間絶縁膜２側に（つまり層間絶縁膜２に接触して）形成されている。また、第二のバリヤメタル膜６は、銅合金配線３側に（つまり銅合金配線３に接触して）形成されており、第二のバリヤメタル膜８は、ビア４側に（つまりビア４に接触して）形成されている。なお、銅合金配線３およびビア４との間の接続部において、第一のバリヤメタル膜７および第二のバリヤメタル膜８が形成されている。
Here, the first
なお、第一のバリヤメタル膜５，７に含まれる窒素の濃度は、１０原子％以上、４０原子％以下である。また、第一のバリヤメタル膜５，７の膜厚は（特に、銅合金配線３およびビア４の側面における第一のバリヤメタル膜５，７の膜厚は）、１ｎｍ以上、１０ｎｍ以下である。
The concentration of nitrogen contained in the first
図１からも分かるように、銅合金配線３の上面とビア４の底部との接続部には、第一のバリヤメタル膜７が形成されている。ここで、当該接続部の全面に渡って当該第一のバリヤメタル膜７は、銅合金配線３と接触している。なお、第一のバリヤメタル膜７は、上述の通り窒素を含んでいる。
As can be seen from FIG. 1, a first
また、図１に示すように、銅合金配線３とビア４との接続部に着目すると、銅合金配線３の上面の一部に、高抵抗部６０が形成されている。当該高抵抗部６０は、銅合金配線３に含まれる添加元素と第一のバリヤメタル膜７に含まれる窒素とが、反応することにより形成される。
Further, as shown in FIG. 1, focusing on the connection portion between the
ここで、窒素を含む第一のバリヤメタル膜５，７，２７，３７は、層間絶縁膜１，２，２６，３６との接着性の良い膜であり、たとえばＴａＮ，ＴｉＮ，ＷＮ等である。
Here, the first
また、銅合金配線３，２２，２３（銅配線４０）およびビア４，２９（銅ビア３９）との接着性の良い、窒素を含まない第二のバリヤメタル膜６，８，２８，３８等が形成されている。当該第二のバリヤメタル膜６，８，２８，３８等として、Ｔａ，Ｔｉ，Ｗ等を採用することができる。
Also, second
また、銅合金配線３とビア４との接続部において、当該第二のバリヤメタル膜８はビア４と接触している。
Further, the second
次に、図１に示した構成を含む半導体装置の製造方法について説明する。 Next, a method for manufacturing a semiconductor device including the configuration shown in FIG. 1 will be described.
なお下記において、銅合金配線と称する場合には、各銅合金配線は、銅合金配線３と同じ構成である。また、第一のバリヤメタル膜と称する場合には、各第一のバリヤメタル膜は、第一のバリヤメタル膜５，７と同じ構成である。また、第二のバリヤメタル膜と称する場合には、各第二のバリヤメタル膜は、第二のバリヤメタル膜６，８と同じ構成である。
In the following, when referred to as a copper alloy wiring, each copper alloy wiring has the same configuration as the
はじめに、図２に示すように、ゲート電極１１を含むトランジスタが形成された半導体基板１０を用意する。ここで、半導体基板１０の表面内には素子分離膜１２が形成されている。
First, as shown in FIG. 2, a
また、図２に示すように、半導体基板１０上に酸化珪素膜（絶縁膜）１３を形成する。その後、図２に示すように、当該酸化珪素膜１３の表面内にコンタクト電極１４を形成する。ここで、当該コンタクト電極１４は、半導体基板１０の表面内に形成されている活性領域（図示せず）と電気的に接続している。
Further, as shown in FIG. 2, a silicon oxide film (insulating film) 13 is formed on the
次に、図３に示すように、酸化珪素膜１３上に、炭窒化珪素膜１５および低誘電率である層間絶縁膜１を当該順に形成する。次に、図４に示すように、炭窒化珪素膜１５および層間絶縁膜１に対して溝パターン１６を形成する。ここで、当該溝パターン１６は、フォトリソグラフィ技術およびドライエッチング処理を用いることにより形成される。
Next, as shown in FIG. 3, a
次に、溝パターン１６の底面と側面、および層間絶縁膜１上に、第一のバリヤメタル膜５を形成する（図５）。ここで、第一のバリヤメタル膜５は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。
Next, a first
また、当該第一のバリヤメタル膜５上に、第二のバリヤメタル膜６を形成する（図５）。ここで、第二のバリヤメタル膜６は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。
Further, a second
次に、図５に示すように、溝パターン１６を充填するように、第二のバリヤメタル膜６上に銅合金１７を形成する。ここで、銅合金１７には、窒素と反応することにより絶縁膜（高抵抗部６０）を形成する所定の添加元素（本実施の形態ではＡｌ）が含まれている。したがって、ここでの説明では銅合金１７は、銅を主成分としたＣｕ−Ａｌ合金であるとする。
Next, as shown in FIG. 5, a
Ｃｕ−Ａｌ合金の形成方法は、次のような手順で行うことができる。 The formation method of a Cu-Al alloy can be performed in the following procedures.
まず、第二のバリヤメタル膜６までの形成が終了した半導体装置に対して、スパッタリング処理を施す。当該スパッタリング処理により、第二バリヤメタル膜６上にシード膜となるＣｕ−Ａｌ合金膜が形成される。ここで、当該Ｃｕ−Ａｌ合金膜に含まれる添加元素（Ａｌ）の濃度は、目標濃度（これは、最終的に形成される銅合金配線３に含まれる所定の添加元素（Ａｌ）の濃度であり、０．０４ｗｔ％以下、０．０１ｗｔ％以上の濃度である）よりも高濃度である。
First, a sputtering process is performed on the semiconductor device in which the formation up to the second
次に、当該Ｃｕ−Ａｌ合金膜をシード膜として、電界メッキ処理を施す。当該電界メッキ処理により、溝パターン１６を充填するように銅が形成される。当該電界メッキ処理後、形成途中の半導体装置に対して約３５０℃でのアニール処理を施す。当該アニール処理により、溝パターン１６に充填された銅は、Ｃｕ−Ａｌ合金となる。また、当該アニール処理により、当該Ｃｕ−Ａｌ合金における添加元素（Ａｌ）の濃度は、シード膜のそれと比べて希釈化され、当該添加元素濃度は上記目標濃度となる。
Next, an electroplating process is performed using the Cu—Al alloy film as a seed film. By the electroplating process, copper is formed so as to fill the
さてＣｕ−Ａｌ合金１７形成後、当該Ｃｕ−Ａｌ合金１７および第一、第二のバリヤメタル膜５，６に対して化学機械研磨（ＣＭＰ）処理を施す。これにより、図６に示すように、溝パターン１６外（つまり、層間絶縁膜１上）のＣｕ−Ａｌ合金１７、第二のバリヤメタル膜６および第一のバリヤメタル膜５を除去し、層間絶縁膜１の表面内に銅合金配線３を配設する。
Now, after the Cu—
次に、図７に示すように、銅合金配線３を覆うように層間絶縁膜１上に、炭窒化珪素膜１８および低誘電率である層間絶縁膜２を当該順に形成する。次に、図８に示すように、炭窒化珪素膜１８および層間絶縁膜２に対して、接続孔１９および溝パターン２０を形成する。ここで、当該接続孔１９および溝パターン２０は、フォトリソグラフィ技術とドライエッチング処理とを組み合わせた公知のデュアルダマシン法を用いることにより形成される。
Next, as shown in FIG. 7, a
次に、溝パターン２０の底面と側面、接続孔１９の底面と側面、および層間絶縁膜２上に、第一のバリヤメタル膜７を形成する（図９）。ここで、第一のバリヤメタル膜７は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。なお、当該第一のバリヤメタル膜７の形成により、当該第一のバリヤメタル膜７と接触する銅合金配線３の上面において、高抵抗部６０が形成される。より具体的に、当該高抵抗部６０は、銅合金配線３に添加されている添加元素（Ａｌ）と第一のバリヤメタル膜７に含まれている窒素とが反応することにより形成される。
Next, the first
また、当該第一のバリヤメタル膜７上に、第二のバリヤメタル膜８を形成する（図９）。ここで、第二のバリヤメタル膜８は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。
A second
次に、図９に示すように、接続孔１９および溝パターン２０を充填するように、第二のバリヤメタル膜８上にＣｕ−Ａｌ合金等の銅合金２１を形成する。なお当該銅合金２１は、上述のＣｕ−Ａｌ合金１７の形成方法と同様に、所定のシード膜形成後、電界メッキ処理およびアニール処理を施すことにより形成される。
Next, as shown in FIG. 9, a
さて銅合金２１形成後、当該銅合金２１および第一、第二のバリヤメタル膜７，８に対して化学機械研磨（ＣＭＰ）処理を施す。これにより、図１０に示すように、接続孔１９および溝パターン２０外（つまり、層間絶縁膜２上）の銅合金２１、第二のバリヤメタル膜８および第一のバリヤメタル膜７を除去し、層間絶縁膜２の表面内に銅合金配線２２およびビア４（当該ビア４は、Ｃｕ−Ａｌ合金等の銅合金であると把握できる）を形成する。
After the
なお、図１０に示す製造途中の半導体装置を上方向から見た平面図を、図１１に示す。ここで、より下層に存する銅合金配線３は点線にて、その輪郭を図示している。
FIG. 11 is a plan view of the semiconductor device being manufactured shown in FIG. 10 viewed from above. Here, the outline of the
次に、銅合金配線２２を覆うように層間絶縁膜２上に、炭窒化珪素膜２５および低誘電率である層間絶縁膜２６を当該順に形成する（図１２）。次に、炭窒化珪素膜２５および層間絶縁膜２６に対して、接続孔（図示せず）および溝パターン（図示せず）を形成する。ここで、当該接続孔および溝パターンは、フォトリソグラフィ技術とドライエッチング処理とを組み合わせた公知のデュアルダマシン法を用いることにより形成される。
Next, a
次に、図９を用いて説明した手順にて、第一のバリヤメタル膜２７、第二のバリヤメタル膜２８およびＣｕ−Ａｌ合金等の銅合金を形成する。その後、当該銅合金および第一、第二のバリヤメタル膜２７，２８に対して化学機械研磨（ＣＭＰ）処理を施す。これにより、図１２に示すように、層間絶縁膜２６の表面内に銅合金配線３０およびビア２９（当該ビア２９は、Ｃｕ−Ａｌ合金等の銅合金であると把握できる）を形成する。
Next, a copper alloy such as a first
ここで、第一のバリヤメタル膜２７は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。なお、当該第一のバリヤメタル膜２７の形成により、当該第一のバリヤメタル膜２７と接触する銅合金配線２２の上面において、高抵抗部６０が形成される。より具体的に、当該高抵抗部６０は、銅合金配線２２に添加されている添加元素と第一のバリヤメタル膜２７に含まれている窒素とが反応することにより形成される。
Here, the first
また、第二のバリヤメタル膜２８は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。
The second
次に、銅合金配線３０を覆うように層間絶縁膜２６上に、炭窒化珪素膜３５およびフッ素含有酸化珪素膜３６を当該順に形成する（図１３）。次に、炭窒化珪素膜３５およびフッ素含有酸化珪素膜３６に対して、接続孔（図示せず）および溝パターン（図示せず）を形成する。ここで、当該接続孔および溝パターンは、フォトリソグラフィ技術とドライエッチング処理とを組み合わせた公知のデュアルダマシン法を用いることにより形成される。
Next, a
次に、図９を用いて説明した手順にて、第一のバリヤメタル膜３７、第二のバリヤメタル膜３８および純銅を形成する。その後、当該純銅および第一、第二のバリヤメタル膜３７，３８に対して化学機械研磨（ＣＭＰ）処理を施す。これにより、図１３に示すように、層間絶縁膜３６の表面内に銅配線４０および銅ビア３９が形成される。ここで、銅配線４０および銅ビア３９は、銅合金から構成されておらず、純銅から成る。
Next, the first
また、第一のバリヤメタル膜３７は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。なお、当該第一のバリヤメタル膜３７の形成により、当該第一のバリヤメタル膜３７と接触する銅合金配線３０の上面において、高抵抗部６０が形成される。より具体的に、当該高抵抗部６０は、銅合金配線３０の添加元素と第一のバリヤメタル膜３７の窒素とが反応することにより形成される。
The first
また、第二のバリヤメタル膜３８は、窒素を含有していない導電膜であり、たとえばタンタルを採用することができる。
The second
次に、銅配線４０を覆うように層間絶縁膜３６上に、炭窒化珪素膜４５および酸化珪素膜４６を当該順に形成する（図１３）。次に、炭窒化珪素膜４５および酸化珪素膜４６に対して、接続孔（図示せず）を形成する。
Next, a
次に、当該接続孔を充填するように、アルミニウムを充填する。そして、酸化珪素膜４６上に形成されたアルミニウムを所定のパターンにパターニングすることにより、電極取り出しのためのアルミパッド４７が形成される（図１３）。
Next, aluminum is filled so as to fill the connection hole. Then, by patterning the aluminum formed on the
その後、当該アルミパッド４７を覆うように、保護膜として窒化珪素膜４８を形成する（図１３）。ここで、窒化珪素膜４８は所定の開口部４９を有しており、当該開口部４９の底部からは、アルミパッド４７が露出している（図１３）。
Thereafter, a
以下の通り構成を変化させて、上記製造方法の下、図１３に示す半導体装置（つまり、図１の構成を含む半導体装置）を複数作成した。つまり、銅合金配線の添加元素の濃度を０から０．０１ｗｔ％まで変化させた。また、ビアのビア径を１００から１４０ｎｍまで変化させた。なお、図１３の構成を有しており、測定のために添加元素濃度およびビア径を変化させた複数の半導体装置を、以下では単に試料と称する。 By changing the configuration as follows, a plurality of semiconductor devices shown in FIG. 13 (that is, the semiconductor device including the configuration of FIG. 1) were produced under the above manufacturing method. That is, the concentration of the additive element in the copper alloy wiring was changed from 0 to 0.01 wt%. Also, the via diameter was changed from 100 to 140 nm. A plurality of semiconductor devices having the configuration shown in FIG. 13 and having the additive element concentration and the via diameter changed for measurement are simply referred to as samples hereinafter.
そして、当該各半導体装置を用いて下層の銅合金配線とビアとの間における電気特性、および銅合金配線のＥＭ耐性を測定した（つまり、銅合金配線３のＥＭ耐性および、当該銅合金配線３とビア４との間における電気抵抗特性を測定した）。
Then, the electrical characteristics between the lower copper alloy wiring and the via and the EM resistance of the copper alloy wiring were measured using the semiconductor devices (that is, the EM resistance of the
図１４は、上記測定結果の一例（ＩＣＰ測定結果）であり、銅合金配線３に含有されている添加元素（Ａｌ）の濃度と、銅合金配線３とビア４との間における電気抵抗のばらつきの関係を示す測定結果である。ここで、図１４の縦軸は銅合金配線３とビア４との間における電気抵抗のばらつき（％）であり、横軸は、銅合金配線３に含有されている添加元素（Ａｌ）の濃度（ｗｔ％）である。
FIG. 14 is an example of the above measurement result (ICP measurement result), and the concentration of the additive element (Al) contained in the
また、添加元素の濃度はＳＩＭＳ分析を用いて測定した、配線中心部の濃度である。なお、当該添加元素の濃度は重量％に換算している。また、銅合金配線３とビア４との間における電気抵抗のばらつきは、測定値から、（最大値−最小値）／（メジアン値の２倍）の式を用いて導出した。ここで、「最大値」とは、一のウエハに同一条件で形成された複数の測定対象が含まれているときの、当該測定対象の各測定結果の中での最大値である。また「最小値」とは、当該複数の測定結果中での最小値である。
Further, the concentration of the additive element is the concentration at the center of the wiring measured using SIMS analysis. In addition, the density | concentration of the said additive element is converted into weight%. Further, the variation in electrical resistance between the
なお、ＳＩＭＳ測定とともにＩＣＰ発光分光分析法により、添加元素の濃度も測定している。以下、ＩＣＰ発光分光分析法は、銅合金配線３の平均的な添加元素濃度を示している。
Note that the concentration of the additive element is also measured by ICP emission spectroscopic analysis together with the SIMS measurement. Hereinafter, the ICP emission spectroscopic analysis method shows the average additive element concentration of the
図１４の測定結果の一例（ＩＣＰ測定結果）でも分かるように、銅合金配線３における添加元素（Ａｌ）の濃度が高いほど、銅合金配線３とビア４との間における電気抵抗のばらつきが上昇する。また、図１４には示されていないが実験の結果、銅合金配線３における添加元素（Ａｌ）の濃度が高いほど、銅合金配線３とビア４との間における電気抵抗が異常に上昇することも分かった。
As can be seen from the example of the measurement result in FIG. 14 (ICP measurement result), the higher the concentration of the additive element (Al) in the
当該電気抵抗および当該電気抵抗のばらつきが上昇するのは、銅合金配線３とビア４との間で窒化アルミニウムを含む高抵抗部６０が形成されるからである。
The reason why the electric resistance and the variation in the electric resistance increase is that the
また上記実験の結果、添加元素の濃度が０．０４ｗｔ％（ＩＣＰ発光分光分析法）以下であれば、銅合金配線３とビア４との間における電気抵抗のばらつきは、設計的に許容できる５０％以下になることが分かった。つまり、添加元素の濃度が０．０４ｗｔ％（ＩＣＰ発光分光分析法）以下であるなら、高抵抗部６０の形成が抑制される。
As a result of the above experiment, if the concentration of the additive element is 0.04 wt% (ICP emission spectroscopic analysis) or less, variation in electrical resistance between the
したがって、銅合金配線３とビア４との間における電気抵抗のばらつきを抑制できる。また、当該高抵抗部６０の形成が抑制されるので、ビア４と銅合金配線３との間における電気抵抗の上昇も抑制することができる。
Therefore, variation in electrical resistance between the
なお実験の結果、ビア４のビア径に依存せず（より具体的には、若干は依存する）、添加元素の濃度が０．０４ｗｔ％（ＩＣＰ発光分光分析法）以下であれば、上記効果を有することが分かった。 As a result of the experiment, if the concentration of the additive element is 0.04 wt% (ICP emission spectroscopic analysis) or less without depending on the via diameter of the via 4 (more specifically, slightly dependent), the above effect is obtained. It was found to have
さらに、添加元素の濃度が０．０３ｗｔ％（ＩＣＰ発光分光分析法）以下であれば、銅合金配線３とビア４との間における電気抵抗のばらつきは、ビア４のビア径に依存すること無く（より具体的には、若干依存する）、より好ましい３０％以下になることが分かった。
Furthermore, if the concentration of the additive element is 0.03 wt% (ICP emission spectroscopic analysis) or less, the variation in electrical resistance between the
さらに発明者らは上記実験の結果、銅合金配線３に含まれる添加元素の濃度が０．０１ｗｔ％（ＩＣＰ発光分光分析法）以上であれば、高いＥＭ耐性が得られることを判明した。
Furthermore, as a result of the above experiments, the inventors have found that high EM resistance can be obtained if the concentration of the additive element contained in the
なお、添加元素の濃度が０．０１ｗｔ％（ＩＣＰ発光分光分析法）未満であれば、当該銅合金配線３のＥＭ寿命は、純銅から成る銅配線のＥＭ寿命とほとんど変わり無いことも判明した。
It has also been found that when the concentration of the additive element is less than 0.01 wt% (ICP emission spectroscopy), the EM life of the
たとえば、ビア４のビア径が１００ｎｍである試料に関してＥＭ試験を行った結果、銅合金配線３に含まれる添加元素の濃度が０．０１ｗｔ％（ＩＣＰ発光分光分析法）であれば、当該銅合金配線３のＥＭ寿命は、純銅から成る銅配線のＥＭ寿命の２倍以上であった。
For example, if the concentration of the additive element contained in the
また、たとえば、ビア４のビア径が１００ｎｍである試料に関してＥＭ試験を行った結果、銅合金配線３に含まれる添加元素の濃度が０．０４ｗｔ％（ＩＣＰ発光分光分析法）であれば、当該銅合金配線３のＥＭ寿命は、純銅から成る銅配線のＥＭ寿命の１０倍以上であった。
Further, for example, as a result of conducting an EM test on a sample having a via diameter of 100 nm, if the concentration of the additive element contained in the
また、たとえば、ビア４のビア径が１００ｎｍである試料に関してＥＭ試験を行った結果、銅合金配線３に含まれる添加元素の濃度が０．０５ｗｔ％（ＩＣＰ発光分光分析法）であれば、当該銅合金配線３のＥＭ寿命は、純銅から成る銅配線のＥＭ寿命とほぼ同じであった。
In addition, for example, as a result of conducting an EM test on a sample having a via diameter of 100 nm, if the concentration of the additive element contained in the
なお、上記各文献等では、銅合金配線が純銅配線よりもＥＭ耐性が優れていると開示されているが、最低限必要な上記添加元素の濃度については、言及されていない。 In addition, although each said literature etc. are disclosing that a copper alloy wiring is superior in EM tolerance than a pure copper wiring, it does not mention the minimum density | concentration of the said additional element required.
なお、上記では添加元素はＡｌであるとした。しかし添加元素がＳｉ，Ｇｅ，Ｇａ，Ｓｎ等の場合にも上記と同様の効果（電気抵抗の上昇およびばらつきの抑制、およびＥＭ耐性の向上）を得ることができた。ただし、銅合金配線３自身の抵抗を考慮すると、より抵抗値が小さくなくＡｌが最適である。
In the above description, the additive element is Al. However, even when the additive element is Si, Ge, Ga, Sn, etc., the same effects as described above (increase in electrical resistance, suppression of variation, and improvement in EM resistance) can be obtained. However, considering the resistance of the
また、第一のバリヤメタル膜５としてＴａＮを用いる場合に言及した。しかし、第一のバリヤメタル膜５がＴａＳｉＮ，ＴｉＮ，ＷＮ等の場合にも上記と同様の効果（電気抵抗の上昇およびばらつきの抑制、およびＥＭ耐性の向上）を得ることができた。ただし、銅等の拡散を防止するバリヤ性を考慮した場合には、ＴａＮ，ＴａＳｉＮが最適である。
Further, the case where TaN is used as the first
また、たとえば図１３に示すように、銅合金配線３（第一の銅合金配線と把握できる）より上層（層間絶縁膜２内）に配設されており、ビア４の上面と電気的に接続している銅合金配線２２（第二の銅合金配線と把握できる）を、さらに備えており、銅合金配線３、銅合金配線２２およびビア４は、同じ物質構成されている。
For example, as shown in FIG. 13, the copper alloy wiring 3 (which can be grasped as the first copper alloy wiring) is disposed in an upper layer (in the interlayer insulating film 2) and is electrically connected to the upper surface of the via 4. The copper alloy wiring 22 (which can be grasped as the second copper alloy wiring) is further provided, and the
当該構成を採用することにより、銅合金配線３からビア４を介して銅合金配線２２へと電子が流れる場合においも、当該銅合金配線２２におけるＥＭ耐性を向上させることができる。
By adopting this configuration, even when electrons flow from the
また、第一のバリヤメタル膜５，７に含まれる窒素の濃度は、１０原子％以上である。したがって、第一のバリヤメタル膜５，７のバリヤ性を維持することができる。また、第一のバリヤメタル膜５，７に含まれる窒素の濃度は、４０原子％以下である。したがって、第一のバリヤメタル膜５，７の高抵抗化を防止することができる。
The concentration of nitrogen contained in the first
また、第一のバリヤメタル膜５，７の膜厚は（特に、銅合金配線３およびビア４の側面における第一のバリヤメタル膜５，７の膜厚は）、１ｎｍ以上である。したがって、第一のバリヤメタル膜５，７のバリヤ性を維持することができる。また、第一のバリヤメタル膜５，７の膜厚は（特に、銅合金配線３およびビア４の側面における第一のバリヤメタル膜５，７の膜厚は）、１０ｎｍ以下である。したがって、銅合金配線３およびビア４の銅合金体積の減少による、当該銅合金配線３およびビア４の抵抗値の上昇を抑制することができる。
The film thickness of the first
＜実施の形態２＞
発明者らは、上記実施の形態１に記載した各試料を用いて、銅合金配線の膜厚とＥＭ耐性の関係も調べた。結果、以下に詳述するように、ＥＭ寿命の観点から、膜厚が薄い銅合金配線ほど電流密度が高くなるので、添加元素の濃度を高濃度にしてＥＭ耐性を向上することが望ましいことが判明した。
<
The inventors also examined the relationship between the film thickness of the copper alloy wiring and the EM resistance using each sample described in the first embodiment. As a result, as will be described in detail below, from the viewpoint of EM life, it is desirable to improve the EM resistance by increasing the concentration of the additive element since the copper alloy wiring with a thinner film thickness has a higher current density. found.
上記各試料（実施の形態１で説明したように、図１３の構成を有する複数の半導体装置であり、添加元素濃度およびビア径を変化させたもの）において、銅合金配線３とビア４との構成におけるＥＭ耐性（ＥＭ寿命）と、銅合金配線２２とビア２９との構成におけるＥＭ耐性（ＥＭ寿命）とを調べ、比較した。
In each of the above samples (as described in the first embodiment, a plurality of semiconductor devices having the configuration of FIG. 13 with the additive element concentration and the via diameter changed), the
ここで、ビア４，２９のビア径は、共に１００ｎｍである。また、銅合金配線３の膜厚は、銅合金配線２２の膜厚の６０％である（つまり、銅合金配線３の膜厚の方が、銅合金配線２２の膜厚よりも薄い）。また、銅合金配線３における添加元素の濃度は、ＩＣＰ測定では０．０３ｗｔ％または０．０４ｗｔ％である。また、銅合金配線２２，３０における添加元素の濃度は、０．０２ｗｔ％（ＩＣＰ測定）。
Here, the via diameters of the
当該実験の結果、銅合金配線３における添加元素の濃度が０．０３ｗｔ％である場合には、銅合金配線３とビア４との構成におけるＥＭ寿命は、銅合金配線２２とビア２９との構成におけるＥＭ寿命の０．５倍であった。
As a result of the experiment, when the concentration of the additive element in the
また、銅合金配線３における添加元素の濃度が０．０４ｗｔ％である場合には、銅合金配線３とビア４との構成におけるＥＭ寿命は、銅合金配線２２とビア２９との構成におけるＥＭ寿命とほぼ同等であった。
When the concentration of the additive element in the
以上のように、銅合金配線の膜厚が薄くなるに連れてＥＭ寿命が低下することを補うために、銅合金配線における添加元素の濃度を高濃度とする必要がある。なお、同じ添加元素濃度において、銅合金配線の膜厚が薄いほどＥＭ寿命が短くなるのは、銅合金配線とビアとの接続部において同じ体積のボイドが形成されたとしても、銅合金配線が薄いと、その分当該接続部の断線に結びつきやすいからである。 As described above, it is necessary to increase the concentration of the additive element in the copper alloy wiring in order to compensate for the decrease in the EM life as the film thickness of the copper alloy wiring decreases. Note that, at the same additive element concentration, the thinner the copper alloy wiring, the shorter the EM life. Even if the same volume void is formed at the connection between the copper alloy wiring and the via, the copper alloy wiring This is because if the thickness is small, the connection portion is easily broken.
また、以下に示す抵抗値低減の観点から、上記構成からも把握できるように（たとえば図１３に着目すると）、銅合金配線３（第一の銅合金配線と把握できる）と、当該銅合金配線３より上方に配設されている銅合金配線２２（当第二の銅合金配線と把握できる。ここで、当該第二の銅合金配線の膜厚は、第一の銅合金配線の膜厚よりも厚い）とは、以下の関係を満たすことが望ましい。 Further, from the viewpoint of reducing the resistance value shown below, the copper alloy wiring 3 (which can be grasped as the first copper alloy wiring) and the copper alloy wiring so as to be understood from the above configuration (for example, paying attention to FIG. 13). 3 is a copper alloy wiring 22 (which can be grasped as the second copper alloy wiring. Here, the film thickness of the second copper alloy wiring is larger than the film thickness of the first copper alloy wiring. It is desirable that the following relationship be satisfied.
つまり、銅合金配線２２の添加元素の濃度は、銅合金配線３の添加元素の濃度以下であることが望ましい。当該添加元素の規制に伴い、膜厚が厚い銅合金配線２２の抵抗値の上昇を当該規制に応じて抑制することができる。なお、銅合金配線２２は、合金でなく純銅で構成されていることが、より好ましい。
In other words, the concentration of the additive element in the
＜実施の形態３＞
図１５に、本実施の形態に係わる半導体装置の構成を示す拡大断面図を示す。図１と図１５との比較から分かるように、本実施の形態に係わる半導体装置と実施の形態１に係わる半導体装置とは、以下の点を除いて、同一である。
<
FIG. 15 is an enlarged cross-sectional view showing the configuration of the semiconductor device according to this embodiment. As can be seen from a comparison between FIG. 1 and FIG. 15, the semiconductor device according to the present embodiment and the semiconductor device according to the first embodiment are the same except for the following points.
つまり図１５に示すように、本実施の形態に係わる半導体装置では、銅合金配線３とビア４との接続部において、第一のバリヤメタル膜７が除去されている。したがって、当該接続部において、ビア４は、第二のバリヤメタル膜８のみを介して銅合金配線３と電気的に接続されている。
That is, as shown in FIG. 15, in the semiconductor device according to the present embodiment, the first
ここで、第一のバリヤメタル膜７は、実施の形態１でも説明したように、窒素を含む導電膜である。また第二のバリヤメタル膜８は、窒素を含まない導電膜である。
Here, as described in the first embodiment, the first
なお、後述する製造工程からも分かるように、本実施の形態に係わる半導体装置においても、当該接続部付近の銅合金配線３には、高抵抗部６０が形成される。また、後述する製造工程からも分かるように、当該接続部付近の銅合金配線３は、一部凹み得る。
As can be seen from the manufacturing process described later, also in the semiconductor device according to the present embodiment, the
なお、図１５から分かるように、層間絶縁膜２とビア４との間には、第一のバリヤメタル膜７が形成されている。したがって、図１５の丸印の部分に着目すると、当該第一のバリヤメタル膜７の端部は、銅合金配線３の上面と接続している。
As can be seen from FIG. 15, a first
その他の構成は、実施の形態１に係わる半導体装置の構成と同じである。したがって、ここでの他の構成の説明は省略する。 Other configurations are the same as those of the semiconductor device according to the first embodiment. Therefore, description of other structures here is omitted.
次に、図１５に示した構成（つまり、銅合金配線３とビア４との接続部には第一のバリヤメタル膜７が形成されておらず、当該銅合金配線３の上面が、ビア４の側面に形成されている第一のバリヤメタル膜７の端部と接続しており、また当該接続部において第二のバリヤメタル膜８のみが形成されている構成）を含む半導体装置の製造方法について説明する。
Next, the first
まず、実施の形態１で説明した図１から図８までの工程を実施する。 First, the steps from FIG. 1 to FIG. 8 described in the first embodiment are performed.
次に、溝パターン２０の底面と側面、接続孔１９の底面と側面、および層間絶縁膜２上に、第一のバリヤメタル膜７を形成する（図１６）。
Next, the first
ここで、第一のバリヤメタル膜７は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。なお、当該第一のバリヤメタル膜７の形成により、当該第一のバリヤメタル膜７と接触する銅合金配線３の上面には、高抵抗部６０が形成される。当該高抵抗部６０は、銅合金配線３に添加されている添加元素（Ａｌ）と第一のバリヤメタル膜７に含まれている窒素とが反応することにより形成される。
Here, the first
次に、第一のバリヤメタル膜７の形成を行ったチャンバー内で、アルゴンイオン（Ａｒ+）を用いたスパッタエッチング処理を施す。
Next, sputter etching processing using argon ions (Ar + ) is performed in the chamber in which the first
これにより、図１７に示すように、層間絶縁膜２上、溝パターン２０の底部上、および接続孔１９の底部上の第一のバリヤメタル膜７が除去される。なお通常、図１６の工程において最表面に該当する層間絶縁膜２上に形成される第一のバリヤメタル膜７は、溝パターン１６等内に形成されるものよりも、膜厚が厚い。したがって、層間絶縁膜２上の第一のバリヤメタル膜７は少し残存し得る。
As a result, as shown in FIG. 17, the first
したがって、第一のバリヤメタル膜７は、溝パターン２０の側面部および接続孔１９の側面部のみに残存する（図１７）。また、上述の通り、層間絶縁膜２上にも第一のバリヤメタル膜７は残存し得る。
Therefore, the first
図１７において、接続孔１９の下方に存する銅合金配線３の上面に着目する。すると、当該銅合金配線３の上面は、当該接続孔１９の側面に形成されている第一のバリヤメタル膜７の端部と接続されている。当該接続されている部分以外である、高抵抗部６０が形成されている当該銅合金配線３の上面は、接続孔１９の底部から露出している。
In FIG. 17, attention is paid to the upper surface of the
なお、当該スパッタエッチング処理により、図１７に示すように、接続孔１９の下方に存する銅合金配線３の上面の一部、および溝パターン２０の下方に存する層間絶縁膜２の一部がエッチングされることもある。
The sputter etching process etches a part of the upper surface of the
また、当該スパッタエッチング処理により、第一のバリヤメタル膜７が除去されると、チャンバー内に窒素が放出される。したがって、当該放出された窒素の影響により、接続孔１９の底部から露出する銅合金配線３の上面部分において、高抵抗部６０の形成が若干進行される。
Further, when the first
さて第一のバリヤメタル膜７の一部を除去した後、図１８に示すように、層間絶縁膜２上方、溝パターン２０の側面部と底面部、および接続孔１９の側面部と底面部に、第二のバリヤメタル膜８を形成する。
Now, after removing a part of the first
したがって、図１８からも分かるように、溝パターン２０の底面部、および接続孔１９の底面部には、第二のバリヤメタル膜８のみが形成される。一方、層間絶縁膜２の上面、溝パターン２０の側面部および接続孔１９の側面部には、第一のバリヤメタル膜７と第二のバリヤメタル膜８とが形成される（なお、層間絶縁膜２に接触して第一のバリヤメタル膜７が形成されており、当該第一のバリヤメタル膜７上に第二のバリヤメタル膜８が形成されている）。
Therefore, as can be seen from FIG. 18, only the second
ここで、第二のバリヤメタル膜８は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。
Here, the second
次に、図１９に示すように、接続孔１９および溝パターン２０を充填するように、第二のバリヤメタル膜８上に、銅合金２１を形成する。ここで当該銅合金２１は、実施の形態１と同様であり、所定の添加元素としてＡｌを含むＣｕ−Ａｌ合金である。なお当該銅合金２１は、実施の形態１で説明したように、所定のシード膜形成後、電界メッキ処理およびアニール処理を施すことにより形成される。
Next, as shown in FIG. 19, a
さて銅合金２１形成後、当該銅合金２１、第二のバリヤメタル膜８および第一のバリヤメタル膜７に対して化学機械研磨（ＣＭＰ）処理を施す。これにより、図２０に示すように、接続孔１９および溝パターン２０外（つまり、層間絶縁膜２上）の銅合金２１、第二のバリヤメタル膜８および第一のバリヤメタル膜７を除去し、層間絶縁膜２の表面内に銅合金配線２２およびビア４を形成する。なお、上記工程からも分かるように、ビア４はＣｕ−Ａｌ合金等の銅合金から構成されている。
After the
なお、次以降の工程からアルミパッド４７および保護膜である窒化珪素膜４８を形成するまでの工程は、図１２，１３を用いて説明した工程と同じである（実施の形態１の対応部分参照）。したがって、以降の工程の説明は、省略する。
The steps from the next step to the formation of the
発明者らは、本実施の形態に係わる半導体装置の効果と実施の形態１に係わる半導体装置の効果とを比較する実験を行った。実験のための試料として次のものを用意した。 The inventors conducted an experiment comparing the effect of the semiconductor device according to the present embodiment with the effect of the semiconductor device according to the first embodiment. The following samples were prepared for the experiment.
銅合金配線３の添加元素濃度が０．０４ｗｔ％（ＩＣＰ測定）、銅合金配線２２の添加元素濃度が０．０３ｗｔ％（ＩＣＰ測定）である、図１３に示した構成の半導体装置を用意した（実施の形態１に係わる半導体装置、以下試料Ａと称する）。さらに、銅合金配線３の添加元素濃度が０．０４ｗｔ％（ＩＣＰ測定）、銅合金配線２２の添加元素濃度が０．０３ｗｔ％（ＩＣＰ測定）である、たとえば図２０に示した構成を有する半導体装置を用意した（本実施の形態に係わる半導体装置、以下試料Ｂと称する）。
A semiconductor device having the configuration shown in FIG. 13 was prepared in which the additive element concentration of the
実験の結果、試料Ａにおいて、銅合金配線３とビア４との接続部における電気抵抗のばらつきが５０％であるのに対して、試料Ｂでは、４０％にまで低減することができた。
As a result of the experiment, in the sample A, the variation in the electric resistance at the connection portion between the
また、試料Ｂにおける銅合金配線３とビア４との接続部の平均的な電気抵抗は、試料Ａのそれの６０％であった。これは、試料Ａの接続部では、第一のバリヤメタル膜７、第二のバリヤメタル膜８が形成されているのに対し、試料Ｂでは、第二のバリヤメタル膜８のみが形成されているからである。つまり、試料Ｂの方がバリヤメタル膜全体の膜厚が薄いからである。
The average electrical resistance of the connection portion between the
本実施の形態に係わる半導体装置では、上記工程からも分かるように、銅合金配線３の上面と第一のバリヤメタル膜７とが接触する機会がある。また、第一のバリヤメタル膜７の除去の際に、当該銅合金配線３の上面は窒素を含む雰囲気に晒される。また、完成品において第一のバリヤメタル膜７の一部と当該銅合金配線３の上面が、接触面積が小さいものの接触している。しかし、本実施の形態においても、銅合金配線３の添付元素の濃度を実施の形態１で示した範囲に限定している。
In the semiconductor device according to the present embodiment, as can be seen from the above process, the upper surface of the
よって、本実施の形態に係わる半導体装置においても、実施の形態１と同様に、銅合金配線３とビア４との接続部における電気抵抗の低減および、当該電気抵抗のばらつきを抑制する効果を有する。
Therefore, the semiconductor device according to the present embodiment also has the effect of reducing the electrical resistance at the connecting portion between the
さらに本実施の形態に記載した実験結果からも分かるように、本実施の形態に係わる半導体装置を採用することにより、実施の形態１に係わる半導体装置よりも、銅合金配線とビアとの接続部における電気抵抗の低減および、当該電気抵抗のばらつきの抑制が可能となる。 Further, as can be seen from the experimental results described in the present embodiment, by adopting the semiconductor device according to the present embodiment, the connection portion between the copper alloy wiring and the via is more than the semiconductor device according to the first embodiment. It is possible to reduce the electrical resistance and to suppress variations in the electrical resistance.
なお、実施の形態１に係わる半導体装置では、銅合金配線３の上面と第一のバリヤメタル膜７との接触面積は大きい。しかし、実施の形態１に係わる半導体装置は、本実施の形態と比較して、第一のバリヤメタル膜７の除去工程が無い分、製造工程の簡略化を図ることができる。
In the semiconductor device according to the first embodiment, the contact area between the upper surface of the
一方、上述の通り、本実施の形態に係わる半導体装置は、実施の形態１に係わる半導体装置と比較して製造工程が若干増える。しかし、銅合金配線３の上面と第一のバリヤメタル膜７との接触面積を、実施の形態１の場合と比較して、小さくできる（本実施の形態では、上述の通り層間絶縁膜２とビア４側面との間に形成されている第一のバリヤメタル膜７の端部が、銅合金配線３の上面と僅かに接触する程度である）。
On the other hand, as described above, the manufacturing process of the semiconductor device according to the present embodiment is slightly increased as compared with the semiconductor device according to the first embodiment. However, the contact area between the upper surface of the
よって、高抵抗部６０の形成を抑制できるので、銅合金配線３とビア４との接続部における電気抵抗をより低減することができ、かつ当該電気抵抗のばらつきをより抑制することができる。
Therefore, since formation of the
また、図１５の構成において、銅合金（Ｃｕ−Ａｌ合金）から成るビア４は、当該Ｃｕ−Ａｌ合金からシード膜を形成後、メッキ処理（メッキ処理後の熱処理も含む）を施すことにより形成される。したがって、通常ビア４の内部よりも外周部の方がＡｌの濃度が高くなる傾向にある。 In the configuration of FIG. 15, the via 4 made of a copper alloy (Cu—Al alloy) is formed by performing a plating process (including a heat treatment after the plating process) after forming a seed film from the Cu—Al alloy. Is done. Therefore, the Al concentration tends to be higher in the outer peripheral portion than in the normal via 4.
もし、第一のバリヤメタル膜７および第二のバリヤメタル膜８が共に、銅合金配線３と銅合金（Ｃｕ−Ａｌ合金）から成るビア４との接続部には形成されていないなら、第一のバリヤメタル膜７に含有される窒素と、ビア４の外周部付近に含有されるＡｌとが反応を起こし易くなる。つまり、高抵抗部６０の形成が促進される。
If the first
しかし、本実施の形態では図１５に示すように、第一のバリヤメタル膜７は、銅合金配線３と銅合金（Ｃｕ−Ａｌ合金）から成るビア４との接続部には形成されていない。また、第二のバリヤメタル膜８は、上記銅合金配線３と上記ビア４との接続部に形成されている（なお、当該接続部において第一のバリヤメタル膜７が除去されている構成をパンチスルー構造と称する）。
However, in the present embodiment, as shown in FIG. 15, the first
したがって、第二のバリヤメタル膜８がバリヤとして機能し、第一のバリヤメタル膜７に含有される窒素と、ビア４の外周部付近に含有されるＡｌとが反応を抑制することができる。よって、本実施の形態に係わる半導体装置を採用することにより、銅合金配線３とビア４との接続部における高抵抗部６０の形成をより抑制することができる。
Therefore, the second
なお、図２１に示すように、上記パンチスルー構造が上層のビアと下層のビアとで連続して形成されていても良い。 Note that, as shown in FIG. 21, the punch-through structure may be continuously formed of an upper via and a lower via.
図２１に示す構造を説明すると、層間絶縁膜８０内に第一のビア８１、第一の銅合金配線８２、第二のビア８３、および第二の銅合金配線８４が形成されている。
Referring to the structure shown in FIG. 21, a first via 81, a first
ここで、第一のビア８１、第一の銅合金配線８２、第二のビア８３、および第二の銅合金配線８４は、主成分である銅（Ｃｕ）にＡｌを添加されている。また、第一の銅合金配線８２は、第一のビア８１の底部と電気的に接続されている。また、第二のビア８３は、第一の銅合金配線８２の底部と電気的に接続されている。また、第二の銅合金配線８４は、第二のビア８３の底部と電気的に接続されている。
Here, in the first via 81, the first
また、図２１に示すように、窒素を含有する第一のバリヤメタル膜８５は、層間絶縁膜８０と、第一のビア８１の側面および第二のビア８３の側面との間に形成されている。また、第一のバリヤメタル膜８５は、層間絶縁膜８０と第一の銅合金配線８２，８４との間にも形成されている。
Further, as shown in FIG. 21, the first
ここで、第一のバリヤメタル膜８５は、層間絶縁膜８０と接触しており、第一の銅合金配線８２と第一のビア８１との接続部には形成されておらず、第二の銅合金配線８４と第二のビア８３との接続部には形成されていない。
Here, the first
また、窒素を含有しない第二のバリヤメタル膜８６は、層間絶縁膜８０と、第一のビア８１の側面および第二のビア８３の側面との間に形成されている。また、第二のバリヤメタル膜８６は、層間絶縁膜８０と第一の銅合金配線８２，８４との間にも形成されている。
Further, the second
ここで、第二のバリヤメタル膜８６は、第一のビア８１および第二のビア８３と接触しており、第一の銅合金配８２線と第一のビア８１との接続部に形成されており、第二の銅合金配線８４と第二のビア８３との接続部に形成されている。
Here, the second
当該パンチスルー構造が連続する場合にも、当然に本実施の形態に記載した効果を有している。 Even when the punch-through structure is continuous, the effects described in the present embodiment are naturally obtained.
＜実施の形態４＞
次に、図１５に示した構成（つまり、銅合金配線３とビア４との接続部には第一のバリヤメタル膜７が形成されておらず、当該銅合金配線３の上面が、ビア４の側面に形成されている第一のバリヤメタル膜７の端部と接続しており、また当該接続部において第二のバリヤメタル膜８のみが形成されている構成）を含む半導体装置の他の製造方法について説明する。
<
Next, the first
まず、実施の形態１で説明した図１から図８までの工程を実施する。 First, the steps from FIG. 1 to FIG. 8 described in the first embodiment are performed.
次に、溝パターン２０の底面と側面、接続孔１９の底面と側面、および層間絶縁膜２上に、第一のバリヤメタル膜７を形成する（図２２）。
Next, the first
ここで、第一のバリヤメタル膜７は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。なお、当該第一のバリヤメタル膜７の形成により、当該第一のバリヤメタル膜７と接触する銅合金配線３の上面において、高抵抗部６０が形成される。当該高抵抗部６０は、銅合金配線３に添加されている添加元素（Ａｌ）と第一のバリヤメタル膜７に含まれる窒素とが反応することにより形成される。
Here, the first
次に、当該第一のバリヤメタル膜７上に、第二のバリヤメタル膜８を形成する（図２２）。ここで、第二のバリヤメタル膜８は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。
Next, a second
次に、バリヤメタル膜７，８の形成を行ったチャンバー内で、アルゴンイオン（Ａｒ＋）を用いたスパッタエッチング処理を施す（図２３）。
Next, a sputter etching process using argon ions (Ar + ) is performed in the chamber in which the
これにより、図２３に示すように、溝パターン２０の底部上、および接続孔１９の底部上のバリヤメタル膜７，８が除去される。なお通常、図２２の工程において最表面に該当する層間絶縁膜２上に形成されるバリヤメタル膜７，８は、溝パターン２０や接続孔１９内に形成されるものよりも、膜厚が厚い。したがって、層間絶縁膜２上の第一のバリヤメタル膜７は残存し得る。
Thus, as shown in FIG. 23, the
したがって、バリヤメタル膜７，８は、溝パターン２０の側面部および接続孔１９の側面部のみに残存する（図２３）。また、上述の通り、層間絶縁膜２上には第一のバリヤメタル膜７が残存し得る。
Therefore, the
図２３において、銅合金配線３の上面に着目する。すると、当該銅合金配線３の上面は、当該接続孔１９の側面に形成されている第一のバリヤメタル膜７の端部と接続されている。また当該銅合金配線３の上面の一部は、接続孔１９の底部から露出している。
In FIG. 23, attention is paid to the upper surface of the
なお、当該スパッタエッチング処理により、図２３に示すように、接続孔１９の下方に存する銅合金配線３の上面の一部、および溝パターン２０の下方に存する層間絶縁膜２の一部がエッチングされることもある。
Note that, by the sputter etching process, as shown in FIG. 23, a part of the upper surface of the
なお、第一のバリヤメタル膜７が第二のバリヤメタル膜８で覆われている状態において、上記スパッタエッチング処理が施される。よって、チャンバー内に放出される窒素の量を抑制することができる。したがって、接続孔１９の底部から露出する銅合金配線３の部分における、高抵抗部６０の形成を抑制することができる。
The sputter etching process is performed in a state where the first
さて、上記スパッタエッチング処理後、次に、図２４に示すように、バリヤメタル膜７，８上および接続孔１９の底部に、第三のバリヤメタル膜５０を形成する。ここで、当該第三のバリヤメタル膜５０は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。
Now, after the sputter etching process, next, as shown in FIG. 24, a third
次に、図２５に示すように、接続孔１９および溝パターン２０を充填するように、第三のバリヤメタル膜５０上に銅合金２１を形成する。ここで当該銅合金２１は、主成分である銅（Ｃｕ）に所定の添加元素としてＡｌを含むＣｕ−Ａｌ合金等を採用できる。なお当該銅合金２１は、所定のシード膜形成後、電界メッキ処理およびアニール処理を施すことにより形成される。
Next, as shown in FIG. 25, a
さて銅合金２１形成後、当該銅合金２１およびバリヤメタル膜７，５０に対して化学機械研磨（ＣＭＰ）処理を施す。これにより、図２６に示すように、接続孔１９および溝パターン２０外（つまり、層間絶縁膜２上）の銅合金２１、およびバリヤメタル膜７，５０を除去し、層間絶縁膜２の表面内に銅合金配線２２およびビア４を形成する。上記構成からも明らかなように、ビア４は、Ｃｕ−Ａｌ合金等の銅合金から構成されている。
After the
なお、次以降の工程からアルミパッド４７および保護膜である窒化珪素膜４８を形成するまでの工程は、図１２，１３を用いた説明した工程と同じである（実施の形態１の対応部分参照）。したがって、以降の工程の説明は、省略する。
Note that the steps from the next step to the formation of the
発明者らは、本実施の形態に係わる半導体装置の効果と実施の形態１に係わる半導体装置の効果とを比較する実験を行った。実験のための試料として次のものを用意した。 The inventors conducted an experiment comparing the effect of the semiconductor device according to the present embodiment with the effect of the semiconductor device according to the first embodiment. The following samples were prepared for the experiment.
銅合金配線３の添加元素濃度が０．０４ｗｔ％（ＩＣＰ測定）、銅合金配線２２の添加元素濃度が０．０３％（ＩＣＰ測定）である、図１３に示した構成の半導体装置を用意した（実施の形態１に係わる半導体装置、以下試料Ａと称する）。さらに、銅合金配線３の添加元素濃度が０．０４ｗｔ％（ＩＣＰ測定）、銅合金配線２２の添加元素濃度が０．０３％（ＩＣＰ測定）である、たとえば図２６に示した構成を有する半導体装置を用意した（本実施の形態に係わる半導体装置、以下試料Ｃと称する）。
A semiconductor device having the configuration shown in FIG. 13 was prepared in which the additive element concentration of the
実験の結果、試料Ａにおいて、銅合金配線３とビア４との接続部における電気抵抗のばらつきが５０％であるのに対して、試料Ｃでは、２０％にまで低減することができた。
As a result of the experiment, in the sample A, the variation in the electric resistance at the connection portion between the
試料Ｃにおける当該電気抵抗のばらつき抑制効果は、上記試料Ｂよりも優れている。これは、上述したように、第一のバリヤメタル膜７が第二のバリヤメタル膜８で覆われている状態において、上記スパッタエッチング処理が施される（図２３）。よって、チャンバー内に放出される窒素の量を抑制することができる。したがって、接続孔１９の底部から露出する銅合金配線３の部分における、高抵抗部６０の形成を抑制することができるからである。
The effect of suppressing variation in electrical resistance in sample C is superior to that of sample B. As described above, the sputter etching process is performed in the state where the first
また、試料Ｃにおける銅合金配線３とビア４との接続部の平均的な電気抵抗は、試料Ａのそれの６０％であった。これは、試料Ａの接続部では、第一のバリヤメタル膜７、第二のバリヤメタル膜８が形成されているのに対し、試料Ｃでは、第二のバリヤメタル膜５０のみが形成されているからである。つまり、試料Ｃの方がバリヤメタル膜全体の膜厚が薄いからである。
The average electrical resistance of the connection portion between the
以上のように、本実施の形態に係わる半導体装置を採用することにより、実施の形態１に係わる半導体装置よりも、銅合金配線とビアとの接続部における電気抵抗の低減および、当該電気抵抗のばらつきの抑制が可能となる。 As described above, by adopting the semiconductor device according to the present embodiment, it is possible to reduce the electrical resistance at the connection portion between the copper alloy wiring and the via and to reduce the electrical resistance as compared with the semiconductor device according to the first embodiment. Variations can be suppressed.
また、本実施の形態に係わる半導体装置では、第三のバリヤメタル膜５０が形成されている。したがって、銅合金配線２２の底部から層間絶縁膜２への銅等の拡散を防止することができる。
In the semiconductor device according to the present embodiment, the third
本実施の形態に係わる半導体装置では、上記工程からも分かるように、銅合金配線３の上面と第一のバリヤメタル膜７とが接触する機会がある。また、完成品において第一のバリヤメタル膜７の一部（つまり、層間絶縁膜２とビア４の側面との間に形成されている、バリヤメタル膜７の端部）と当該銅合金配線３の上面が、接触面積が小さいものの接触している。しかし、本実施の形態においても、銅合金配線３の添付元素の濃度を実施の形態１で示した範囲に限定している。
In the semiconductor device according to the present embodiment, as can be seen from the above process, the upper surface of the
よって、本実施の形態に係わる半導体装置においても、実施の形態１と同様に、銅合金配線３とビア４との接続部における電気抵抗の低減および、当該電気抵抗のばらつきを抑制する効果を有する。
Therefore, the semiconductor device according to the present embodiment also has the effect of reducing the electrical resistance at the connecting portion between the
さらに本実施の形態に記載した実験結果からも分かるように、本実施の形態に係わる半導体装置を採用することにより、実施の形態１に係わる半導体装置よりも、銅合金配線とビアとの接続部における電気抵抗の低減および、当該電気抵抗のばらつきの抑制が可能となる。 Further, as can be seen from the experimental results described in the present embodiment, by adopting the semiconductor device according to the present embodiment, the connection portion between the copper alloy wiring and the via is more than the semiconductor device according to the first embodiment. It is possible to reduce the electrical resistance and to suppress variations in the electrical resistance.
なお、実施の形態３に係わる半導体装置では、第三のバリヤメタル膜５０を必要としない分、本実施の形態の場合と比較して工程数が少ない。しかし、第一のバリヤメタル膜７の除去の際に、銅合金配線３の上面が窒素を含む雰囲気に晒され、高抵抗部６０の形成が起こり易い。
In the semiconductor device according to the third embodiment, since the third
一方、上述の通り、本実施の形態に係わる半導体装置は、第三のバリヤメタル膜５０が形成されるので製造工程が若干増える。しかし、上述したように、上記スパッタエッチング処理（図２３）の際に、チャンバー内に放出される窒素の量を抑制できる。
On the other hand, as described above, in the semiconductor device according to the present embodiment, since the third
したがって、接続孔１９の底部から露出する銅合金配線３の部分における、高抵抗部６０の形成を抑制することができる。よって、銅合金配線３とビア４との接続部における電気抵抗をより低減することができ、かつ当該電気抵抗のばらつきをより抑制することができる。
Therefore, formation of the
なお、本実施の形態においても、第一のバリヤメタル膜７は、銅合金配線３と銅合金（Ｃｕ−Ａｌ合金）から成るビア４との接続部には形成されていない。また、第二のバリヤメタル膜８は、上記銅合金配線３と上記ビア４との接続部に形成されている（なお、当該接続部において第一のバリヤメタル膜７が除去されている構成をパンチスルー構造と称する）。
Also in this embodiment, the first
したがって、第二のバリヤメタル膜８がバリヤとして機能し、第一のバリヤメタル膜７に含有される窒素と、ビア４の外周部付近に含有されるＡｌとが反応を抑制することができる。よって、本実施の形態に係わる半導体装置を採用することにより、銅合金配線３とビア４との接続部における高抵抗部６０の形成をより抑制することができる。
Therefore, the second
なお、実施の形態３で説明したように、本実施の形態に係わる上記パンチスルー構造が上層のビアと下層のビアとで連続して形成されていても良い（図２７）。 As described in the third embodiment, the punch-through structure according to the present embodiment may be formed continuously with an upper via and a lower via (FIG. 27).
図２７に示す構造を説明すると、層間絶縁膜８０内に第一のビア８１、第一の銅合金配線８２、第二のビア８３、および第二の銅合金配線８４が形成されている。
27, the first via 81, the first
ここで、第一のビア８１、第一の銅合金配線８２、第二のビア８３、および第二の銅合金配線８４は、主成分である銅（Ｃｕ）にＡｌが添加されている。また、第一の銅合金配線８２は、第一のビア８１の底部と電気的に接続されている。また、第二のビア８３は、第一の銅合金配線８２の底部と電気的に接続されている。また、第二の銅合金配線８４は、第二のビア８３の底部と電気的に接続されている。
Here, in the first via 81, the first
また、図２７に示すように、第一のビア８１および第二のビア８３の側面には、層間絶縁膜８０からビア内部に向かって、第一のバリヤメタル膜８５、第二のバリヤメタル膜８６および第三のバリヤメタル膜５０が当該順に積層されている。ここで、第一のバリヤメタル膜８５は、窒素を含むバリヤメタル膜である。また、第二のバリヤメタル膜８６および第二のバリヤメタル膜５０は、窒素を含まないバリヤメタル膜である。
As shown in FIG. 27, on the side surfaces of the first via 81 and the second via 83, the first
また、図２７に示すように、第一の銅合金配線８２の側面には、層間絶縁膜８０から配線内部に向かって、第一のバリヤメタル膜８５、第二のバリヤメタル膜８６および第三のバリヤメタル膜５０が当該順に積層されている。また、第一の銅合金配線８２の底部は、第三のバリヤメタル膜５０のみが形成されている。
As shown in FIG. 27, the first
また、図２７に示すように、第一のビア８１と第一の銅合金配線８２との接続部には、第三のバリヤメタル膜５０のみが形成されている。また、第二のビア８３と第二の銅合金配線８４との接続部には、第三のバリヤメタル膜６０のみが形成されている。つまり、各ビア８１，８３と各銅合金配線８２，８４との接続部には、窒素を含む第一のバリヤメタル膜８５が形成されていない。
As shown in FIG. 27, only the third
当該パンチスルー構造が連続する場合にも、当然に本実施の形態に記載した効果を有している。 Even when the punch-through structure is continuous, the effects described in the present embodiment are naturally obtained.
また本発明に係わる半導体装置において（たとえば図１３に着目すると）、層間絶縁膜１，２，２６，３６は、ＳｉＯＣ膜であっても、ＦＳＧ（ＳｉＯＦ）膜等の比誘電率が異なる膜であっても良い。層間絶縁膜１，２，２６，３６として、これらの膜を使用することにより、寄生容量の低減を図ることができる。なお、ＳｉＯＣ膜の方が、ＦＳＧ膜よりも寄生容量の低減を図ることができる。
Further, in the semiconductor device according to the present invention (for example, paying attention to FIG. 13), the
また、本発明に係わる半導体装置の構造に着目すると（たとえば図１３に着目すると）、第一のデュアルダマシン構造と第二のデュアルダマシン構造とが含まれている。 Further, focusing on the structure of the semiconductor device according to the present invention (for example, focusing on FIG. 13), the first dual damascene structure and the second dual damascene structure are included.
ここで、第一のデュアルダマシン構造は、層間絶縁膜２６内に配設されており、銅配線４０よりも膜厚の薄い銅合金配線３０（第一の配線と把握できる）と、銅合金から成るビア２９（第一のビアと把握できる）とから構成されている。また第一のデュアルダマシン構造において、銅ビア３９の底部と銅合金配線３０の上面とが接続されている。ここで、第一のデュアルダマシン構造は、主成分であるＣｕに添加元素としてＡｌを付加して成る。
Here, the first dual damascene structure is disposed in the
また第二のデュアルダマシン構造は、層間絶縁膜３６内に配設されており、銅合金配線３０よりも膜厚の厚い銅配線４０（第二の配線と把握できる）と銅ビア３９（第二のビアと把握できる）から構成されており、純銅から成る。
Also, the second dual damascene structure is disposed in the
当該第一のデュアルダマシン構造と第二のデュアルダマシン構造とを備えることにより、当該構造を有する半導体装置は、第二のデュアルダマシン構造における抵抗値を、第一のデュアルダマシン構造における抵抗値よりも低減することができる。これにより、より上層に配設されており、より膜厚の厚い銅配線４０を、より下層に存する銅合金配線３０よりも長距離に渡り配設することが可能となる。
By providing the first dual damascene structure and the second dual damascene structure, the semiconductor device having the structure has a resistance value in the second dual damascene structure higher than a resistance value in the first dual damascene structure. Can be reduced. Thereby, it is possible to arrange the
なお、上記第一、第二のデュアルダマシン構造において、より上層に存する銅ビア３９の径を、より下層に存するビア２９の径よりも大きくする。これにより、より第二のデュアルダマシン構造の抵抗を第一のデュアルダマシン構造の抵抗よりも小さくすることができる。 In the first and second dual damascene structures, the diameter of the copper via 39 existing in the upper layer is made larger than the diameter of the via 29 existing in the lower layer. Thereby, the resistance of the second dual damascene structure can be made smaller than the resistance of the first dual damascene structure.
また、上記第一、第二のデュアルダマシン構造において、銅ビア３９の底部と銅合金配線３０の上面と間の接続部には、たとえば図１３に示したように、少なくとも窒素を含む第一のバリヤメタル膜３７が形成されている。したがって、当該接続部において銅合金配線３０の上面には、高抵抗部６０が形成される。
In the first and second dual damascene structures, the connection portion between the bottom portion of the copper via 39 and the upper surface of the
しかし、銅合金配線３９に含まれるＡｌの濃度は、０．０４ｗｔ％（ＩＣＰ発光分光分析法）以下であるので、高抵抗部６０の形成を抑制することができる。また、当該Ａｌの濃度は、０．０１ｗｔ％（ＩＣＰ発光分光分析法）以上であるので、銅合金配線３９におけるＥＭ耐性を向上させることができる。
However, since the concentration of Al contained in the
また、上記第一、第二のデュアルダマシン構造において（たとえば図１３に着目すると）、第二のデュアルダマシン構造と層間絶縁膜３６との間には、層間絶縁膜３６と接触するように、窒素を含む第一のバリヤメタル膜３７が形成されている。また、第二のデュアルダマシン構造と層間絶縁膜３６との間には、銅配線４０および銅ビア３９と接触するように、窒素を含まない第二のバリヤメタル膜３８が形成されている。
Further, in the first and second dual damascene structures (for example, paying attention to FIG. 13), nitrogen is interposed between the second dual damascene structure and the
当該構成は、窒素を含む第一のバリヤメタル膜３７の方が、第二のバリヤメタル膜３８よりも層間絶縁膜３６との密着性が良く、窒素を含まない第二のバリヤメタル膜３８の方が、第一のバリヤメタル膜３７よりも銅（Ｃｕ）との密着性が良いという理由に依拠している。
In this configuration, the first
１，２ 層間絶縁膜、３，２２，３０ 銅合金配線、４，２９ ビア、５，７ 第一のバリヤメタル膜（窒素を含むバリヤメタル膜）、６，８ 第二のバリヤメタル膜（窒素を含まないバリヤメタル膜）、１９ 接続孔、３９ 銅ビア、４０ 銅配線、５０ 第三のバリヤメタル膜（窒素を含まないバリヤメタル膜）、６０ 高抵抗部。 1, 2 Interlayer insulating film, 3, 22, 30 Copper alloy wiring, 4, 29 Via, 5, 7 First barrier metal film (barrier metal film containing nitrogen), 6, 8 Second barrier metal film (not containing nitrogen) (Barrier metal film), 19 connection hole, 39 copper via, 40 copper wiring, 50 third barrier metal film (barrier metal film not containing nitrogen), 60 high resistance portion.
Claims (5)
前記第一の層間絶縁膜上及び前記第一銅合金配線上に第一絶縁膜を形成する工程と、 Forming a first insulating film on the first interlayer insulating film and the first copper alloy wiring;
前記第一絶縁膜上に第二の層間絶縁膜を形成する工程と、 Forming a second interlayer insulating film on the first insulating film;
前記第一絶縁膜及び前記第二の層間絶縁膜を貫き、前記第一銅合金配線を露出する第一の穴を形成する工程と、 Forming a first hole through the first insulating film and the second interlayer insulating film and exposing the first copper alloy wiring;
前記第一の穴の側面及び底面を覆うように窒素を含有する第一材料で形成された第一のバリヤメタルを形成して、前記第一の穴の底面において前記第一のバリヤメタルと前記第一銅合金配線とを接触させる工程と、 Forming a first barrier metal formed of a first material containing nitrogen so as to cover a side surface and a bottom surface of the first hole, and forming the first barrier metal and the first at the bottom surface of the first hole; A step of contacting the copper alloy wiring;
前記第一の穴の底面の前記第一のバリヤメタルと前記第一銅合金配線の一部とを除去してくぼみを形成する工程と、 Removing the first barrier metal on the bottom surface of the first hole and a part of the first copper alloy wiring to form a recess;
前記第一の穴の側面上の前記第一のバリヤメタル上及び前記くぼみの表面を覆うように第二のバリヤメタルを形成する工程と、 Forming a second barrier metal over the first barrier metal on the side of the first hole and over the surface of the recess;
前記第二のバリヤメタル上に銅金属を埋め込む工程とを、有する、 Burying copper metal on the second barrier metal,
ことを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device.
Ａｌ、Ｓｉ、Ｇｅ、Ｇａ、Ｓｎのいずれかであり、 Any one of Al, Si, Ge, Ga and Sn,
前記第二のバリヤメタルの材料は、 The material of the second barrier metal is
窒素を含有しないものであり、 Does not contain nitrogen,
前記第一のバリヤメタルと前記第一銅合金配線とを接触させる工程によって、前記第一のバリヤメタルと前記第一銅合金配線との間に前記第一添加元素と窒素との化合物が形成され、 By the step of contacting the first barrier metal and the first copper alloy wiring, a compound of the first additive element and nitrogen is formed between the first barrier metal and the first copper alloy wiring,
前記くぼみを形成する工程によって、前記第一の穴の底面の前記化合物が除去される、 The step of forming the indentation removes the compound on the bottom surface of the first hole;
ことを特徴とする請求項１に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1.
ＴａＮ、ＴａＳｉＮ、ＴｉＮ、ＷＮのいずれかであり、 One of TaN, TaSiN, TiN, WN,
前記第二の層間絶縁膜の材質は、 The material of the second interlayer insulating film is
ＳｉＯＣである、 SiOC.
ことを特徴とする請求項１に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1.
前記銅金属を埋め込む工程の後、前記第二層間絶縁膜上の前記銅金属を化学機械研磨処理によって除去することにより、前記第一の穴内及び前記第一配線溝内に第一銅配線を形成する工程とを、更に有し、 After the step of embedding the copper metal, the copper metal on the second interlayer insulating film is removed by a chemical mechanical polishing process to form a first copper wiring in the first hole and in the first wiring groove Further comprising the step of:
前記第一の穴を形成する工程及び前記第一配線溝を形成する工程の後に、前記第一の穴の上部と前記第一配線溝の底部が接触され、 After the step of forming the first hole and the step of forming the first wiring groove, the top of the first hole and the bottom of the first wiring groove are contacted,
前記第一のバリヤメタルと前記第一銅合金配線とを接触させる工程によって、前記第一のバリヤメタルが前記第一配線溝の側面と底面に形成され、 By the step of contacting the first barrier metal and the first copper alloy wiring, the first barrier metal is formed on the side surface and the bottom surface of the first wiring groove,
前記くぼみを形成する工程によって、前記第一配線溝の底面の前記第一のバリヤメタルが除去され、 By the step of forming the recess, the first barrier metal on the bottom surface of the first wiring groove is removed,
前記第二のバリヤメタルを形成する工程によって、前記第一配線溝の底面上に前記第二のバリヤメタルが形成され、 By the step of forming the second barrier metal, the second barrier metal is formed on the bottom surface of the first wiring groove,
前記銅金属を埋め込む工程によって、前記第一配線溝内に前記銅金属が埋め込まれる、 The copper metal is embedded in the first wiring groove by the step of embedding the copper metal.
ことを特徴とする請求項１に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1.
０．０４ｗｔ％以下である、 0.04 wt% or less,
ことを特徴とする請求項１に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1.
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