JP5477725B2

JP5477725B2 - Fault tolerant information processing system and debugging method

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Publication number: JP5477725B2
Application number: JP2012006147A
Authority: JP
Inventors: 隆信斎藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2012-01-16
Filing date: 2012-01-16
Publication date: 2014-04-23
Anticipated expiration: 2032-01-16
Also published as: JP2013145496A

Description

本発明は、フォールトトレラント情報処理システムに関し、特にフォールトトレラント情報処理システムにおけるＪＴＡＧによるデバッグ方法に関する。 The present invention relates to a fault tolerant information processing system, and more particularly to a debugging method using JTAG in a fault tolerant information processing system.

システムを構成する装置を多重化（冗長化）し、これらの装置を運用系（Ａｃｔｉｖｅ）と待機系（Ｓｔａｎｄｂｙ）とに分け、運用系と待機系とを切り替えることで、システムに障害が発生した場合でも正常な動作を保ち続ける能力を持つ情報処理システムを、フォールトトレラント（Ｆａｕｌｔ−Ｔｏｒｅｒａｎｔ：ＦＴ）情報処理システムと呼ぶ。 Multiplexing (redundant) the devices that make up the system, dividing these devices into active (standby) and standby (standby) systems, and switching between the active and standby systems causes a system failure Even in this case, an information processing system having the ability to keep operating normally is called a fault-tolerant (FT) information processing system.

一般的に、フォールトトレラント情報処理システムは、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を備える情報処理装置を複数台使って構成され、ＣＰＵの冗長性を確保するため、複数の情報処理装置のＣＰＵをクロックレベルで同期して動作させている。もし何らかの理由により、ＣＰＵ間で同期が取れない状態（同期ずれ）となった場合、異常が発生したＣＰＵを同期動作から切り離すことにより、そのＣＰＵの属する情報処理装置をフォールトトレラント情報処理システムから切り離し、フォールトトレラント情報処理システム自体は正常に稼動させ続ける仕組みとなっている。 In general, a fault-tolerant information processing system is configured by using a plurality of information processing devices including CPUs (Central Processing Units), and in order to ensure CPU redundancy, the CPUs of the plurality of information processing devices are configured at a clock level. Synchronized operation. If, for some reason, the CPUs are not synchronized (synchronized), the information processing apparatus to which the CPU belongs is disconnected from the fault tolerant information processing system by disconnecting the CPU in which the abnormality occurred from the synchronous operation. The fault-tolerant information processing system itself is a mechanism that keeps operating normally.

このようなフォールトトレラント情報処理システムの例として、ＦＴサーバシステムや、ＦＴコンピュータシステム等が存在する。 Examples of such a fault tolerant information processing system include an FT server system and an FT computer system.

従来、ＣＰＵ間の同期ずれの原因を探る方法として、ＣＰＵから出力されるフロントサイドバス（ＦｒｏｎｔＳｉｄｅＢｕｓ：ＦＳＢ）の信号のように、ＣＰＵのコアから論理的に近いＣＰＵからの外部信号を、運用系と待機系の両系で同時に観測し、その差分を見比べ、ＣＰＵ内部で発生している事象を推測するという方法をとっていた。 Conventionally, as a method of searching for the cause of the synchronization error between CPUs, an external signal from a CPU that is logically close to the core of the CPU, such as a front side bus (FSB) signal output from the CPU, It was a method of observing both the active system and the standby system at the same time, comparing the differences, and estimating the events occurring inside the CPU.

しかし、近年は、ＣＰＵと、メモリコントローラやＰＣＩブリッジとの統合が進み、ＣＰＵの外部で観測可能な信号はＰＣＩｅ（ＰＣＩＥｘｐｒｅｓｓ）等の信号のみとなっている。ＰＣＩｅ（ＰＣＩＥｘｐｒｅｓｓ）等の信号は、ＣＰＵのコアから論理的に階層を経ているため、これらの信号比較では同期ずれの原因を見つけることが困難になっている。 However, in recent years, integration of CPUs with memory controllers and PCI bridges has progressed, and only signals such as PCIe (PCI Express) can be observed outside the CPU. Since signals such as PCIe (PCI Express) logically pass through a hierarchy from the core of the CPU, it is difficult to find the cause of the synchronization shift by comparing these signals.

他にＣＰＵのコアの内部動作を直接参照できる方法として、一般的な情報処理システムでは、ＩＣＥ（Ｉｎ−ＣｉｒｃｕｉｔＥｍｕｌａｔｏｒ）／ＩＴＰ（Ｉｃｅ−ＴｅｔｈｅｒｅｄＰｒｏｆｉｌｅｒ）等のデバッガー（ｄｅｂｕｇｇｅｒ）をＣＰＵのＪＴＡＧ（ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ）端子に接続し、ＣＰＵ内部で動作するマイクロ命令を１ステップ（ＳＴＥＰ）毎に実行しながら、或いは、ある条件が発生した時点でＣＰＵを止めて、ＣＰＵの内部状態を参照する方法がある。 As another method for directly referring to the internal operation of the CPU core, in a general information processing system, a debugger (debugger) such as an ICE (In-Circuit Emulator) / ITP (Ice-Thetherized Profiler) is used as the CPU JTAG (Joint). A method of referring to the internal state of the CPU by connecting to a Test Action Group) terminal and executing a microinstruction that operates in the CPU every step (STEP) or when a certain condition occurs, stopping the CPU There is.

しかし、フォールトトレラント情報システムで、このデバッガーを用いてＣＰＵ同期ずれの原因を探るには、デバッガーによる同期ずれ発生を防ぐため、各ＣＰＵにそれぞれデバッガーを接続して両方のＣＰＵを同時に操作する必要があり、実現が非常に困難となっている。 However, in the fault tolerant information system, in order to investigate the cause of the CPU synchronization shift using this debugger, it is necessary to connect the debugger to each CPU and operate both CPUs at the same time in order to prevent the occurrence of the synchronization shift by the debugger. And realization is very difficult.

関連する技術として、特許文献１（特開２００７−１２２５４３号公報）に半導体集積回路装置が開示されている。この導体集積回路装置は、プロセッサを含むサブシステムを複数有する半導体集積回路装置であって、複数のサブシステムのいずれかのプロセッサによるプログラムの実行が所定のブレーク条件と一致したことを検出するブレーク検出部と、ブレーク検出部の検出に応じて、複数のサブシステムのうち選択されたサブシステムの動作を停止させる停止制御部とを有する。 As a related technique, Japanese Patent Application Laid-Open No. 2007-122543 discloses a semiconductor integrated circuit device. This conductor integrated circuit device is a semiconductor integrated circuit device having a plurality of subsystems including processors, and break detection is performed to detect that execution of a program by one of the plurality of subsystems matches a predetermined break condition. And a stop control unit that stops the operation of the subsystem selected from the plurality of subsystems in response to detection by the break detection unit.

また、特許文献２（特開２００８−０４６９４２号公報）にフォールトトレラントコンピュータが開示されている。このフォールトトレラントコンピュータは、冗長化される演算処理部と、冗長化される入出力部と、検出部とを具備する。演算処理部は、ロックステップ動作し、その同期外れを検出部が検出する。入出力部は、検出部が同期外れを検出した時、演算処理部から出力されるトランザクションのフローを制御するトランザクション比較制御部を備える。 Patent Document 2 (Japanese Patent Laid-Open No. 2008-046942) discloses a fault tolerant computer. This fault tolerant computer includes a redundant arithmetic processing unit, a redundant input / output unit, and a detection unit. The arithmetic processing unit performs a lock step operation, and the detection unit detects the loss of synchronization. The input / output unit includes a transaction comparison control unit that controls a flow of a transaction output from the arithmetic processing unit when the detection unit detects a loss of synchronization.

また、特許文献３（特開２００９−１４０４２４号公報）にフォールトトレラントコンピュータシステムが開示されている。このフォールトトレラントコンピュータシステムは、ネットワークを介して相互に接続された複数のノードを備え、複数のノードの各ノードにおいて同じ処理を独立に並列実行させるフォールトトレラントコンピュータシステムである。各ノードは、システム内の稼働中のノード（以下「稼働中ノード」という。）は無停止かつ処理を継続させた状態で、停止状態から再起動したノード（以下「組込みノード」という。）を稼働中ノードとの間で処理タイミングを合わせてシステムへ再度組込む、という再同期稼働化処理を行う駆動管理部と、稼働中ノードと組込みノードとの間で、データ内容を含むノードの状態を一致させるデータ一致化処理を行うデータ同期処理部とを備える。駆動管理部は、ノードが稼働中ノードである場合には、ユーザプログラムの処理を実行開始する度に、組込みノードに対して処理開始の通知を行い、ノードが組込みノードである場合には、データ同期処理部によって稼働中ノードと当該組込みノードとの間でのデータ一致化処理が完了していた場合に、当該組込みノードが稼働中ノードから受信した処理開始通知を参照して、ユーザプログラムの処理を開始する。 Patent Document 3 (Japanese Patent Laid-Open No. 2009-140424) discloses a fault tolerant computer system. This fault-tolerant computer system is a fault-tolerant computer system that includes a plurality of nodes connected to each other via a network and executes the same processing independently in parallel in each node of the plurality of nodes. Each node is a node that is restarted from a stopped state (hereinafter referred to as an “embedded node”) in a state in which an operating node in the system (hereinafter referred to as “active node”) is not stopped and processing is continued. The state of the node including the data contents is matched between the active node and the embedded node, and the drive management unit that performs resynchronization operation processing that re-integrates into the system at the same processing timing with the active node A data synchronization processing unit that performs data matching processing. When the node is an active node, the drive management unit notifies the embedded node of the start of processing every time the processing of the user program starts, and when the node is an embedded node, the data When the data matching process between the active node and the embedded node has been completed by the synchronization processing unit, refer to the process start notification received from the active node by the embedded node, and process the user program. To start.

更に、特許文献４（特開２０１０−１７６３９２号公報）に不良解析装置が開示されている。この不良解析装置では、ホストＰＣ（パソコン）上でデバッガーが動作し、デバッガーの操作に応じて２つのマイクロプロセッサＡ、ＢがデバッグＩ／Ｆ装置Ａ、Ｂを介して同一のデバッグ動作を並行して実行し、マイクロプロセッサＡ、Ｂから得られた内部情報はホストＰＣに転送され、ホストＰＣで比較し不良解析を行う。 Further, Patent Document 4 (Japanese Patent Laid-Open No. 2010-176392) discloses a failure analysis apparatus. In this failure analysis apparatus, a debugger operates on a host PC (personal computer), and two microprocessors A and B perform the same debugging operation in parallel via the debug I / F devices A and B according to the operation of the debugger. The internal information obtained from the microprocessors A and B is transferred to the host PC and compared with the host PC for failure analysis.

特開２００７−１２２５４３号公報JP 2007-122543 A 特開２００８−０４６９４２号公報JP 2008-046942 A 特開２００９−１４０４２４号公報JP 2009-140424 A 特開２０１０−１７６３９２号公報JP 2010-176392 A

フォールトトレラント情報処理システムにおいては、従来、ＣＰＵ間の同期ずれの原因を探る方法として、ＣＰＵから出力されるＦＳＢの信号や、ＰＣＩｅ（ＰＣＩＥｘｐｒｅｓｓ）等の信号を、運用系と待機系の両系で同時に観測し比較する方法を用いているが、ＦＳＢの信号及びＰＣＩｅ（ＰＣＩＥｘｐｒｅｓｓ）の信号のどちらの測定機器も非常に高価であり、セットアップ（ｓｅｔｕｐ：導入・設定作業）も複雑である。 In a fault-tolerant information processing system, conventionally, as a method for searching for the cause of synchronization loss between CPUs, an FSB signal output from a CPU or a signal such as PCIe (PCI Express) is used as both an active system and a standby system. However, both the FSB signal and the PCIe (PCI Express) signal measuring instruments are very expensive, and the setup is complicated.

ＢＩＯＳやファームウェアのデバッガーとして用いられるＩＣＥ／ＩＴＰを使用できれば、デバック用機器は現在あるものを流用できるので、開発費を抑え、操作も容易になる効果が期待できる。 If ICE / ITP used as a BIOS or firmware debugger can be used, the existing debugging device can be diverted, so that it can be expected to reduce development costs and facilitate operations.

本発明に係るフォールトトレラント情報処理システムは、第１プロセッサと、第２プロセッサと、デバッガーと、第１プロセッサ及び第２プロセッサのいずれか一方からの出力をデバッガーに入力するための第１切替スイッチと、デバッガーからの出力を第１プロセッサ及び第２プロセッサの少なくとも一方に入力するための第２切替スイッチとを具備する。第１プロセッサ及び第２プロセッサは、同期して動作する。デバッガーは、第１プロセッサと第２プロセッサとの同期状態を保ったままＪＴＡＧアクセスを行い、第１プロセッサと第２プロセッサとの同期ずれが発生した時に、ＪＴＡＧによるデバッグを行う。 A fault tolerant information processing system according to the present invention includes a first processor, a second processor, a debugger, and a first changeover switch for inputting an output from one of the first processor and the second processor to the debugger. And a second changeover switch for inputting an output from the debugger to at least one of the first processor and the second processor. The first processor and the second processor operate in synchronization. The debugger performs JTAG access while maintaining the synchronization state between the first processor and the second processor, and performs debugging by JTAG when a synchronization error occurs between the first processor and the second processor.

本発明に係るデバッグ方法は、フォールトトレラント情報処理システムにおけるデバッグ方法であり、次のような動作を行う。第１切替スイッチは、第１プロセッサ及び第２プロセッサのいずれか一方からの出力をデバッガーに入力する。第２切替スイッチは、デバッガーからの出力を第１プロセッサ及び第２プロセッサの少なくとも一方に入力する。第１プロセッサ及び第２プロセッサは、同期して動作する。デバッガーは、第１プロセッサと第２プロセッサとの同期状態を保ったままＪＴＡＧアクセスを行い、第１プロセッサと第２プロセッサとの同期ずれが発生した時に、ＪＴＡＧによるデバッグを行う。 The debugging method according to the present invention is a debugging method in a fault tolerant information processing system, and performs the following operation. The first changeover switch inputs an output from one of the first processor and the second processor to the debugger. The second changeover switch inputs an output from the debugger to at least one of the first processor and the second processor. The first processor and the second processor operate in synchronization. The debugger performs JTAG access while maintaining the synchronization state between the first processor and the second processor, and performs debugging by JTAG when a synchronization error occurs between the first processor and the second processor.

本発明に係るプログラムは、上記のデバッグ方法におけるデバッガーとしての動作を、デバッグ機器に実行させるためのプログラムである。なお、本発明に係るプログラムは、記憶装置や記憶媒体に格納することが可能である。 The program according to the present invention is a program for causing a debugging device to execute an operation as a debugger in the above debugging method. The program according to the present invention can be stored in a storage device or a storage medium.

フォールトトレラントコンピュータにおけるデバッグが、デバック機器１台で容易に行えるようになる。 Debugging in a fault-tolerant computer can be easily performed with one debugging device.

本発明に係るフォールトトレラント情報処理システムの構成例を示す図である。It is a figure which shows the structural example of the fault tolerant information processing system which concerns on this invention. デバッガーが１ステップ毎にＣＰＵ状態を監視する際の手順を示すフローチャートである。It is a flowchart which shows the procedure at the time of a debugger monitoring a CPU state for every step. ＣＰＵの同期ずれ発生時に状態を取得する際の手順を示すフローチャートである。It is a flowchart which shows the procedure at the time of acquiring a state at the time of CPU synchronization gap occurrence.

＜第１実施形態＞
以下に、本発明の第１実施形態について添付図面を参照して説明する。 <First Embodiment>
Hereinafter, a first embodiment of the present invention will be described with reference to the accompanying drawings.

［システム構成］
図１を参照して、本発明に係るフォールトトレラント情報処理システムの構成例について説明する。 [System configuration]
With reference to FIG. 1, a configuration example of a fault tolerant information processing system according to the present invention will be described.

本発明に係るフォールトトレラント情報処理システムは、ＦＴサーバシステム１と、デバッガー２を含む。 The fault tolerant information processing system according to the present invention includes an FT server system 1 and a debugger 2.

ＦＴサーバシステム１は、サーバシステム１０と、サーバシステム２０と、切替器３０を備える。 The FT server system 1 includes a server system 10, a server system 20, and a switch 30.

サーバシステム１０及びサーバシステム２０は、多重化（冗長化）されたサーバ装置である。従って、サーバシステム１０及びサーバシステム２０は、同様に構成されている。 The server system 10 and the server system 20 are multiplexed (redundant) server devices. Therefore, the server system 10 and the server system 20 are configured similarly.

サーバシステム１０は、ＣＰＵ１１（第１プロセッサ）を備える。サーバシステム２０は、ＣＰＵ２１（第２プロセッサ）を備える。 The server system 10 includes a CPU 11 (first processor). The server system 20 includes a CPU 21 (second processor).

ＣＰＵ１１は、サーバシステム１０全体を制御する。ＣＰＵ２１は、サーバシステム２０全体を制御する。また、ＣＰＵ１１及びＣＰＵ２１の各々は、当該ＣＰＵのデバッグ用途に使用するＪＴＡＧポートを備える。 The CPU 11 controls the entire server system 10. The CPU 21 controls the entire server system 20. Each of the CPU 11 and the CPU 21 includes a JTAG port used for debugging the CPU.

ＪＴＡＧポートは、ＪＴＡＧ信号を出力する。なお、ＣＰＵ１１のＪＴＡＧポートは、パス（経路）１０１、切替器３０、及びパス１００を介して、デバッガー２に接続される。また、ＣＰＵ２１のＪＴＡＧポートは、パス１０２、切替器３０、及びパス１００を介して、デバッガー２に接続される。すなわち、それぞれのＪＴＡＧポートは、デバッガー２にＪＴＡＧ信号を入力する。 The JTAG port outputs a JTAG signal. Note that the JTAG port of the CPU 11 is connected to the debugger 2 via the path (path) 101, the switch 30, and the path 100. Further, the JTAG port of the CPU 21 is connected to the debugger 2 via the path 102, the switch 30, and the path 100. That is, each JTAG port inputs a JTAG signal to the debugger 2.

デバッガー２は、ＣＰＵのデバッグ用のプログラムを実行するデバッグ機器である。デバッガー２は、ＣＰＵ１１及びＣＰＵ２１のデバッグ用途に使用するＪＴＡＧポートと、ＩＣＥ／ＩＴＰマネージメントコントローラを備える。デバッガー２は、ＪＴＡＧポート経由で、ＣＰＵ１１やＣＰＵ２１の内部状態の監視や、ＣＰＵ１１やＣＰＵ２１の動作停止等を行う。 The debugger 2 is a debugging device that executes a CPU debugging program. The debugger 2 includes a JTAG port used for debugging purposes of the CPU 11 and the CPU 21 and an ICE / ITP management controller. The debugger 2 monitors the internal state of the CPU 11 and the CPU 21 and stops the operation of the CPU 11 and the CPU 21 via the JTAG port.

切替器３０は、切替スイッチ３１（第１切替スイッチ）と、切替スイッチ３２（第２切替スイッチ）を備える。 The changer 30 includes a changeover switch 31 (first changeover switch) and a changeover switch 32 (second changeover switch).

切替スイッチ３１は、デバッガー２と固定的に接続し、ＣＰＵ１１又はＣＰＵ２１のいずれか一方と排他的に接続する。すなわち、切替スイッチ３１は、ＣＰＵ１１をデバッガー２に接続するか、ＣＰＵ２１をデバッガー２に接続するか、を選択できる。これにより、切替スイッチ３１は、ＣＰＵ１１又はＣＰＵ２１のいずれか一方から出力された信号をデバッガー２へ入力することができる。 The changeover switch 31 is fixedly connected to the debugger 2 and exclusively connected to either the CPU 11 or the CPU 21. That is, the changeover switch 31 can select whether the CPU 11 is connected to the debugger 2 or the CPU 21 is connected to the debugger 2. Thereby, the changeover switch 31 can input the signal output from either the CPU 11 or the CPU 21 to the debugger 2.

切替スイッチ３２は、デバッガー２と固定的に接続し、ＣＰＵ１１及びＣＰＵ２１の各々と選択的に接続する。すなわち、切替スイッチ３１は、ＣＰＵ１１及びＣＰＵ２１の両方をデバッガー２に接続するか、ＣＰＵ１１又はＣＰＵ２１のいずれか一方をデバッガー２に接続するか、を選択できる。これにより、切替スイッチ３２は、デバッガー２から出力された信号をＣＰＵ１１及びＣＰＵ２１のうち少なくとも一方（いずれか一方、又は両方）へ入力することができる。 The changeover switch 32 is fixedly connected to the debugger 2 and selectively connected to each of the CPU 11 and the CPU 21. That is, the changeover switch 31 can select whether to connect both the CPU 11 and the CPU 21 to the debugger 2 or to connect either the CPU 11 or the CPU 21 to the debugger 2. Thereby, the changeover switch 32 can input the signal output from the debugger 2 to at least one (either one or both) of the CPU 11 and the CPU 21.

切替器３０は、切替スイッチ３１を切り替えて、ＣＰＵ１１又はＣＰＵ２１のいずれか一方から出力される入力データ信号（ＴＤＩ）をデバッガー２へ入力することができる。デバッガー２は、入力データ信号（ＴＤＩ）に基づいて、ＣＰＵ１１又はＣＰＵ１２の内部情報を監視することができる。 The switch 30 can input the input data signal (TDI) output from either the CPU 11 or the CPU 21 to the debugger 2 by switching the switch 31. The debugger 2 can monitor the internal information of the CPU 11 or the CPU 12 based on the input data signal (TDI).

また、切替器３０は、切替スイッチ３２を切り替えて、デバッガー２から出力されるリセット信号（ＴＲＳＴ）、テストモードセレクト信号（ＴＭＳ）、クロック信号（ＴＣＫ）、或いは出力データ信号（ＴＤＯ）を、ＣＰＵ１１及びＣＰＵ２１の両方に同時に入力、もしくはＣＰＵ１１又はＣＰＵ２１のいずれか一方に入力することができる。 Further, the switch 30 switches the changeover switch 32 so that the reset signal (TRST), the test mode select signal (TMS), the clock signal (TCK), or the output data signal (TDO) output from the debugger 2 is sent to the CPU 11. And CPU 21 can be input simultaneously, or can be input to either CPU 11 or CPU 21.

切替器３０は、切替スイッチ３２を切り替えて、デバッガー２から出力される信号を、ＣＰＵ１１及びＣＰＵ２１に同時に入力するよう切り替えた場合には、ＣＰＵ１１及びＣＰＵ１２を同時に制御できる。従って、例えば、ＣＰＵ内部で実行されるマイクロ命令を１ステップ（ＳＴＥＰ）毎に止める場合に、ＣＰＵ１１及びＣＰＵ２１でのマイクロ命令の実行を同時に止めることができる。 The switch 30 can control the CPU 11 and the CPU 12 simultaneously when the switch 32 is switched so that signals output from the debugger 2 are simultaneously input to the CPU 11 and the CPU 21. Therefore, for example, when the microinstruction executed in the CPU is stopped every step (STEP), the execution of the microinstruction in the CPU 11 and the CPU 21 can be stopped at the same time.

切替器３０は、切替スイッチ３２を切り替えて、デバッガー２から出力される信号を、ＣＰＵ１１又はＣＰＵ２１のいずれか一方に入力するよう切り替えた場合には、一方のＣＰＵを稼動させたまま、他方のＣＰＵを停止させることができる。従って、ＦＴサーバシステム１全体としては、停止することなく情報採取することができる。 When the switch 30 switches the changeover switch 32 so that the signal output from the debugger 2 is input to one of the CPU 11 or the CPU 21, the other CPU remains operating while the other CPU is operating. Can be stopped. Therefore, the FT server system 1 as a whole can collect information without stopping.

なお、実際には、切替スイッチ３１や切替スイッチ３２の切替処理については、切替器３０がデバッガー２からの信号に応じて行うようにしても良い。すなわち、デバッガー２は、切替器３０を介して、切替スイッチ３１や切替スイッチ３２を切り替えることもできる。 In practice, the switching process of the changeover switch 31 and the changeover switch 32 may be performed by the switcher 30 in response to a signal from the debugger 2. That is, the debugger 2 can also switch the changeover switch 31 and the changeover switch 32 via the switch 30.

［１ステップ毎のＣＰＵ状態の監視］
次に、図２のフローチャートを参照して、デバッガー２が、１ステップ毎にＣＰＵ状態を監視する際の手順について説明する。 [Monitoring CPU status for each step]
Next, a procedure when the debugger 2 monitors the CPU state for each step will be described with reference to the flowchart of FIG.

ここでは、ＦＴサーバシステム１は、電源が投入された際に、サーバシステム１０及びサーバシステム２０を起動する。サーバシステム１０及びサーバシステム２０は、ＣＰＵ１１とＣＰＵ２１とが同期して動作しているものとする。 Here, the FT server system 1 starts the server system 10 and the server system 20 when the power is turned on. In the server system 10 and the server system 20, the CPU 11 and the CPU 21 are assumed to operate in synchronization.

（１）ステップＳ１
ＦＴサーバシステム１の切替器３０は、切替スイッチ３２をＣＰＵ１１とＣＰＵ２１の両方に接続する。これにより、デバッガー２は、切替器３０の切替スイッチ３２を介して、ＣＰＵ１１とＣＰＵ２１の両方に物理的／電気的に接続する。 (1) Step S1
The switch 30 of the FT server system 1 connects the switch 32 to both the CPU 11 and the CPU 21. Thus, the debugger 2 is physically / electrically connected to both the CPU 11 and the CPU 21 via the changeover switch 32 of the changer 30.

（２）ステップＳ２
切替器３０は、切替スイッチ３１をＣＰＵ１１に接続する。これにより、デバッガー２は、切替器３０の切替スイッチ３１を介して、ＣＰＵ１１に物理的／電気的に接続する。 (2) Step S2
The switch 30 connects the switch 31 to the CPU 11. Thereby, the debugger 2 is physically / electrically connected to the CPU 11 via the changeover switch 31 of the changer 30.

（３）ステップＳ３
デバッガー２は、ＣＰＵ１１の状態監視を行う。 (3) Step S3
The debugger 2 monitors the state of the CPU 11.

（４）ステップＳ４
デバッガー２は、ＣＰＵ１１の状態監視の際、ＣＰＵ１１内部で動作するマイクロ命令が１ステップ（ＳＴＥＰ）完了したか確認する。 (4) Step S4
When monitoring the state of the CPU 11, the debugger 2 confirms whether the microinstruction operating inside the CPU 11 has completed one step (STEP).

（５）ステップＳ５
デバッガー２は、ＣＰＵ１１内部で動作するマイクロ命令が１ステップ（ＳＴＥＰ）完了した場合、ＣＰＵ停止を指示する。すなわち、デバッガー２は、切替器３０の切替スイッチ３２にＣＰＵ停止信号を入力する。 (5) Step S5
The debugger 2 instructs the CPU to stop when the microinstruction operating inside the CPU 11 completes one step (STEP). That is, the debugger 2 inputs a CPU stop signal to the changeover switch 32 of the changer 30.

（６）ステップＳ６
切替器３０の切替スイッチ３２はＣＰＵ１１とＣＰＵ２１の両方に接続されているので、ＣＰＵ１１とＣＰＵ１２の両方が同時に停止する。 (6) Step S6
Since the changeover switch 32 of the changer 30 is connected to both the CPU 11 and the CPU 21, both the CPU 11 and the CPU 12 are stopped simultaneously.

（７）ステップＳ７
このとき、切替器３０の切替スイッチ３１はＣＰＵ１１に接続されているので、デバッガー２は、切替スイッチ３１を介して、ＣＰＵ１１の状態（状態情報：Ｓｔａｔｕｓ）を取得する。 (7) Step S7
At this time, since the selector switch 31 of the selector 30 is connected to the CPU 11, the debugger 2 acquires the state of the CPU 11 (status information: Status) via the selector switch 31.

（８）ステップＳ８
次に、切替器３０は、切替スイッチ３１を切り替えて、切替スイッチ３１をＣＰＵ２１に接続する。デバッガー２は、切替スイッチ３１を介して、ＣＰＵ２１の状態を取得する。 (8) Step S8
Next, the switch 30 switches the switch 31 to connect the switch 31 to the CPU 21. The debugger 2 acquires the state of the CPU 21 via the changeover switch 31.

（９）ステップＳ９
次に、デバッガー２は、ＣＰＵ動作再開を指示する。すなわち、デバッガー２は、切替器３０の切替スイッチ３２にＣＰＵ動作再開信号を入力する。 (9) Step S9
Next, the debugger 2 instructs to resume the CPU operation. That is, the debugger 2 inputs a CPU operation restart signal to the changeover switch 32 of the changer 30.

（１０）ステップＳ１０
切替器３０の切替スイッチ３２は、ＣＰＵ１１とＣＰＵ２１の両方に接続されているので、ＣＰＵ１１とＣＰＵ１２の両方が同時に動作を再開する。ここでは、ＣＰＵ１１とＣＰＵ１２は、上記のＣＰＵ停止の指示に応じて停止したステップの次のステップから、マイクロ命令の動作を再開する。 (10) Step S10
Since the changeover switch 32 of the changer 30 is connected to both the CPU 11 and the CPU 21, both the CPU 11 and the CPU 12 resume their operations at the same time. Here, the CPU 11 and the CPU 12 resume the operation of the microinstruction from the step next to the step stopped in response to the CPU stop instruction.

［本実施形態の利点］
本発明では、複数のＣＰＵの同期状態を保ったまま、各ＣＰＵ内部の状態の参照、及び各ＣＰＵの操作を行うことが可能になるため、フォールトトレラントコンピュータにおけるデバッグが容易になる。 [Advantages of this embodiment]
In the present invention, it becomes possible to refer to the state inside each CPU and to operate each CPU while maintaining the synchronized state of a plurality of CPUs, so that debugging in a fault tolerant computer becomes easy.

また、フォールトトレラントコンピュータ内部に１台のデバッグ機器と一方の系統のＣＰＵ、もしくは両方のＣＰＵに切り替える切替器を設けているため、デバック機器が１台で済む。 In addition, since a switch for switching between one debug device and one CPU or both CPUs is provided in the fault tolerant computer, only one debugging device is required.

＜第２実施形態＞
以下に、本発明の第２実施形態について説明する。 Second Embodiment
The second embodiment of the present invention will be described below.

［システム構成］
本実施形態におけるシステム構成については、第１実施形態と同じく、図１に示すとおりである。 [System configuration]
The system configuration in this embodiment is as shown in FIG. 1 as in the first embodiment.

［同期ずれ発生時の状態取得］
次に、図３のフローチャートを参照して、ＣＰＵの同期ずれ発生時に状態を取得する際の手順について説明する。 [Acquire status when synchronization is lost]
Next, with reference to the flowchart of FIG. 3, a procedure for acquiring a state when the CPU is out of synchronization will be described.

ここでは、ＦＴサーバシステム１は、電源が投入され、ＣＰＵ間（ＣＰＵ１１とＣＰＵ２１の間）で同期して動作しているものとする。 Here, it is assumed that the FT server system 1 is powered on and operates in synchronization between CPUs (between the CPU 11 and the CPU 21).

（１）ステップＳ１１
デバッガー２は、同期ずれの要因となる条件をトリガー（契機）条件として設定する。 (1) Step S11
The debugger 2 sets a condition that causes synchronization loss as a trigger condition.

（２）ステップＳ１２
切替器３０は、切替スイッチ３２をＣＰＵ１１に接続する。ここでは、切替器３０は、切替スイッチ３２をＣＰＵ２１に接続しない。これにより、デバッガー２は、切替器３０の切替スイッチ３２を介して、ＣＰＵ１１のみに物理的／電気的に接続する。 (2) Step S12
The switch 30 connects the switch 32 to the CPU 11. Here, the changer 30 does not connect the changeover switch 32 to the CPU 21. As a result, the debugger 2 is physically / electrically connected only to the CPU 11 via the changeover switch 32 of the changer 30.

（３）ステップＳ１３
また、切替器３０は、切替スイッチ３１をＣＰＵ１１に接続する。これにより、デバッガー２は、切替器３０の切替スイッチ３１を介して、ＣＰＵ１１に物理的／電気的に接続する。デバッガー２は、切替スイッチ３１を介して、ＣＰＵ１１の状態を取得する。 (3) Step S13
The switch 30 connects the switch 31 to the CPU 11. Thereby, the debugger 2 is physically / electrically connected to the CPU 11 via the changeover switch 31 of the changer 30. The debugger 2 acquires the state of the CPU 11 via the changeover switch 31.

（４）ステップＳ１４
続いて、切替器３０は、切替スイッチ３１を切り替えて、ＣＰＵ２１に接続する。これにより、デバッガー２は、切替器３０の切替スイッチ３１を介して、ＣＰＵ２１に物理的／電気的に接続する。デバッガー２は、切替スイッチ３１を介して、ＣＰＵ２１の状態を取得する。 (4) Step S14
Subsequently, the switch 30 switches the changeover switch 31 to connect to the CPU 21. Thus, the debugger 2 is physically / electrically connected to the CPU 21 via the changeover switch 31 of the changer 30. The debugger 2 acquires the state of the CPU 21 via the changeover switch 31.

（５）ステップＳ１５
デバッガー２は、取得したＣＰＵ１１とＣＰＵ２１の状態について、同期ずれの要因となるトリガー条件を満たしたか確認する。 (5) Step S15
The debugger 2 confirms whether or not the acquired conditions of the CPU 11 and the CPU 21 satisfy a trigger condition that causes a synchronization error.

（６）ステップＳ１６
デバッガー２は、同期ずれの要因となるトリガー条件を満たした場合、ＣＰＵ停止を指示する。すなわち、デバッガー２は、切替器３０の切替スイッチ３２にＣＰＵ停止信号を入力する。 (6) Step S16
The debugger 2 instructs the CPU to stop when the trigger condition that causes the synchronization loss is satisfied. That is, the debugger 2 inputs a CPU stop signal to the changeover switch 32 of the changer 30.

（７）ステップＳ１７
切替器３０の切替スイッチ３２はＣＰＵ１１に接続されているのでＣＰＵ１１が停止するが、切替スイッチ３２はＣＰＵ２１に接続されていないのでＣＰＵ２１は動作を継続する。ＣＰＵ２１は動作しているので、ＦＴサーバシステム１自体は動作を継続している。 (7) Step S17
Since the selector switch 32 of the selector 30 is connected to the CPU 11, the CPU 11 stops. However, since the selector switch 32 is not connected to the CPU 21, the CPU 21 continues to operate. Since the CPU 21 is operating, the FT server system 1 itself continues to operate.

（８）ステップＳ１８
切替器３０は、切替スイッチ３１を切り替えて、ＣＰＵ１１に接続する。これにより、デバッガー２は、切替器３０の切替スイッチ３１を介して、ＣＰＵ１１に物理的／電気的に接続する。デバッガー２は、切替スイッチ３１を介して、ＣＰＵ１１の状態を取得する。 (8) Step S18
The switch 30 switches the changeover switch 31 to connect to the CPU 11. Thereby, the debugger 2 is physically / electrically connected to the CPU 11 via the changeover switch 31 of the changer 30. The debugger 2 acquires the state of the CPU 11 via the changeover switch 31.

（９）ステップＳ１９
デバッガー２は、ＣＰＵ１１をＣＰＵ２１に同期させる。例えば、デバッガー２は、ＣＰＵ１１の状態をＣＰＵ２１の状態に同期させるように、ＣＰＵ動作再開を指示する。すなわち、デバッガー２は、切替器３０の切替スイッチ３２にＣＰＵ動作再開信号を入力する。切替器３０の切替スイッチ３２は、ＣＰＵ１１にのみ接続されているので、ＣＰＵ１１が動作を再開する。このとき、ＦＴサーバシステム１自体（ＣＰＵ２１）は動作しているので、ＣＰＵ１１をＣＰＵ２１に再同期させることができる。従って、ＦＴサーバシステム１を止めることなく、トリガー条件を設定し、引き続きＣＰＵ状態監視を継続できる。 (9) Step S19
The debugger 2 synchronizes the CPU 11 with the CPU 21. For example, the debugger 2 instructs the CPU operation to resume so that the state of the CPU 11 is synchronized with the state of the CPU 21. That is, the debugger 2 inputs a CPU operation restart signal to the changeover switch 32 of the changer 30. Since the changeover switch 32 of the changer 30 is connected only to the CPU 11, the CPU 11 resumes its operation. At this time, since the FT server system 1 itself (CPU 21) is operating, the CPU 11 can be resynchronized with the CPU 21. Therefore, the trigger condition can be set and the CPU state monitoring can be continued without stopping the FT server system 1.

＜各実施形態の関係＞
なお、上記の各実施形態は、組み合わせて実施することも可能である。例えば、同一のシステムにおいて、いずれかの実施形態を、デバッグ機能として選択できるようにすることが考えられる。 <Relationship between each embodiment>
Note that the above embodiments can be implemented in combination. For example, it is conceivable that any embodiment can be selected as a debugging function in the same system.

＜ハードウェアの例示＞
以下に、本発明に係るフォールトトレラント情報処理システムを実現するための具体的なハードウェアの例について説明する。 <Example of hardware>
Hereinafter, specific examples of hardware for realizing the fault-tolerant information processing system according to the present invention will be described.

ＦＴサーバシステム１（サーバシステム１０及びサーバシステム２０）やデバッガー２の例として、ＰＣ（パソコン）、アプライアンス（ａｐｐｌｉａｎｃｅ）、シンクライアントサーバ、ワークステーション、メインフレーム、スーパーコンピュータ等の計算機を想定している。なお、実際には、計算機に限らず、中継機器や周辺機器、その他の電子機器でも良い。 As an example of the FT server system 1 (the server system 10 and the server system 20) and the debugger 2, a computer such as a PC (personal computer), an appliance, a thin client server, a workstation, a mainframe, and a supercomputer is assumed. . Actually, not limited to a computer, a relay device, a peripheral device, and other electronic devices may be used.

また、ＦＴサーバシステム１の例として、ラックマウントサーバ（ｒａｃｋｍｏｕｎｔｓｅｒｖｅｒ）が考えられる。この場合、サーバシステム１０及びサーバシステム２０の例として、ラックマウント型のハードウェア（ＰＣ、ＲＡＩＤストレージ、ファイアウォール専用機等）が考えられる。 As an example of the FT server system 1, a rack mount server can be considered. In this case, as an example of the server system 10 and the server system 20, rack mount type hardware (PC, RAID storage, firewall dedicated machine, etc.) can be considered.

また、サーバシステム１０及びサーバシステム２０は、計算機等に搭載される拡張ボードや、物理マシン上に構築された仮想マシン（ＶＭ：ＶｉｒｔｕａｌＭａｃｈｉｎｅ）でも良い。 The server system 10 and the server system 20 may be an expansion board mounted on a computer or the like, or a virtual machine (VM: Virtual Machine) constructed on a physical machine.

なお、ＣＰＵ１１やＣＰＵ２１は、プロセッサの一例に過ぎない。プロセッサの例として、ＣＰＵの他にも、ネットワークプロセッサ（ＮＰ：ＮｅｔｗｏｒｋＰｒｏｃｅｓｓｏｒ）、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ）、或いは、専用の機能を有する半導体集積回路（ＬＳＩ：ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）等が考えられる。また、ＣＰＵ１１やＣＰＵ２１は、上記のようなプロセッサを有する電子回路等でも良い。 The CPU 11 and the CPU 21 are only examples of processors. As an example of a processor, in addition to a CPU, a network processor (NP: Network Processor), a microprocessor (microprocessor), a microcontroller (microcontroller), or a semiconductor integrated circuit (LSI: Large Scale Integration) having a dedicated function, etc. Can be considered. Further, the CPU 11 and the CPU 21 may be an electronic circuit having the processor as described above.

切替器３０の例として、ＣＰＵ（ＫＶＭ）切替器等を想定している。また、サーバシステム１０とサーバシステム２０とが、物理的に離れた場所（遠隔地）にあり、ネットワークを介して接続されている場合、切替器３０として、中継装置を使用することも考えられる。中継装置の例として、ネットワークスイッチ（ｎｅｔｗｏｒｋｓｗｉｔｃｈ）、ルータ（ｒｏｕｔｅｒ）、プロキシ（ｐｒｏｘｙ）、ゲートウェイ（ｇａｔｅｗａｙ）、ファイアウォール（ｆｉｒｅｗａｌｌ）、ロードバランサ（ｌｏａｄｂａｌａｎｃｅｒ：負荷分散装置）、帯域制御装置（ｐａｃｋｅｔｓｈａｐｅｒ）、セキュリティ監視制御装置（ＳＣＡＤＡ：ＳｕｐｅｒｖｉｓｏｒｙＣｏｎｔｒｏｌＡｎｄＤａｔａＡｃｑｕｉｓｉｔｉｏｎ）、ゲートキーパー（ｇａｔｅｋｅｅｐｅｒ）、基地局（ｂａｓｅｓｔａｔｉｏｎ）、アクセスポイント（ＡＰ：ＡｃｃｅｓｓＰｏｉｎｔ）、通信衛星（ＣＳ：ＣｏｍｍｕｎｉｃａｔｉｏｎＳａｔｅｌｌｉｔｅ）、或いは、複数の通信ポートを有する計算機等が考えられる。また、物理マシン上に構築された仮想マシン（ＶＭ）により実現される仮想スイッチでも良い。 As an example of the switch 30, a CPU (KVM) switch or the like is assumed. In addition, when the server system 10 and the server system 20 are physically separated (remote) and connected via a network, it may be possible to use a relay device as the switch 30. Examples of the relay device include a network switch, a router, a proxy, a gateway, a firewall, a load balancer, and a bandwidth controller. ), Security supervisory control and data acquisition (SCADA), gatekeeper, base station, access point (AP: Access Point), communication satellite (CS: Communication Satellite) A computer having a communication port can be considered. Further, a virtual switch realized by a virtual machine (VM) constructed on a physical machine may be used.

但し、実際には、これらの例に限定されない。 However, actually, it is not limited to these examples.

＜本発明の特徴＞
本発明に係るフォールトトレラント情報処理システムは、運用系と待機系のＣＰＵの同期ずれが発生した時に、両系のＣＰＵの同期状態を保ったままＪＴＡＧアクセスを可能とし、容易にデバッグを行うデバッグ機器を提供する。 <Features of the present invention>
The fault tolerant information processing system according to the present invention enables JTAG access while maintaining the synchronization state of the CPUs of both systems when an out-of-synchronization occurs between the active system and the standby system CPU and facilitates debugging. I will provide a.

本発明に係るフォールトトレラント情報処理システムは、両系のＣＰＵの同期を保ったままＪＴＡＧアクセス可能なデバッグ機器を設けるための切替器を提供する。 The fault-tolerant information processing system according to the present invention provides a switch for providing a debug device that can be accessed by JTAG while maintaining synchronization of both CPUs.

本発明に係るフォールトトレラント情報処理システムでは、ＣＰＵ内部で動作するマイクロ命令を１ステップ（ＳＴＥＰ）毎に実行しながら両系のＣＰＵの内部状態を比較し、或いは、同期ずれ検出をトリガー条件としてＣＰＵを停止してＣＰＵ内部情報を参照し、同期ずれの原因となった状態を特定するためのＪＴＡＧによるデバッグを行う。 In the fault tolerant information processing system according to the present invention, the internal state of the CPUs of both systems is compared while executing the microinstructions operating inside the CPU every step (STEP), or the CPU is triggered by the detection of synchronization deviation as a trigger condition. Is stopped, the internal information of the CPU is referred to, and debugging by JTAG is performed to identify the state that caused the synchronization loss.

＜付記＞
上記の実施形態の一部又は全部は、以下の付記のように記載することも可能である。但し、実際には、以下の記載例に限定されない。 <Appendix>
Part or all of the above-described embodiments can be described as in the following supplementary notes. However, actually, it is not limited to the following description examples.

［付記１］
第１プロセッサと、
第２プロセッサと、
デバッガーと、
該第１プロセッサ及び該第２プロセッサのいずれか一方からの出力を該デバッガーに入力するための第１切替スイッチと、
該デバッガーからの出力を該第１プロセッサ及び該第２プロセッサの少なくとも一方に入力するための第２切替スイッチと
を具備し、
該第１プロセッサ及び該第２プロセッサは、同期して動作し、
該デバッガーは、該第１プロセッサと該第２プロセッサとの同期状態を保ったままＪＴＡＧアクセスを行い、該第１プロセッサと該第２プロセッサとの同期ずれが発生した時に、ＪＴＡＧによるデバッグを行う
フォールトトレラント情報処理システム。 [Appendix 1]
A first processor;
A second processor;
A debugger,
A first changeover switch for inputting an output from one of the first processor and the second processor to the debugger;
A second changeover switch for inputting an output from the debugger to at least one of the first processor and the second processor;
The first processor and the second processor operate synchronously;
The debugger performs JTAG access while maintaining the synchronization state of the first processor and the second processor, and performs debugging by JTAG when a synchronization error occurs between the first processor and the second processor. Tolerant information processing system.

［付記２］
付記１に記載のフォールトトレラント情報処理システムであって、
該第１切替スイッチは、該第１プロセッサを該デバッガーに接続し、
該第２切替スイッチは、該第１プロセッサ及び該第２プロセッサの両方を該デバッガーに接続し、
該第１プロセッサ及び該第２プロセッサの各々は、内部で動作するマイクロ命令を１ステップ毎に実行し、
該デバッガーは、該第１プロセッサの内部状態監視を行い、該第１プロセッサの内部で動作するマイクロ命令が１ステップ完了した場合、該第２切替スイッチを介して、該第１プロセッサ及び該第２プロセッサの両方に、動作停止を指示し、該第１切替スイッチを介して該第１プロセッサの状態を取得し、
該第１プロセッサ及び該第２プロセッサは、動作停止の指示に応じて、動作を停止し、
該第１切替スイッチは、該第２プロセッサを該デバッガーに接続し、
該デバッガーは、該第１切替スイッチを介して該第２プロセッサの状態を取得し、該第２切替スイッチを介して、該第１プロセッサ及び該第２プロセッサの両方に、動作再開を指示し、
該第１プロセッサ及び該第２プロセッサは、動作再開の指示に応じて、動作を再開する
フォールトトレラント情報処理システム。 [Appendix 2]
The fault tolerant information processing system according to appendix 1,
The first changeover switch connects the first processor to the debugger,
The second changeover switch connects both the first processor and the second processor to the debugger;
Each of the first processor and the second processor executes a microinstruction that operates internally, step by step,
The debugger monitors the internal state of the first processor, and when one step of a microinstruction operating inside the first processor is completed, the debugger and the second processor are connected via the second changeover switch. Instructs both of the processors to stop operation, acquires the state of the first processor via the first changeover switch,
The first processor and the second processor stop operation in response to an instruction to stop operation,
The first changeover switch connects the second processor to the debugger,
The debugger acquires the state of the second processor via the first changeover switch, and instructs both the first processor and the second processor to resume operation via the second changeover switch.
The fault tolerant information processing system in which the first processor and the second processor resume operation in response to an operation resumption instruction.

［付記３］
付記１又は２に記載のフォールトトレラント情報処理システムであって、
該デバッガーは、同期ずれの要因となる条件をトリガー条件として設定し、
該第２切替スイッチは、該第１プロセッサを該デバッガーに接続し、
該第１切替スイッチは、該第１プロセッサを該デバッガーに接続し、
該デバッガーは、該第１切替スイッチを介して該第１プロセッサの状態を取得し、
該第１切替スイッチは、該第２プロセッサを該デバッガーに接続し、
該デバッガーは、該第１切替スイッチを介して該第２プロセッサの状態を取得し、該第１プロセッサの状態と該第２プロセッサの状態とを参照し、同期ずれの要因となるトリガー条件を満たしたか確認し、同期ずれの要因となるトリガー条件を満たした場合、該第２切替スイッチを介して、該第１プロセッサに停止を指示し、
該第１プロセッサは、動作停止の指示に応じて、動作を停止し、
該第２プロセッサは、動作を継続し、
該第１切替スイッチは、該第１プロセッサを該デバッガーに接続し、
該デバッガーは、該第１プロセッサと該第２プロセッサとを同期させ、該第２切替スイッチを介して、該第１プロセッサに動作再開を指示する
フォールトトレラント情報処理システム。 [Appendix 3]
The fault-tolerant information processing system according to appendix 1 or 2,
The debugger sets a condition that causes synchronization loss as a trigger condition,
The second changeover switch connects the first processor to the debugger,
The first changeover switch connects the first processor to the debugger,
The debugger acquires the state of the first processor via the first changeover switch,
The first changeover switch connects the second processor to the debugger,
The debugger acquires the state of the second processor via the first changeover switch, refers to the state of the first processor and the state of the second processor, and satisfies a trigger condition that causes synchronization loss. If the trigger condition that causes the synchronization loss is satisfied, the first processor is instructed to stop via the second changeover switch,
The first processor stops the operation in response to the operation stop instruction,
The second processor continues to operate;
The first changeover switch connects the first processor to the debugger,
The fault tolerant information processing system, wherein the debugger synchronizes the first processor and the second processor, and instructs the first processor to resume operation via the second changeover switch.

＜備考＞
以上、本発明の実施形態を詳述してきたが、実際には、上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。 <Remarks>
As mentioned above, although embodiment of this invention was explained in full detail, actually, it is not restricted to said embodiment, Even if there is a change of the range which does not deviate from the summary of this invention, it is included in this invention.

１… ＦＴサーバシステム
２… デバッガー（デバッグ機器）
１０、２０… サーバシステム（サーバ装置）
１１、２１… ＣＰＵ（プロセッサ）
３０… 切替器
３１、３２… 切替スイッチ
１００、１０１、１０２… パス 1 ... FT server system 2 ... Debugger (debug equipment)
10, 20 ... Server system (server device)
11, 21 ... CPU (processor)
30 ... Changeover device 31, 32 ... Changeover switch 100, 101, 102 ... Path

Claims

A first processor;
A second processor;
A debugger,
A first changeover switch for inputting an output from one of the first processor and the second processor to the debugger;
A second changeover switch for inputting an output from the debugger to at least one of the first processor and the second processor;
The first processor and the second processor operate synchronously;
The debugger performs JTAG access while maintaining the synchronization state between the first processor and the second processor, and performs debugging by JTAG when a synchronization error occurs between the first processor and the second processor. Tolerant information processing system.

The fault tolerant information processing system according to claim 1,
The first changeover switch connects the first processor to the debugger,
The second changeover switch connects both the first processor and the second processor to the debugger,
Each of the first processor and the second processor executes a microinstruction that operates internally for each step,
The debugger monitors the internal state of the first processor, and when one step of a micro instruction operating inside the first processor is completed, the first processor and the second processor are connected via the second changeover switch. Instructing both of the processors to stop operating, obtaining the state of the first processor via the first changeover switch,
The first processor and the second processor stop operation in response to an instruction to stop operation,
The first changeover switch connects the second processor to the debugger,
The debugger acquires the state of the second processor via the first changeover switch, and instructs both the first processor and the second processor to resume operation via the second changeover switch.
The fault tolerant information processing system in which the first processor and the second processor resume operation in response to an instruction to resume operation.

The fault tolerant information processing system according to claim 1 or 2,
The debugger sets a condition that causes synchronization loss as a trigger condition,
The second changeover switch connects the first processor to the debugger,
The first changeover switch connects the first processor to the debugger,
The debugger acquires the state of the first processor through the first changeover switch,
The first changeover switch connects the second processor to the debugger,
The debugger acquires the state of the second processor via the first changeover switch, refers to the state of the first processor and the state of the second processor, and satisfies a trigger condition that causes a synchronization error. If the trigger condition that causes the synchronization error is satisfied, the first processor is instructed to stop via the second changeover switch,
The first processor stops the operation in response to the operation stop instruction,
The second processor continues to operate;
The first changeover switch connects the first processor to the debugger,
The fault tolerant information processing system, wherein the debugger synchronizes the first processor and the second processor, and instructs the first processor to resume operation via the second changeover switch.

A debugging device used as a debugger in the fault-tolerant information processing system according to any one of claims 1 to 3.

The switch which comprises the 1st changeover switch and the 2nd changeover switch in the fault tolerant information processing system according to any one of claims 1 to 3.

A debugging method in a fault tolerant information processing system,
The first changeover switch inputs the output from one of the first processor and the second processor to the debugger;
A second changeover switch inputs an output from the debugger to at least one of the first processor and the second processor;
The first processor and the second processor operating synchronously;
The debugger performs JTAG access while maintaining the synchronization state of the first processor and the second processor, and performs debugging by JTAG when a synchronization error occurs between the first processor and the second processor. And debugging method including.

The debugging method according to claim 6, comprising:
The first changeover switch connects the first processor to the debugger;
The second changeover switch connects both the first processor and the second processor to the debugger;
Each of the first processor and the second processor executes a microinstruction that operates internally for each step;
The debugger monitors the internal state of the first processor, and when one step of a microinstruction operating inside the first processor is completed, the first processor and the second processor are connected via the second changeover switch. Instructing both of the processors to stop operation, and obtaining the state of the first processor via the first changeover switch;
The first processor and the second processor stop operating in response to an operation stop instruction;
The first changeover switch connects the second processor to the debugger;
The debugger acquires the state of the second processor via the first changeover switch, and instructs both the first processor and the second processor to resume operation via the second changeover switch. When,
The debugging method further comprising: the first processor and the second processor restarting an operation in response to an operation restart instruction.

The debugging method according to claim 6 or 7, wherein
The debugger sets a condition that causes synchronization loss as a trigger condition;
The first changeover switch connects the first processor to the debugger;
The second changeover switch connects the first processor to the debugger;
The debugger acquires the state of the first processor via the first changeover switch;
The first changeover switch connects the second processor to the debugger;
The debugger acquires the state of the second processor via the first changeover switch, refers to the state of the first processor and the state of the second processor, and satisfies a trigger condition that causes a synchronization error. Instructing the first processor to stop via the second changeover switch when a trigger condition that causes synchronization loss is satisfied,
The first processor stops operation in response to an operation stop instruction;
The second processor continues to operate;
The first changeover switch connects the first processor to the debugger;
The debugging method further comprising: synchronizing the first processor and the second processor and instructing the first processor to resume operation via the second changeover switch.

The program for making a computer perform the operation | movement as a debugger in the debugging method as described in any one of Claims 6 thru | or 8.