JP5476779B2

JP5476779B2 - Imaging device

Info

Publication number: JP5476779B2
Application number: JP2009102245A
Authority: JP
Inventors: 祐起喜多
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2009-04-20
Filing date: 2009-04-20
Publication date: 2014-04-23
Anticipated expiration: 2029-04-20
Also published as: JP2010252267A

Description

本発明は、撮像装置に関する。 The present invention relates to an imaging apparatus.

近年、固体撮像素子を用いたビデオカメラや電子カメラなどの撮像装置が広く普及している。一般的な固体撮像素子は、レンズ光学系を介して入射する光を電気信号に変換する光電変換部を有する複数の画素が二次元アレイ状に配置され、各画素が出力する電気信号を垂直方向に読み出すための垂直信号線とカラムアンプおよび読み出した１行分の画素信号を水平方向に転送して出力する水平出力回路などで構成されている（例えば、特許文献１参照）。このような固体撮像素子を用いた電子カメラでは、レリーズボタンが押下されると、固体撮像素子から読み出したアナログの画像信号をＡ／Ｄ変換した後、必要な画像処理を施して記憶媒体などに保存するようになっている。 In recent years, imaging devices such as video cameras and electronic cameras using solid-state imaging devices have become widespread. In general solid-state image sensors, a plurality of pixels having a photoelectric conversion unit that converts light incident through a lens optical system into an electrical signal is arranged in a two-dimensional array, and the electrical signal output by each pixel is vertically transmitted. And a horizontal output circuit for transferring and outputting the read pixel signals for one row in the horizontal direction and the like (see, for example, Patent Document 1). In such an electronic camera using a solid-state image sensor, when a release button is pressed, an analog image signal read from the solid-state image sensor is A / D converted and then subjected to necessary image processing to a storage medium or the like. It comes to save.

特開２００７−１７４４７８号公報JP 2007-174478 A

ところが、各画素から電気信号を読み出す際に各列のカラムアンプなどで発生するランダム性のノイズや、各画素の増幅トランジスタなどで発生する１／ｆノイズなどが問題となる。これらのノイズは、撮像装置で撮像される画像の品質に影響を及ぼし、特に画像の暗い部分での画質劣化（暗部ノイズ）が問題となる。 However, there are problems such as random noise generated by column amplifiers in each column when reading an electric signal from each pixel, 1 / f noise generated by amplification transistors of each pixel, and the like. These noises affect the quality of images picked up by the image pickup apparatus, and in particular, image quality deterioration (dark part noise) in a dark part of the image becomes a problem.

上記課題に鑑み、本発明の目的は、ノイズを低減することができる撮像装置を提供することである。 In view of the above problems, an object of the present invention is to provide an imaging apparatus capable of reducing noise.

本発明に係る撮像装置は、入射する光を電気信号に変換する光電変換部を有する画素が二次元マトリクス状に複数配置された画素部と、前記画素部を挟むように配置され、前記画素部に配置された画素の電気信号を複数経路で同時に読み出すための第１水平出力回路及び第２水平出力回路を有する読出手段と、前記第１水平出力回路と前記画素部との間に配置され、前記画素部に複数配置された画素のうちいずれかの画素を選択し、選択された画素と前記第１水平出力回路とを電気的に接続する第１切替回路と、前記第２水平出力回路と前記画素部との間に配置され、前記画素部に複数配置された画素のうちいずれかの画素を選択して、選択された画素と前記第２水平出力回路とを電気的に接続する第２切替回路と、前記第１水平出力回路と電気的に接続される画素と前記第２水平出力回路と電気的に接続される画素とが同一画素となるように前記第１切替回路及び前記第２切替回路を制御して前記読出手段が複数経路で同時に読み出す画素が同一画素とする第１モードと、前記第１水平出力回路と電気的に接続される画素と前記第２水平出力回路と電気的に接続される画素とが異なる画素となるように前記第１切替回路及び前記第２切替回路を制御して前記読出手段が複数経路で同時に読み出す画素を異なる画素とする第２モードとを選択する読出モード選択手段と、前記読出モード選択手段で前記第１モードが選択された場合に、前記読出手段が同一画素から前記複数経路を介して読み出した複数の電気信号に対して演算処理を行う演算手段と、前記読出モード選択手段で前記第１モードが選択された場合は前記演算手段が演算処理した電気信号を当該画素の画像信号として記憶媒体に保存し、前記読出モード選択手段で前記第２モードが選択された場合は前記読出手段が異なる画素から読み出した電気信号をそれぞれの画素の画像信号として記憶媒体に保存する制御手段とを備えることを特徴とする。 An imaging apparatus according to the present invention includes a pixel unit having a plurality of pixels each having a photoelectric conversion unit that converts incident light into an electric signal, and a pixel unit, the pixel unit being sandwiched between the pixel unit and the pixel unit. A readout means having a first horizontal output circuit and a second horizontal output circuit for simultaneously reading out electrical signals of pixels arranged in a plurality of paths, and arranged between the first horizontal output circuit and the pixel unit; A first switching circuit that selects any one of a plurality of pixels arranged in the pixel unit, and electrically connects the selected pixel and the first horizontal output circuit; and the second horizontal output circuit; A second pixel that is arranged between the pixel unit and selects one of a plurality of pixels arranged in the pixel unit, and electrically connects the selected pixel and the second horizontal output circuit; A switching circuit, and the first horizontal output circuit; A plurality of readout means are controlled by controlling the first switching circuit and the second switching circuit so that the pixels that are electrically connected and the pixels that are electrically connected to the second horizontal output circuit are the same pixel. The first mode in which the pixels read simultaneously through the path are the same pixel, the pixel electrically connected to the first horizontal output circuit, and the pixel electrically connected to the second horizontal output circuit are different pixels. As described above, the reading mode selection means for controlling the first switching circuit and the second switching circuit to select the second mode in which the pixels that the reading means reads simultaneously through a plurality of paths are different pixels, and the reading mode selection means And when the first mode is selected, the readout means performs arithmetic processing on a plurality of electrical signals read from the same pixel via the plurality of paths, and the readout mode selection means When one mode is selected, the electric signal calculated by the calculating means is stored in a storage medium as an image signal of the pixel, and when the second mode is selected by the reading mode selecting means, the reading means And control means for storing electrical signals read from different pixels in a storage medium as image signals of the respective pixels.

特に、前記読出モード選択手段により前記第２モードが選択された場合、前記第１水平出力回路と電気的に接続される画素は、前記第２水平出力回路とは電気的に接続されず、かつ前記第２水平出力回路と電気的に接続される画素は、前記第１水平出力回路とは電気的に接続されないことを特徴とする。
また、好ましくは、前記複数経路と前記演算手段との間に、同一画素から前記複数経路を介して読み出した複数の電気信号をそれぞれ異なるタイミングでサンプリングした複数の電気信号を保持する保持手段を更に設け、前記演算手段は、前記保持手段が保持する複数の電気信号に対して演算処理を行うことを特徴とする。 In particular, when the second mode is selected by the readout mode selection unit, a pixel electrically connected to the first horizontal output circuit is not electrically connected to the second horizontal output circuit, and The pixel electrically connected to the second horizontal output circuit is not electrically connected to the first horizontal output circuit.
The holding means preferably for holding a plurality of electrical signals to and sampling a plurality of electrical signals read via the plurality of routes from the same pixel at different timings between the Starring Sante stage and the plurality paths Is provided, and the calculation means performs calculation processing on a plurality of electrical signals held by the holding means.

また、好ましくは、前記演算手段は、前記複数の電気信号の平均値を求める演算処理を行うことを特徴とする。 Preferably, the calculation means performs a calculation process for obtaining an average value of the plurality of electrical signals.

また、好ましくは、前記読出手段は、同一画素から前記複数経路を介して電気信号を読み出す際に、前記光電変換部に入射光が無い時のダーク信号と入射光が有る時の画像信号とを別々に読み出し、前記保持手段は、前記読出手段が読み出した前記ダーク信号と前記画像信号のそれぞれに対して異なる複数のタイミングでサンプリングした複数のダーク信号および複数の画像信号をそれぞれ保持し、前記演算手段は、前記保持手段が保持する複数のダーク信号および複数の画像信号を同一画素単位でそれぞれ平均化し、平均化後の画像信号から平均化後のダーク信号を減算することを特徴とする。 Preferably, the reading unit reads a dark signal when there is no incident light and an image signal when there is incident light when reading an electric signal from the same pixel through the plurality of paths. Reading separately, the holding means holds a plurality of dark signals and a plurality of image signals sampled at a plurality of different timings for the dark signal and the image signal read by the reading means, respectively, and performs the calculation The means averages a plurality of dark signals and a plurality of image signals held by the holding means in units of the same pixel, and subtracts the averaged dark signal from the averaged image signal.

また、好ましくは、前記読出手段は、同一画素から前記複数経路を介して電気信号を読み出す際に、前記光電変換部に入射光が無い時のダーク信号と入射光が有る時の画像信号とを別々に読み出し、前記保持手段は、前記読出手段が読み出した前記ダーク信号と前記画像信号のそれぞれに対して異なる複数のタイミングでサンプリングした複数のダーク信号および複数の画像信号をそれぞれ保持し、前記演算手段は、前記保持手段が保持する複数のダーク信号および複数の画像信号を同一画素単位で画像信号からダーク信号を減算し、減算後の同一画素の複数の信号を平均化することを特徴とする。 Preferably, the reading unit reads a dark signal when there is no incident light and an image signal when there is incident light when reading an electric signal from the same pixel through the plurality of paths. Reading separately, the holding means holds a plurality of dark signals and a plurality of image signals sampled at a plurality of different timings for the dark signal and the image signal read by the reading means, respectively, and performs the calculation The means subtracts the dark signal from the image signal in the same pixel unit as the plurality of dark signals and the plurality of image signals held by the holding means, and averages the plurality of signals of the same pixel after the subtraction. .

本発明に係る撮像装置は、ノイズを低減することができる。 The imaging apparatus according to the present invention can reduce noise.

撮像装置１０１のブロック図である。1 is a block diagram of an imaging apparatus 101. FIG. 撮像素子１０３周辺の回路構成図である。2 is a circuit configuration diagram around an image sensor 103. FIG. 画素の回路構成図である。It is a circuit block diagram of a pixel. 第１の水平出力回路１５２の回路構成図である。2 is a circuit configuration diagram of a first horizontal output circuit 152. FIG. 出力回路１６４の回路構成図である。3 is a circuit configuration diagram of an output circuit 164. FIG. 第１の実施形態のタイミングチャートである。It is a timing chart of a 1st embodiment. ノイズ低減効果を説明するための説明図である。It is explanatory drawing for demonstrating the noise reduction effect. 第１の実施形態の変形例のタイミングチャートである。It is a timing chart of the modification of 1st Embodiment. 異なるサンプリングによるノイズ低減効果を説明するための説明図である。It is explanatory drawing for demonstrating the noise reduction effect by different sampling. 第２の実施形態の「高画質撮影モード」における撮像素子１０３周辺の回路構成図である。FIG. 6 is a circuit configuration diagram around an image sensor 103 in a “high image quality shooting mode” of a second embodiment. 第２の実施形態の動作モードを説明する説明図である。It is explanatory drawing explaining the operation mode of 2nd Embodiment.

（第１の実施形態）
以下、本発明に係る撮像装置の第１の実施形態について、図面を用いて詳しく説明する。図１は第１の実施形態に係る撮像装置１０１の構成を示すブロック図である。図１において、撮像装置１０１は、レンズ光学系１０２と、撮像素子１０３と、ＡＦＥ（アナログフロントエンド）１０４と、画像バッファ１０５と、画像処理部１０６と、制御部１０７と、メモリカード１０８と、表示部１０９と、操作部材１１０とで構成される。 (First embodiment)
Hereinafter, a first embodiment of an imaging apparatus according to the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram illustrating a configuration of an imaging apparatus 101 according to the first embodiment. In FIG. 1, an imaging apparatus 101 includes a lens optical system 102, an imaging device 103, an AFE (analog front end) 104, an image buffer 105, an image processing unit 106, a control unit 107, a memory card 108, The display unit 109 and the operation member 110 are included.

図１において、レンズ光学系１０２を介して入射される被写体光は撮像素子１０３に結像される。撮像素子１０３は、二次元マトリクス状に配置された複数の画素で構成され、各画素に設けられた光電変換部において、入射した光量に応じた電気信号に変換してＡＦＥ１０４に出力する。ＡＦＥ１０４は、ノイズ除去などを行ってＡ／Ｄ変換し、Ａ／Ｄ変換されたデジタルデータは１画面分の画像データとして画像バッファ１０５に一時的に取り込まれる。画像バッファ１０５に取り込まれた画像データは、画像処理部１０６で色補間処理やホワイトバランス処理などが行われ、制御部１０７を介して表示部１０９に表示されると共にメモリカード１０８に撮影画像データとして記憶される。操作部材１１０は、撮像装置１０１の電源ボタン，レリーズボタン，撮影モード選択ボタンなどで構成され、これらの操作ボタン類は撮影者によって操作される。 In FIG. 1, subject light incident through the lens optical system 102 is imaged on the image sensor 103. The image sensor 103 is composed of a plurality of pixels arranged in a two-dimensional matrix, and is converted into an electrical signal corresponding to the amount of incident light and output to the AFE 104 in a photoelectric conversion unit provided in each pixel. The AFE 104 performs A / D conversion by removing noise and the like, and the A / D converted digital data is temporarily captured in the image buffer 105 as image data for one screen. The image data captured in the image buffer 105 is subjected to color interpolation processing, white balance processing, and the like by the image processing unit 106, and is displayed on the display unit 109 via the control unit 107 and is also captured as image data on the memory card 108. Remembered. The operation member 110 includes a power button, a release button, a shooting mode selection button, and the like of the image pickup apparatus 101, and these operation buttons are operated by a photographer.

次に、本実施形態の特徴となる撮像素子１０３とＡＦＥ１０４とで構成されるブロックについて図２を用いて詳しく説明する。図２において、撮像素子１０３は、複数の画素と、第１の水平出力回路１５２と、第２の水平出力回路１５３と、垂直駆動回路１５４と、定電流供給回路１５５および１５６と、定電流源１５７および１５８と、垂直信号線１５９と、転送信号線１６０と、リセット信号線１６１と、選択信号線１６２と、タイミング回路１６３とで構成され、出力回路１６４はＡＦＥ１０４に対応する。尚、図２において、タイミング回路１６３は、撮像素子１０３とは別ブロックで構成して図１の制御部１０７と撮像素子１０３との間に配置しても構わないし、制御部１０７に含めても構わない。また、後で詳しく説明するが、出力回路１６４の一部の機能を撮像素子１０３に含めても構わないし、出力回路１６４の回路を全て撮像素子１０３に含めても構わない。 Next, a block composed of the image sensor 103 and the AFE 104, which is a feature of the present embodiment, will be described in detail with reference to FIG. In FIG. 2, the image sensor 103 includes a plurality of pixels, a first horizontal output circuit 152, a second horizontal output circuit 153, a vertical drive circuit 154, constant current supply circuits 155 and 156, and a constant current source. 157 and 158, a vertical signal line 159, a transfer signal line 160, a reset signal line 161, a selection signal line 162, and a timing circuit 163. The output circuit 164 corresponds to the AFE 104. 2, the timing circuit 163 may be configured as a separate block from the image sensor 103 and may be disposed between the control unit 107 and the image sensor 103 in FIG. 1 or may be included in the control unit 107. I do not care. As will be described in detail later, a part of the function of the output circuit 164 may be included in the image sensor 103, or the entire circuit of the output circuit 164 may be included in the image sensor 103.

ここで、画素１５１は、撮像素子１０３を構成する二次元マトリクス状に配置された複数画素の中の青色（Ｂ）画素の１つを示し、画素１５１と同様に緑色（Ｇ）画素や赤色（Ｒ）画素がベイヤー配列で配置されている。例えば図２に示した６行６列の撮像素子１０３では、１行１列目をＧ画素，１行２列目をＢ画素，２行１列目をＲ画素および２行２列目をＧ画素とした組み合わせで、列方向および行方向に繰り返されている。すなわち、各列は「Ｇ，Ｒ，Ｇ，Ｒ」の配列、或いは「Ｂ，Ｇ，Ｂ，Ｇ」のいずれかの配列を有している。尚、図２では、分かり易いように６行６列の複数画素からなる撮像素子１０３として描いたが、実際の撮像素子は数百万画素を有する。 Here, the pixel 151 indicates one of the blue (B) pixels among the plurality of pixels arranged in a two-dimensional matrix constituting the image sensor 103, and similarly to the pixel 151, a green (G) pixel or a red ( R) Pixels are arranged in a Bayer array. For example, in the image sensor 103 of 6 rows and 6 columns shown in FIG. 2, the first row and first column are G pixels, the first row and second columns are B pixels, the second row and first columns are R pixels, and the second row and second columns are G pixels. The pixel combination is repeated in the column direction and the row direction. That is, each column has an array of “G, R, G, R” or an array of “B, G, B, G”. In FIG. 2, the image pickup device 103 is composed of a plurality of pixels of 6 rows and 6 columns for easy understanding, but an actual image pickup device has several million pixels.

次に、定電流供給回路１５５は、各列の垂直信号線１５９に定電流用のトランジスタＴi１１，Ｔi２１，Ｔi３１，Ｔi４１，Ｔi５１およびＴi６１がそれぞれ設けられ、トランジスタＴib１とカレントミラー回路を構成している。定電流供給回路１５６も同様に、各列の垂直信号線１５９に定電流用のトランジスタＴi１２，Ｔi２２，Ｔi３２，Ｔi４２，Ｔi５２およびＴi６２がそれぞれ設けられ、トランジスタＴib２とカレントミラー回路を構成している。撮像素子１０３の各画素の信号は、これらの定電流供給回路によってソースフォロワ回路を構成する各列の垂直信号線１５９に読み出される。各列の垂直信号線１５９は、紙面上側から定電流供給回路１５５によって定電流が供給される。そして、紙面下側から定電流供給回路１５６によって定電流が供給され、定電流供給回路１５５の定電流源１５７が供給する電流と、定電流供給回路１５６の定電流源１５８が供給する電流とが合成されて、各列の垂直信号線１５９に必要な定電流を供給するようになっている。 Next, the constant current supply circuit 155 is provided with constant current transistors Ti11, Ti21, Ti31, Ti41, Ti51 and Ti61 on the vertical signal line 159 of each column, and constitutes a current mirror circuit with the transistor Tib1. . Similarly, the constant current supply circuit 156 is provided with constant current transistors Ti12, Ti22, Ti32, Ti42, Ti52, and Ti62 on the vertical signal line 159 of each column, and constitutes a current mirror circuit with the transistor Tib2. The signal of each pixel of the image sensor 103 is read out to the vertical signal line 159 of each column constituting the source follower circuit by these constant current supply circuits. The vertical signal lines 159 in each column are supplied with a constant current from the upper side of the sheet by the constant current supply circuit 155. Then, a constant current is supplied from the lower side of the page by the constant current supply circuit 156, and a current supplied by the constant current source 157 of the constant current supply circuit 155 and a current supplied by the constant current source 158 of the constant current supply circuit 156 are obtained. After being synthesized, a necessary constant current is supplied to the vertical signal line 159 of each column.

タイミング回路１６３は、撮像素子１０３の各部にタイミング信号を供給する回路で、発生するタイミング信号は、リセット信号ＣＡrstと、第１の水平出力回路１５２側に読み出す光信号のサンプルホールド信号ＳＨsig１と、第１の水平出力回路１５２側に読み出すダーク信号のサンプルホールド信号ＳＨdk１と、第２の水平出力回路１５３側に読み出す光信号のサンプルホールド信号ＳＨsig２と、第２の水平出力回路１５３側に読み出すダーク信号のサンプルホールド信号ＳＨdk２と、水平駆動開始信号ＨＳＴＲと、出力リセット信号ＲＳＴＨと、垂直駆動用信号ＣＬＫＶ１およびＣＬＫＶ２と、水平駆動用信号ＣＬＫＨ１およびＣＬＫＨ２である。また、タイミング回路１６３に与えられる動作モード切替信号１６５は、図１の制御部１０７から出力される信号で、タイミング回路１６３で発生するタイミングのパターンを動作モードに応じて切り替える信号である。例えば、制御部１０７は、操作部材１１０で撮影者が選択した撮影モードに応じて、読み出す画素数や読み出し速度などをタイミング回路１６３に指示し、タイミング回路１６３は制御部１０７から指示された動作モードに応じたタイミング信号を生成して各部に供給する。尚、タイミング回路１６３は、撮像素子１０３に内蔵されていても構わないし、制御部１０７側に設けても構わない。また、タイミング回路１６３が発生する各タイミング信号については、後に示すタイミングチャートを用いて詳しく説明する。 The timing circuit 163 is a circuit that supplies a timing signal to each part of the image sensor 103. The generated timing signal includes a reset signal CArst, a sample hold signal SHsig1 of an optical signal to be read to the first horizontal output circuit 152 side, and a first signal. The dark signal sample hold signal SHdk1 to be read to the horizontal output circuit 152 side, the optical signal sample hold signal SHsig2 to be read to the second horizontal output circuit 153 side, and the dark signal to be read to the second horizontal output circuit 153 side A sample hold signal SHdk2, a horizontal drive start signal HSTR, an output reset signal RSTH, vertical drive signals CLKV1 and CLKV2, and horizontal drive signals CLKH1 and CLKH2. Further, the operation mode switching signal 165 given to the timing circuit 163 is a signal output from the control unit 107 in FIG. 1 and is a signal for switching the timing pattern generated in the timing circuit 163 according to the operation mode. For example, the control unit 107 instructs the timing circuit 163 about the number of pixels to be read and the reading speed according to the shooting mode selected by the photographer with the operation member 110, and the timing circuit 163 operates in accordance with the operation mode instructed from the control unit 107. A timing signal corresponding to the signal is generated and supplied to each unit. Note that the timing circuit 163 may be built in the image sensor 103 or provided on the control unit 107 side. Each timing signal generated by the timing circuit 163 will be described in detail with reference to a timing chart shown later.

出力回路１６４は、図１のＡＦＥ１０４に対応し、第１の水平出力回路１５２および第２の水平出力回路１５３の２経路で読み出される各画素の信号を演算処理して最終的な画像信号を出力する回路である。尚、演算処理の内容については後で詳しく説明する。 The output circuit 164 corresponds to the AFE 104 in FIG. 1, and outputs a final image signal by performing arithmetic processing on the signal of each pixel read out through two paths of the first horizontal output circuit 152 and the second horizontal output circuit 153. Circuit. The contents of the arithmetic processing will be described in detail later.

次に、図２に示した画素の回路構成について、画素１５１の回路を例に挙げて説明する。尚、図２に示すＲＧＢ各色の画素の回路構成は全て画素１５１と同じである。図３において、画素１５１は、フォトダイオード２０１と、転送用トランジスタ２０２と、画素アンプを構成する増幅用トランジスタ２０３と、選択用トランジスタ２０４と、リセット用トランジスタ２０５とで構成される。尚、ＦＤは転送用トランジスタ２０２のドレインとリセット用トランジスタ２０５のソースと増幅用トランジスタ２０３のゲートとが接続されるフローティングディフュージョン部、２０６は電源、２０７は接地をそれぞれ示している。また、画素１５１は、転送信号線１６０，リセット信号線１６１および選択信号線１６２の各信号線で供給される駆動信号によって制御され、垂直信号線１５９に読み出される。ここで、各駆動信号は、転送用駆動信号ＴＸと、リセット用駆動信号ＦＤＲＳＴと、選択用駆動信号ＳＥＬとで構成される。尚、これらの駆動信号については、後に示すタイミングチャートを用いて詳しく説明する。 Next, the circuit configuration of the pixel illustrated in FIG. 2 will be described using the circuit of the pixel 151 as an example. Note that the circuit configuration of each of the RGB pixels shown in FIG. 2 is the same as that of the pixel 151. In FIG. 3, the pixel 151 includes a photodiode 201, a transfer transistor 202, an amplification transistor 203 that forms a pixel amplifier, a selection transistor 204, and a reset transistor 205. Note that FD indicates a floating diffusion portion where the drain of the transfer transistor 202, the source of the reset transistor 205, and the gate of the amplifier transistor 203 are connected, 206 indicates a power source, and 207 indicates ground. Further, the pixel 151 is controlled by a drive signal supplied through each of the transfer signal line 160, the reset signal line 161, and the selection signal line 162, and is read out to the vertical signal line 159. Here, each drive signal includes a transfer drive signal TX, a reset drive signal FDRST, and a selection drive signal SEL. These drive signals will be described in detail with reference to a timing chart shown later.

次に、図２に示す第１の水平出力回路１５２の回路構成について、図４を用いて説明する。尚、第２の水平出力回路１５３も第１の水平出力回路１５２と同じ回路構成である。図４において、第１の水平出力回路１５２は、水平駆動回路３０１と、ノイズリダクション用サンプリング回路３０２と、列増幅回路３０３とで構成される。図４において、Ｓ１からＳ３は図２の１列から３列までの各垂直信号線にそれぞれ出力される電気信号、ＶＯdk1はダーク信号出力、ＶＯsig1は光信号出力、Ｈ１からＨ３は水平駆動信号、Ｖrefはリファレンス電圧、３０５は光信号用水平信号線、３０６はダーク信号用水平信号線、ＴＨＲdはダーク信号用水平リセット用トランジスタ、ＴＨＲsは光信号用水平リセット用トランジスタをそれぞれ示している。以下、順に各部について説明する。 Next, the circuit configuration of the first horizontal output circuit 152 shown in FIG. 2 will be described with reference to FIG. Note that the second horizontal output circuit 153 has the same circuit configuration as the first horizontal output circuit 152. In FIG. 4, the first horizontal output circuit 152 includes a horizontal drive circuit 301, a noise reduction sampling circuit 302, and a column amplifier circuit 303. In FIG. 4, S1 to S3 are electric signals output to the vertical signal lines 1 to 3 in FIG. 2, VOdk1 is a dark signal output, VOsig1 is an optical signal output, H1 to H3 are horizontal drive signals, Vref is a reference voltage, 305 is a horizontal signal line for optical signals, 306 is a horizontal signal line for dark signals, THRd is a horizontal reset transistor for dark signals, and THRs is a horizontal reset transistor for optical signals. Hereinafter, each part is demonstrated in order.

列増幅回路３０３は、各列毎に設けられたカラムアンプＡ１からＡ３で構成される。カラムアンプＡ１からＡ３は、各列の垂直信号線から読み出される信号を増幅し、ノイズリダクション用サンプリング回路３０２に出力する。 The column amplifier circuit 303 includes column amplifiers A1 to A3 provided for each column. The column amplifiers A1 to A3 amplify signals read from the vertical signal lines in each column and output the amplified signals to the noise reduction sampling circuit 302.

ノイズリダクション用サンプリング回路３０２は、カラムアンプＡ１からＡ３が出力するダーク信号を蓄積するダーク信号用容量Ｃtd１からＣtd３と、カラムアンプＡ１からＡ３が出力する光信号を蓄積する光信号用容量Ｃts１からＣts３と、１列目と２列目の列増幅回路３０３の出力を光信号とダーク信号とに切り替えてそれぞれの容量にホールドさせるサンプルホールド用トランジスタＴh１１およびＴh１２と、同様に３列目と４列目のサンプルホールド用トランジスタＴh２１およびＴh２２と、５列目と６列目のサンプルホールド用トランジスタＴh３１およびＴh３２と、１列目と２列目の光信号とダーク信号とを選択して出力する出力用トランジスタＴa１１およびＴa１２と、同様に３列目と４列目の出力用トランジスタＴa２１およびＴa２２と、５列目と６列目の出力用トランジスタＴa３１およびＴa３２とで構成される。 The noise reduction sampling circuit 302 includes dark signal capacitors Ctd1 to Ctd3 that store dark signals output from the column amplifiers A1 to A3, and optical signal capacitors Cts1 to Cts3 that store optical signals output from the column amplifiers A1 to A3. And sample-holding transistors Th11 and Th12 for switching the output of the first and second column amplification circuits 303 to optical signals and dark signals and holding them in the respective capacitors, and similarly to the third and fourth columns. Sample-hold transistors Th21 and Th22, fifth- and sixth-row sample-hold transistors Th31 and Th32, and output transistors that select and output optical signals and dark signals in the first and second columns Similarly to Ta11 and Ta12, output transistors Ta21 and Ta in the third and fourth columns 2, and a fifth and sixth columns of the output transistors Ta31 and TA 32.

ここで、第２の水平出力回路１５３の場合は、第１の水平出力回路１５２のダーク信号出力ＶＯdk1，光信号出力ＶＯsig1，光信号のサンプルホールド信号ＳＨsig1，ダーク信号のサンプルホールド信号ＳＨdk1に代わって、ダーク信号出力ＶＯdk2，光信号出力ＶＯsig2，光信号のサンプルホールド信号ＳＨsig2，ダーク信号のサンプルホールド信号ＳＨdk2がそれぞれ配置されるだけで、その他のタイミング信号や回路構成は、第２の水平出力回路１５３も第１の水平出力回路１５２と同じである。 Here, in the case of the second horizontal output circuit 153, instead of the dark signal output VOdk1, the optical signal output VOsig1, the optical signal sample hold signal SHsig1, and the dark signal sample hold signal SHdk1 of the first horizontal output circuit 152. , The dark signal output VOdk2, the optical signal output VOsig2, the optical signal sample hold signal SHsig2, and the dark signal sample hold signal SHdk2 are arranged, respectively. Other timing signals and circuit configurations are the same as those of the second horizontal output circuit 153. Is the same as the first horizontal output circuit 152.

次に、出力回路１６４について説明する。出力回路１６４は、第１の水平出力回路１５２と第２の水平出力回路１５３の２経路で読み出される同一画素の信号を演算処理して最終的な画像信号を出力する回路である。出力回路１６４には、第１の水平出力回路１５２側に読み出された光信号出力ＶＯsig1およびダーク信号出力ＶＯdk1と、第２の水平出力回路１５３側に読み出された光信号出力ＶＯsig2およびダーク信号出力ＶＯdk2とが入力される。 Next, the output circuit 164 will be described. The output circuit 164 is a circuit that performs arithmetic processing on signals of the same pixel read out through two paths of the first horizontal output circuit 152 and the second horizontal output circuit 153 and outputs a final image signal. The output circuit 164 includes an optical signal output VOsig1 and a dark signal output VOdk1 read to the first horizontal output circuit 152 side, and an optical signal output VOsig2 and a dark signal read to the second horizontal output circuit 153 side. The output VOdk2 is input.

図５は、出力回路１６４の４つの構成例を示す図である。例えば、図５（ａ）において、出力回路１６４ａは、光信号出力ＶＯsig1からダーク信号出力ＶＯdk1を引き算する減算回路１７１と、光信号出力ＶＯsig2からダーク信号出力ＶＯdk2を引き算する減算回路１７２と、減算回路１７１の出力信号と減算回路１７２の出力信号とを平均化して画像出力ＯＵＴを出力する平均回路１７３とで構成される。ここで、減算回路１７１と減算回路１７２は、光信号に含まれるダーク信号成分を除去するための回路である。尚、出力回路１６４ａの平均回路１７３はアナログ回路で構成される。 FIG. 5 is a diagram illustrating four configuration examples of the output circuit 164. For example, in FIG. 5A, the output circuit 164a includes a subtracting circuit 171 that subtracts the dark signal output VOdk1 from the optical signal output VOsig1, a subtracting circuit 172 that subtracts the dark signal output VOdk2 from the optical signal output VOsig2. An averaging circuit 173 that averages the output signal 171 and the output signal of the subtraction circuit 172 and outputs the image output OUT. Here, the subtraction circuit 171 and the subtraction circuit 172 are circuits for removing dark signal components included in the optical signal. Note that the average circuit 173 of the output circuit 164a is formed of an analog circuit.

また、図５（ｂ）の出力回路１６４ｂは、減算回路１７１と減算回路１７２は図５（ａ）と同じであるが、減算回路１７１の出力信号と減算回路１７２の出力信号はそれぞれＡＤＣ（Ａ／Ｄ変換回路）１７４，１７５でデジタルデータに変換され、デジタル処理で平均化する平均処理部１７６が配置されている。この場合は、平均処理部１７６が出力する画像出力ＯＵＴもデジタルデータである。 The output circuit 164b of FIG. 5B is the same as the subtraction circuit 171 and the subtraction circuit 172 of FIG. 5A, but the output signal of the subtraction circuit 171 and the output signal of the subtraction circuit 172 are ADC (A (/ D conversion circuit) 174, 175 is converted into digital data, and an average processing unit 176 for averaging by digital processing is arranged. In this case, the image output OUT output from the average processing unit 176 is also digital data.

また、図５（ｃ）の出力回路１６４ｃは、図５（ａ）と同じ回路に加えて、平均回路１７３の出力にＡＤＣ１７７が配置され、画像出力ＯＵＴは図５（ｃ）と同様にデジタルデータで出力される。 In addition, the output circuit 164c in FIG. 5C includes an ADC 177 at the output of the averaging circuit 173 in addition to the same circuit as in FIG. 5A, and the image output OUT is digital data as in FIG. 5C. Is output.

また、図５（ｄ）の出力回路１６４ｄは、先に説明した図５（ａ）から図５（ｃ）の構成とは大きく異なる。図５（ａ）から図５（ｃ）の場合は、２つの経路のそれぞれにおいて光信号からダーク信号を減算後、２つの経路の出力信号をデジタル処理またはアナログ処理で平均化している。これに対して、図５（ｄ）の出力回路１６４ｄは、２つの経路のダーク信号出力ＶＯdk1とＶＯdk2の平均を求める平均回路１７８と、２つの経路のダーク信号ＶＯsig1とＶＯsig2の平均を求める平均回路１７９と、平均回路１７９の出力から平均回路１７９の出力を減算する減算回路１８０とで構成される。尚、図５（ｄ）の場合も、図５（ａ）から図５（ｃ）の場合と同様に、平均回路１７８と平均回路１７９の出力をＡ／Ｄ変換して、減算回路１８０をデジタル処理で行うようにしても構わないし、減算回路１８０の出力をＡ／Ｄ変換するようにしても構わない。 Further, the output circuit 164d of FIG. 5D is greatly different from the configuration of FIGS. 5A to 5C described above. In the case of FIGS. 5A to 5C, after the dark signal is subtracted from the optical signal in each of the two paths, the output signals of the two paths are averaged by digital processing or analog processing. On the other hand, the output circuit 164d shown in FIG. 5D includes an averaging circuit 178 that calculates the average of the dark signal outputs VOdk1 and VOdk2 of the two paths and an average circuit that calculates the average of the dark signals VOsig1 and VOsig2 of the two paths. 179 and a subtraction circuit 180 that subtracts the output of the averaging circuit 179 from the output of the averaging circuit 179. In the case of FIG. 5D as well, as in the case of FIGS. 5A to 5C, the outputs of the averaging circuit 178 and the averaging circuit 179 are A / D converted, and the subtraction circuit 180 is converted into a digital signal. Processing may be performed, or the output of the subtraction circuit 180 may be A / D converted.

ここで、出力回路１６４の構成は、図５の４つの例に限定されず、２経路で読み出された２つの画像信号を平均化する演算処理と、光信号からダーク信号を減算する減算処理とを行う構成であれば他の回路構成で実現しても構わない。 Here, the configuration of the output circuit 164 is not limited to the four examples in FIG. 5, and arithmetic processing that averages two image signals read out in two paths, and subtraction processing that subtracts the dark signal from the optical signal. As long as the configuration performs the above, other circuit configurations may be used.

次に、図２，図３および図４で説明した回路の動作について、図６のタイミングチャートを用いて詳しく説明する。尚、図６において、各信号の初期状態として、１回の読み出し周期を示す期間Ｔ１が始まる前に、図３のリセット信号線１６１からＦＤＲＳＴ信号がリセット用トランジスタ２０５のゲートに与えられ、各画素のＦＤ部の電荷はリセットされているものとする。 Next, the operation of the circuit described in FIGS. 2, 3 and 4 will be described in detail with reference to the timing chart of FIG. In FIG. 6, as the initial state of each signal, the FDRST signal is applied from the reset signal line 161 in FIG. 3 to the gate of the reset transistor 205 before the period T1 indicating one read cycle starts, and each pixel It is assumed that the charge in the FD portion has been reset.

先ず、図６に示した期間Ｔ１の前半の期間Ｔ２において、図３に示した選択用トランジスタ２０４のゲートにＳＥＬ信号が選択信号線１６２から与えられると、選択用トランジスタ２０４がオンになり、画素１５１の信号が垂直信号線１５９に読み出される状態になる。尚、同じ行の各画素についても画素１５１と同様にそれぞれの垂直信号線に読み出される状態になる。一方、ＦＤ部のリセット用トランジスタ２０５のゲートにＦＤＲＳＴ信号のローレベルが入力されてＦＤ部の電荷のリセットが解除され、ＦＤ部のリセットノイズを含むダークレベルが増幅用トランジスタ２０３のゲートに入力され、増幅用トランジスタ２０３のソースからソースフォロワ出力される（ダーク信号）。 First, in the period T2 in the first half of the period T1 shown in FIG. 6, when the SEL signal is supplied from the selection signal line 162 to the gate of the selection transistor 204 shown in FIG. 3, the selection transistor 204 is turned on, and the pixel The signal 151 is read out to the vertical signal line 159. Note that each pixel in the same row is also read out to each vertical signal line in the same manner as the pixel 151. On the other hand, the low level of the FDRST signal is input to the gate of the reset transistor 205 in the FD section, the charge reset of the FD section is released, and the dark level including reset noise of the FD section is input to the gate of the amplification transistor 203. The source follower is output from the source of the amplifying transistor 203 (dark signal).

例えば、読み出す行が１行目の場合、１行目の各画素の選択用トランジスタ（画素１５１の選択用トランジスタ２０４に対応）がオンとなる。これにより、１行目の各画素が選択され、各画素の増幅用トランジスタ（画素１５１の増幅用トランジスタ２０３に対応）と各列の垂直信号線（垂直信号線１５９に対応）とがそれぞれ電気的に接続される。この状態で、例えば各画素の増幅用トランジスタが出力するダーク信号は各列の垂直信号線に読み出され、各列に対応するカラムアンプＡ１からＡ３に入力される。 For example, when the row to be read is the first row, the selection transistor of each pixel in the first row (corresponding to the selection transistor 204 of the pixel 151) is turned on. Thereby, each pixel in the first row is selected, and the amplifying transistor (corresponding to the amplifying transistor 203 of the pixel 151) and the vertical signal line (corresponding to the vertical signal line 159) of each column are electrically connected to each other. Connected to. In this state, for example, the dark signal output from the amplifying transistor of each pixel is read out to the vertical signal line of each column and input to the column amplifiers A1 to A3 corresponding to each column.

次に、期間Ｔ２の前半の期間Ｔ３１において、第１の水平出力回路１５２に対するダーク信号のサンプルホールド信号ＳＨdk1が図４のノイズリダクション用サンプリング回路３０２のサンプルホールド用トランジスタＴh１１のゲートに与えられると、カラムアンプＡ１の出力がダーク信号用容量Ｃtd１に蓄積される。同様に、サンプルホールド用トランジスタＴh２１およびＴh３１によって、カラムアンプＡ２およびＡ３の出力がダーク信号用容量Ｃtd２およびＣtd３にそれぞれ蓄積される。尚、期間Ｔ４において、カラムリセット信号ＣＡrstが一時的にハイレベルになって、カラムアンプＡ１からＡ３がリセットされ、参照電圧Ｖrefを基準にした増幅が行われる。また、第２の水平出力回路１５３に対しても、上記で説明した第１の水平出力回路１５２のサンプルホールド信号ＳＨdk1の代わりに、サンプルホールド信号ＳＨdk2が用いられるだけで、第１の水平出力回路１５２と同様のタイミングで動作する。 Next, in the first half period T31 of the period T2, when the sample hold signal SHdk1 of the dark signal for the first horizontal output circuit 152 is given to the gate of the sample hold transistor Th11 of the noise reduction sampling circuit 302 of FIG. The output of the column amplifier A1 is accumulated in the dark signal capacitor Ctd1. Similarly, the outputs of the column amplifiers A2 and A3 are stored in the dark signal capacitors Ctd2 and Ctd3 by the sample and hold transistors Th21 and Th31, respectively. In the period T4, the column reset signal CArst temporarily becomes a high level, the column amplifiers A1 to A3 are reset, and amplification based on the reference voltage Vref is performed. Further, the second horizontal output circuit 153 is also configured such that the sample horizontal signal SHdk2 is used instead of the sample horizontal signal SHdk1 of the first horizontal output circuit 152 described above. It operates at the same timing as 152.

次に、期間Ｔ５１において、第１の水平出力回路１５２に対する光信号のサンプルホールド信号ＳＨsig1が図４のノイズリダクション用サンプリング回路３０２のサンプルホールド用トランジスタＴh１２のゲートに与えられると、カラムアンプＡ１の出力が光信号用容量Ｃts１に蓄積される。同様に、サンプルホールド用トランジスタＴh２２およびＴh３２によって、カラムアンプＡ２およびＡ３の出力が光信号用容量Ｃts２およびＣts３に蓄積される。この状態で、期間Ｔ６において、図２の転送用トランジスタ２０２のゲートにＴＸ信号が転送信号線１６０から与えられると、フォトダイオード２０１に蓄積した光信号の電荷がＦＤ部、つまり、増幅用トランジスタ２０３のゲートに転送される。増幅用トランジスタ２０３で増幅された電気信号は選択用トランジスタ２０４を介して垂直信号線１５９に出力され、各列のカラムアンプＡ１からＡ３で増幅されて光信号用容量Ｃts１からＣts３にそれぞれ蓄積される。尚、第２の水平出力回路１５３に対しても、上記で説明した第１の水平出力回路１５２のサンプルホールド信号ＳＨsig1の代わりに、サンプルホールド信号ＳＨsig2が用いられるだけで、第１の水平出力回路１５２と同様のタイミングで動作する。 Next, in the period T51, when the sample hold signal SHsig1 of the optical signal for the first horizontal output circuit 152 is given to the gate of the sample hold transistor Th12 of the noise reduction sampling circuit 302 of FIG. 4, the output of the column amplifier A1. Is stored in the optical signal capacitor Cts1. Similarly, the outputs of the column amplifiers A2 and A3 are accumulated in the optical signal capacitors Cts2 and Cts3 by the sample and hold transistors Th22 and Th32. In this state, when the TX signal is supplied from the transfer signal line 160 to the gate of the transfer transistor 202 in FIG. 2 in the period T6, the charge of the optical signal accumulated in the photodiode 201 is changed to the FD portion, that is, the amplification transistor 203. Forwarded to the gate. The electric signal amplified by the amplification transistor 203 is output to the vertical signal line 159 via the selection transistor 204, amplified by the column amplifiers A1 to A3 of each column, and stored in the optical signal capacitors Cts1 to Cts3, respectively. . For the second horizontal output circuit 153, only the sample hold signal SHsig2 is used in place of the sample hold signal SHsig1 of the first horizontal output circuit 152 described above. It operates at the same timing as 152.

次に、期間Ｔ７において、図４の水平駆動回路３０１から１列目の水平駆動信号Ｈ１が出力用トランジスタＴa１１およびＴa１２のゲートに与えられると、出力用トランジスタＴa１１およびＴa１２のそれぞれがオンになり、ダーク信号用容量Ｃtd１に蓄積されていたダーク信号はダーク信号用水平信号線３０６を介して出力アンプＡＶ２に入り、増幅されてダーク信号出力ＶＯdk1から当該画素のダーク信号が出力される。例えば、図２の１行目（図２の最上部の行）の１列目のＧ画素のダーク信号Ｓd111が出力される。同様に、光信号用容量Ｃts１に蓄積されていた光信号は光信号用水平信号線３０５を介して出力アンプＡＶ１に入り、増幅されて光信号出力ＶＯsig1から当該画素の光信号が出力される。例えば、図２の１行１列目のＧ画素の光信号Ｓs111が出力される。尚、ダーク信号Ｓd111と光信号Ｓs111は同じ画素から第１の水平出力回路１５２を介して読み出した対となるダーク信号と光信号である。また、一つの信号が出力される毎に、光信号用水平信号線３０５およびダーク信号用水平信号線３０６は、水平リセット用トランジスタＴhrdおよびＴhrsのゲートに水平リセット信号ＲＳＴＨが与えられることにより、参照電圧Ｖrefにリセットされる。 Next, in the period T7, when the horizontal drive signal H1 in the first column is supplied to the gates of the output transistors Ta11 and Ta12 from the horizontal drive circuit 301 in FIG. 4, each of the output transistors Ta11 and Ta12 is turned on. The dark signal stored in the dark signal capacitor Ctd1 enters the output amplifier AV2 via the dark signal horizontal signal line 306, is amplified, and the dark signal of the pixel is output from the dark signal output VOdk1. For example, the dark signal Sd111 of the G pixel in the first column of the first row in FIG. 2 (the uppermost row in FIG. 2) is output. Similarly, the optical signal stored in the optical signal capacitor Cts1 enters the output amplifier AV1 via the optical signal horizontal signal line 305, is amplified, and the optical signal of the pixel is output from the optical signal output VOsig1. For example, the optical signal Ss111 of the G pixel in the first row and the first column in FIG. 2 is output. Note that the dark signal Sd111 and the optical signal Ss111 are a dark signal and an optical signal that are paired and read from the same pixel through the first horizontal output circuit 152. Each time one signal is output, the horizontal signal line 305 for the optical signal and the horizontal signal line 306 for the dark signal are referred to by applying the horizontal reset signal RSTH to the gates of the horizontal reset transistors Thrd and Thrs. Reset to voltage Vref.

同様に、第２の水平出力回路１５３に対しても、上記で説明した第１の水平出力回路１５２のダーク信号出力ＶＯdk1と光信号出力ＶＯsig1の代わりに、第２の水平出力回路１５３のダーク信号出力ＶＯdk2と光信号出力ＶＯsig2から当該画素のダーク信号および光信号が出力される。例えば、図２の１行１列目のＧ画素のダーク信号Ｓd211および光信号Ｓs211が出力される。 Similarly, for the second horizontal output circuit 153, instead of the dark signal output VOdk1 and the optical signal output VOsig1 of the first horizontal output circuit 152 described above, the dark signal of the second horizontal output circuit 153 is used. The dark signal and the optical signal of the pixel are output from the output VOdk2 and the optical signal output VOsig2. For example, the dark signal Sd211 and the optical signal Ss211 of the G pixel in the first row and the first column in FIG. 2 are output.

次に、期間Ｔ８において、水平駆動回路３０１が出力する２列目の水平駆動信号Ｈ２がハイレベルとされ、出力用トランジスタＴa２１およびＴa２２のそれぞれがオンになり、ダーク信号用容量Ｃtd２に蓄積されていたダーク信号はダーク信号用水平信号線３０６を介して出力アンプＡＶ２に入り、増幅されてダーク信号出力ＶＯdk1から当該画素のダーク信号が出力される。例えば、図２の１行２列目のＢ画素のダーク信号Ｓd112が出力される。同様に、光信号用容量Ｃts２に蓄積されていた光信号は光信号用水平信号線３０５を介して出力アンプＡＶ１に入り、増幅されて光信号出力ＶＯsig1から当該画素の光信号が出力される。例えば、図２の１行２列目のＢ画素の光信号Ｓs112が出力される。 Next, in the period T8, the horizontal drive signal H2 in the second column output from the horizontal drive circuit 301 is set to the high level, and the output transistors Ta21 and Ta22 are turned on and accumulated in the dark signal capacitor Ctd2. The dark signal enters the output amplifier AV2 via the dark signal horizontal signal line 306, is amplified, and the dark signal of the pixel is output from the dark signal output VOdk1. For example, the dark signal Sd112 of the B pixel in the first row and the second column in FIG. 2 is output. Similarly, the optical signal stored in the optical signal capacitor Cts2 enters the output amplifier AV1 via the optical signal horizontal signal line 305, is amplified, and the optical signal of the pixel is output from the optical signal output VOsig1. For example, the optical signal Ss112 of the B pixel in the first row and the second column in FIG. 2 is output.

同様に、第２の水平出力回路１５３も動作し、例えば、図２の１行２列目のＢ画素のダーク信号Ｓd212および光信号Ｓs212がダーク信号出力ＶＯdk2および光信号出力ＶＯsig2から出力される。 Similarly, the second horizontal output circuit 153 operates, and for example, the dark signal Sd212 and the optical signal Ss212 of the B pixel in the first row and the second column in FIG. 2 are output from the dark signal output VOdk2 and the optical signal output VOsig2.

さらに、次の期間Ｔ９においては、３列目の水平駆動信号Ｈ３によって、出力用トランジスタＴa３１およびＴa３２のそれぞれがオンになり、期間Ｔ７および期間Ｔ８と同様に動作し、例えば図２の１行３列目のＧ画素のダーク信号Ｓd113および光信号Ｓs113がダーク信号出力ＶＯdk1および光信号出力ＶＯsig1からそれぞれ出力される。 Further, in the next period T9, each of the output transistors Ta31 and Ta32 is turned on by the horizontal drive signal H3 in the third column, and operates in the same manner as in the periods T7 and T8. For example, one row 3 in FIG. The dark signal Sd113 and the optical signal Ss113 of the G pixel in the column are output from the dark signal output VOdk1 and the optical signal output VOsig1, respectively.

同様に、第２の水平出力回路１５３も動作し、例えば、図２の１行３列目のＧ画素のダーク信号Ｓd213および光信号Ｓs213がダーク信号出力ＶＯdk2および光信号出力ＶＯsig2から出力される。 Similarly, the second horizontal output circuit 153 operates, and for example, the dark signal Sd213 and the optical signal Ss213 of the G pixel in the first row and the third column in FIG. 2 are output from the dark signal output VOdk2 and the optical signal output VOsig2.

以上、図２の二次元マトリクス状に配置された画素の１行１列目のＧ画素，２列目のＢ画素および３列目のＧ画素の３つの画素から光信号およびダーク信号を読み出す場合について図６を用いて説明したが、２行目や３行目の各画素から光信号およびダーク信号を読み出す場合についても、垂直駆動回路１５４が転送用駆動信号ＴＸ，リセット用駆動信号ＦＤＲＳＴおよび選択用駆動信号ＳＥＬを１行目の代わりに２行目や３行目の各画素に対して出力するだけで、その他のタイミングチャートは図６と全く同じである。 As described above, when the light signal and the dark signal are read out from the three pixels, that is, the G pixel in the first row and the first column, the B pixel in the second column, and the G pixel in the third column of the pixels arranged in the two-dimensional matrix of FIG. 6 has been described with reference to FIG. 6, the vertical drive circuit 154 also uses the transfer drive signal TX, the reset drive signal FDRST, and the selection when the optical signal and the dark signal are read from the pixels in the second and third rows. The other timing chart is exactly the same as FIG. 6 except that the drive signal SEL is output to each pixel in the second and third rows instead of the first row.

このようにして、第１の水平出力回路１５２と第２の水平出力回路１５３とを介して同じ画素のダーク信号および光信号が２経路で読み出される。そして、ダーク信号出力ＶＯdk1とダーク信号出力ＶＯdk2、光信号出力ＶＯsig1と光信号出力ＶＯsig2からそれぞれ２経路で読み出された２組のダーク信号および光信号は、図５で説明した出力回路１６４で光信号からダーク信号を引き算する処理および２経路の信号を平均化する処理が施されて最終的な画像信号が出力される。 In this way, the dark signal and the optical signal of the same pixel are read out in two paths via the first horizontal output circuit 152 and the second horizontal output circuit 153. Then, two sets of dark signal and optical signal read from the dark signal output VOdk1 and dark signal output VOdk2 and the optical signal output VOsig1 and optical signal output VOsig2 through the two paths are output by the output circuit 164 described in FIG. A process of subtracting the dark signal from the signal and a process of averaging the signals of the two paths are performed, and a final image signal is output.

次に、２経路で読み出された信号を平均化する効果について図７を用いて詳しく説明する。図７は、１つの画素４０１から経路ａと経路ｂの２経路で信号を読み出す場合をモデル化した図で、わかり易いようにダーク信号および光信号を含めて１つの信号として説明する。図７において、経路ａに読み出された信号は経路ａにあるカラムアンプＣＡａなどのアナログ回路４０２を通り、ＡＤＣａ４０３でＡ／Ｄ変換されてデジタルデータで平均化処理部４０６に出力される。同様に、経路ｂに読み出された信号は経路ｂにあるカラムアンプＣＡｂなどのアナログ回路４０４を通り、ＡＤＣａ４０５でＡ／Ｄ変換されてデジタルデータで平均化処理部４０６に出力される。そして、経路ａから読み出された信号と経路ｂから読み出された信号とが平均化処理部４０６で平均化され画像出力ＯＵＴが出力される。ここで、図７の画素４０１で発生するノイズをＮｐとし、経路ａのアナログ回路４０２やＡＤＣａ４０３で発生するノイズをＮａ、経路ｂのアナログ回路４０４やＡＤＣａ４０５で発生するノイズをＮｂ、平均化処理後の画像出力ＯＵＴに含まれるノイズをＮｉとする。 Next, the effect of averaging the signals read in the two paths will be described in detail with reference to FIG. FIG. 7 is a diagram modeling a case where signals are read out from one pixel 401 through two paths a and b, and will be described as one signal including a dark signal and an optical signal for easy understanding. In FIG. 7, the signal read out to the path a passes through an analog circuit 402 such as a column amplifier CAa in the path a, is A / D converted by the ADCa 403, and is output to the averaging processing unit 406 as digital data. Similarly, a signal read out to the path b passes through an analog circuit 404 such as a column amplifier CAb in the path b, is A / D converted by the ADCa 405, and is output to the averaging processing unit 406 as digital data. Then, the signal read from the path a and the signal read from the path b are averaged by the averaging processing unit 406, and the image output OUT is output. Here, the noise generated in the pixel 401 in FIG. 7 is Np, the noise generated in the analog circuit 402 and ADCa 403 in the path a is Na, the noise generated in the analog circuit 404 and ADCa 405 in the path b is Nb, and after the averaging process Let Ni be the noise included in the image output OUT.

先ず、従来のように１経路（経路ａのみまたは経路ｂのみ）で画素４０１から信号を読み出す場合のノイズについて考える。経路ａのみの場合は、画像出力ＯＵＴに含まれるノイズＮｉは、画素４０１でのノイズＮｐと経路ａのアナログ回路４０２やＡＤＣａ４０３で発生するノイズをＮａとを用いて（式１）のように求めることができる。
Ｎｉ＝√（Ｎｐ^２＋Ｎａ^２） …（式１）
同様に、経路ｂのみの場合は（式２）のように求めることができる。
Ｎｉ＝√（Ｎｐ^２＋Ｎｂ^２） …（式２）
これに対して、図７に示すように、経路ａと経路ｂの２経路で読み出した信号を平均化処理部４０６で平均化する場合は（式３）のように求めることができる。
Ｎｉ＝（√（２Ｎｐ^２＋Ｎａ^２＋Ｎｂ^２））／２ …（式３）
ここで、平均化は経路ａのノイズと経路ｂのノイズとを加算して１／２する処理なので、先ず（式４）で経路ａのノイズと経路ｂのノイズとの加算値を求めてから１／２すると（式３）が導かれる。
√（Ｎｐ^２＋Ｎｐ^２＋Ｎａ^２＋Ｎｂ^２） …（式４）
このように、本実施形態に係る撮像装置１０１は、撮像素子１０３の各画素から２経路で信号を読み出して平均化することによって、ランダム性のノイズや１／ｆノイズなどを低減した高品質な画像を得ることができる。 First, consider noise in the case where a signal is read out from the pixel 401 in one path (only path a or only path b) as in the prior art. In the case of only the path a, the noise Ni included in the image output OUT is obtained by using the noise Np in the pixel 401 and the noise generated in the analog circuit 402 or ADCa 403 in the path a as shown in (Expression 1). be able to.
Ni = √ (Np ² + Na ² ) (Formula 1)
Similarly, in the case of only the route b, it can be obtained as (Equation 2).
Ni = √ (Np ² + Nb ² ) (Formula 2)
On the other hand, as shown in FIG. 7, when the signals read in the two routes of the route a and the route b are averaged by the averaging processing unit 406, it can be obtained as in (Equation 3).
Ni = (√ (2Np ² + Na ² + Nb ² )) / 2 (Formula 3)
Here, since the averaging is a process of adding the noise of the route a and the noise of the route b to halve, first, the sum of the noise of the route a and the noise of the route b is obtained in (Equation 4). When 1/2, (Equation 3) is derived.
√ (Np ² + Np ² + Na ² + Nb ² ) (Formula 4)
As described above, the image pickup apparatus 101 according to the present embodiment reads high-quality signals from each pixel of the image pickup device 103 through two paths and averages them, thereby reducing high-quality random noise and 1 / f noise. An image can be obtained.

［第１の実施形態の変形例］
次に、さらにノイズ低減効果を高める方法について説明する。尚、基本的な構成は図１から図７を用いて説明した先の実施形態と同じである。ここでは先の実施形態と異なる部分についてのみ説明する。先の実施形態と異なるのは、図６のタイミングチャートに示した第２の水平出力回路１５３でダーク信号および光信号が取り込まれるサンプルホールド信号ＳＨdk2およびＳＨsig2のタイミングである。本変形例では、図８に示すタイミングのサンプルホールド信号ＳＨdk2およびＳＨsig2がタイミング回路１２１から出力される。図８において、第２の水平出力回路１５３のサンプルホールド信号ＳＨdk2（期間Ｔ３２）およびＳＨsig2（期間Ｔ５２）は、第１の水平出力回路１５２のサンプルホールド信号ＳＨdk1（期間Ｔ３１）およびＳＨsig1（期間Ｔ５１）に対してそれぞれ時間Δｔの遅延がある。この時間Δｔの遅延によって、例えば図４において、第１の水平出力回路１５３のダーク信号用容量Ｃtd１からＣtd３および光信号用容量Ｃts１からＣts３にサンプルホールドされるタイミングと、ダーク信号用容量Ｃtd１からＣtd３および光信号用容量Ｃts１からＣts３に相当する第２の水平出力回路１５４のダーク信号用容量と光信号用容量にサンプルホールドされるタイミングとが異なる。この結果、出力回路１６４を介して出力される画像信号は、異なるタイミングで取り込まれた２経路の信号を平均化した信号となるので、先に実施形態で説明した図６のタイミングチャートで動作して出力回路１６４から出力される画像信号よりも、図８のタイミングチャートで動作して出力回路１６４から出力される画像信号のノイズは低減される。次に、この理由について図９を用いて説明する。 [Modification of First Embodiment]
Next, a method for further enhancing the noise reduction effect will be described. The basic configuration is the same as that of the previous embodiment described with reference to FIGS. Here, only different parts from the previous embodiment will be described. The difference from the previous embodiment is the timing of the sample hold signals SHdk2 and SHsig2 in which the dark signal and the optical signal are taken in by the second horizontal output circuit 153 shown in the timing chart of FIG. In the present modification, the sample circuit hold signals SHdk2 and SHsig2 at the timing shown in FIG. In FIG. 8, sample hold signals SHdk2 (period T32) and SHsig2 (period T52) of the second horizontal output circuit 153 are sample hold signals SHdk1 (period T31) and SHsig1 (period T51) of the first horizontal output circuit 152. Respectively, there is a delay of time Δt. Due to the delay of the time Δt, for example, in FIG. 4, the timing at which the first horizontal output circuit 153 samples and holds the dark signal capacitors Ctd1 to Ctd3 and the optical signal capacitors Cts1 to Cts3, and the dark signal capacitors Ctd1 to Ctd3. The dark signal capacitance of the second horizontal output circuit 154 corresponding to the optical signal capacitances Cts1 to Cts3 and the timing at which the optical signal capacitance is sampled and held are different. As a result, the image signal output via the output circuit 164 becomes a signal obtained by averaging the signals of the two paths taken at different timings, and thus operates according to the timing chart of FIG. 6 described in the above embodiment. Thus, the noise of the image signal output from the output circuit 164 by operating according to the timing chart of FIG. 8 is reduced compared to the image signal output from the output circuit 164. Next, the reason will be described with reference to FIG.

図９はノイズ分布の様子を描いた図である。図９（ａ）において、５０１はランダムノイズ分布、５０２は１／ｆノイズ分布、５０３は合成ノイズ分布をそれぞれ示している。合成ノイズ分布５０３は１回のサンプリングの時の分布を示しており、サンプリング回数が増えると図５（ｂ）に示すような複数回サンプリング時の合成ノイズ分布５０４のようになる。尚、図５（ｂ）の合成ノイズ分布５０３は図５（ａ）の合成ノイズ分布５０３と同じものである。図５（ｂ）において、統計学的に複数回のサンプリングした値を平均化することによって真値（分布の中央）に近づくことが知られているので、１回のサンプリングでの合成ノイズ分布５０３に対して複数回のサンプリングした値の平均値の合成ノイズ分布５０４の分布の広がりは小さくなる。図８の実施形態では、２回のサンプリングを行っていることになるが、さらに多くの回数でサンプリングを行って平均化することによって、合成ノイズを低減することができる。 FIG. 9 is a diagram depicting the noise distribution. In FIG. 9A, 501 indicates a random noise distribution, 502 indicates a 1 / f noise distribution, and 503 indicates a combined noise distribution. A combined noise distribution 503 indicates a distribution at the time of one sampling, and when the number of sampling increases, a combined noise distribution 504 at the time of sampling a plurality of times as shown in FIG. 5B is obtained. The synthesized noise distribution 503 in FIG. 5B is the same as the synthesized noise distribution 503 in FIG. In FIG. 5 (b), it is known that the sampled values are statistically averaged to approximate the true value (the center of the distribution), so the combined noise distribution 503 in one sampling. On the other hand, the spread of the distribution of the composite noise distribution 504 of the average value of the values sampled a plurality of times becomes small. In the embodiment of FIG. 8, the sampling is performed twice, but the composite noise can be reduced by performing sampling more times and averaging.

尚、図８において、ダーク信号と光信号の両方が同じ遅延時間Δｔである必要はなく、サンプルホールド信号ＳＨdk2の遅延が時間Δｔ1で、サンプルホールド信号ＳＨsig2の遅延が時間Δｔ2であっても構わない。
（第２の実施形態）
次に、本発明に係る撮像装置の第２の実施形態について説明する。第２の実施形態に係る撮像装置は、第１の実施形態に係る撮像装置の応用例である。尚、撮像装置自体の構成は、第１の実施形態で説明した図１と同じである。第１の実施形態と異なるのは図２の回路構成で、第２の実施形態では図１０に示すように構成される。尚、図１０において、図２と同符号のものは同じものを示すので重複する説明は省略し、図２と異なる部分についてのみ説明する。また、本実施形態に係る撮像装置１０１は、ノイズ低減を行う「高品質撮影モード」と「高速撮影モード」とを有し、撮影者は撮像装置１０１の操作部材１１０の撮影モード選択ボタンで「高品質撮影モード」と「高速撮影モード」とを選択できるようになっている。そして、制御部１０７は、撮影者が選択した撮影モードに応じた動作モード切替信号１６５をタイミング回路１６３に与え、タイミング回路１６３は制御部１０７から指示された動作モードに応じたタイミング信号を生成して各部に供給する。 In FIG. 8, it is not necessary that both the dark signal and the optical signal have the same delay time Δt, the delay of the sample hold signal SHdk2 may be the time Δt1, and the delay of the sample hold signal SHsig2 may be the time Δt2. .
(Second Embodiment)
Next, a second embodiment of the imaging device according to the present invention will be described. The imaging device according to the second embodiment is an application example of the imaging device according to the first embodiment. Note that the configuration of the imaging apparatus itself is the same as that of FIG. 1 described in the first embodiment. The circuit configuration of FIG. 2 is different from the first embodiment, and the second embodiment is configured as shown in FIG. In FIG. 10, the same reference numerals as those in FIG. 2 denote the same elements, and therefore, duplicate description is omitted, and only different portions from those in FIG. 2 will be described. In addition, the imaging apparatus 101 according to the present embodiment has a “high-quality imaging mode” and a “high-speed imaging mode” for reducing noise, and the photographer can select “shooting mode selection button” on the operation member 110 of the imaging apparatus 101. “High quality shooting mode” and “high speed shooting mode” can be selected. Then, the control unit 107 gives an operation mode switching signal 165 corresponding to the shooting mode selected by the photographer to the timing circuit 163, and the timing circuit 163 generates a timing signal corresponding to the operation mode instructed from the control unit 107. Supply to each part.

図１０において、本実施形態に係る撮像装置１０１は、第１の水平出力回路１５２と定電流供給回路１５５との間に第１の切替回路１６６が設けられている。同様に、第２の水平出力回路１５３と定電流供給回路１５６との間に第２の切替回路１６７が設けられている。そして、第１の切替回路１６６と第２の切替回路１６７には、切り替え信号ＳＰ１とＳＰ２とがタイミング回路１６３ｂから出力される。尚、タイミング回路１６３ｂは切り替え信号ＳＰ１とＳＰ２を出力する以外は図２のタイミング回路１６３と同様に動作する。 In FIG. 10, the imaging apparatus 101 according to the present embodiment includes a first switching circuit 166 between a first horizontal output circuit 152 and a constant current supply circuit 155. Similarly, a second switching circuit 167 is provided between the second horizontal output circuit 153 and the constant current supply circuit 156. Then, the switching signals SP1 and SP2 are output from the timing circuit 163b to the first switching circuit 166 and the second switching circuit 167. The timing circuit 163b operates in the same manner as the timing circuit 163 in FIG. 2 except that the switching signals SP1 and SP2 are output.

第１の切替回路１６６および第２の切替回路１６７において、ＳＷ１１およびＳＷ１２は１列目か２列目のいずれかを選択するスイッチ、ＳＷ２１およびＳＷ２２は３列目か４列目のいずれかを選択するスイッチ、同様にＳＷ３１およびＳＷ３２は５列目か６列目のいずれかを選択するスイッチで構成され、これらのスイッチによって、奇数列か偶数列かのいずれかを選択する。例えば、ＳＰ１およびＳＰ２が論理１（ハイレベル）の時に各スイッチは図１０に描かれた方向に導通して奇数列の画素から信号を読み出し、論理０（ローレベル）の時には逆方向に導通して偶数列の画素から信号を読み出すものとする。 In the first switching circuit 166 and the second switching circuit 167, SW11 and SW12 are switches for selecting either the first column or the second column, and SW21 and SW22 are either the third column or the fourth column. Similarly, the switches SW31 and SW32 are composed of switches for selecting either the fifth column or the sixth column, and these switches select either the odd column or the even column. For example, when SP1 and SP2 are logic 1 (high level), each switch conducts in the direction depicted in FIG. 10 to read a signal from an odd-numbered pixel, and when it is logic 0 (low level), it conducts in the opposite direction. Assume that signals are read out from even-numbered pixels.

尚、本実施形態では、各垂直信号線に接続される第１の水平出力回路１５２および第２の水平出力回路１５３は、図４に示すような複雑な回路なので面積を多く必要とするが、本実施形態では図１０に示すように垂直信号線の二列に対して一組の回路で良いため、第１の実施形態の図２のように各垂直信号線の列毎に回路を設ける場合に比べて、スペース的な自由度があり、撮像素子１０３の微細化が容易になるという利点もある。 In the present embodiment, the first horizontal output circuit 152 and the second horizontal output circuit 153 connected to each vertical signal line are complicated circuits as shown in FIG. In this embodiment, as shown in FIG. 10, a set of circuits may be provided for two columns of vertical signal lines. Therefore, a circuit is provided for each column of vertical signal lines as in FIG. 2 of the first embodiment. Compared to the above, there is an advantage that there is a degree of freedom in space and the image sensor 103 can be easily miniaturized.

図１１（ａ）は、「高品質撮影モード」で画素から読み出す信号の流れをわかり易く描いた図で、切り替え信号ＳＰ１とＳＰ２は同位相の信号でハイレベルａにあるときはスイッチＳＷ１１およびＳＷ１２はａ側に接続され、ローレベルｂにあるときはスイッチＳＷ１１およびＳＷ１２はｂ側に接続される。図１１（ａ）の例では、Ｇ画素の信号は、第１の水平出力回路１５２と第２の水平出力回路１５３の２つの経路で読み出される。この結果、「高品質撮影モード」が選択された場合には、第１の実施形態と同様に撮像素子１０３の各画素から２経路で信号を読み出して平均化することができるので、ランダム性のノイズや１／ｆノイズなどを低減した高品質な画像を得ることができる。 FIG. 11A is a diagram illustrating the flow of signals read from the pixels in the “high quality shooting mode” in an easy-to-understand manner. When the switching signals SP1 and SP2 are in phase and are at the high level a, the switches SW11 and SW12 are When connected to the a side and at the low level b, the switches SW11 and SW12 are connected to the b side. In the example of FIG. 11A, the G pixel signal is read out through two paths of the first horizontal output circuit 152 and the second horizontal output circuit 153. As a result, when the “high quality shooting mode” is selected, signals can be read out from each pixel of the image sensor 103 in two paths and averaged as in the first embodiment. High quality images with reduced noise, 1 / f noise, and the like can be obtained.

これに対して図１１（ｂ）は、「高速撮影モード」で画素から読み出す信号の流れをわかり易く描いた図で、切り替え信号ＳＰ１とＳＰ２は逆位相の信号で切り替え信号ＳＰ１がハイレベルａにあるときは切り替え信号ＳＰ２はローレベルｂにあるので、スイッチＳＷ１１がａ側に接続されているときはＳＷ１２はｂ側に接続される。図１１（ｂ）の場合は、Ｇ画素の信号は第１の水平出力回路１５２に読み出され、隣の列のＢ画素の信号は第２の水平出力回路１５３に同時に読み出される。この結果、「高速撮影モード」が選択された場合には、撮像素子１０３の異なる列の画素から２経路で同時に信号を読み出すことができるので、「高品質撮影モード」に比べて高速に信号を読み出すことができる。 On the other hand, FIG. 11B is a diagram depicting the flow of signals read from the pixels in the “high-speed shooting mode” in an easy-to-understand manner. The switching signals SP1 and SP2 are opposite in phase and the switching signal SP1 is at the high level a. Since the switching signal SP2 is at the low level b, SW12 is connected to the b side when the switch SW11 is connected to the a side. In the case of FIG. 11B, the G pixel signal is read to the first horizontal output circuit 152, and the B pixel signal in the adjacent column is simultaneously read to the second horizontal output circuit 153. As a result, when “high-speed shooting mode” is selected, signals can be simultaneously read out from pixels in different columns of the image sensor 103 via two paths, so that signals can be output at a higher speed than in “high-quality shooting mode”. Can be read.

このように、第２の実施形態で説明してきたように、本実施形態に係る撮像装置１０１は、「高品質撮影モード」と「高速撮影モード」を撮影者が自由に選択できるので、ノイズの少ない高品質な画像を撮影する場合は「高品質撮影モード」を選択し、連写撮影など高速に撮像素子１０３から信号を読み出す必要がある場合は「高速撮影モード」を選択することによって、様々な用途に適した撮影を行うことができる。 Thus, as described in the second embodiment, the imaging apparatus 101 according to the present embodiment can freely select “high quality shooting mode” and “high speed shooting mode”. Select "High Quality Shooting Mode" when shooting a small number of high quality images, and select "High Speed Shooting Mode" when it is necessary to read signals from the image sensor 103 at high speed such as continuous shooting. Shooting suitable for various purposes can be performed.

以上、本発明に係る撮像装置の実施形態について説明してきたが、その精神またはその主要な特徴から逸脱することなく他の多様な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。 As mentioned above, although the embodiment of the imaging device according to the present invention has been described, it can be implemented in various other forms without departing from the spirit or the main features thereof. Therefore, the above-described embodiment is merely an example in all respects and should not be interpreted in a limited manner. The present invention is defined by the claims, and the present invention is not limited to the text of the specification. Further, all modifications and changes belonging to the equivalent scope of the claims are within the scope of the present invention.

１０１…撮像装置；１０２…レンズ光学系；１０３…撮像素子；１０４…ＡＦＥ（アナログフロントエンド）；１０５…画像バッファ；１０６…画像処理部；１０７…制御部；１０８…メモリカード；１０９…表示部；１１０…操作部材；１５１…画素；１５２…第１の水平出力回路；１５３…第２の水平出力回路；１５４…垂直駆動回路；１５５，１５６…定電流供給回路；１５７，１５８…定電流源；１５９…垂直信号線；１６０…転送信号線；１６１…リセット信号線；１６２…選択信号線；１６３，１６３ｂ…タイミング回路；１６４…出力回路；１６５…動作モード切替信号；１６６…第１の切替回路；１６７…第２の切替回路；１７１，１７２，１８０…減算回路；１７３，１７８，１７９…平均回路；１７４，１７５，１７７…ＡＤＣ（Ａ／Ｄ変換回路）；１７６…平均処理部；２０１…フォトダイオード；２０２…転送用トランジスタ；２０３…増幅用トランジスタ；２０４…選択用トランジスタ；２０５…リセット用トランジスタ；２０６…電源；２０７…接地；３０１…水平駆動回路；３０２…ノイズリダクション用サンプリング回路；３０３…列増幅回路；３０５…光信号用水平信号線；３０６…ダーク信号用水平信号線 DESCRIPTION OF SYMBOLS 101 ... Imaging device; 102 ... Lens optical system; 103 ... Imaging element; 104 ... AFE (analog front end); 105 ... Image buffer; 106 ... Image processing part; 107 ... Control part; 110 ... Operating member; 151 ... Pixel; 152 ... First horizontal output circuit; 153 ... Second horizontal output circuit; 154 ... Vertical drive circuit; 155, 156 ... Constant current supply circuit; 157, 158 ... Constant current source; 159 ... Vertical signal line; 160 ... Transfer signal line; 161 ... Reset signal line; 162 ... Selection signal line; 163, 163b ... Timing circuit; 164 ... Output circuit; 165 ... Operation mode switching signal; 167: second switching circuit; 171, 172, 180 ... subtraction circuit; 173, 178, 179 ... averaging circuit; 174, 175, 177 ADC (A / D conversion circuit); 176, average processing unit, 201, photodiode, 202, transfer transistor, 203, amplification transistor, 204, selection transistor, 205, reset transistor, 206, power supply, 207, Ground: 301 ... Horizontal drive circuit; 302 ... Noise reduction sampling circuit; 303 ... Column amplification circuit; 305 ... Optical signal horizontal signal line; 306 ... Dark signal horizontal signal line

Claims

A pixel unit in which a plurality of pixels each having a photoelectric conversion unit that converts incident light into an electrical signal are arranged in a two-dimensional matrix;
A reading means arranged so as to sandwich the pixel portion, and having a first horizontal output circuit and a second horizontal output circuit for simultaneously reading out electrical signals of the pixels arranged in the pixel portion through a plurality of paths;
The pixel is arranged between the first horizontal output circuit and the pixel unit, and any one of the pixels arranged in the pixel unit is selected, and the selected pixel and the first horizontal output circuit are electrically connected. A first switching circuit to be connected electrically,
The pixel is arranged between the second horizontal output circuit and the pixel unit, and any one of the pixels arranged in the pixel unit is selected, and the selected pixel and the second horizontal output circuit are selected. A second switching circuit electrically connected;
The first switching circuit and the second switching circuit are controlled so that a pixel electrically connected to the first horizontal output circuit and a pixel electrically connected to the second horizontal output circuit are the same pixel. Then, the readout unit reads the pixels simultaneously through a plurality of paths in the same mode, the pixel electrically connected to the first horizontal output circuit, and the second horizontal output circuit are electrically connected. Reading mode selection means for controlling the first switching circuit and the second switching circuit so that the pixels are different from each other and selecting a second mode in which the reading means reads pixels simultaneously read in a plurality of paths as different pixels. When,
Arithmetic means for performing arithmetic processing on a plurality of electrical signals read from the same pixel through the plurality of paths when the first mode is selected by the readout mode selection means;
When the first mode is selected by the readout mode selection means, the electrical signal computed by the computation means is stored in a storage medium as an image signal of the pixel, and the second mode is selected by the readout mode selection means Control means for storing electrical signals read from different pixels by the reading means in the storage medium as image signals of the respective pixels.
An imaging apparatus comprising:

The imaging device according to claim 1,
When the second mode is selected by the readout mode selection means, the pixel electrically connected to the first horizontal output circuit is not electrically connected to the second horizontal output circuit, and the first 2. An imaging apparatus, wherein a pixel electrically connected to a horizontal output circuit is not electrically connected to the first horizontal output circuit.

The imaging device according to claim 1,
Further provided a holding means for holding a plurality of electrical signals to and sampling a plurality of electrical signals read via the plurality of routes from the same pixel at different timings between the Starring Sante stage and the multipath,
The imaging device is characterized in that the arithmetic means performs arithmetic processing on a plurality of electrical signals held by the holding means.

In the imaging device according to claim 1 or 2,
The said calculating means performs the calculation process which calculates | requires the average value of these electric signals, The imaging device characterized by the above-mentioned.

The imaging device according to claim 3 .
The readout means separately reads out the dark signal when there is no incident light in the photoelectric conversion unit and the image signal when there is incident light when reading an electrical signal from the same pixel through the plurality of paths,
The holding means holds a plurality of dark signals and a plurality of image signals sampled at a plurality of different timings for the dark signal and the image signal read by the reading means, respectively.
The arithmetic means averages a plurality of dark signals and a plurality of image signals held by the holding means in the same pixel unit, and then subtracts the averaged dark signal from the averaged image signal. An imaging device.

The imaging device according to claim 3 .
The readout means separately reads out the dark signal when there is no incident light in the photoelectric conversion unit and the image signal when there is incident light when reading an electrical signal from the same pixel through the plurality of paths,
The holding means holds a plurality of dark signals and a plurality of image signals sampled at a plurality of different timings for the dark signal and the image signal read by the reading means, respectively.
The arithmetic means subtracts the dark signal from the image signal in units of the same pixel from the plurality of dark signals and the plurality of image signals held by the holding means, and then averages the plurality of signals of the same pixel after the subtraction. An imaging device that is characterized.