JP5473172B2 - Inkjet head drive device - Google Patents

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    • B41J2202/01—Embodiments of or processes related to ink-jet heads
    • B41J2202/10—Finger type piezoelectric elements

Description

本発明の実施形態は、インクジェット記録装置等に用いられるインクジェットヘッドの駆動装置に関する。   Embodiments described herein relate generally to an inkjet head driving device used in an inkjet recording apparatus or the like.

一般に、インクジェットヘッドは、複数のノズルと、各ノズルにそれぞれ連通して設けられる複数のインク室と、各インク室の容積を個々に変化させる複数のアクチュエータとを備える。ノズルとそのノズルに連通するインク室とを含むインクの流路は、チャネルと称される。前記アクチュエータとしては圧電部材が使用される。圧電部材には電極が付されており、インク吐出対象のチャネルとこのチャネルに隣接するチャネルとの間に配された圧電部材の両端の電極には、それぞれ所定の駆動波形を有する駆動電圧が印加される。両端の電極にそれぞれ駆動電圧が印加されると、前記圧電部材が両端の電極の電位差に応じて変形動作する。この変形動作によりインク吐出対象のチャネルにおいてインク室の容積が変化し、この容積変化により前記インク室内のインクが前記ノズルから吐出される。   In general, an inkjet head includes a plurality of nozzles, a plurality of ink chambers provided in communication with the nozzles, and a plurality of actuators that individually change the volumes of the ink chambers. An ink flow path including a nozzle and an ink chamber communicating with the nozzle is referred to as a channel. A piezoelectric member is used as the actuator. An electrode is attached to the piezoelectric member, and a drive voltage having a predetermined drive waveform is applied to the electrodes at both ends of the piezoelectric member disposed between the channel to be ejected and a channel adjacent to the channel. Is done. When a driving voltage is applied to the electrodes at both ends, the piezoelectric member deforms according to the potential difference between the electrodes at both ends. The deformation operation changes the volume of the ink chamber in the ink discharge target channel, and the ink in the ink chamber is discharged from the nozzle by this volume change.

ところで、駆動電圧の印加パターンによっては、圧電部材の両端の電極に印加される電位が正方向または負方向のいずれか同一方向に同時に変化する場合がある。このとき、圧電部材は負荷容量として作用せず、無負荷状態となる。圧電部材が無負荷状態になると、この圧電部材の電極に印加される電圧が急峻に変化する。このような電圧の急峻な変化はノイズとなり、誤動作の原因となる。   By the way, depending on the drive voltage application pattern, the potential applied to the electrodes at both ends of the piezoelectric member may change simultaneously in the same direction, either the positive direction or the negative direction. At this time, the piezoelectric member does not act as a load capacity and is in a no-load state. When the piezoelectric member is in an unloaded state, the voltage applied to the electrode of the piezoelectric member changes abruptly. Such a steep change in voltage becomes noise and causes malfunction.

従来、このようなノイズを低減させる技術として、圧電部材の両端の電極に印加される電位が正方向または負方向のいずれか同一方向に同時に変化している間は、高いインピーダンスで圧電部材の電極に印加される電圧を制御することで、この圧電部材の電極に印加される電圧の急峻な変化を抑えるようにしたものは知られている。   Conventionally, as a technique for reducing such noise, while the potential applied to the electrodes at both ends of the piezoelectric member is simultaneously changing in the same direction, either the positive direction or the negative direction, the electrode of the piezoelectric member has a high impedance. It is known that the voltage applied to the electrode is controlled to suppress a steep change in the voltage applied to the electrode of the piezoelectric member.

しかし、このような従来技術は、圧電部材の両端の電極に印加される電位が正方向または負方向のいずれか同一方向に同時に変化していることを検出するための検出回路がチャネルの駆動回路毎に必要となる。このため、多チャネルのインクジェットヘッドの場合には多くの検出回路が必要となるため、各チャネルの駆動回路を集積した駆動装置のＩＣ（Integrated Circuit）化を考えた場合にＩＣが大型化し、コスト高を招く懸念がある。   However, in such a conventional technique, the detection circuit for detecting that the potential applied to the electrodes at both ends of the piezoelectric member is simultaneously changing in either the positive direction or the negative direction is the channel drive circuit. Required every time. For this reason, in the case of a multi-channel inkjet head, a large number of detection circuits are required. Therefore, when an IC (Integrated Circuit) of a drive device in which the drive circuits of each channel are integrated is considered, the IC becomes large in size and cost. There is a concern that incurs high.

特開２００１-０１００４３号公報JP 2001-010043 A

本発明が解決しようとする課題は、多チャネルに対応した複数のチャネル駆動回路を集積したＩＣの小型化、低コスト化を図り得るインクジェットヘッド駆動装置を提供しようとするものである。   The problem to be solved by the present invention is to provide an ink-jet head driving device capable of reducing the size and cost of an IC in which a plurality of channel driving circuits corresponding to multiple channels are integrated.

一実施形態において、インクジェットヘッド駆動装置は、電圧選択手段と、複数のチャネル駆動手段と、駆動波形遷移制御手段とを備える。電圧選択手段は、インクジェットヘッドの複数のチャネルにそれぞれ配置された電極に印加する電位を可変制御するための駆動信号の生成に必要な複数種類の電圧の中から任意の電圧を選択する。複数のチャネル駆動手段は、インクジェットヘッドの各チャネルにそれぞれ対応して設けられる。そして各チャネル駆動手段は、対応するチャネルに駆動信号を出力する出力端子と、複数種類の電圧がそれぞれ印加される複数の駆動電圧入力端子と、電圧選択手段により選択された電圧が印加される選択電圧入力端子とを備え、各駆動電圧入力端子と出力端子とを内部抵抗の小さい低インピーダンスの接続回路でそれぞれ接続し、選択電圧入力端子と出力端子とを内部抵抗の大きい高インピーダンスの接続回路で接続してなる。駆動波形遷移制御手段は、チャネル駆動手段毎に、各電極に印加する電位が正方向または負方向のいずれか同一方向に同時に変化する間は高インピーダンスの接続回路を介して駆動信号が出力され、それ以外は低インピーダンスの接続回路を介して駆動信号が出力されるように、駆動信号の駆動波形遷移パターンを制御する。   In one embodiment, the ink jet head driving device includes a voltage selection unit, a plurality of channel driving units, and a driving waveform transition control unit. The voltage selection means selects an arbitrary voltage from among a plurality of types of voltages necessary for generating a drive signal for variably controlling the potential applied to the electrodes respectively disposed in the plurality of channels of the inkjet head. The plurality of channel driving means are provided corresponding to the respective channels of the inkjet head. Each channel driving means has an output terminal for outputting a driving signal to the corresponding channel, a plurality of driving voltage input terminals to which a plurality of types of voltages are respectively applied, and a selection to which the voltage selected by the voltage selecting means is applied. Voltage input terminals, each drive voltage input terminal and output terminal are connected by a low impedance connection circuit with a small internal resistance, and the selected voltage input terminal and output terminal are connected by a high impedance connection circuit with a large internal resistance. Connected. The drive waveform transition control means outputs a drive signal via a high impedance connection circuit for each channel drive means while the potential applied to each electrode changes simultaneously in the same direction, either positive or negative, In other cases, the drive waveform transition pattern of the drive signal is controlled so that the drive signal is output via the low impedance connection circuit.

一実施形態におけるインクジェットヘッド駆動装置の概略構成図。1 is a schematic configuration diagram of an inkjet head driving device according to an embodiment. 同インクジェットヘッド駆動装置が有するチャネル駆動回路の構成図。FIG. 2 is a configuration diagram of a channel driving circuit included in the inkjet head driving device. 同インクジェットヘッド駆動装置が有する負荷電圧選択回路の構成図。The block diagram of the load voltage selection circuit which the inkjet head drive device has. 同インクジェットヘッド駆動装置が有するロジック部の構成図。The block diagram of the logic part which the same inkjet head drive device has. 同インクジェットヘッド駆動装置が有する駆動波形遷移制御部の構成図。The block diagram of the drive waveform transition control part which the same inkjet head drive device has. 同インクジェットヘッド駆動装置が有する負荷電圧遷移制御部の構成図。The block diagram of the load voltage transition control part which the same inkjet head drive device has. 同インクジェットヘッド駆動装置が有する駆動波形ステートタイミング生成回路の回路図。FIG. 3 is a circuit diagram of a drive waveform state timing generation circuit included in the inkjet head drive device. 図７の駆動波形ステートタイミング生成回路における主要な信号のタイミング図。FIG. 8 is a timing diagram of main signals in the drive waveform state timing generation circuit of FIG. 7. 同インクジェットヘッド駆動装置が有する負荷電圧ステートタイミング生成回路の回路図。FIG. 3 is a circuit diagram of a load voltage state timing generation circuit included in the inkjet head driving device. 図９の負荷電圧ステートタイミング生成回路における主要な信号のタイミング図。FIG. 10 is a timing diagram of main signals in the load voltage state timing generation circuit of FIG. 9. 駆動波形コード生成回路で生成される駆動波形コード群と、駆動波形ハイインピーダンス信号群との第１のパターン例を示す図。The figure which shows the 1st example of a pattern of the drive waveform code group produced | generated by a drive waveform code production | generation circuit, and a drive waveform high impedance signal group. 第１のパターン例において、負荷電圧制御コード生成回路で生成される負荷電圧制御コードの一パターン例を示す図。The figure which shows one pattern example of the load voltage control code produced | generated by the load voltage control code production | generation circuit in the 1st pattern example. 第１のパターン例において、インク吐出チャネルｃｈ．ｉと当該チャネルｃｈ．ｉに隣接するチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1，ＤＰｉ，ＤＰi+1を示すタイミング図。In the first pattern example, the ink discharge channel ch. i and the channel ch. channel ch. adjacent to i. i-1, ch. FIG. 4 is a timing chart showing drive pulse signals DPi−1, DPi, DPi + 1 with respect to i + 1. 駆動波形コード生成回路で生成される駆動波形コード群と、駆動波形ハイインピーダンス信号群との第２のパターン例を示す図。The figure which shows the 2nd example of a pattern of the drive waveform code group produced | generated by the drive waveform code production | generation circuit, and a drive waveform high impedance signal group. 第２のパターン例において、負荷電圧制御コード生成回路で生成される負荷電圧制御コードの一パターン例を示す図。The figure which shows one pattern example of the load voltage control code produced | generated by the load voltage control code production | generation circuit in the 2nd pattern example. 第２のパターン例において、インク吐出チャネルｃｈ．ｉと当該チャネルｃｈ．ｉに隣接するチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1，ＤＰｉ，ＤＰi+1を示すタイミング図。In the second pattern example, the ink discharge channel ch. i and the channel ch. channel ch. adjacent to i. i-1, ch. FIG. 4 is a timing chart showing drive pulse signals DPi−1, DPi, DPi + 1 with respect to i + 1. インクジェットヘッドの一部を分解して示す斜視図。The perspective view which decomposes | disassembles and shows a part of inkjet head. 同インクジェットヘッドの前方部における横断面図。FIG. 3 is a cross-sectional view of the front portion of the inkjet head. 同インクジェットヘッドの前方部における縦断面図。The longitudinal cross-sectional view in the front part of the inkjet head. インクジェットヘッドの動作原理説明図。FIG. 3 is a diagram illustrating the principle of operation of an inkjet head. インクジェットヘッドに印加される駆動パルス信号の通電波形図。FIG. 6 is an energization waveform diagram of a drive pulse signal applied to the inkjet head.

初めに、実施形態で用いるインクジェットヘッド１について、図１７〜図２１を用いて説明する。   First, the inkjet head 1 used in the embodiment will be described with reference to FIGS.

図１７〜図１９は、インクジェットヘッド１の要部構造図であり、図１７は、インクジェットヘッド１の一部を分解して示す斜視図、図１８は、同ヘッド１の前方部における横断面図、図１９は、同ヘッド１の前方部における縦断面図である。   FIGS. 17 to 19 are main part structural views of the inkjet head 1, FIG. 17 is an exploded perspective view showing a part of the inkjet head 1, and FIG. 18 is a transverse sectional view of the front portion of the head 1. FIG. 19 is a longitudinal sectional view of the front portion of the head 1.

インクジェットヘッド１は、ベース基板１１の前方側の上面に第１の圧電部材１２を接合し、この第１の圧電部材１２の上に第２の圧電部材１３を接合する。第１の圧電部材１２と第２の圧電部材１３とは、図１８の矢印で示すように、板厚方向に沿って互いに相反する方向に分極して接合される。   In the inkjet head 1, a first piezoelectric member 12 is bonded to the upper surface on the front side of the base substrate 11, and a second piezoelectric member 13 is bonded on the first piezoelectric member 12. As shown by the arrows in FIG. 18, the first piezoelectric member 12 and the second piezoelectric member 13 are polarized and joined in directions opposite to each other along the plate thickness direction.

インクジェットヘッド１は、接合された圧電部材１２，１３の先端側から後端側に向けて多数の長尺な溝１８を設ける。各溝１８は、間隔が一定でありかつ平行である。また各溝１８は、先端が開口し、後端が上方に斜傾する。   The inkjet head 1 is provided with a number of long grooves 18 from the front end side to the rear end side of the joined piezoelectric members 12 and 13. Each groove 18 has a constant interval and is parallel. Each groove 18 is open at the front end and tilts upward at the rear end.

インクジェットヘッド１は、各溝１８の隔壁及び底面に電極１９を設ける。さらにインクジェットヘッド１は、各溝１８の後端から第２の圧電部材１３の後部上面に向けて、電極１９から延出された引出し電極２０を設ける。   The inkjet head 1 is provided with electrodes 19 on the partition walls and the bottom surface of each groove 18. Further, the inkjet head 1 is provided with a lead electrode 20 extending from the electrode 19 from the rear end of each groove 18 toward the rear upper surface of the second piezoelectric member 13.

インクジェットヘッド１は、各溝１８の上部を天板１４で塞ぎ、各溝１８の先端をオリフィスプレート１５で塞ぐ。天板１４は、その内側後方に共通インク室２１を備える。   In the inkjet head 1, the top of each groove 18 is closed with the top plate 14, and the tip of each groove 18 is closed with the orifice plate 15. The top plate 14 includes a common ink chamber 21 on the inner rear side.

インクジェットヘッド１は、天板１４とオリフィスプレート１５とで囲まれた各溝１８によって、複数のインク室２２を形成する。インクジェットヘッド１は、オリフィスプレート１５の各溝１８と対向する位置に、インクの吐出を行うノズル２３を開ける。ノズル２３は、対向するインク室２２に連通する。ここで、ノズル２３とそのノズル２３に連通するインク室２２とを含むインクの流路は、チャネルと称される。   In the inkjet head 1, a plurality of ink chambers 22 are formed by the grooves 18 surrounded by the top plate 14 and the orifice plate 15. The ink jet head 1 opens a nozzle 23 for discharging ink at a position facing each groove 18 of the orifice plate 15. The nozzle 23 communicates with the opposing ink chamber 22. Here, the ink flow path including the nozzle 23 and the ink chamber 22 communicating with the nozzle 23 is referred to as a channel.

インクジェットヘッド１は、ベース基板１１の後方側の上面に、導電パターン２４が形成されたプリント基板２５を接合し、このプリント基板２５の上に、後述するインクジェットヘッド駆動装置３０（図１を参照）を実装したドライブＩＣ２６を搭載する。ドライブＩＣ２６は、導電パターン２４に接続する。導電パターン２４は、各引出し電極２０とワイヤボンディングにより導線２７で結合する。   In the inkjet head 1, a printed circuit board 25 on which a conductive pattern 24 is formed is bonded to the upper surface on the rear side of the base substrate 11, and an inkjet head driving device 30 (see FIG. 1) described later is formed on the printed circuit board 25. Is mounted. The drive IC 26 is connected to the conductive pattern 24. The conductive pattern 24 is coupled to each extraction electrode 20 by a conductive wire 27 by wire bonding.

図２０は、インクジェットヘッド１の動作原理説明図である。
図２０の（ａ）は、中央のインク室２２ａとこのインク室２２ａに隣接する両隣のインク室２２ｂ，２２ｃとの各電極１９が、いずれも接地電位の状態を示す。この状態では、インク室２２ａとインク室２２ｂ及びインク室２２ａとインク室２２ｃとで挟まれた圧電部材１２，１３からなる隔壁（アクチュエータ）２８ａ，２８ｂは、何ら歪み作用を受けない。 FIG. 20 is an explanatory diagram of the operation principle of the inkjet head 1.
FIG. 20A shows a state in which the electrodes 19 of the central ink chamber 22a and the adjacent ink chambers 22b and 22c adjacent to the ink chamber 22a are at ground potential. In this state, the partition walls (actuators) 28a and 28b composed of the piezoelectric members 12 and 13 sandwiched between the ink chamber 22a and the ink chamber 22b and between the ink chamber 22a and the ink chamber 22c do not receive any distortion action.

図２０の（ｂ）は、中央のインク室２２ａの電極１９に負電圧（−Ｖｓ）が印加された状態を示す。なお、両隣のインク室２２ｂ，２２ｃの電極１９はいずれも接地電位である。この状態では、各隔壁２８ａ，２８ｂに、圧電部材１２，１３の分極方向と直交する方向に電界が作用する。この作用により、各隔壁２８ａ，２８ｂは、インク室２２ａの容積を拡張するようにそれぞれ外側に変形する。   FIG. 20B shows a state in which a negative voltage (−Vs) is applied to the electrode 19 in the central ink chamber 22a. Note that the electrodes 19 of the adjacent ink chambers 22b and 22c are both at ground potential. In this state, an electric field acts on each partition wall 28a, 28b in a direction perpendicular to the polarization direction of the piezoelectric members 12, 13. By this action, each partition wall 28a, 28b is deformed outward so as to expand the volume of the ink chamber 22a.

図２０の（ｃ）は、中央のインク室２２ａの電極１９に正電圧（＋Ｖｓ）が印加された状態を示す。なお、両隣のインク室２２ｂ，２２ｃの電極１９はいずれも接地電位である。この状態では、各隔壁２８ａ，２８ｂに、圧電部材１２，１３の分極方向と直交する方向で図２０（ｂ）のときとは逆の方向に電界が作用する。この作用により、各隔壁２８ａ，２８ｂは、インク室２２ａの容積を収縮するようにそれぞれ内側に変形する。   FIG. 20C shows a state in which a positive voltage (+ Vs) is applied to the electrode 19 in the central ink chamber 22a. Note that the electrodes 19 of the adjacent ink chambers 22b and 22c are both at ground potential. In this state, an electric field acts on each partition wall 28a, 28b in a direction orthogonal to the polarization direction of the piezoelectric members 12, 13 in the direction opposite to that in FIG. By this action, the partition walls 28a and 28b are respectively deformed inward so as to contract the volume of the ink chamber 22a.

図２１は、中央のインク室２２ａからインク液滴を吐出するために、インク室２２ａの電極１９に印加される駆動パルス信号ＤＰの通電波形図である。時間Ｔｔによって示される区間は、インク液滴（１ドロップ）の吐出に必要な時間であり、この時間（１ドロップ周期と称する）Ｔｔは、準備区間の時間Ｔ１、吐出区間の時間Ｔ２及び後処理区間の時間Ｔ３に区分される。さらに、準備時間Ｔ１は、定常区間の時間Ｔａと拡張区間の時間（Ｔ１−Ｔａ）とに細分化され、吐出区間の時間Ｔ２は、維持区間の時間Ｔｂと復元区間の時間（Ｔ２−Ｔｂ）とに細分化される。準備時間Ｔ１、吐出時間Ｔ２及び後処理時間Ｔ３は、使用するインクや温度等の条件により、適切な値に設定される。   FIG. 21 is an energization waveform diagram of the drive pulse signal DP applied to the electrode 19 of the ink chamber 22a in order to eject ink droplets from the central ink chamber 22a. The section indicated by the time Tt is the time required to eject ink droplets (one drop), and this time (referred to as one drop period) Tt is the preparation section time T1, the ejection section time T2, and the post-processing. The section is divided into time T3. Furthermore, the preparation time T1 is subdivided into a stationary section time Ta and an extended section time (T1-Ta), and a discharge section time T2 is a maintenance section time Tb and a restoration section time (T2-Tb). And subdivided. The preparation time T1, the ejection time T2, and the post-processing time T3 are set to appropriate values depending on conditions such as ink used and temperature.

図２１に示すように、インクジェットヘッド駆動装置３０は、先ず、時点ｔ０において、インク室２２ａ，２２ｂ，２２ｃに対応した各電極１９にそれぞれ０ボルトの基準電圧を印加する。そして、定常時間Ｔａが経過するのを待機する。この間、各インク室２２ａ，２２ｂ，２２ｃは、図２０の（ａ）の状態となる。   As shown in FIG. 21, the inkjet head driving device 30 first applies a reference voltage of 0 volt to each electrode 19 corresponding to the ink chambers 22a, 22b, and 22c at time t0. Then, it waits for the steady time Ta to elapse. During this time, the ink chambers 22a, 22b, and 22c are in the state shown in FIG.

定常時間Ｔａが経過して時点ｔ１になると、インクジェットヘッド駆動装置３０は、インク室２２ａに対応した電極１９に駆動電圧として所定の負電圧（−Ｖｓ）を印加する。そしてインクジェットヘッド駆動装置３０は、準備時間Ｔ１が経過するのを待機する。負電圧（−Ｖｓ）が印加されると、インク室２２ａの両側の隔壁２８ａ，２８ｂが、インク室２２ａの容積を拡張するようにそれぞれ外側に変形して、図２０の（ｂ）の状態となる。この変形により、インク室２２ａ内の圧力が低下する。このため、共通インク室２１からインク室２２ａ内にインクが流れ込む。   When the steady time Ta elapses and the time point t1 is reached, the inkjet head driving device 30 applies a predetermined negative voltage (−Vs) as a driving voltage to the electrode 19 corresponding to the ink chamber 22a. Then, the inkjet head driving device 30 waits for the preparation time T1 to elapse. When a negative voltage (−Vs) is applied, the partition walls 28a and 28b on both sides of the ink chamber 22a are deformed outward so as to expand the volume of the ink chamber 22a, and the state shown in FIG. Become. Due to this deformation, the pressure in the ink chamber 22a decreases. For this reason, ink flows from the common ink chamber 21 into the ink chamber 22a.

準備時間Ｔ１が経過して時点ｔ２になると、インクジェットヘッド駆動装置３０は、さらに維持時間Ｔｂが経過するまで、インク室２２ａに対応した電極１９に負電圧（−Ｖｓ）を印加し続ける。この間、各インク室２２ａ，２２ｂ，２２ｃは、図２０の（ｂ）の状態を維持する。   When the preparation time T1 elapses and time t2 is reached, the inkjet head driving device 30 continues to apply a negative voltage (−Vs) to the electrode 19 corresponding to the ink chamber 22a until the maintenance time Tb elapses. During this time, the ink chambers 22a, 22b, and 22c maintain the state shown in FIG.

維持時間Ｔｂが経過して時点ｔ３になると、インクジェットヘッド駆動装置３０は、インク室２２ａに対応した電極１９に印加する電圧を基準電圧の０ボルトに戻す。そして、吐出時間Ｔ２が経過するのを待機する。印加電圧が０ボルトになると、インク室２２ａの両側の隔壁２８ａ，２８ｂが定常状態に復元されて、図２０の（ａ）の状態に戻る。この復元により、インク室２２ａ内の圧力が増大する。このため、インク室２２ａに対応したノズル２３からインク液滴が吐出する。   When the maintenance time Tb elapses and time t3 is reached, the inkjet head driving device 30 returns the voltage applied to the electrode 19 corresponding to the ink chamber 22a to the reference voltage of 0 volts. And it waits for discharge time T2 to pass. When the applied voltage becomes 0 volts, the partition walls 28a and 28b on both sides of the ink chamber 22a are restored to the steady state, and the state returns to the state of FIG. By this restoration, the pressure in the ink chamber 22a increases. For this reason, ink droplets are ejected from the nozzles 23 corresponding to the ink chambers 22a.

吐出時間Ｔ２が経過して時点ｔ４になると、インクジェットヘッド駆動装置３０は、インク室２２ａに対応した電極１９に駆動電圧として所定の正電圧（＋Ｖｓ）を印加する。そしてインクジェットヘッド駆動装置３０は、後処理時間Ｔ３が経過するのを待機する。正電圧（＋Ｖｓ）が印加されると、インク室２２ａの両側の隔壁２８ａ，２８ｂが、インク室２２ａの容積を収縮するようにそれぞれ内側に変形して、図２０の（ｃ）の状態となる。この変形により、インク室２２ａ内の圧力がさらに増大する。このため、インク液滴の吐出によりインク室２２ａ内に生じる急激な圧力低下が緩和される。   When the ejection time T2 has elapsed and time t4 is reached, the inkjet head driving device 30 applies a predetermined positive voltage (+ Vs) as a driving voltage to the electrode 19 corresponding to the ink chamber 22a. Then, the inkjet head driving device 30 waits for the post-processing time T3 to elapse. When a positive voltage (+ Vs) is applied, the partition walls 28a and 28b on both sides of the ink chamber 22a are deformed inward so as to contract the volume of the ink chamber 22a, resulting in the state of FIG. . This deformation further increases the pressure in the ink chamber 22a. For this reason, the rapid pressure drop that occurs in the ink chamber 22a due to the ejection of ink droplets is alleviated.

後処理時間Ｔ３が経過して時点ｔ５になると、インクジェットヘッド駆動装置３０は、インク室２２ａに対応した電極１９に印加する電圧を基準電圧の０ボルトに再度戻す。印加電圧が０ボルトに戻されたことに応じて、インク室２２ａの両側の隔壁２８ａ，２８ｂが定常状態に復元される。すなわち、各インク室２２ａ，２２ｂ，２２ｃは、図２０の（ａ）の状態に戻る。   When the post-processing time T3 has elapsed and the time point t5 is reached, the inkjet head driving device 30 returns the voltage applied to the electrode 19 corresponding to the ink chamber 22a to the reference voltage of 0 volts again. In response to the return of the applied voltage to 0 volts, the partition walls 28a and 28b on both sides of the ink chamber 22a are restored to a steady state. That is, each ink chamber 22a, 22b, 22c returns to the state shown in FIG.

インクジェットヘッド駆動装置３０は、図２０に示した通電波形の駆動パルス信号ＤＰを、中央のインク室２２ａの電極１９に供給する。そうすると、このインク室２２ａに対応したノズル２３から１ドロップのインク液滴が吐出される。   The ink jet head driving device 30 supplies the drive pulse signal DP having the energization waveform shown in FIG. 20 to the electrode 19 in the central ink chamber 22a. Then, one drop of ink droplet is ejected from the nozzle 23 corresponding to the ink chamber 22a.

次に、上記インクジェットヘッド駆動装置３０の一実施形態について、図１〜図１６を用いて説明する。なお、この実施形態は、チャネル数がＮ（ｃｈ．１〜ｃｈ．Ｎ：ただしＮ＞１）のインクジェットヘッド１に対する駆動装置として、ＶＡＰ電源、ＶＡＮ電源及びＧＮＤの３種類の駆動電源に対応したインクジェットヘッド駆動装置３０を例示する。   Next, an embodiment of the inkjet head driving device 30 will be described with reference to FIGS. In this embodiment, the drive device for the inkjet head 1 with N channels (ch. 1 to ch. N: N> 1) is compatible with three types of drive power sources: VAP power source, VAN power source, and GND. The inkjet head drive device 30 is illustrated.

図１は、インクジェットヘッド駆動装置３０の概略構成図である。ドライブＩＣ２６に実装されたインクジェットヘッド駆動装置３０は、ロジック部３１とアナログ部３２とを有する。   FIG. 1 is a schematic configuration diagram of an inkjet head driving device 30. The ink jet head driving device 30 mounted on the drive IC 26 has a logic unit 31 and an analog unit 32.

アナログ部３２は、インクジェットヘッド１の各チャネルｃｈ．１〜ｃｈ．Ｎにそれぞれ対応して設けられたチャネル駆動手段としてのＮ個のチャネル駆動回路３３-1〜３３-Nと、電圧選択手段としての負荷電圧選択回路３４とを含む。そしてアナログ部３２は、電源端子としてＶＣＣ端子、ＶＡＰ端子、ＶＡＮ、ＧＮＤ端子及びＬＶＩＮ端子を接続する。   The analog unit 32 is connected to each channel ch. 1-ch. N channel driving circuits 33-1 to 33-N as channel driving means provided corresponding to N and a load voltage selection circuit 34 as voltage selection means are included. The analog unit 32 connects the VCC terminal, the VAP terminal, the VAN, the GND terminal, and the LVIN terminal as power supply terminals.

ＶＣＣ端子には、チャネル駆動回路３３-1〜３３-N及び負荷電圧選択回路３４の電源として、ＶＣＣ電圧を供給する電源、いわゆるＶＣＣ電源が接続される。ＧＮＤ端子は、ＧＮＤ（グラウンド）レベルに接地されている。ＶＡＰ端子には、駆動パルス信号ＤＰ１〜ＤＰＮを作るための電源として、ＶＡＰ電圧を供給する電源、いわゆるＶＡＰ電源が接続される。ＶＡＮ端子には、同じく駆動パルス信号ＤＰ１〜ＤＰＮを作るための電源として、ＶＡＮ電圧を供給する電源、いわゆるＶＡＮ電源が接続される。因みに、ＶＡＰ電圧は、基準電圧となるＧＮＤレベルよりも正方向の電位を有する正駆動電圧である。ＶＡＮ電圧は、ＧＮＤレベルよりも負方向でかつ正駆動電圧と同電位を有する負駆動電圧である。   The VCC terminal is connected to a power supply for supplying a VCC voltage, a so-called VCC power supply, as a power supply for the channel drive circuits 33-1 to 33-N and the load voltage selection circuit 34. The GND terminal is grounded to the GND (ground) level. A power supply for supplying a VAP voltage, a so-called VAP power supply, is connected to the VAP terminal as a power supply for generating the drive pulse signals DP1 to DPN. Similarly, a power supply for supplying a VAN voltage, a so-called VAN power supply, is connected to the VAN terminal as a power supply for generating the drive pulse signals DP1 to DPN. Incidentally, the VAP voltage is a positive drive voltage having a potential in the positive direction with respect to the GND level as the reference voltage. The VAN voltage is a negative drive voltage that is in the negative direction with respect to the GND level and has the same potential as the positive drive voltage.

各チャネル駆動回路３３-1〜３３-Nは、駆動電圧である上記ＶＡＰ電圧及びＶＡＮ電圧と基準電圧であるＧＮＤレベルとによって、チャネル毎に駆動パルス信号ＤＰ１〜ＤＰＮを生成する。各駆動パルス信号ＤＰ１〜ＤＰＮは、それぞれ対応するチャネルｃｈ．１〜ｃｈ．Ｎを構成するインク室２２の電極１９に出力される。   Each of the channel drive circuits 33-1 to 33-N generates drive pulse signals DP1 to DPN for each channel according to the VAP voltage and VAN voltage which are drive voltages and the GND level which is a reference voltage. Each drive pulse signal DP1 to DPN has a corresponding channel ch. 1-ch. It is output to the electrode 19 of the ink chamber 22 constituting N.

負荷電圧選択回路３４は、前記ＶＡＰ電圧、ＶＡＮ電圧及びＧＮＤレベルの中から任意の負荷電圧ＬＶを選択する。この負荷電圧選択回路３４で選択される負荷電圧ＬＶは、前記ＬＶＩＮ端子に供給される。この負荷電圧選択回路３４の負荷電圧出力端子ＬＶＯＵＴと前記ＬＶＩＮ端子とを結ぶ電源ラインＬには、出力電位安定用のコンデンサとして１０００ｐＦ〜３０００ｐＦのコンデンサ３５が連結される。コンデンサ３５は、電源ラインＬとＧＮＤレベルとの間に介挿される。   The load voltage selection circuit 34 selects an arbitrary load voltage LV from the VAP voltage, VAN voltage and GND level. The load voltage LV selected by the load voltage selection circuit 34 is supplied to the LVIN terminal. A capacitor 35 of 1000 pF to 3000 pF is connected to the power supply line L connecting the load voltage output terminal LVOUT and the LVIN terminal of the load voltage selection circuit 34 as a capacitor for stabilizing the output potential. Capacitor 35 is interposed between power supply line L and the GND level.

図２は、チャネル駆動回路３３-1の構成図である。なお、他のチャネル駆動回路３３-2〜３３-Nも、チャネル駆動回路３３-1と同一構成なので、ここでの説明は省略する。   FIG. 2 is a configuration diagram of the channel driving circuit 33-1. Since the other channel drive circuits 33-2 to 33-N have the same configuration as the channel drive circuit 33-1, description thereof is omitted here.

チャネル駆動回路３３-1は、駆動電圧入力端子としてＶＡＰ端子、ＶＡＮ端子及びＧＮＤ端子を備え、選択電圧入力端子としてＬＶＩＮ端子を備え、出力端子としてＯＵＴ端子を備える。ＯＵＴ端子には、インクジェットヘッド１の対応するチャネルｃｈ．１の電極１９が接続され、この電極１９に対してＯＵＴ端子から駆動パルス信号ＤＰ１が出力される。   The channel drive circuit 33-1 includes a VAP terminal, a VAN terminal, and a GND terminal as drive voltage input terminals, an LVIN terminal as a selection voltage input terminal, and an OUT terminal as an output terminal. The corresponding channel ch. Of the inkjet head 1 is connected to the OUT terminal. One electrode 19 is connected, and a drive pulse signal DP 1 is output from the OUT terminal to this electrode 19.

チャネル駆動回路３３-1は、各入力端子すなわちＬＶＩＮ端子、ＶＡＰ端子、ＧＮＤ端子及びＶＡＮ端子と、出力端子すなわちＯＵＴ端子とを、それぞれ第１〜第４の接続回路４１１，４１２，４１３，４１４を介して接続する。第１〜第４の接続回路４１１，４１２，４１３，４１４としては、例えばＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのようなスイチッング素子を用いる。そして、ＬＶＩＮ端子とＯＵＴ端子との間に介在される第１の接続回路４１１としては、内部抵抗が大きい高インピーダンスのものを採用し、他の第２〜第４の接続回路４１２，４１３，４１４としては、上記高インピーダンスよりも内部抵抗の小さい低インピーダンスのものを採用する。   The channel driving circuit 33-1 includes input terminals, that is, an LVIN terminal, a VAP terminal, a GND terminal, a VAN terminal, an output terminal, that is, an OUT terminal, and first to fourth connection circuits 411, 412, 413, and 414, respectively. Connect through. As the first to fourth connection circuits 411, 412, 413, and 414, for example, switching elements such as PMOS transistors or NMOS transistors are used. As the first connection circuit 411 interposed between the LVIN terminal and the OUT terminal, a high-impedance circuit having a large internal resistance is employed, and the other second to fourth connection circuits 412, 413, 414 are employed. As this, a low impedance one having an internal resistance smaller than the high impedance is adopted.

チャネル駆動回路３３-1には、前記ロジック部３１からチャネルｃｈ．１の駆動制御信号ＤＲ１が４系統ＤＲ１ａ，ＤＲ１ｂ，ＤＲ１ｃ，ＤＲ１ｄに分割されて入力される。
第１系統の駆動制御信号ＤＲ１ａは、第１のレベルシフタ４２１で高電圧に変換された後、第１のプリバッファ４３１を介して第１の接続回路４１１に供給される。第２系統の駆動制御信号ＤＲ１ｂは、第２のレベルシフタ４２２で高電圧に変換された後、第２のプリバッファ４３２を介して第２の接続回路４１２に供給される。第３系統の駆動制御信号ＤＲ１ｃは、第３のレベルシフタ４２３で高電圧に変換された後、第３のプリバッファ４３３を介して第３の接続回路４１３に供給される。第４系統の駆動制御信号ＤＲ１ｄは、第４のレベルシフタ４２４で高電圧に変換された後、第４のプリバッファ４３４を介して接続回路４１４に供給される。 The channel drive circuit 33-1 includes a channel ch. One drive control signal DR1 is divided and inputted to four systems DR1a, DR1b, DR1c, DR1d.
The drive control signal DR1a of the first system is converted to a high voltage by the first level shifter 421, and then supplied to the first connection circuit 411 via the first prebuffer 431. The drive control signal DR1b of the second system is converted into a high voltage by the second level shifter 422, and then supplied to the second connection circuit 412 via the second prebuffer 432. The third system drive control signal DR 1 c is converted to a high voltage by the third level shifter 423 and then supplied to the third connection circuit 413 via the third pre-buffer 433. The drive control signal DR1d of the fourth system is converted into a high voltage by the fourth level shifter 424, and then supplied to the connection circuit 414 via the fourth prebuffer 434.

第１〜第４の接続回路４１１，４１２，４１３，４１４は、供給される駆動制御信号ＤＲ１ａ，ＤＲ１ｂ，ＤＲ１ｃ，ＤＲ１ｄがオンのとき両端子間を接続し、オフのとき両端子間を切り離す。つまり、第１系統の駆動制御信号ＤＲ１ａは、第１の接続回路４１１を接続するとき、すなわちＯＵＴ端子にＬＶ電圧を印加する場合にオン出力され、第２系統の駆動制御信号ＤＲ１ｂは、第２の接続回路４１２を接続するとき、すなわちＯＵＴ端子にＶＡＰ電圧を印加する場合にオン出力され、第３系統の駆動制御信号ＤＲ１ｃは、第３の接続回路４１３を接続するとき、すなわちＯＵＴ端子にＧＮＤレベルを印加する場合にオン出力され、第４系統の駆動制御信号ＤＲ１ｄは、第４の接続回路４１４を接続するとき、すなわちＯＵＴ端子にＶＡＮ電圧を印加する場合にオン出力される。   The first to fourth connection circuits 411, 412, 413, and 414 connect the two terminals when the supplied drive control signals DR1a, DR1b, DR1c, and DR1d are on, and disconnect the two terminals when they are off. That is, the first system drive control signal DR1a is turned on when the first connection circuit 411 is connected, that is, when the LV voltage is applied to the OUT terminal, and the second system drive control signal DR1b is When the VAP voltage is applied to the OUT terminal, ie, when the VAP voltage is applied to the OUT terminal, the third-system drive control signal DR1c is output when the third connection circuit 413 is connected, that is, to the OUT terminal. When the level is applied, the fourth system drive control signal DR1d is turned on when the fourth connection circuit 414 is connected, that is, when the VAN voltage is applied to the OUT terminal.

図３は、負荷電圧選択回路３４の構成図である。負荷電圧選択回路３４は、入力端子としてＶＡＰ端子、ＶＡＮ端子及びＧＮＤ端子を備え、出力端子としてＬＶＯＵＴ端子を備える。ＬＶＯＵＴ端子は、前記ＬＶＩＮ端子と信号線Ｌによって接続される。   FIG. 3 is a configuration diagram of the load voltage selection circuit 34. The load voltage selection circuit 34 includes a VAP terminal, a VAN terminal, and a GND terminal as input terminals, and an LVOUT terminal as an output terminal. The LVOUT terminal is connected to the LVIN terminal by a signal line L.

負荷電圧選択回路３４は、各入力端子すなわちＶＡＰ端子、ＧＮＤ端子及びＶＡＮ端子と、出力端子すなわちＬＶＯＵＴ端子とを、それぞれ第５〜第７の接続回路４１５，４１６，４１７を介して接続する。第５〜第７の接続回路４１５，４１６，４１７としては、例えばＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのようなスイチッング素子を用いる。また、内部抵抗の小さい低インピーダンスのものを第５〜第７の接続回路４１５，４１６，４１７として採用する。   The load voltage selection circuit 34 connects each input terminal, that is, the VAP terminal, the GND terminal, and the VAN terminal, and the output terminal, that is, the LVOUT terminal, through fifth to seventh connection circuits 415, 416, and 417, respectively. As the fifth to seventh connection circuits 415, 416, and 417, for example, switching elements such as PMOS transistors or NMOS transistors are used. In addition, a low-impedance circuit having a small internal resistance is employed as the fifth to seventh connection circuits 415, 416, and 417.

負荷電圧選択回路３４には、前記ロジック部３１から負荷電圧選択信号ＬＶＳが３系統ＬＶＳａ，ＬＶＳｂ，ＬＶＳｃに分割されて入力される。
第１系統の負荷電圧選択信号ＬＶＳａは、第５のレベルシフタ４２５で高電圧に変換された後、第５のプリバッファ４３５を介して第５の接続回路４１５に供給される。第２系統の負荷電圧選択信号ＬＶＳｂは、第６のレベルシフタ４２６で高電圧に変換された後、第６のプリバッファ４３６を介して第６の接続回路４１６に供給される。第３系統の負荷電圧選択信号ＬＶＳｃは、第７のレベルシフタ４２７で高電圧に変換された後、第７のプリバッファ４３７を介して第７の接続回路４１７に供給される。 The load voltage selection circuit 34 receives the load voltage selection signal LVS from the logic unit 31 divided into three systems LVSa, LVSb, and LVSc.
The first system load voltage selection signal LVSa is converted to a high voltage by the fifth level shifter 425 and then supplied to the fifth connection circuit 415 via the fifth prebuffer 435. The second system load voltage selection signal LVSb is converted to a high voltage by the sixth level shifter 426 and then supplied to the sixth connection circuit 416 via the sixth prebuffer 436. The third system load voltage selection signal LVSc is converted to a high voltage by the seventh level shifter 427 and then supplied to the seventh connection circuit 417 via the seventh prebuffer 437.

第５〜第７の接続回路４１５，４１６，４１７は、供給される負荷電圧選択信号ＬＶＳａ，ＬＶＳｂ，ＬＶＳｃがオンのとき両端子間を接続し、オフのとき両端子間を切り離す。つまり、第１系統の選択信号ＬＶＳａは、第５の接続回路４１５を接続するとき、すなわちＬＶＯＵＴ端子にＶＡＰ電圧を印加する場合にオン出力され、第２系統の選択信号ＬＶＳｂは、第６の接続回路４１６を接続するとき、すなわちＬＶＯＵＴ端子にＧＮＤレベルを印加する場合にオン出力され、第３系統の選択信号ＬＶＳｃは、第７の接続回路４１７を接続するとき、すなわちＬＶＯＵＴ端子にＶＡＮ電圧を印加する場合にオン出力される。   The fifth to seventh connection circuits 415, 416, and 417 connect both terminals when supplied load voltage selection signals LVSa, LVSb, and LVSc are on, and disconnect both terminals when they are off. That is, the selection signal LVSa of the first system is turned on when the fifth connection circuit 415 is connected, that is, when the VAP voltage is applied to the LVOUT terminal, and the selection signal LVSb of the second system is output in the sixth connection. When the circuit 416 is connected, that is, when the GND level is applied to the LVOUT terminal, the output is turned on. The third system selection signal LVSC applies the VAN voltage to the LVOUT terminal when the seventh connection circuit 417 is connected. When turned on, it is turned on.

図４は、前記ロジック部３１の要部構成を示すブロック図である。ロジック部３１は、駆動条件制御部５１、ドロップ周期タイミング制御部５２、駆動波形遷移制御手段としての駆動波形遷移制御部５３、電圧遷移制御手段としての負荷電圧遷移制御部５４、チャネルｃｈ．１〜ｃｈ．Ｎ別の駆動波形生成回路５５-1〜５５-N及び負荷電圧生成回路５６を備える。   FIG. 4 is a block diagram showing a main configuration of the logic unit 31. As shown in FIG. The logic unit 31 includes a drive condition control unit 51, a drop cycle timing control unit 52, a drive waveform transition control unit 53 as a drive waveform transition control unit, a load voltage transition control unit 54 as a voltage transition control unit, a channel ch. 1-ch. N drive waveform generation circuits 55-1 to 55-N and a load voltage generation circuit 56 are provided.

駆動条件制御部５１は、図示しない印刷制御部から与えられる印刷データと制御パラメータとにより、チャネルｃｈ．１〜ｃｈ．Ｎ毎にインク吐出タイミングと吐出数とを決定する。そして駆動条件制御部５１は、この決定内容に従い、チャネルｃｈ．１〜ｃｈ．Ｎ別に駆動条件データを生成し、この駆動条件データを、対応するチャネル駆動波形生成回路５５-1〜５５-Nに供給する。   The drive condition control unit 51 determines the channel ch. Based on print data and control parameters given from a print control unit (not shown). 1-ch. The ink ejection timing and the number of ejections are determined every N. Then, the drive condition control unit 51 follows the determination contents to determine the channel ch. 1-ch. Drive condition data is generated for each N, and this drive condition data is supplied to the corresponding channel drive waveform generation circuits 55-1 to 55-N.

ドロップ周期タイミング制御部５２は、図示しない印刷制御部から与えられる１ドロップ周期Ｔｔのタイミング情報を基に、駆動イネーブル信号ＤＥとサイクルエンド信号ＣＴＩＭＥＮＤとを生成し、駆動波形遷移制御部５３と負荷電圧遷移制御部５４とに出力する。   The drop cycle timing control unit 52 generates a drive enable signal DE and a cycle end signal CTIMEND based on timing information of one drop cycle Tt given from a print control unit (not shown), and generates a drive waveform transition control unit 53 and a load voltage. It outputs to the transition control part 54.

駆動波形遷移制御部５３は、上記ドロップ周期タイミング制御部５２から入力される駆動イネーブル信号ＤＥとサイクルエンド信号ＣＴＩＭＥＮＤとに同期して、駆動波形のパターンデータを各チャネルｃｈ．１〜ｃｈ．Ｎの駆動波形生成回路５５-1〜５５-Nに共通に供給する。パターンデータには、駆動波形コード群ＣＤと駆動波形ハイインピーダンス信号群ＨＩＺとが含まれる。   The drive waveform transition control unit 53 synchronizes the drive waveform pattern data with each channel ch. In synchronization with the drive enable signal DE and the cycle end signal CTIMEND input from the drop cycle timing control unit 52. 1-ch. The N drive waveform generation circuits 55-1 to 55-N are supplied in common. The pattern data includes a drive waveform code group CD and a drive waveform high impedance signal group HIZ.

負荷電圧遷移制御部５４は、上記ドロップ周期タイミング制御部５２から入力される駆動イネーブル信号ＤＥとサイクルエンド信号ＣＴＩＭＥＮＤとに同期して、負荷電圧の切替パターンを示す負荷電圧制御コードＬＶＣＤを負荷電圧生成回路５６に供給する。   The load voltage transition control unit 54 generates a load voltage control code LVCD indicating a load voltage switching pattern in synchronization with the drive enable signal DE and the cycle end signal CTIMEND input from the drop cycle timing control unit 52. Supply to circuit 56.

チャネルｃｈ．１〜ｃｈ．Ｎ別の駆動波形生成回路５５-1〜５５-Nは、駆動条件制御部５１から供給される駆動条件データと、駆動波形遷移制御部５３から供給される駆動波形のパターンデータ（駆動波形コード群ＣＤ，駆動波形ハイインピーダンス信号群ＨＩＺ）とにより、対応するチャネルｃｈ．１〜ｃｈ．Ｎの駆動制御信号ＤＲ１〜ＤＲＮを生成する。生成された駆動制御信号ＤＲ１〜ＤＲＮは、４系統に分割されて、対応するチャネル駆動回路３３-1〜３３-Nに出力される。   Channel ch. 1-ch. The N drive waveform generation circuits 55-1 to 55-N include drive condition data supplied from the drive condition control unit 51, and drive waveform pattern data (drive waveform code group) supplied from the drive waveform transition control unit 53. CD, drive waveform high impedance signal group HIZ), the corresponding channel ch. 1-ch. N drive control signals DR1 to DRN are generated. The generated drive control signals DR1 to DRN are divided into four systems and output to the corresponding channel drive circuits 33-1 to 33-N.

負荷電圧生成回路５６は、負荷電圧遷移制御部５４から供給される負荷電圧制御コードＬＶＣＤに従い、負荷電圧選択信号ＬＶＳを生成する。生成された負荷電圧選択信号ＬＶＳは、３系統に分割されて負荷電圧選択回路３４に出力される。   The load voltage generation circuit 56 generates a load voltage selection signal LVS according to the load voltage control code LVCD supplied from the load voltage transition control unit 54. The generated load voltage selection signal LVS is divided into three systems and output to the load voltage selection circuit 34.

図５は、前記駆動波形遷移制御部５３の構成図である。駆動波形遷移制御部５３は、駆動波形設定レジスタ６１と、駆動波形ステートタイミング制御回路６２と、駆動波形ステートタイミング生成回路６３と、駆動波形コード生成回路６４とを含む。
駆動波形設定レジスタ６１には、駆動波形ステートタイミングの設定データＴＩＭ０〜ＴＩＭ３０と、駆動波形コードの設定データとがセットされる。 FIG. 5 is a configuration diagram of the drive waveform transition control unit 53. The drive waveform transition control unit 53 includes a drive waveform setting register 61, a drive waveform state timing control circuit 62, a drive waveform state timing generation circuit 63, and a drive waveform code generation circuit 64.
In the drive waveform setting register 61, drive waveform state timing setting data TIM0 to TIM30 and drive waveform code setting data are set.

駆動波形ステートタイミング制御回路６２は、駆動波形設定レジスタ６１から取り込んだ設定データＴＩＭ０〜ＴＩＭ３０に従い、駆動波形ステートタイミングデータＴＩＭを生成し、駆動波形ステートタイミング生成回路６３に供給する。   The drive waveform state timing control circuit 62 generates drive waveform state timing data TIM according to the setting data TIM 0 to TIM 30 fetched from the drive waveform setting register 61 and supplies the drive waveform state timing data TIM to the drive waveform state timing generation circuit 63.

駆動波形ステートタイミング生成回路６３は、ドロップ周期タイミング制御部５２から入力される駆動イネーブル信号ＤＥとサイクルエンド信号ＣＴＩＭＥＮＤとに同期して、前記駆動波形ステートタイミングデータＴＩＭから３２ビットの駆動波形ステートタイミング信号ＳＴＲ０〜ＳＴＲ３１を生成する。そして駆動波形ステートタイミング生成回路６３は、生成された駆動波形ステートタイミング信号ＳＴＲ０〜ＳＴＲ３０を駆動波形ステートタイミング制御回路６２に出力し、生成された駆動波形ステートタイミング信号ＳＴＲ０〜ＳＴＲ３１を駆動波形コード生成回路６４に出力する。   The drive waveform state timing generation circuit 63 synchronizes with the drive enable signal DE and the cycle end signal CTIMEND input from the drop cycle timing control unit 52, and generates a 32-bit drive waveform state timing signal from the drive waveform state timing data TIM. STR0 to STR31 are generated. The drive waveform state timing generation circuit 63 outputs the generated drive waveform state timing signals STR0 to STR30 to the drive waveform state timing control circuit 62, and the generated drive waveform state timing signals STR0 to STR31 are driven waveform code generation circuits. 64.

駆動波形コード生成回路６４は、駆動波形設定レジスタ６１から取り込んだ駆動波形コード設定データと、駆動波形ステートタイミング生成回路６３から入力される駆動波形ステートタイミング信号ＳＴＲ０〜ＳＴＲ３１とにより、駆動波形コード群ＷＶＡ＿ＣＤ、ＷＶＢ＿ＣＤ、ＷＶＣ＿ＣＤと、駆動波形ハイインピーダンス信号群ＷＶＡ＿ＨＩＺ、ＷＶＢ＿ＨＩＺ、ＷＶＣ＿ＨＩＺ、ＲＷＶＣ＿ＨＩＺとを生成する。そして駆動波形コード生成回路６４は、生成された駆動波形コード群ＷＶＡ＿ＣＤ、ＷＶＢ＿ＣＤ、ＷＶＣ＿ＣＤと、駆動波形ハイインピーダンス信号群ＷＶＡ＿ＨＩＺ、ＷＶＢ＿ＨＩＺ、ＷＶＣ＿ＨＩＺ、ＲＷＶＣ＿ＨＩＺとを、各チャネルの駆動波形生成回路５５-1〜５５-Nに共通に出力する。   The drive waveform code generation circuit 64 uses the drive waveform code setting data fetched from the drive waveform setting register 61 and the drive waveform state timing signals STR0 to STR31 input from the drive waveform state timing generation circuit 63 to generate a drive waveform code group WVA_CD. , WVB_CD, WVC_CD and drive waveform high impedance signal groups WVA_HIZ, WVB_HIZ, WVC_HIZ, RWVC_HIZ. The drive waveform code generation circuit 64 generates the drive waveform code groups WVA_CD, WVB_CD, WVC_CD and the drive waveform high impedance signal groups WVA_HIZ, WVB_HIZ, WVC_HIZ, RWVC_HIZ from the drive waveform generation circuits 55-1 to 55-1 of each channel. Output in common to 55-N.

図６は、前記負荷電圧遷移制御部５４の構成図である。負荷電圧遷移制御部５４は、負荷電圧設定レジスタ７１と、初期電圧設定手段としての負荷電圧初期値コード設定レジスタ７２と、負荷電圧ステートタイミング制御回路７３と、負荷電圧ステートタイミング生成回路７４と、負荷電圧制御コード生成回路７５、負荷電圧制御コード選択回路７６とを含む。   FIG. 6 is a configuration diagram of the load voltage transition control unit 54. The load voltage transition control unit 54 includes a load voltage setting register 71, a load voltage initial value code setting register 72 as an initial voltage setting means, a load voltage state timing control circuit 73, a load voltage state timing generation circuit 74, a load A voltage control code generation circuit 75 and a load voltage control code selection circuit 76 are included.

負荷電圧設定レジスタ７１には、負荷電圧ステートタイミングの設定データＬＶＴＩＭ０〜ＬＶＴＩＭ６と、負荷電圧制御コードの設定データとがセットされる。負荷電圧初期値コード設定レジスタ７２には、負荷電圧初期値ＬＮＩＮＩＴがセットされる。   In the load voltage setting register 71, load voltage state timing setting data LVTIM0 to LVTIM6 and load voltage control code setting data are set. In the load voltage initial value code setting register 72, the load voltage initial value LNINIT is set.

負荷電圧ステートタイミング制御回路７３は、負荷電圧設定レジスタ７１から取り込んだ設定データＬＶＴＩＭ０〜ＬＶＴＩＭ６に従い、負荷電圧ステートタイミングデータＬＶＴＩＭを生成し、負荷電圧ステートタイミング生成回路７４に供給する。   The load voltage state timing control circuit 73 generates load voltage state timing data LVTIM according to the setting data LVTIM0 to LVTIM6 fetched from the load voltage setting register 71, and supplies the load voltage state timing data LVTIM to the load voltage state timing generation circuit 74.

負荷電圧ステートタイミング生成回路７４は、ドロップ周期タイミング制御部５２から入力される駆動イネーブル信号ＤＥとサイクルエンド信号ＣＴＩＭＥＮＤとに同期して、前記負荷電圧ステートタイミングデータＬＶＴＩＭから８ビットの負荷電圧ステートタイミング信号ＬＶＳＴＲ０〜ＬＶＳＴＲ７を生成する。そして負荷電圧ステートタイミング生成回路７４は、生成された負荷電圧ステートタイミング信号ＬＶＳＴＲ０〜ＬＶＳＴＲ６を負荷電圧ステートタイミング制御回路７３に出力し、生成された負荷電圧ステートタイミング信号ＬＶＳＴＲ０〜ＬＶＳＴＲ７を負荷電圧制御コード生成回路７５に出力する。   The load voltage state timing generation circuit 74 synchronizes with the drive enable signal DE and the cycle end signal CTIMEND input from the drop cycle timing control unit 52, and generates an 8-bit load voltage state timing signal from the load voltage state timing data LVTIM. LVSTR0 to LVSTR7 are generated. Then, the load voltage state timing generation circuit 74 outputs the generated load voltage state timing signals LVSTR0 to LVSTR6 to the load voltage state timing control circuit 73 and generates the generated load voltage state timing signals LVSTR0 to LVSTR7 as load voltage control code generation Output to the circuit 75.

負荷電圧制御コード生成回路７５は、負荷電圧設定レジスタ７１から取り込んだ負荷電圧制御コードの設定データＬＶＣＯＤＥと、負荷電圧ステートタイミング生成回路７４から入力される負荷電圧ステートタイミング信号ＬＶＳＴＲ０〜ＬＶＳＴＲ７とにより、負荷電圧制御コードＬＶ＿ＣＤを生成する。そして負荷電圧制御コード生成回路７５は、生成された負荷電圧制御コードＬＶ＿ＣＤを、負荷電圧制御コード選択回路７６に出力する。   The load voltage control code generation circuit 75 receives the load voltage control code setting data LVCODE fetched from the load voltage setting register 71 and the load voltage state timing signals LVSTR0 to LVSTR7 input from the load voltage state timing generation circuit 74. A voltage control code LV_CD is generated. Then, the load voltage control code generation circuit 75 outputs the generated load voltage control code LV_CD to the load voltage control code selection circuit 76.

負荷電圧制御コード選択回路７６は、負荷電圧初期値コード設定レジスタ７２から取り込んだ負荷電圧初期値ＬＮＩＮＩＴと、負荷電圧制御コード生成回路７５から供給される負荷電圧制御コードＬＶ＿ＣＤとのいずれか一方を選択して、負荷電圧制御コードＬＶＣＤとして負荷電圧生成回路５６に供給する。   The load voltage control code selection circuit 76 selects either the load voltage initial value LNINIT fetched from the load voltage initial value code setting register 72 or the load voltage control code LV_CD supplied from the load voltage control code generation circuit 75. Then, it is supplied to the load voltage generation circuit 56 as the load voltage control code LVCD.

図７は、駆動波形ステートタイミング生成回路６３の回路図である。駆動波形ステートタイミング生成回路６３は、オア回路８１、８ビットカウンタ８２，コンパレータ８３、アンドゲート８４、オアゲート８５、アンドゲート８６、５ビットカウンタ８７及び３２個のコンパレータ８８-0〜８８-31を備え、図７に示す如く配線する。   FIG. 7 is a circuit diagram of the drive waveform state timing generation circuit 63. The drive waveform state timing generation circuit 63 includes an OR circuit 81, an 8-bit counter 82, a comparator 83, an AND gate 84, an OR gate 85, an AND gate 86, a 5-bit counter 87, and 32 comparators 88-0 to 88-31. Wiring is performed as shown in FIG.

図８は、駆動波形ステートタイミング生成回路６３における主要な信号のタイミング図である。同図において、信号ＤＥは、ドロップ周期タイミング制御部５２から入力される駆動イネーブル信号である。信号ＣＴＩＭＥＮＤは、ドロップ周期タイミング制御部５２から入力されるサイクルエンド信号である。データＴＩＭ［7:0］は、駆動波形ステートタイミング制御回路６２から供給される駆動波形ステートタイミングデータである。データＳＴＴＣＴＲ[7:0]は、８ビットカウンタ８２から出力されるステートタイミング制御データである。信号ＳＴＴＥＮＤは、アンドゲート８４から出力されるステートエンド信号である。データＳＴＲＣＴＲ[4:0]は、５ビットカウンタ８７から出力されるステートカウントデータである。各信号ＳＴＲ０〜ＳＴＲ３１は、各コンパレータ８８-0〜８８-31から出力される駆動波形ステートタイミング信号である。   FIG. 8 is a timing diagram of main signals in the drive waveform state timing generation circuit 63. In the figure, a signal DE is a drive enable signal input from the drop cycle timing control unit 52. The signal CTIMEND is a cycle end signal input from the drop cycle timing control unit 52. Data TIM [7: 0] is drive waveform state timing data supplied from the drive waveform state timing control circuit 62. Data STTCTR [7: 0] is state timing control data output from the 8-bit counter 82. The signal STTEND is a state end signal output from the AND gate 84. Data STRCTR [4: 0] is state count data output from the 5-bit counter 87. The signals STR0 to STR31 are drive waveform state timing signals output from the comparators 88-0 to 88-31.

図８に示すように、オアゲート８１に駆動イネーブル信号ＤＥが入力されてからサイクルエンド信号ＣＴＩＭＥＮＤが入力されるまでの間（区間ＴＳ〜ＴＥ）、８ビットカウンタ８２は、所定のタイミングでカウント動作し、カウント値に相当するステートタイミング制御データＳＴＴＣＴＲ[7:0]を出力する。コンパレータ８３は、ステートタイミング制御データＳＴＴＣＴＲ[7:0]の値が駆動波形ステートタイミングデータＴＩＭ［7:0］の値と一致すると、一致信号を出力する。アンドゲート８４は、コンパレータ８３から一致信号が入力されると、ステートエンド信号ＳＴＴＥＮＤを出力する。８ビットカウンタ８２は、オアゲート８１を介してステートエンド信号ＳＴＴＥＮＤが入力されると、カウント値を一旦リセットし、その後、所定のタイミングでカウント動作を再開する。   As shown in FIG. 8, the 8-bit counter 82 counts at a predetermined timing from when the drive enable signal DE is input to the OR gate 81 until the cycle end signal CTIMEND is input (section TS to TE). The state timing control data STTCTR [7: 0] corresponding to the count value is output. The comparator 83 outputs a coincidence signal when the value of the state timing control data STTCTR [7: 0] matches the value of the drive waveform state timing data TIM [7: 0]. When the coincidence signal is input from the comparator 83, the AND gate 84 outputs a state end signal STTEND. When the state end signal STTEND is input through the OR gate 81, the 8-bit counter 82 once resets the count value and then restarts the count operation at a predetermined timing.

また、オアゲート８５に駆動イネーブル信号ＤＥが入力されてからサイクルエンド信号ＣＴＩＭＥＮＤが入力されるまでの間（区間ＴＳ〜ＴＥ）、５ビットカウンタ８７は、アンドゲート８６を介して入力されるステートエンド信号ＳＴＴＥＮＤの発生数をカウントする。そして５ビットカウンタ８７は、カウント値に相当するステートカウントデータＳＴＲＣＴＲ[4:0]を各コンパレータ８８-0〜８８-31に出力する。   The 5-bit counter 87 is a state end signal input via the AND gate 86 until the cycle end signal CTIMEND is input after the drive enable signal DE is input to the OR gate 85 (section TS to TE). The number of occurrences of STTEND is counted. Then, the 5-bit counter 87 outputs state count data STRCTR [4: 0] corresponding to the count value to each of the comparators 88-0 to 88-31.

コンパレータ８８-0は、ステートカウントデータＳＴＲＣＴＲ[4:0]が“０”のとき、駆動波形ステートタイミング信号ＳＴＲ０を出力する。コンパレータ８８-1は、ステートカウントデータＳＴＲＣＴＲ[4:0]が“１”のとき、駆動波形ステートタイミング信号ＳＴＲ１を出力する。コンパレータ８８-2は、ステートカウントデータＳＴＲＣＴＲ[4:0]が“２”のとき、駆動波形ステートタイミング信号ＳＴＲ２を出力する。他のコンパレータ８８-3〜８８-31についても同様であり、例えばコンパレータ８８-31は、ステートカウントデータＳＴＲＣＴＲ[4:0]が“３１”のとき、駆動波形ステートタイミング信号ＳＴＲ３１を出力する。   The comparator 88-0 outputs the drive waveform state timing signal STR0 when the state count data STRCTR [4: 0] is “0”. The comparator 88-1 outputs the drive waveform state timing signal STR1 when the state count data STRCTR [4: 0] is “1”. The comparator 88-2 outputs the drive waveform state timing signal STR2 when the state count data STRCTR [4: 0] is “2”. The same applies to the other comparators 88-3 to 88-31. For example, when the state count data STRCTR [4: 0] is “31”, the comparator 88-31 outputs the drive waveform state timing signal STR31.

各コンパレータ８８-0〜８８-31の出力のうち、駆動波形ステートタイミング信号ＳＴＲ０〜ＳＴＲ３０は、駆動波形ステートタイミング制御回路６２に出力され、駆動波形ステートタイミングデータＴＩＭ［7:0］の生成に供せられる。同様に、駆動波形ステートタイミング信号ＳＴＲ０〜ＳＴＲ３１は、駆動波形コード生成回路６４に出力され、駆動波形コードの生成に供せられる。   Of the outputs of the comparators 88-0 to 88-31, the drive waveform state timing signals STR0 to STR30 are output to the drive waveform state timing control circuit 62 and are used to generate the drive waveform state timing data TIM [7: 0]. It is made. Similarly, the drive waveform state timing signals STR0 to STR31 are output to the drive waveform code generation circuit 64 and used for generation of the drive waveform code.

図９は、負荷電圧ステートタイミング生成回路７４の回路図である。負荷電圧ステートタイミング生成回路７４は、オア回路９１、８ビットカウンタ９２，コンパレータ９３、アンドゲート９４、オアゲート９５、アンドゲート９６、３ビットカウンタ９７及び８個のコンパレータ９８-0〜９８-7を備え、図９に示す如く配線する。   FIG. 9 is a circuit diagram of the load voltage state timing generation circuit 74. The load voltage state timing generation circuit 74 includes an OR circuit 91, an 8-bit counter 92, a comparator 93, an AND gate 94, an OR gate 95, an AND gate 96, a 3-bit counter 97, and eight comparators 98-0 to 98-7. Wiring is performed as shown in FIG.

図１０は、負荷電圧ステートタイミング生成回路７４における主要な信号のタイミング図である。同図において、信号ＤＥは、ドロップ周期タイミング制御部５２から入力される駆動イネーブル信号である。信号ＣＴＩＭＥＮＤは、ドロップ周期タイミング制御部５２から入力されるサイクルエンド信号である。データＬＶＴＩＭ［7:0］は、負荷電圧ステートタイミング制御回路７３から供給される負荷電圧ステートタイミングデータである。データＬＶＳＴＴＣＴＲ[7:0]は、８ビットカウンタ９２から出力される負荷電圧ステートタイミング制御データである。信号ＬＶＳＴＴＥＮＤは、アンドゲート９４から出力される負荷電圧ステートエンド信号である。データＬＶＳＴＲＣＴＲ[2:0]は、３ビットカウンタ９７から出力される負荷電圧ステートカウントデータである。各信号ＬＶＳＴＲ０〜ＬＶＳＴＲ７は、各コンパレータ９８-0〜９８-7から出力される負荷電圧ステートタイミング信号である。   FIG. 10 is a timing diagram of main signals in the load voltage state timing generation circuit 74. In the figure, a signal DE is a drive enable signal input from the drop cycle timing control unit 52. The signal CTIMEND is a cycle end signal input from the drop cycle timing control unit 52. Data LVTIM [7: 0] is load voltage state timing data supplied from the load voltage state timing control circuit 73. Data LVSTTCTR [7: 0] is load voltage state timing control data output from the 8-bit counter 92. The signal LVSTTEND is a load voltage state end signal output from the AND gate 94. Data LVSTRCTR [2: 0] is load voltage state count data output from the 3-bit counter 97. The signals LVSTR0 to LVSTR7 are load voltage state timing signals output from the comparators 98-0 to 98-7.

図１０に示すように、オアゲート９１に駆動イネーブル信号ＤＥが入力されてからサイクルエンド信号ＣＴＩＭＥＮＤが入力されるまでの間（区間ＴＳ〜ＴＥ）、８ビットカウンタ９２は、所定のタイミングでカウント動作し、カウント値に相当する負荷電圧ステートタイミング制御データＬＶＳＴＴＣＴＲ[7:0]を出力する。コンパレータ９３は、負荷電圧ステートタイミング制御データＬＶＳＴＴＣＴＲ[7:0]の値が、負荷電圧ステートタイミングデータＬＶＴＩＭ［7:0］の値と一致すると、一致信号を出力する。アンドゲート９４は、コンパレータ９３から一致信号が入力されると、負荷電圧ステートエンド信号ＬＶＳＴＴＥＮＤを出力する。８ビットカウンタ９２は、オアゲート９１を介して負荷電圧ステートエンド信号ＬＶＳＴＴＥＮＤが入力されると、カウント値を一旦リセットし、その後、所定のタイミングでカウント動作を再開する。   As shown in FIG. 10, the 8-bit counter 92 performs a counting operation at a predetermined timing from when the drive enable signal DE is input to the OR gate 91 until the cycle end signal CTIMEND is input (section TS to TE). The load voltage state timing control data LVSTTCTR [7: 0] corresponding to the count value is output. The comparator 93 outputs a coincidence signal when the value of the load voltage state timing control data LVSTTCTR [7: 0] matches the value of the load voltage state timing data LVTIM [7: 0]. When the coincidence signal is input from the comparator 93, the AND gate 94 outputs the load voltage state end signal LVSTTEND. When the load voltage state end signal LVSTTEND is input via the OR gate 91, the 8-bit counter 92 once resets the count value and then restarts the count operation at a predetermined timing.

また、オアゲート９５に駆動イネーブル信号ＤＥが入力されてからサイクルエンド信号ＣＴＩＭＥＮＤが入力されるまでの間（区間ＴＳ〜ＴＥ）、３ビットカウンタ９７は、アンドゲート９６を介して入力される負荷電圧ステートエンド信号ＬＶＳＴＴＥＮＤの発生数をカウントする。そして３ビットカウンタ９７は、カウント値に相当する負荷電圧ステートカウントデータＬＶＳＴＲＣＴＲ[2:0]を各コンパレータ９８-0〜９８-7に出力する。   Further, the period from when the drive enable signal DE is input to the OR gate 95 to when the cycle end signal CTIMEND is input (section TS to TE), the 3-bit counter 97 receives the load voltage state input via the AND gate 96. The number of occurrences of the end signal LVSTTEND is counted. The 3-bit counter 97 outputs load voltage state count data LVSTRCTR [2: 0] corresponding to the count value to each of the comparators 98-0 to 98-7.

コンパレータ９８-0は、負荷電圧ステートカウントデータＬＶＳＴＲＣＴＲ[2:0]が“０”のとき、負荷電圧ステートタイミング信号ＬＶＳＴＲ０を出力する。コンパレータ９８-1は、負荷電圧ステートカウントデータＬＶＳＴＲＣＴＲ[2:0]が“１”のとき、負荷電圧ステートタイミング信号ＬＶＳＴＲ１を出力する。他のコンパレータ９８-2〜９８-7についても同様であり、例えばコンパレータ９８-7は、負荷電圧ステートカウントデータＬＶＳＴＲＣＴＲ[2:0]が“７”のとき、負荷電圧ステートタイミング信号ＬＶＳＴＲ７を出力する。   The comparator 98-0 outputs the load voltage state timing signal LVSTR0 when the load voltage state count data LVSTRCTR [2: 0] is “0”. The comparator 98-1 outputs the load voltage state timing signal LVSTR1 when the load voltage state count data LVSTRCTR [2: 0] is “1”. The same applies to the other comparators 98-2 to 98-7. For example, the comparator 98-7 outputs the load voltage state timing signal LVSTR7 when the load voltage state count data LVSTRCTR [2: 0] is “7”. .

各コンパレータ９８-0〜９８-7の出力のうち、負荷電圧ステートタイミング信号ＬＶＳＴＲ０〜ＬＶＳＴＲ６は、負荷電圧ステートタイミング制御回路７３に出力され、負荷電圧ステートタイミングデータＬＶＴＩＭ［7:0］の生成に供せられる。同様に、負荷電圧ステートタイミング信号ＳＴＲ０〜ＳＴＲ７は、負荷電圧制御コード生成回路７５に出力され、負荷電圧制御コードの生成に供せられる。   Among the outputs of the comparators 98-0 to 98-7, the load voltage state timing signals LVSTR0 to LVSTR6 are output to the load voltage state timing control circuit 73 and are used to generate the load voltage state timing data LVTIM [7: 0]. It is made. Similarly, the load voltage state timing signals STR0 to STR7 are output to the load voltage control code generation circuit 75 and used for generation of the load voltage control code.

このように、駆動波形遷移制御部５３の制御タイミングと、負荷電圧遷移制御部５４の制御タイミングとは、駆動イネーブル信号ＤＥが入力されてからサイクルエンド信号ＣＴＩＭＥＮＤが入力されるまでのドロップ周期時間を共有する。ただし、当該ドロップ周期内のステート時間は、独立した時間軸で制御する。   Thus, the control timing of the drive waveform transition control unit 53 and the control timing of the load voltage transition control unit 54 are the drop cycle time from when the drive enable signal DE is input until the cycle end signal CTIMEND is input. Share. However, the state time within the drop period is controlled on an independent time axis.

前記駆動波形コード生成回路６４で生成される駆動波形コード群と駆動波形ハイインピーダンス信号群との第１のパターン例を図１１に示し、第２のパターン例を図１４に示す。
図１１，図１４において、「ＳＴＡＴＥ」は、駆動波形ステートタイミング生成回路６３で生成される駆動波形ステートタイミング信号ＳＴＲ０〜ＳＴＲ３１を示す。「ＴＩＭ（μｓｅｃ）」は、駆動波形設定レジスタ６１に設定される駆動波形ステートタイミングの設定データＴＩＭ０〜ＴＩＭ３０を示す。「ＷＶ−Ａ」は、インク吐出対象のチャネルｃｈ．ｉに対する駆動波形コード「ＨＯＭＥ」及び駆動波形ハイインピーダンス信号「ＨＯＭＥＨｉ−Ｚ」を示す。「ＷＶ−Ｂ」は、上記インク吐出対象のチャネルｃｈ．ｉの両側に隣接するチャネルｃｈ．ｉ−１、ｃｈ．ｉ＋１に対する駆動波形コード「ＮＥＩＧＨＢＯＲ」及び駆動波形ハイインピーダンス信号「ＮＥＩＧＨＢＯＲＨｉ−Ｚ」を示す。 A first pattern example of the drive waveform code group and the drive waveform high impedance signal group generated by the drive waveform code generation circuit 64 is shown in FIG. 11, and a second pattern example is shown in FIG.
11 and 14, “STATE” indicates drive waveform state timing signals STR <b> 0 to STR <b> 31 generated by the drive waveform state timing generation circuit 63. “TIM (μsec)” indicates drive waveform state timing setting data TIM0 to TIM30 set in the drive waveform setting register 61. “WV-A” is a channel ch. The drive waveform code “HOME” and the drive waveform high impedance signal “HOMEHi-Z” for i are shown. “WV-B” indicates the channel ch. channel ch. adjacent to both sides of i. i-1, ch. The drive waveform code “NEIGHBOR” and the drive waveform high impedance signal “NEIGHBORHi-Z” for i + 1 are shown.

なお、駆動波形コード「ＨＯＭＥ」，「ＮＥＩＧＨＢＯＲ」の値「０」は、対応する駆動波形生成回路５５-iにおいて生成される駆動制御信号ＤＲｉのうち第３系統の駆動制御信号ＤＲiｃをオン出力させるコードである。値「１」は、同駆動制御信号ＤＲｉのうち第２系統の駆動制御信号ＤＲiｂをオン出力させるコードである。値「２」は、同駆動制御信号ＤＲｉのうち第４系統の駆動制御信号ＤＲiｄをオン出力させるコードである。値「３」は、同駆動制御信号ＤＲｉのうち第１系統の駆動制御信号ＤＲiａをオン出力させるコードである。   Note that the value “0” of the drive waveform codes “HOME” and “NEIGBOR” causes the third-system drive control signal DRic to be turned on among the drive control signals DRi generated in the corresponding drive waveform generation circuit 55-i. Code. The value “1” is a code for turning on the drive control signal DRib of the second system among the drive control signals DRi. The value “2” is a code for turning on the fourth system drive control signal DRid of the drive control signal DRi. The value “3” is a code for turning on the first system drive control signal DRia among the drive control signals DRi.

また、駆動波形ハイインピーダンス信号「ＨＯＭＥＨｉ−Ｚ」，「ＮＥＩＧＨＢＯＲＨｉ−Ｚ」の値「０」は、対応する駆動波形コード「ＨＯＭＥ」，「ＮＥＩＧＨＢＯＲ」で生成される駆動制御信号ＤＲｉａ〜ＤＲｉｄが、駆動波形生成回路５５-iから対応するチャネルの駆動回路３３-iに出力されるように制御する信号であり、値「１」は、出力されないように制御する信号である。   In addition, the drive waveform high impedance signals “HOMEHi-Z” and “NEIGBORHi-Z” have values “0” corresponding to the drive control signals DRia to DRid generated by the corresponding drive waveform codes “HOME” and “NEIGHBOR”. The signal is controlled so as to be output from the waveform generation circuit 55-i to the driving circuit 33-i of the corresponding channel, and the value “1” is a signal controlled so as not to be output.

図１２は、前記第１のバターン例において、前記負荷電圧制御コード生成回路７５で生成される負荷電圧制御コードの一パターン例である。また、図１５は、前記第２のパターン例において、前記負荷電圧制御コード生成回路７５で生成される負荷電圧制御コードの一パターン例である。   FIG. 12 is a pattern example of the load voltage control code generated by the load voltage control code generation circuit 75 in the first pattern example. FIG. 15 is a pattern example of the load voltage control code generated by the load voltage control code generation circuit 75 in the second pattern example.

図１２、図１５において、「ＬＶＳＴＲ」は，負荷電圧ステートタイミング生成回路７４で生成される負荷電圧ステートタイミング信号ＬＶＳＴＲ０〜ＬＶＳＴＲ７を示す。「ＬＶＴＩＭ（μｓｅｃ）」は、負荷電圧設定レジスタ７１に設定される負荷電圧波形ステートタイミングの設定データＬＶＴＩＭ０〜ＬＶＴＩＭ７を示す。「ＬＶ＿ＣＤ」は、対応する負荷電圧ステートタイミング信号ＬＶＳＴＲ０〜ＬＶＳＴＲ７と負荷電圧制御コードの設定データＬＶＣＯＤＥとから負荷電圧制御コード生成回路７５で生成される負荷電圧制御コードＬＶ＿ＣＤである。負荷電圧制御コードＬＶ＿ＣＤにおいて、値「０」は、負荷電圧生成回路５６において生成される負荷電圧選択信号ＬＶＳのうち第２系統の選択信号ＬＶＳｂをオン出力するコードである。値「１」は、同負荷電圧選択信号ＬＶＳのうち第１系統の選択信号ＬＶＳａをオン出力するコードである。値「２」は、同負荷電圧選択信号ＬＶＳのうち第３系統の選択信号ＬＶＳｃをオン出力するコードである。   12 and 15, “LVSTR” indicates the load voltage state timing signals LVSTR 0 to LVSTR 7 generated by the load voltage state timing generation circuit 74. “LVTIM (μsec)” indicates load voltage waveform state timing setting data LVTIM0 to LVTIM7 set in the load voltage setting register 71. “LV_CD” is a load voltage control code LV_CD generated by the load voltage control code generation circuit 75 from the corresponding load voltage state timing signals LVSTR0 to LVSTR7 and the setting data LVCODE of the load voltage control code. In the load voltage control code LV_CD, the value “0” is a code for turning on and outputting the second-system selection signal LVSb among the load voltage selection signals LVS generated by the load voltage generation circuit 56. The value “1” is a code for turning on the selection signal LVSa of the first system among the load voltage selection signal LVS. The value “2” is a code for turning on the selection signal LVSc of the third system among the load voltage selection signal LVS.

図１３は、前記第１のパターン例において、インク吐出チャネルｃｈ．ｉと当該チャネルｃｈ．ｉに隣接するチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1，ＤＰｉ，ＤＰi+1を示す。また、図１６は、前記第２のパターン例において、インク吐出チャネルｃｈ．ｉと当該チャネルｃｈ．ｉに隣接するチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1，ＤＰｉ，ＤＰi+1を示す。   FIG. 13 shows the ink discharge channel ch. i and the channel ch. channel ch. adjacent to i. i-1, ch. The drive pulse signals DPi-1, DPi, DPi + 1 for i + 1 are shown. FIG. 16 shows the ink ejection channel ch. In the second pattern example. i and the channel ch. channel ch. adjacent to i. i-1, ch. The drive pulse signals DPi-1, DPi, DPi + 1 for i + 1 are shown.

以下、第１のパターン例と第２のパターン例のそれぞれに対するインクジェットヘッド駆動装置３０の作用について説明する。はじめに、図１１〜図１３を用いて第１のパターン例に対するインクジェットヘッド駆動装置３０の作用について説明する。   Hereinafter, the operation of the inkjet head driving device 30 for each of the first pattern example and the second pattern example will be described. First, the operation of the inkjet head driving device 30 with respect to the first pattern example will be described with reference to FIGS.

ドロップ周期の開始前においては、駆動波形生成回路５５-(i-1)，５５-i，５５-(i+1)から対応する駆動回路３３-(i-1)，３３-i，３３-(i+1)に対し、第３系統の駆動制御信号ＤＲ１ｃが出力される。これにより、駆動回路３３-(i-1)，３３-i，３３-(i+1)においては、いずれも第３の接続回路４１３がオンする。その結果、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位はＧＮＤレベルとなる。   Before the start of the drop cycle, the corresponding drive circuits 33- (i-1), 33-i, 33- from the drive waveform generation circuits 55- (i-1), 55-i, 55- (i + 1). For (i + 1), the third system drive control signal DR1c is output. As a result, the third connection circuit 413 is turned on in the drive circuits 33- (i-1), 33-i, and 33- (i + 1). As a result, the potentials of the drive pulse signals DPi−1, DPi, and DPi + 1 become the GND level.

また、この時点において、負荷電圧制御コード選択回路７６では、負荷電圧初期値コード設定レジスタ７２に設定されている負荷電圧初期値ＬＮＩＮＩＴが選択される。第１の例では、負荷電圧初期値ＬＮＩＮＩＴは「１」である。このため、負荷電圧生成回路５６から負荷電圧選択回路３４に対し、第１系統の選択信号ＬＶＳａが出力される。これにより、負荷電圧選択回路３４においては、負荷電圧ＬＶとしてＶＡＰ電圧が選択される。   At this time, the load voltage control code selection circuit 76 selects the load voltage initial value LNINIT set in the load voltage initial value code setting register 72. In the first example, the load voltage initial value LNINIT is “1”. Therefore, the first system selection signal LVSa is output from the load voltage generation circuit 56 to the load voltage selection circuit 34. Thereby, in the load voltage selection circuit 34, the VAP voltage is selected as the load voltage LV.

ドロップ周期タイミング制御部５２から駆動イネーブル信号ＤＥが出力され、駆動波形ステートの初期状態ＳＴＲ０になると、図１１に示すように、インク吐出対象のチャネルｃｈ．iに対する駆動波形コードとその両隣のチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードとはいずれも「３」なので、駆動波形生成回路５５-(i-1)，５５-i，５５-(i+1)から対応する駆動回路３３-(i-1)，３３-i，３３-(i+1)に対し、第１系統の駆動制御信号ＤＲ１ａが出力される。これにより、駆動回路３３-(i-1)，３３-i，３３-(i+1)においては、いずれも第１の接続回路４１１がオンする。その結果、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位は、ＬＶＩＮ端子への入力電圧、つまりはＶＡＰ電圧まで上昇する。   When the drive enable signal DE is output from the drop cycle timing control unit 52 and the drive waveform state is in the initial state STR0, as shown in FIG. Drive waveform code for i and the channel ch. i-1, ch. Since the drive waveform code for i + 1 is “3”, the corresponding drive circuit 33- (i−1) is selected from the drive waveform generation circuits 55- (i−1), 55-i, 55- (i + 1). ), 33-i, 33- (i + 1), the first system drive control signal DR1a is output. As a result, in each of the drive circuits 33- (i-1), 33-i, and 33- (i + 1), the first connection circuit 411 is turned on. As a result, the potentials of the drive pulse signals DPi-1, DPi, DPi + 1 rise to the input voltage to the LVIN terminal, that is, the VAP voltage.

同じく、駆動イネーブル信号ＤＥが出力されて負荷電圧ステートの初期状態ＬＶＳＴＲ０になると、図１２に示すように、負荷電圧制御コードＬＶＣＤは「１」なので、負荷電圧生成回路５６からは引き続き第１系統の選択信号ＬＶＳａが出力される。これにより、負荷電圧選択回路３４では引き続き負荷電圧ＬＶとしてＶＡＰ電圧が選択される。   Similarly, when the drive enable signal DE is output and the load voltage state becomes the initial state LVSTR0, the load voltage control code LVCD is “1” as shown in FIG. A selection signal LVSa is output. As a result, the load voltage selection circuit 34 continues to select the VAP voltage as the load voltage LV.

駆動波形ステートタイミング設定データＴＩＭ０の時間が経過し、駆動波形ステートの第１段階ＳＴＲ１になると、図１１に示すように、チャネルｃｈ．iに対する駆動波形コードとチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードとはいずれも「１」なので、駆動波形生成回路５５-(i-1)，５５-i，５５-(i+1)から対応する駆動回路３３-(i-1)，３３-i，３３-(i+1)に対し、第２系統の駆動制御信号ＤＲ１ｂが出力される。これにより、駆動回路３３-(i-1)，３３-i，３３-(i+1)においては、いずれも第２の接続回路４１２がオンする。その結果、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位は、ＶＡＰ電圧に維持される。   When the time of the drive waveform state timing setting data TIM0 elapses and the drive waveform state reaches the first stage STR1, as shown in FIG. drive waveform code and channel ch. i-1, ch. Since the drive waveform code for i + 1 is “1”, the corresponding drive circuit 33- (i−1) is selected from the drive waveform generation circuits 55- (i−1), 55-i, 55- (i + 1). ), 33-i, 33- (i + 1), the second-system drive control signal DR1b is output. As a result, in each of the drive circuits 33- (i-1), 33-i, and 33- (i + 1), the second connection circuit 412 is turned on. As a result, the potentials of the drive pulse signals DPi-1, DPi, DPi + 1 are maintained at the VAP voltage.

駆動波形ステートタイミング設定データＴＩＭ１の時間が経過し、駆動波形ステートの第２段階ＳＴＲ２になると、チャネルｃｈ．iに対する駆動波形コードは「０」となり、チャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードは「１」のままとなる。このため、駆動波形生成回路５５-iから対応する駆動回路３３-iに対しては、第３系統の駆動制御信号ＤＲ１ｃが出力される。駆動回路３３-(i-1)，３３-(i+1)に対する駆動信号は変化がない。これにより、駆動回路３３-iにおいては、第３の接続回路４１３がオンする。その結果、駆動パルス信号ＤＰi-1，ＤＰi+1の電位はＶＡＰ電圧に維持されるが、駆動パルス信号ＤＰiの電位はＧＮＤレベルまで低下する。   When the time of the drive waveform state timing setting data TIM1 elapses and the second stage STR2 of the drive waveform state is reached, the channel ch. The drive waveform code for i is “0” and the channel ch. i-1, ch. The drive waveform code for i + 1 remains “1”. Therefore, the third drive control signal DR1c is output from the drive waveform generation circuit 55-i to the corresponding drive circuit 33-i. The drive signals for the drive circuits 33- (i-1) and 33- (i + 1) are not changed. As a result, in the drive circuit 33-i, the third connection circuit 413 is turned on. As a result, the potentials of the drive pulse signals DPi−1 and DPi + 1 are maintained at the VAP voltage, but the potential of the drive pulse signal DPi is lowered to the GND level.

駆動波形ステートタイミング設定データＴＩＭ２の時間が経過し、駆動波形ステートの第３段階ＳＴＲ３になると、チャネルｃｈ．iに対する駆動波形コードだけが「２」となる。このため、駆動波形生成回路５５-iから対応する駆動回路３３-iに対しては、第４系統の駆動制御信号ＤＲ１ｄが出力される。これにより、駆動回路３３-iにおいては、第４の接続回路４１４がオンする。その結果、駆動パルス信号ＤＰi-1，ＤＰi+1の電位はＶＡＰ電圧に維持されるが、駆動パルス信号ＤＰｉの電位はＶＡＮレベルまで低下する。   When the time of the drive waveform state timing setting data TIM2 elapses and the third stage STR3 of the drive waveform state is reached, the channel ch. Only the drive waveform code for i is “2”. For this reason, the drive control signal DR1d of the fourth system is output from the drive waveform generation circuit 55-i to the corresponding drive circuit 33-i. As a result, in the drive circuit 33-i, the fourth connection circuit 414 is turned on. As a result, the potentials of the drive pulse signals DPi−1 and DPi + 1 are maintained at the VAP voltage, but the potential of the drive pulse signal DPi is lowered to the VAN level.

かくして、チャネルｃｈ．iにおけるインク室２２の両側の隔壁２８ａ，２８ｂが外側に変形し、インク室２２の容積が拡張して、共通インク室２１からインク室２２内にインクが流れ込む。   Thus, channel ch. The partition walls 28 a and 28 b on both sides of the ink chamber 22 in i are deformed outward, the volume of the ink chamber 22 is expanded, and ink flows from the common ink chamber 21 into the ink chamber 22.

その後、駆動波形ステートの第４段階ＳＴＲ４から第７段階ＳＴＲ７までは、チャネルｃｈ．iに対する駆動波形コードとチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードは変化しない。したがって、駆動パルス信号ＤＰiの電位はＶＡＮ電圧に維持され、駆動パルス信号ＤＰi-1，ＤＰi+1の電位はＶＡＰ電圧に維持される。その結果、チャネルｃｈ．iのインク室２２は、拡張状態が維持される。   Thereafter, from the fourth stage STR4 to the seventh stage STR7 of the drive waveform state, the channel ch. drive waveform code and channel ch. i-1, ch. The drive waveform code for i + 1 does not change. Therefore, the potential of the drive pulse signal DPi is maintained at the VAN voltage, and the potentials of the drive pulse signals DPi−1 and DPi + 1 are maintained at the VAP voltage. As a result, channel ch. The i ink chamber 22 is maintained in an expanded state.

一方、負荷電圧波形ステートタイミング設定データＬＶＴＩＭ０の時間が経過し、負荷電圧ステートの第１段階ＬＶＳＴＲ１になると、図１２に示すように、負荷電圧制御コードＬＶＣＤは「０」なので、負荷電圧生成回路５６からは第２系統の選択信号ＬＶＳｂが出力される。これにより、負荷電圧選択回路３４では負荷電圧ＬＶとしてＧＮＤレベルが選択される。   On the other hand, when the time of the load voltage waveform state timing setting data LVTIM0 elapses and the first stage LVSTR1 of the load voltage state is reached, the load voltage control code LVCD is “0” as shown in FIG. Outputs a selection signal LVSb of the second system. As a result, the load voltage selection circuit 34 selects the GND level as the load voltage LV.

駆動波形ステートの第８段階ＳＴＲ８になると、図１１に示すように、チャネルｃｈ．ｉに対する駆動波形コードが「０」となり、チャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードは「１」のままである。このため、駆動回路３３-iにおいては、第３の接続回路４１３がオンし、駆動パルス信号ＤＰｉの電位がＧＮＤレベルまで上昇する。   In the eighth stage STR8 of the drive waveform state, as shown in FIG. The drive waveform code for i becomes “0” and the channel ch. i-1, ch. The drive waveform code for i + 1 remains “1”. For this reason, in the drive circuit 33-i, the third connection circuit 413 is turned on, and the potential of the drive pulse signal DPi rises to the GND level.

駆動波形ステートの第９段階ＳＴＲ９になると、チャネルｃｈ．iに対する駆動波形コードが「１」となる。チャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードは「１」のまま変化しない。このため、駆動回路３３-iにおいては、第２の接続回路４１２がオンし、駆動パルス信号ＤＰｉの電位がＶＡＰ電圧まで上昇する。このとき、駆動パルス信号ＤＰi-1，ＤＰi+1の電位もＶＡＰ電圧である。したがって、チャネルｃｈ．ｉに対応するインク室２２の両側の隔壁２８ａ，２８ｂが定常状態に復元される。この復元により、インク室２２内の圧力が増大する。このため、インク室２２に対応したノズル２３からインク液滴が吐出する。   In the ninth stage STR9 of the drive waveform state, the channel ch. The drive waveform code for i is “1”. Channel ch. i-1, ch. The drive waveform code for i + 1 remains “1”. For this reason, in the drive circuit 33-i, the second connection circuit 412 is turned on, and the potential of the drive pulse signal DPi rises to the VAP voltage. At this time, the potentials of the drive pulse signals DPi−1 and DPi + 1 are also the VAP voltage. Therefore, channel ch. The partition walls 28a and 28b on both sides of the ink chamber 22 corresponding to i are restored to the steady state. Due to this restoration, the pressure in the ink chamber 22 increases. For this reason, ink droplets are ejected from the nozzles 23 corresponding to the ink chambers 22.

駆動波形ステートの第１０段階ＳＴＲ１０になると、チャネルｃｈ．iに対する駆動波形コードとチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードとがいずれも「３」となる。したがって、駆動波形生成回路５５-(i-1)，５５-i，５５-(i+1)から対応する駆動回路３３-(i-1)，３３-i，３３-(i+1)に対しては、いずれも第１系統の駆動制御信号ＤＲ１ａが出力される。これにより、駆動回路３３-(i-1)，３３-i，３３-(i+1)においては、いずれも第１の接続回路４１１がオンする。その結果、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位は、ＬＶＩＮ端子への入力電圧、つまりはＧＮＤレベルまで低下する。   In the tenth stage STR10 of the drive waveform state, the channel ch. drive waveform code and channel ch. i-1, ch. Both of the drive waveform codes for i + 1 are “3”. Accordingly, the drive waveform generation circuits 55- (i-1), 55-i, 55- (i + 1) are changed to the corresponding drive circuits 33- (i-1), 33-i, 33- (i + 1). On the other hand, the drive control signal DR1a of the first system is output in both cases. As a result, in each of the drive circuits 33- (i-1), 33-i, and 33- (i + 1), the first connection circuit 411 is turned on. As a result, the potentials of the drive pulse signals DPi−1, DPi, DPi + 1 are lowered to the input voltage to the LVIN terminal, that is, the GND level.

駆動波形ステートの第１１段階ＳＴＲ１１になると、チャネルｃｈ．iに対する駆動波形コードとチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードとがいずれも「０」となる。したがって、駆動波形生成回路５５-(i-1)，５５-i，５５-(i+1)から対応する駆動回路３３-(i-1)，３３-i，３３-(i+1)に対しては、いずれも第３系統の駆動制御信号ＤＲ１ｃが出力される。これにより、駆動回路３３-(i-1)，３３-i，３３-(i+1)においては、いずれも第３の接続回路４１３がオンする。その結果、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位は、ＧＮＤレベルが維持される。   At the eleventh stage STR11 of the drive waveform state, the channel ch. drive waveform code and channel ch. i-1, ch. Both of the drive waveform codes for i + 1 are “0”. Accordingly, the drive waveform generation circuits 55- (i-1), 55-i, 55- (i + 1) are changed to the corresponding drive circuits 33- (i-1), 33-i, 33- (i + 1). In contrast, the drive control signal DR1c of the third system is output for both. As a result, the third connection circuit 413 is turned on in the drive circuits 33- (i-1), 33-i, and 33- (i + 1). As a result, the potential of the drive pulse signals DPi-1, DPi, DPi + 1 is maintained at the GND level.

駆動波形ステートの第１２段階ＳＴＲ１２になると、チャネルｃｈ．iに対する駆動波形コードは「０」のままだが、チャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードは「２」となる。このため、駆動波形生成回路５５-(i-1)，５５-(i+1)から対応する駆動回路３３-(i-1)，３３-(i+1)に対しては、第４系統の駆動制御信号ＤＲ１ｄが出力される。駆動回路３３-iに対する駆動信号は変化しない。これにより、駆動回路３３-(i-1)，３３-(i+3)においては第４接続回路４１４がオンする。駆動回路３３-iにおいては、変化がない。その結果、駆動パルス信号ＤＰiの電位はＧＮＤレベルに維持されるが、駆動パルス信号ＤＰi-1，ＤＰi+1の電位はＶＡＮレベルまで低下する。   In the twelfth stage STR12 of the drive waveform state, the channel ch. The drive waveform code for i remains “0”, but the channel ch. i-1, ch. The drive waveform code for i + 1 is “2”. For this reason, the drive waveform generation circuits 55- (i-1) and 55- (i + 1) are connected to the corresponding drive circuits 33- (i-1) and 33- (i + 1) by the fourth system. Drive control signal DR1d is output. The drive signal for the drive circuit 33-i does not change. As a result, the fourth connection circuit 414 is turned on in the drive circuits 33- (i-1) and 33- (i + 3). There is no change in the drive circuit 33-i. As a result, the potential of the drive pulse signal DPi is maintained at the GND level, but the potentials of the drive pulse signals DPi−1 and DPi + 1 are lowered to the VAN level.

駆動波形ステートの第１３段階ＳＴＲ１３は、第１２段階ＳＴＲ１２と同じである。第１４段階になると、チャネルｃｈ．iに対する駆動波形コードが「１」となる。このため、駆動回路３３-iにおいては、第２の接続回路４１２がオンする。すなわち、駆動パルス信号ＤＰｉの電位がＶＡＰ電圧まで上昇する。   The thirteenth stage STR13 of the drive waveform state is the same as the twelfth stage STR12. In the 14th stage, the channel ch. The drive waveform code for i is “1”. Therefore, the second connection circuit 412 is turned on in the drive circuit 33-i. That is, the potential of the drive pulse signal DPi rises to the VAP voltage.

かくして、チャネルｃｈ．iに対するインク室２２の両側の隔壁２８ａ，２８ｂが、インク室２２の容積を収縮するようにそれぞれ内側に変形する。この変形により、インク室２２内の圧力がさらに増大する。このため、インク液滴の吐出によりインク室２２内に生じる急激な圧力低下が緩和される。   Thus, channel ch. The partition walls 28a and 28b on both sides of the ink chamber 22 with respect to i are deformed inward so as to contract the volume of the ink chamber 22, respectively. Due to this deformation, the pressure in the ink chamber 22 further increases. For this reason, the rapid pressure drop that occurs in the ink chamber 22 due to the ejection of ink droplets is alleviated.

その後、駆動波形ステートの第１５段階ＳＴＲ１５から第１８段階ＳＴＲ１８までは、チャネルｃｈ．iに対する駆動波形コードとチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードは変化しない。したがって、駆動パルス信号ＤＰiの電位はＶＡＰ電圧に維持され、駆動パルス信号ＤＰi-1，ＤＰi+1の電位はＶＡＮ電圧に維持される。すなわち、チャネルｃｈ．iのインク室２２は、収縮状態が維持される。   Thereafter, from the fifteenth stage STR15 to the eighteenth stage STR18 of the drive waveform state, the channel ch. drive waveform code and channel ch. i-1, ch. The drive waveform code for i + 1 does not change. Therefore, the potential of the drive pulse signal DPi is maintained at the VAP voltage, and the potentials of the drive pulse signals DPi−1 and DPi + 1 are maintained at the VAN voltage. That is, channel ch. The i ink chamber 22 is maintained in a contracted state.

一方、負荷電圧波形ステートタイミング設定データＬＶＴＩＭ１の時間が経過し、負荷電圧ステートの第２段階ＬＶＳＴＲ２になると、図１２に示すように、負荷電圧制御コードＬＶＣＤは「１」なので、負荷電圧生成回路５６からは第１系統の選択信号ＬＶＳａが出力される。これにより、負荷電圧選択回路３４では負荷電圧ＬＶとしてＶＡＰ電圧が選択される。   On the other hand, when the time of the load voltage waveform state timing setting data LVTIM1 elapses and the load voltage state becomes the second stage LVSTR2 of the load voltage state, the load voltage control code LVCD is “1” as shown in FIG. Outputs a selection signal LVSa of the first system. As a result, the load voltage selection circuit 34 selects the VAP voltage as the load voltage LV.

駆動波形ステートの第１９段階ＳＴＲ１９になると、図１１に示すように、チャネルｃｈ．iに対する駆動波形コードは「１」のままだが、チャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードは「０」となる。このため、駆動回路３３-(i-1)，３３-(i+1)においては、第３の接続回路４１３がオンし、駆動パルス信号ＤＰi-1，ＤＰi+1の電位がＧＮＤレベルまで上昇する。   At the nineteenth stage STR19 of the drive waveform state, as shown in FIG. The drive waveform code for i remains “1”, but the channel ch. i-1, ch. The drive waveform code for i + 1 is “0”. Therefore, in the drive circuits 33- (i-1) and 33- (i + 1), the third connection circuit 413 is turned on, and the potentials of the drive pulse signals DPi-1 and DPi + 1 rise to the GND level. To do.

駆動波形ステートの第２０段階ＳＴＲ２０になると、チャネルｃｈ．iに対する駆動波形コードも「０」となる。これにより、駆動回路３３-iにおいても第３の接続回路４１３がオンし、駆動パルス信号ＤＰｉの電位がＧＮＤレベルまで下降する。この時点において、ドロップ周期タイミング制御部５２からはサイクルエンド信号ＣＴＩＭＥＮＤが出力され、１ドロップ周期が終了する。   In the 20th stage STR20 of the drive waveform state, the channel ch. The drive waveform code for i is also “0”. As a result, the third connection circuit 413 is turned on also in the drive circuit 33-i, and the potential of the drive pulse signal DPi drops to the GND level. At this time, the cycle period signal CTIMEND is output from the drop period timing control unit 52, and one drop period is completed.

図１３に示すように、駆動波形ステートの初期状態ＳＴＲ０においては、インク吐出対象のチャネルｃｈ．iに対する駆動パルス信号ＤＰｉとその両隣のチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1、ＤＰi+1は、いずれもＧＮＤレベルからＶＡＰ電圧まで上昇する。したがって、チャネルｃｈ．iに対応するインク室２２の隔壁を形成する圧電部材１２，１３の両端電極１９に印加される電圧が等しい。すなわち、隔壁２８ａ，２８ｂを形成する圧電部材１２，１３は負荷容量として作用せず、無負荷状態となる。   As shown in FIG. 13, in the initial state STR0 of the drive waveform state, the channel ch. drive pulse signal DPi for i and the channel ch. i-1, ch. The drive pulse signals DPi-1 and DPi + 1 for i + 1 both rise from the GND level to the VAP voltage. Therefore, channel ch. The voltages applied to both end electrodes 19 of the piezoelectric members 12 and 13 forming the partition walls of the ink chamber 22 corresponding to i are equal. That is, the piezoelectric members 12 and 13 forming the partition walls 28a and 28b do not act as a load capacity and are in a no-load state.

ただしこの時点では、駆動回路３３-(i-1)，３３-i，３３-(i+1)においては、いずれも第１の接続回路４１１がオンする。すなわち、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位としては、ＬＶＩＮ端子への入力電圧が選択される。この時点において、ＬＶＩＮ端子へは、負荷電圧初期値であるＶＡＰ電圧が印加されている。したがって、各チャネルｃｈ．i-1，ｃｈ．ｉ，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1、ＤＰｉ、ＤＰi+1は、いずれもＧＮＤレベルからＶＡＰ電圧まで上昇する。   However, at this time, in each of the drive circuits 33- (i-1), 33-i, and 33- (i + 1), the first connection circuit 411 is turned on. That is, the input voltage to the LVIN terminal is selected as the potential of the drive pulse signals DPi-1, DPi, DPi + 1. At this time, the VAP voltage, which is the initial value of the load voltage, is applied to the LVIN terminal. Therefore, each channel ch. i-1, ch. i, ch. The drive pulse signals DPi-1, DPi, DPi + 1 for i + 1 all rise from the GND level to the VAP voltage.

ここで、第１の接続回路４１１は、内部抵抗が大きい高インピーダンスのものが採用されている。したがって、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位は緩やかにＶＡＰレベルまで上昇する。このため、圧電部材１２，１３が無負荷状態になったとしても、圧電部材１２，１３の電極に印加される電圧が急峻に変化することはない。   Here, the first connection circuit 411 has a high impedance and a large internal resistance. Therefore, the potentials of the drive pulse signals DPi-1, DPi, DPi + 1 gradually rise to the VAP level. For this reason, even if the piezoelectric members 12 and 13 are in an unloaded state, the voltage applied to the electrodes of the piezoelectric members 12 and 13 does not change sharply.

また、駆動波形ステートの第１０段階ＳＴＲ１０においては、インク吐出対象のチャネルｃｈ．iに対する駆動パルス信号ＤＰｉとその両隣のチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1、ＤＰi+1は、いずれもＶＡＰ電圧からＧＮＤレベルまで下降する。したがって、チャネルｃｈ．iに対応するインク室２２の隔壁を形成する圧電部材１２，１３の両端電極１９に印加される電圧が等しい。すなわち、圧電部材１２，１３は、やはり無負荷状態となる。   Further, in the tenth stage STR10 of the drive waveform state, the channel ch. drive pulse signal DPi for i and the channel ch. i-1, ch. The drive pulse signals DPi-1 and DPi + 1 for i + 1 both fall from the VAP voltage to the GND level. Therefore, channel ch. The voltages applied to both end electrodes 19 of the piezoelectric members 12 and 13 forming the partition walls of the ink chamber 22 corresponding to i are equal. That is, the piezoelectric members 12 and 13 are also in an unloaded state.

ただしこの時点でも、駆動回路３３-(i-1)，３３-i，３３-(i+1)においては、いずれも第１の接続回路４１１がオンする。すなわち、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位としては、ＬＶＩＮ端子への入力電圧が選択される。この時点において、ＬＶＩＮ端子の電位は、第１段階ＬＶＳＴＲ１の値、すなわちＧＮＤレベルとなっている。したがって、各チャネルｃｈ．i-1，ｃｈ．ｉ，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1、ＤＰｉ、ＤＰi+1は、いずれもＶＡＰ電圧からＧＮＤレベルまで下降する。   However, even at this time, the first connection circuit 411 is turned on in the drive circuits 33- (i-1), 33-i, and 33- (i + 1). That is, the input voltage to the LVIN terminal is selected as the potential of the drive pulse signals DPi-1, DPi, DPi + 1. At this time, the potential of the LVIN terminal is the value of the first stage LVSTR1, that is, the GND level. Therefore, each channel ch. i-1, ch. i, ch. The drive pulse signals DPi-1, DPi, DPi + 1 for i + 1 all drop from the VAP voltage to the GND level.

しかし、前述したように、第１の接続回路４１１は、内部抵抗が大きい高インピーダンスのものが採用されている。したがって、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位は緩やかにＧＮＤレベルまで下降するので、圧電部材１２，１３が無負荷状態になったとしても、圧電部材１２，１３の電極に印加される電圧が急峻に変化することはない。   However, as described above, the first connection circuit 411 has a high impedance with a large internal resistance. Therefore, the potentials of the drive pulse signals DPi-1, DPi, DPi + 1 gradually drop to the GND level, so that even if the piezoelectric members 12, 13 are in a no-load state, they are applied to the electrodes of the piezoelectric members 12, 13. The applied voltage does not change sharply.

次に、図１４〜図１６を用いて第２のパターン例に対するインクジェットヘッド駆動装置３０の作用について簡単に説明する。
ドロップ周期の開始前においては、第１のパターン例と同様であり、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位はＧＮＤレベルとなる。ただし、第２のパターン例では、負荷電圧初期値ＬＮＩＮＩＴは「２」である。このため、負荷電圧生成回路５６から負荷電圧選択回路３４に対し、第３系統の選択信号ＬＶＳｃが出力される。これにより、負荷電圧選択回路３４においては、負荷電圧ＬＶとしてＶＡＮ電圧が選択される。 Next, the operation of the inkjet head driving device 30 for the second pattern example will be briefly described with reference to FIGS.
Before the start of the drop period, the potential of the drive pulse signals DPi-1, DPi, DPi + 1 is at the GND level as in the first pattern example. However, in the second pattern example, the load voltage initial value LNINIT is “2”. Therefore, the third system selection signal LVSc is output from the load voltage generation circuit 56 to the load voltage selection circuit 34. Thereby, in the load voltage selection circuit 34, the VAN voltage is selected as the load voltage LV.

ドロップ周期タイミング制御部５２から駆動イネーブル信号ＤＥが出力され、駆動波形ステートの初期状態ＳＴＲ０になると、図１４に示すように、インク吐出対象のチャネルｃｈ．ｉに対する駆動波形コードは「３」なので、駆動波形生成回路５５−ｉから対応する駆動回路３３−ｉに対し、第１系統の駆動制御信号ＤＲ１ａが出力される。これにより、駆動回路３３−ｉにおいては、第１の接続回路４１１がオンする。その結果、駆動パルス信号ＤＰｉの電位は、ＬＶＩＮ端子への入力電圧、つまりはＶＡＮ電圧まで下降する。   When the drive enable signal DE is output from the drop cycle timing control unit 52 and the drive waveform state is in the initial state STR0, as shown in FIG. Since the drive waveform code for i is “3”, the drive waveform generation circuit 55-i outputs the first system drive control signal DR1a to the corresponding drive circuit 33-i. As a result, in the drive circuit 33-i, the first connection circuit 411 is turned on. As a result, the potential of the drive pulse signal DPi drops to the input voltage to the LVIN terminal, that is, the VAN voltage.

また、両隣のチャネルｃｈ．ｉ−１，ｃｈ．ｉ＋１に対する駆動波形コードは「３」であるが、駆動波形ハイインピーダンス信号「ＮＥＩＧＨＢＯＲＨｉ−Ｚ」が「１」なので、駆動波形生成回路５５−（ｉ−１），５５−（ｉ＋１）から対応する駆動回路３３−（ｉ−１），３３−（ｉ＋１）に対し、第１系統の駆動制御信号ＤＲ１ａは出力されない。したがって、駆動回路３３−（ｉ−１），３３−（ｉ＋１）においては、第１の接続回路４１１がオンしない。その結果、駆動パルス信号ＤＰｉ−１，ＤＰｉ＋１の電位は、ＤＰｉに容量結合で引っ張られて、ＶＡＮ電圧まで下降する。   Also, the channel ch. i-1, ch. The drive waveform code for i + 1 is “3”, but the drive waveform high impedance signal “NEIGBORHi-Z” is “1”, so the corresponding drive from the drive waveform generation circuits 55- (i−1) and 55- (i + 1). The first system drive control signal DR1a is not output to the circuits 33- (i-1) and 33- (i + 1). Therefore, in the drive circuits 33- (i-1) and 33- (i + 1), the first connection circuit 411 is not turned on. As a result, the potentials of the drive pulse signals DPi−1 and DPi + 1 are pulled to DPi by capacitive coupling and fall to the VAN voltage.

同じく、駆動イネーブル信号ＤＥが出力されて負荷電圧ステートの初期状態ＬＶＳＴＲ０になると、図１５に示すように、負荷電圧制御コードＬＶＣＤは「２」なので、負荷電圧生成回路５６からは引き続き第３系統の選択信号ＬＶＳｃが出力される。これにより、負荷電圧選択回路３４では引き続き負荷電圧ＬＶとしてＶＡＮ電圧が選択される。   Similarly, when the drive enable signal DE is output and the load voltage state is in the initial state LVSTR0, the load voltage control code LVCD is “2” as shown in FIG. A selection signal LVSc is output. As a result, the load voltage selection circuit 34 continues to select the VAN voltage as the load voltage LV.

駆動波形ステートタイミング設定データＴＩＭ０の時間が経過し、駆動波形ステートの第１段階ＳＴＲ１になると、図１４に示すように、チャネルｃｈ．iに対する駆動波形コードとチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動波形コードとはいずれも「２」なので、駆動波形生成回路５５-(i-1)，５５-i，５５-(i+1)から対応する駆動回路３３-(i-1)，３３-i，３３-(i+1)に対し、第４系統の駆動制御信号ＤＲ１ｄが出力される。これにより、駆動回路３３-(i-1)，３３-i，３３-(i+1)においては、いずれも第４の接続回路４１４がオンする。その結果、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位は、ＶＡＮ電圧に維持される。   When the time of the drive waveform state timing setting data TIM0 elapses and the drive waveform state reaches the first stage STR1, as shown in FIG. drive waveform code and channel ch. i-1, ch. Since the drive waveform code for i + 1 is “2”, the corresponding drive circuit 33- (i−1) is selected from the drive waveform generation circuits 55- (i−1), 55-i, 55- (i + 1). ), 33-i, 33- (i + 1), the fourth system drive control signal DR1d is output. As a result, the fourth connection circuit 414 is turned on in the drive circuits 33- (i-1), 33-i, and 33- (i + 1). As a result, the potentials of the drive pulse signals DPi-1, DPi, DPi + 1 are maintained at the VAN voltage.

その後の駆動波形ステートの第２段階ＳＴＲ２から第３０段階ＳＴＲ３０までも、図１４に示す駆動波形コードに従い、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位は、図１６に示す制御タイミングで変化する。同様に、負荷電圧ステートの第１段階ＬＶＳＴＲ１から第４段階ＬＶＳＴＲ４までも、図１５に示す負荷電圧制御コードＬＶＣＤに従い、負荷電圧選択回路３４では負荷電圧ＬＶとして、ＶＡＰ電圧、ＶＡＮ電圧及びＧＮＤレベルの中から図１６に示す制御タイミングでいずれかの電圧が選択される。   From the second stage STR2 to the 30th stage STR30 of the subsequent drive waveform states, the potentials of the drive pulse signals DPi-1, DPi, DPi + 1 are in accordance with the control timing shown in FIG. 16 in accordance with the drive waveform code shown in FIG. Change. Similarly, from the first stage LVSTR1 to the fourth stage LVSTR4 of the load voltage state, according to the load voltage control code LVCD shown in FIG. 15, the load voltage selection circuit 34 sets the VAP voltage, VAN voltage, and GND level as the load voltage LV. One of the voltages is selected at the control timing shown in FIG.

ここで、図１６に示すように、駆動波形ステートの初期状態ＳＴＲ０においては、インク吐出対象のチャネルｃｈ．iに対する駆動パルス信号ＤＰｉとその両隣のチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1、ＤＰi+1は、いずれもＧＮＤレベルからＶＡＮ電圧まで下降する。したがって、チャネルｃｈ．iに対応するインク室２２の隔壁を形成する圧電部材１２，１３の両端電極１９に印加される電圧が等しい。すなわち、圧電部材１２，１３は負荷容量として作用せず、無負荷状態となる。   Here, as shown in FIG. 16, in the initial state STR0 of the drive waveform state, the channel ch. drive pulse signal DPi for i and the channel ch. i-1, ch. The drive pulse signals DPi-1 and DPi + 1 for i + 1 both fall from the GND level to the VAN voltage. Therefore, channel ch. The voltages applied to both end electrodes 19 of the piezoelectric members 12 and 13 forming the partition walls of the ink chamber 22 corresponding to i are equal. That is, the piezoelectric members 12 and 13 do not act as a load capacity and are in a no-load state.

ただし、この時点では、駆動回路３３−ｉにおいては、第１の接続回路４１１がオンする。また、駆動回路３３−（ｉ−１），３３−（ｉ＋１）においては、第１の接続回路４１１はオフしている。すなわち、駆動パルス信号ＤＰｉの電位としては、ＬＶＩＮ端子への入力電圧が選択される。この時点において、ＬＶＩＮ端子へは、負荷電圧初期値であるＶＡＮ電圧が印加されている。また、駆動パルス信号ＤＰｉ−１，ＤＰｉ＋１の電位としては、ＤＰｉに容量結合で引っ張られＤＰｉの電位となる。したがって、チャネルｃｈ．ｉに対する駆動パルス信号ＤＰｉは、ＧＮＤレベルからＶＡＮ電圧まで下降する。   However, at this time, in the drive circuit 33-i, the first connection circuit 411 is turned on. In the drive circuits 33- (i-1) and 33- (i + 1), the first connection circuit 411 is off. That is, the input voltage to the LVIN terminal is selected as the potential of the drive pulse signal DPi. At this time, the VAN voltage, which is the initial value of the load voltage, is applied to the LVIN terminal. Further, the potentials of the drive pulse signals DPi−1 and DPi + 1 are pulled to DPi by capacitive coupling and become the potential of DPi. Therefore, channel ch. The drive pulse signal DPi for i drops from the GND level to the VAN voltage.

また、チャネルｃｈ．ｉ−１，ｃｈ．ｉ＋１に対する駆動パルス信号ＤＰｉ−１，ＤＰｉ＋１は、駆動パルス信号ＤＰｉに容量結合で引っ張られて、駆動パルス信号ＤＰｉの電位となるので、ＧＮＤレベルからＶＡＮ電圧まで下降する。ここで、第１の接続回路４１１は、内部抵抗が大きい高インピーダンスのものが採用されている。したがって、駆動パルス信号ＤＰｉ−１，ＤＰｉ，ＤＰｉ＋１の電位は緩やかにＶＡＮレベルまで下降するので、圧電部材１２，１３が無負荷状態になったとしても、圧電部材１２，１３の電極に印加される電圧が急峻に変化することはない。   Channel ch. i-1, ch. The drive pulse signals DPi−1 and DPi + 1 for i + 1 are pulled by the capacitive coupling to the drive pulse signal DPi and become the potential of the drive pulse signal DPi, and therefore drop from the GND level to the VAN voltage. Here, the first connection circuit 411 has a high impedance and a large internal resistance. Therefore, the potentials of the drive pulse signals DPi−1, DPi, and DPi + 1 gradually drop to the VAN level, so that even if the piezoelectric members 12 and 13 are in a no-load state, they are applied to the electrodes of the piezoelectric members 12 and 13. The voltage does not change sharply.

また、駆動波形ステートの第１０段階ＳＴＲ１０においては、インク吐出対象のチャネルｃｈ．iに対する駆動パルス信号ＤＰｉとその両隣のチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1、ＤＰi+1は、いずれもＧＮＤレベルからＶＡＰ電圧まで上昇する。したがって、チャネルｃｈ．iに対応するインク室２２の隔壁を形成する圧電部材１２，１３の両端電極１９に印加される電圧が等しい。すなわち、圧電部材１２，１３は、やはり無負荷状態となる。   Further, in the tenth stage STR10 of the drive waveform state, the channel ch. drive pulse signal DPi for i and the channel ch. i-1, ch. The drive pulse signals DPi-1 and DPi + 1 for i + 1 both rise from the GND level to the VAP voltage. Therefore, channel ch. The voltages applied to both end electrodes 19 of the piezoelectric members 12 and 13 forming the partition walls of the ink chamber 22 corresponding to i are equal. That is, the piezoelectric members 12 and 13 are also in an unloaded state.

ただしこの時点でも、駆動回路３３-(i-1)，３３-i，３３-(i+1)においては、いずれも第１の接続回路４１１がオンする。すなわち、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位としては、ＬＶＩＮ端子への入力電圧が選択される。この時点において、ＬＶＩＮ端子の電位は、第２段階ＬＶＳＴＲ２の値、すなわちＶＡＰ電圧となっている。したがって、各チャネルｃｈ．i-1，ｃｈ．ｉ，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1、ＤＰｉ、ＤＰi+1は、いずれもＧＮＤレベルからＶＡＰ電圧まで上昇する。   However, even at this time, the first connection circuit 411 is turned on in the drive circuits 33- (i-1), 33-i, and 33- (i + 1). That is, the input voltage to the LVIN terminal is selected as the potential of the drive pulse signals DPi-1, DPi, DPi + 1. At this time, the potential of the LVIN terminal is the value of the second stage LVSTR2, that is, the VAP voltage. Therefore, each channel ch. i-1, ch. i, ch. The drive pulse signals DPi-1, DPi, DPi + 1 for i + 1 all rise from the GND level to the VAP voltage.

しかし、前述したように、第１の接続回路４１１は、内部抵抗が大きい高インピーダンスのものが採用されている。したがって、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位は緩やかにＶＡＰ電圧まで上昇するので、圧電部材１２，１３が無負荷状態になったとしても、圧電部材１２，１３の電極に印加される電圧が急峻に変化することはない。   However, as described above, the first connection circuit 411 has a high impedance with a large internal resistance. Therefore, the potentials of the drive pulse signals DPi-1, DPi, DPi + 1 gradually rise to the VAP voltage, so that even if the piezoelectric members 12, 13 are in a no-load state, they are applied to the electrodes of the piezoelectric members 12, 13. The applied voltage does not change sharply.

また、駆動波形ステートの第２０段階ＳＴＲ２０においては、インク吐出対象のチャネルｃｈ．iに対する駆動パルス信号ＤＰｉとその両隣のチャネルｃｈ．i-1，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1、ＤＰi+1は、いずれもＶＡＰ電圧からＧＮＤレベルまで下降する。したがって、チャネルｃｈ．iに対応するインク室２２の隔壁を形成する圧電部材１２，１３の両端電極１９に印加される電圧が等しい。すなわち、圧電部材１２，１３は、やはり無負荷状態となる。   In the twentieth stage STR20 of the drive waveform state, the channel ch. drive pulse signal DPi for i and the channel ch. i-1, ch. The drive pulse signals DPi-1 and DPi + 1 for i + 1 both fall from the VAP voltage to the GND level. Therefore, channel ch. The voltages applied to both end electrodes 19 of the piezoelectric members 12 and 13 forming the partition walls of the ink chamber 22 corresponding to i are equal. That is, the piezoelectric members 12 and 13 are also in an unloaded state.

ただしこの時点でも、駆動回路３３-(i-1)，３３-i，３３-(i+1)においては、いずれも第１の接続回路４１１がオンする。すなわち、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位としては、ＬＶＩＮ端子への入力電圧が選択される。この時点において、ＬＶＩＮ端子の電位は第３段階ＬＶＳＴＲ３の値、すなわちＧＮＤレベルとなっている。したがって、各チャネルｃｈ．i-1，ｃｈ．ｉ，ｃｈ．i+1に対する駆動パルス信号ＤＰi-1、ＤＰｉ、ＤＰi+1は、いずれもＶＡＰ電圧からＧＮＤレベルまで下降する。   However, even at this time, the first connection circuit 411 is turned on in the drive circuits 33- (i-1), 33-i, and 33- (i + 1). That is, the input voltage to the LVIN terminal is selected as the potential of the drive pulse signals DPi-1, DPi, DPi + 1. At this time, the potential of the LVIN terminal is the value of the third stage LVSTR3, that is, the GND level. Therefore, each channel ch. i-1, ch. i, ch. The drive pulse signals DPi-1, DPi, DPi + 1 for i + 1 all drop from the VAP voltage to the GND level.

しかし、前述したように、第１の接続回路４１１は、内部抵抗が大きい高インピーダンスのものが採用されている。したがって、駆動パルス信号ＤＰi-1，ＤＰi，ＤＰi+1の電位は緩やかにＧＮＤレベルまで下降するので、圧電部材１２，１３が無負荷状態になったとしても、圧電部材１２，１３の電極に印加される電圧が急峻に変化することはない。   However, as described above, the first connection circuit 411 has a high impedance with a large internal resistance. Therefore, the potentials of the drive pulse signals DPi-1, DPi, DPi + 1 gradually drop to the GND level, so that even if the piezoelectric members 12, 13 are in a no-load state, they are applied to the electrodes of the piezoelectric members 12, 13. The applied voltage does not change sharply.

このように本実施形態によれば、圧電部材１２，１３の両端の電極に印加される電位が正方向または負方向のいずれか同一方向に同時に変化していることを検出するための検出回路をチャネル駆動回路３３-1〜３３-N毎に設けなくても、圧電部材１２，１３が無負荷状態になることに起因するノイズを低減させることができる。   As described above, according to the present embodiment, the detection circuit for detecting that the potential applied to the electrodes at both ends of the piezoelectric members 12 and 13 is simultaneously changing in either the positive direction or the negative direction is provided. Even if it is not provided for each of the channel drive circuits 33-1 to 33-N, noise caused by the piezoelectric members 12 and 13 being in a no-load state can be reduced.

したがって、各チャネルの駆動回路３３-1〜３３-Nを集積した駆動装置のＩＣ化を図る場合に、検出回路が必要な場合と比較してＩＣを小型化できる。また、ＩＣを低コストで製造できる。   Therefore, when the drive device in which the drive circuits 33-1 to 33-N of each channel are integrated is made into an IC, the IC can be downsized as compared with the case where the detection circuit is necessary. Further, an IC can be manufactured at a low cost.

なお、前記実施形態では、駆動電源がＶＡＰ電源、ＶＡＮ電源及びＧＮＤの３種類のインクジェットヘッド駆動装置３０を例示したが、２種類の駆動電源によって動作するインクジェットヘッド駆動装置、若しくは４種類以上の駆動電源によって動作するインクジェットヘッド駆動装置に対しても、本発明は同様に適用できるものである。   In the above-described embodiment, the three types of inkjet head driving device 30 are exemplified as the driving power source: VAP power source, VAN power source, and GND. The present invention can be similarly applied to an inkjet head driving device that is operated by a power source.

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Moreover, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１…インクジェットヘッド、３０…インクジェットヘッド駆動装置、３１…ロジック部、３２…アナログ部、３３-1〜３３-N…チャネル駆動回路、３４…負荷電圧選択回路、４１１〜４１７…接続回路、５１…駆動条件制御部、５２…ドロップ周期タイミング制御部、５３…駆動波形遷移制御部、５４…負荷電圧遷移制御部、５５-1〜５５-N…チャネル駆動波形生成回路、５６…負荷電圧生成回路、６１…駆動波形設定レジスタ、６２…駆動波形ステートタイミング制御回路、６３…駆動波形ステートタイミング生成回路、６４…駆動波形コード生成回路、７１…負荷電圧設定レジスタ、７２…負荷電圧初期値コード設定レジスタ、７３…負荷電圧ステートタイミング制御回路、７４…負荷電圧ステートタイミング生成回路、７５…負荷電圧制御コード生成回路、７６…負荷電圧制御コード選択回路。   DESCRIPTION OF SYMBOLS 1 ... Inkjet head, 30 ... Inkjet head drive device, 31 ... Logic part, 32 ... Analog part, 33-1 to 33-N ... Channel drive circuit, 34 ... Load voltage selection circuit, 411-417 ... Connection circuit, 51 ... Drive condition control unit, 52 ... Drop cycle timing control unit, 53 ... Drive waveform transition control unit, 54 ... Load voltage transition control unit, 55-1 to 55-N ... Channel drive waveform generation circuit, 56 ... Load voltage generation circuit, 61 ... Drive waveform setting register, 62 ... Drive waveform state timing control circuit, 63 ... Drive waveform state timing generation circuit, 64 ... Drive waveform code generation circuit, 71 ... Load voltage setting register, 72 ... Load voltage initial value code setting register, 73 ... Load voltage state timing control circuit, 74 ... Load voltage state timing generation circuit, 75 ... Load voltage control Code generation circuit, 76 ... load voltage control code selection circuit.

Claims (4)

インクジェットヘッドの複数のチャネルにそれぞれ配置された電極に印加する電位を可変制御するための駆動信号の生成に必要な複数種類の電圧の中から任意の電圧を選択する電圧選択手段と、
前記インクジェットヘッドの各チャネルにそれぞれ対応して設けられ、かつ、その対応するチャネルに前記駆動信号を出力する出力端子、前記複数種類の電圧がそれぞれ印加される複数の駆動電圧入力端子、及び、前記電圧選択手段により選択された電圧が印加される選択電圧入力端子を備え、前記各駆動電圧入力端子と前記出力端子とを内部抵抗の小さい低インピーダンスの接続回路でそれぞれ接続し、前記選択電圧入力端子と前記出力端子とを内部抵抗の大きい高インピーダンスの接続回路で接続する複数のチャネル駆動手段と、
前記チャネル駆動手段毎に、前記各電極に印加する電位が正方向または負方向のいずれか同一方向に同時に変化する間は前記高インピーダンスの接続回路を介して前記駆動信号が出力され、それ以外は前記低インピーダンスの接続回路を介して前記駆動信号が出力されるように、前記駆動信号の駆動波形遷移パターンを制御する駆動波形遷移制御手段と、
を具備したことを特徴とするインクジェットヘッド駆動装置。 Voltage selection means for selecting an arbitrary voltage from a plurality of types of voltages necessary for generating a drive signal for variably controlling the potential applied to the electrodes respectively disposed in the plurality of channels of the inkjet head;
An output terminal that is provided corresponding to each channel of the inkjet head and outputs the drive signal to the corresponding channel; a plurality of drive voltage input terminals to which the plurality of types of voltages are respectively applied; and A selection voltage input terminal to which a voltage selected by the voltage selection means is applied; and each of the drive voltage input terminals and the output terminal are connected by a low impedance connection circuit having a small internal resistance, and the selection voltage input terminal A plurality of channel driving means for connecting the output terminal and the output terminal with a high impedance connection circuit having a large internal resistance;
For each of the channel driving means, the drive signal is output through the high impedance connection circuit while the potential applied to each electrode changes simultaneously in the same direction, either positive or negative, and otherwise Drive waveform transition control means for controlling a drive waveform transition pattern of the drive signal so that the drive signal is output via the low impedance connection circuit;
An ink-jet head drive device comprising: 前記電圧選択手段により選択される電圧の遷移パターンを制御する電圧遷移制御手段、
をさらに具備し、
この電圧遷移制御手段による制御タイミングは、前記駆動波形遷移制御手段による制御タイミングに対して、前記チャネルから１ドロップのインク滴を吐出するのに要するドロップ周期時間は共有するが、当該ドロップ周期内のステート時間は独立した時間軸で制御することを特徴とする請求項１記載のインクジェットヘッド駆動装置。 Voltage transition control means for controlling a voltage transition pattern selected by the voltage selection means;
Further comprising
The control timing by the voltage transition control unit is the same as the control timing by the drive waveform transition control unit, but the drop cycle time required to eject one drop of ink droplets from the channel is shared. 2. The ink jet head driving apparatus according to claim 1, wherein the state time is controlled on an independent time axis. 前記電圧遷移制御手段は、前記ドロップ周期の開始前に前記電圧選択手段が選択する電圧を設定する初期電圧設定手段、
を含むことを特徴とする請求項２記載のインクジェットヘッド駆動装置。 The voltage transition control means is an initial voltage setting means for setting a voltage selected by the voltage selection means before the start of the drop period,
The inkjet head driving device according to claim 2, comprising: 前記電圧選択手段は、基準電圧となるグランドレベルと、このグランドレベルよりも正方向の電位を有する正駆動電圧と、前記グランドレベルよりも負方向でかつ前記正駆動電圧と同電位を有する負駆動電圧との中からいずれかの電圧を選択することを特徴とする請求項１乃至３のうちいずれか１に記載のインクジェットヘッド駆動装置。   The voltage selection means includes a ground level as a reference voltage, a positive drive voltage having a potential in the positive direction with respect to the ground level, and a negative drive in the negative direction with respect to the ground level and having the same potential as the positive drive voltage. 4. The ink jet head driving apparatus according to claim 1, wherein one of the voltages is selected from among the voltages.
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