JP5445458B2 - Differential amplifier and configuration method thereof - Google Patents
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Description
本発明は、半導体増幅回路に関し、特に広帯域な差動増幅回路に関する。 The present invention relates to a semiconductor amplifier circuit, and more particularly to a wideband differential amplifier circuit.
近年、無線通信技術の進歩と普及は目覚しく、より高速通な通信速度を低消費電力かつ低価格に実現するために、最新CMOSプロセスを用いた無線LSI開発が進んでいる。より高速な通信速度を実現するために、通信に用いられる周波数帯域も広がってきている。このため、広帯域な差動増幅器の実現は、CMOS無線LSIの分野におけるキーテクノロジーの1つである。 In recent years, wireless communication technology has made remarkable progress and widespread, and wireless LSI development using the latest CMOS process is progressing in order to realize a higher communication speed with lower power consumption and lower cost. In order to realize a higher communication speed, the frequency band used for communication is also expanding. Therefore, the realization of a wideband differential amplifier is one of the key technologies in the field of CMOS wireless LSI.
図22は、一般的に知られている最も単純な回路構成を有する差動増幅器700を示す図である。この差動増幅器700の広帯域化の手法の1つには、カスコード構成の採用がある(例えば特許文献1の図7及び第17〜18段落の記載を参照)。図23は、カスコード構成を有する差動増幅器800を示す回路図である。差動増幅器700では、出力負荷容量のミラー効果がゲート容量を介して入力端子に生じるため、高周波ゲインが十分に得られない。しかしながら、差動増幅器800は、カスコード構成の採用によってミラー効果を軽減でき、増幅可能な周波数帯域を広げることができる。
FIG. 22 is a diagram showing a
また、図24は、特許文献2に開示された差動構成のレベルシフト回路を示す回路図である。図24のレベルシフト回路900では、入力端子IN及びIN_B(ソースフォロワを構成するトランジスタJ1及びJ3のゲート)に供給される入力信号が、容量素子CG1及びCG2を介して回路内部(電流源用のトランジスタJ4及びJ2のゲート)へフィードフォワードされている。つまり、電流源用のトランジスタJ2及びJ4のベースに対して、直流バイアスに加えて、逆相の入力信号の高周波成分が供給される。これにより、トランジスタJ2及びJ4が積極的に回路の電流の増減が生じるように駆動し、トランジスタJ1及びJ3の駆動能力低下を補償することで、レベルシフト回路900の広帯域化を実現している。FIG. 24 is a circuit diagram showing a differential level shift circuit disclosed in
また、特許文献3は、差動増幅器を含む複数の増幅器が従属接続された多段増幅装置を開示している。特許文献3に開示された多段増幅装置は、入力段(第1段)の差動増幅器の入力端子に供給される入力信号をハイパスフィルタを介して第2段の電圧増幅器の入力端子にフィードフォワードする。
また、特許文献4は、差動増幅器の2つの出力をそれぞれ逆相側の入力端子(つまり、ソースが電流源に共通接続され、差動対を構成する一対のトランジスタのゲート端子)に容量素子を介して帰還する構成を開示している。
Further, in
上述したように、図22に示す差動増幅器700では、ミラー効果のために高周波特性を十分に引き出せない問題がある(図19Aを参照)。この問題の軽減方法には、カスコード構成の採用がある。カスコード構成では、図23に示したように、カスコードトランジスタ13及び14が入力トランジスタ11及び12に接続される。カスコードトランジスタ13及び14によって、ゲート容量を介して入力端子1及び2が影響を受ける容量はカスコードトランジスタ13及び14の容量となる。よって、カスコードトランジスタ13及び14の容量が負荷容量より小さくなるように設計することで、高周波性能を引きすことができる。しかしながら、カスコードトランジスタ13及び14としては、入力端子1及び2への影響を小さくするためにできる限り小さいサイズのトランジスタが望まれる一方で、差動増幅器800に必要な電流を流すことができる程度の大さである必要がある。このトレードオフの関係が存在するために、カスコードトランジスタを自由に小さくすることは出来ない。よって、カスコード構成を有する差動増幅器800でも、差動増幅器700の1.5〜2倍程度までしか帯域を広げることはできない。
As described above, the
また、図24のレベルシフト回路900のように、入力信号そのものを容量素子(CG1及びCG2)を介して入力トランジスタ(J1及びJ3)以外の回路内部へフィードフォワードする手法もある。しかしながら、前段のトランジスタJ1及びJ3から見ると駆動する負荷が増えたこととなるため、トランジスタJ1及びJ3の駆動力向上や帯域拡張などの対策が必要になる。しかしながら、一般的に、差動増幅器は、弱い信号を増幅するために多段増幅回路の前段に配置される回路であるため、入力信号の駆動力や帯域はすでに決まっているものであることが多く、より大きな駆動力が新たに必要となるフィードフォワード構成は、回路全体を縮小化して、さらに増幅器を多段化するなどの対策が必要となるため、設計の難しさや面積の増大を招く問題がある。In addition, there is a method of feeding forward the input signal itself into a circuit other than the input transistors (J1 and J3) through the capacitive elements (C G1 and C G2 ) as in the
ところで特許文献3に開示された多段増幅装置は、入力段に与えられる入力信号をハイパスフィルタを介して第2段の増幅器にフィードフォワードするものである。つまり、入力段の差動増幅器自体の動作帯域を向上させるものではなく、高周波を増幅するための増幅器を入力段の差動増幅器とは別途に設けることが必須である。
Incidentally, the multistage amplifying device disclosed in
また、特許文献4に開示された増幅装置は、差動増幅器の入力端子に容量素子が追加されるため、入力端子が出力負荷CL(図19Aを参照)の影響をより受けやすくなるという問題があり、状況によっては増幅装置の動作帯域を逆に狭くしてしまうおそれがある。また、これを補おうとする場合、特許文献4の増幅装置の前段に配置される増幅器の駆動能力の向上が必要となり、回路全体の大型化、消費電流の増加を招いてしまう。Further, in the amplifying device disclosed in
本発明は本願の発明者による上述した知見に基づいてなされたものであって、本発明の目的は、広帯域な差動増幅器を簡易な回路構成で提供することである。 The present invention has been made on the basis of the above-described knowledge by the inventor of the present application, and an object of the present invention is to provide a wideband differential amplifier with a simple circuit configuration.
本発明の第1の態様にかかる差動増幅回路は、差動対を構成する第1及び第2の駆動トランジスタ、前記差動対によって増幅された後の差動出力信号が出力される第1及び第2の出力端子、第1及び第2の回路、並びに第1及び第2のハイパスフィルタを備える。前記第1及び第2の駆動トランジスタの各々のゲートには、差動入力信号のそれぞれ一方が供給される。 The differential amplifier circuit according to the first aspect of the present invention includes a first and second drive transistors that form a differential pair, and a first differential output signal that is amplified by the differential pair. And a second output terminal, first and second circuits, and first and second high-pass filters. One of the differential input signals is supplied to the gates of the first and second drive transistors.
前記第1の回路は、前記第1の駆動トランジスタのソース・ドレイン経路及び前記第1の出力端子が接続された配線上に配置され、前記第1の駆動トランジスタを流れるドレイン電流を調整可能な第1の制御端子を有する。同様に、前記第2の回路は、前記第2の駆動トランジスタのソース・ドレイン経路及び前記第2の出力端子が接続された配線上に配置され、前記第2の駆動トランジスタを流れるドレイン電流を調整可能な第2の制御端子を有する。 The first circuit is disposed on a wiring connected to the source / drain path of the first driving transistor and the first output terminal, and is capable of adjusting a drain current flowing through the first driving transistor. 1 control terminal. Similarly, the second circuit is disposed on a wiring connected to the source / drain path of the second driving transistor and the second output terminal, and adjusts the drain current flowing through the second driving transistor. It has a possible second control terminal.
前記第1のハイパスフィルタは、前記第2の出力端子と前記第1の制御端子の間に接続され、前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第1の制御端子の制御電位としてフィードバックする。同様に、前記第2のハイパスフィルタは、前記第1の出力端子と前記第2の制御端子の間に接続され、前記差動出力信号のうち他方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第2の制御端子の制御電位としてフィードバックする。 The first high-pass filter is connected between the second output terminal and the first control terminal, and inputs one of the differential output signals to selectively transmit a high-frequency component and transmit the same. The later signal is fed back as the control potential of the first control terminal. Similarly, the second high-pass filter is connected between the first output terminal and the second control terminal, and inputs the other of the differential output signals to selectively transmit high-frequency components. At the same time, the transmitted signal is fed back as the control potential of the second control terminal.
本発明の第2の態様は、差動増幅器の構成方法である。当該方法は、以下の工程(a)〜(f)を含む。
(a)差動入力信号のうち一方が供給されるゲートを有する第1の駆動トランジスタを配置する工程;
(b)前記差動入力信号のうち他方が供給されるゲートを有し、前記第1の駆動トランジスタと共に差動対を構成する第2の駆動トランジスタを配置する工程;
(c)前記第1の駆動トランジスタを流れるドレイン電流を調整するための第1の制御端子を有する第1の回路を、前記第1の駆動トランジスタのソース・ドレイン経路及び前記第1の出力端子が接続された配線上に配置する工程;
(d)前記第2の駆動トランジスタを流れるドレイン電流を調整するための第2の制御端子を有する第2の回路を、前記第2の駆動トランジスタのソース・ドレイン経路及び前記第2の出力端子が接続された配線上に配置する工程;
(e)前記差動対によって増幅された後の差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第1の制御端子の制御電位としてフィードバックする第1のハイパスフィルタを、前記差動出力信号が出力される第1及び第2の出力端子のうち前記第2の出力端子と前記第1の制御端子の間に接続する工程;及び
(f)前記差動出力信号のうち他方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第2の制御端子の制御電位としてフィードバックする第2のハイパスフィルタを、前記第1の出力端子と前記第2の制御端子の間に接続する工程。The second aspect of the present invention is a method for configuring a differential amplifier. The method includes the following steps (a) to (f).
(A) disposing a first driving transistor having a gate to which one of the differential input signals is supplied;
(B) arranging a second drive transistor having a gate to which the other of the differential input signals is supplied and constituting a differential pair together with the first drive transistor;
(C) a first circuit having a first control terminal for adjusting a drain current flowing through the first drive transistor, wherein a source / drain path of the first drive transistor and the first output terminal are Placing on connected wiring;
(D) a second circuit having a second control terminal for adjusting a drain current flowing through the second drive transistor, wherein a source / drain path of the second drive transistor and the second output terminal are Placing on connected wiring;
(E) One of differential output signals after being amplified by the differential pair is input to selectively transmit high-frequency components, and the transmitted signal is fed back as the control potential of the first control terminal. Connecting a first high-pass filter between the second output terminal of the first and second output terminals from which the differential output signal is output and the first control terminal; and (f A second high-pass filter that inputs the other of the differential output signals and selectively transmits a high-frequency component, and feeds back the transmitted signal as a control potential of the second control terminal. Connecting between the output terminal and the second control terminal.
上述した本発明の第1の態様にかかる差動増幅器および第2態様にかかる方法によって得られる差動増幅器は、簡易な回路構成によって、利得の低下を抑制し、動作周波数帯域を拡張できる。 The differential amplifier obtained by the above-described differential amplifier according to the first aspect of the present invention and the method according to the second aspect of the present invention can suppress a decrease in gain and extend an operating frequency band with a simple circuit configuration.
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。 Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings. In the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted as necessary for the sake of clarity.
<第1の実施形態>
図1は、本発明の第1の実施形態に係る差動増幅器100の概略構成を示すブロック図である。差動増幅器100は、差動増幅の基本要素120を有する。基本要素120は、2つの入力端子1及び2と、2つの出力端子3及び4を有する。基本要素120は、差動対を有しており、入力端子1及び2に供給される差動信号を差動対によって増幅し、増幅後の差動信号を出力端子3及び4に供給する。なお、ここでは、入力端子1を正相入力端子IN、入力端子2を逆相入力端子IN_B、出力端子3を正相出力端子OUT、出力端子4を逆相出力端子OUT_Bとする。<First Embodiment>
FIG. 1 is a block diagram showing a schematic configuration of a
また、差動増幅器100は、ハイパスフィルタ(HPF:High Pass Filter)111及び112を有する。HPF111は、一端が出力端子4に接続され、多端が入力端子1及び2を除く基本要素120の回路内に接続されている。HPF111と同様に、HPF112は、出力端子3と基本要素120の回路内との間に接続されている。つまり、HPF11及び112は、差動増幅器100の2つの出力信号(差動出力信号SOUT及びSOUTB)を、差動入力信号を除く差動増幅器100の基本要素120内の電位にフィードバックする。The
図2は、差動増幅器100の具体的構成の一例を示す回路図である。図2において、入力端子1及び2、出力端子3及び4並びにHPF111及び112を除くその他の構成要素が、上述した基本要素120に対応する。図2の差動増幅器100は、カスコード構成を有している。以下では、図2に示された各構成要素について順に説明する。
FIG. 2 is a circuit diagram showing an example of a specific configuration of the
駆動トランジスタ11及び12は増幅用の差動対を構成する。具体的に述べると、駆動トランジスタ11のゲートは入力端子1に接続され、駆動トランジスタ12のゲートは入力端子2に接続されている。また、共通接続されたトランジスタ11及び12のソースは、定電流源10を介して接地されている。また、駆動トランジスタ11のドレインは、カスコードトランジスタ13及び出力負荷101を介して電源端子5(ドレイン電位VDD)に接続されている。同様に、駆動トランジスタ12のドレインは、カスコードトランジスタ14及び出力負荷102を介して電源端子5(ドレイン電位VDD)に接続されている。The
カスコードトランジスタ13のソースは駆動トランジスタ11のドレインに接続され、ドレインは出力負荷101に接続されている。また、カスコードトランジスタ14のソースは駆動トランジスタ12のドレインに接続され、ドレインは出力負荷102に接続されている。
The source of the
出力負荷101の一端はカスコードトランジスタ13のソースに接続され、他端は電源端子5に接続されている。出力負荷101とカスコードトランジスタ13の共通接続点は出力端子4に接続されている。同様に、出力負荷102の一端はカスコードトランジスタ14のソースに接続され、他端は電源端子5に接続されている。出力負荷102とカスコードトランジスタ14の共通接続点は出力端子3に接続されている。
One end of the
HPF111は、出力端子4つまりカスコードトランジスタ13のドレインと、もう一方のカスコードトランジスタ14のゲートの間に配置されている。つまり、HPF111は、出力端子4に現れる逆相出力信号SOUTBの高周波成分を、逆相入力IN_B側のカスコードトランジスタ14にバイアス電圧として供給する。The
同様に、HPF112は、出力端子3つまりカスコードトランジスタ14のドレインと、もう一方のカスコードトランジスタ13のゲートの間に配置されている。HPF112は、出力端子3に現れる正相出力信号SOUTの高周波成分を、正相入力IN側のカスコードトランジスタ13にバイアス電圧として供給する。Similarly, the
差動対を構成する駆動トランジスタ11及び12のゲートに入力された差動入力信号は、駆動トランジスタ11及び12、カスコードトランジスタ13及び14、並びに出力負荷101及び102によって増幅される。そして、カスコードトランジスタ13及び14のドレインである端子4及び3から差動出力信号が得られる。
The differential input signals input to the gates of the
続いて以下では、定電流源10、HPF111及び112、並びに出力負荷101及び102の具体的な構成例について図3を参照して説明する。図3は、定電流源10、HPF111及び112並びに出力負荷101及び102の具体的な回路構成を含む差動増幅器100の回路図である。
Subsequently, a specific configuration example of the constant
図3の構成例では、定電流源10は電流源トランジスタ15を含む。電流源トランジスタ15のゲートは定電流源用バイアス電圧が入力されるバイアス端子7に接続され、電流源トランジスタのソースはグランドに接地される。また、トランジスタ15のドレインは駆動トランジスタ11及び12のソースに共通接続されている。
In the configuration example of FIG. 3, the constant
また、図3の構成例では、出力負荷101は抵抗素子21を含む。同様に、出力負荷102は抵抗素子22を含む。
In the configuration example of FIG. 3, the
また、図3の構成例では、HPF111は抵抗素子23及び容量素子41を含む。抵抗素子23と容量素子41は直列に接続され、容量素子41の他方の端子は出力端子4に接続され、抵抗素子23の他方の端子はバイアス端子6に接続される。また、抵抗素子23と容量素子41の接点はHPF111の出力としてカスコードトランジスタ14のゲートに接続される。同様に、図3の構成例では、HPF112は抵抗素子24及び容量素子42を含む。抵抗素子24と容量素子42は直列に接続され、容量素子42の他方の端子は出力端子3に接続され、抵抗素子24の他方の端子はバイアス端子6に接続される。また、抵抗素子24と容量素子42の接点はHPF112の出力としてカスコードトランジスタ13のゲートに接続される。このときHPF111及び112の通過周波数は容量素子41及び42の容量値と抵抗素子23及び24の抵抗値によって決まる。例えば、この通過周波数は、差動増幅器100の基本要素120の利得低下の始まる周波数付近であり、かつ利得変動幅が3dB程度に収まるように設定するとよい。
Further, in the configuration example of FIG. 3, the
[動作の説明]
次に図19A〜19Cを用いて、差動増幅器100の動作について説明する。図19A〜19Cは、差動対の一方のトランジスタ11とその周辺の回路要素を抜き出して示す模式図である。なお、図19Cは、差動増幅器100に関する図であり、図19A及び19Bは対比のために示す背景技術に関する図である。[Description of operation]
Next, the operation of the
図19Aは、図22に示した差動増幅器700の場合を示している。この場合、信号入力端子1から見ると、駆動トランジスタ11のゲート容量CGDを介して出力端子4につながる負荷容量CLの影響を受けてしまう。このため、高い周波数ではトランジスタ11を駆動できなくなり利得が低下し、差動増幅器700の増幅可能な周波数帯域は狭くなってしまう。FIG. 19A shows the case of the
また、図19Bは、図23に示したカスコード構成の差動増幅器800の場合を示している。この場合、負荷容量CLの影響はカスコードトランジスタ13で遮られている。したがって、入力端子1からは駆動トランジスタ11のCGDを介してカスコードトランジスタ13のCGSの影響しか受けない。カスコードトランジスタ13のCGSは負荷容量CLに比べて小さいので、差動増幅器800は差動増幅器700に比べて高い周波数まで駆動でき、増幅可能な周波数帯域が広がる。FIG. 19B shows the case of the
図19Cは、本実施形態にかかる差動増幅器100の模式図である。図19Cに示すように、カスコードトランジスタ13のゲートに正相出力信号SOUTがフィードバックされることにより、信号入力端子1である駆動トランジスタ11のゲートと同相の信号がカスコードトランジスタ13のゲートに供給される。よって、差動増幅器100は、カスコードトランジスタ13及び14を配置したことによる上記の効果に加えて、入力端子1から見た駆動トランジスタ11のCGDとカスコードトランジスタ13のCGSの影響を限りなくゼロに近づけることができる。FIG. 19C is a schematic diagram of the
この作用は、HPF112によって、カスコード構成の増幅器700の利得が落ち始める周波数付近から効果が発生するので、低下し始める利得を押し上げてより高い周波数まで利得を得ることができる。また、利得が落ち始めてからフィードバックの効果が生じ始めるので、発振の抑制効果もある。以上のような理由から、差動増幅器100は、より高い周波数まで動作帯域を広げることができる。
This effect is produced by the
また、差動増幅器100は、高周波帯域での利得低下を抑制する効果を得るために新たに電流を流す必要がなく、また加えられる素子(HPF111及び112)も小さいものである。このため、消費電力の増大や著しい面積の増加を抑制しながら高周波特性を向上させることができる。
Further, the
図20は、差動増幅器100の利得の周波数特性の計算結果の一例を示すグラフである。差動増幅器700では、1dB利得低下周波数が200MHz程度である(図20のグラフL11)。また、カスコード構成の差動増幅器800では、増幅器700に比べて2倍程度の400MHz以上の帯域が得られている(図20のグラフL21)。これらに対して、本実施形態に係る差動増幅器100では、増幅器700に比べて5倍以上の1GHzを越える帯域が得られる(図20のグラフL31)。
FIG. 20 is a graph showing an example of the calculation result of the frequency characteristic of the gain of the
ところで、図3に示した回路構成が一例にすぎないことは勿論である。例えば、出力負荷101は、抵抗素子21(図11)に限られず、インダクタ素子31(図12)、抵抗素子21とインダクタ素子31の並列回路(図13)、抵抗素子21とインダクタ素子31の直列回路(図14)、又は抵抗素子21とインダクタ素子31の直列回路と容量素子45の並列回路であっても同様の効果を得ることができる。
Of course, the circuit configuration shown in FIG. 3 is merely an example. For example, the
また、例えば、HPF111は、抵抗素子24と容量素子41で構成される回路(図17)に限られず、容量素子41とインダクタ素子32で構成される回路、又は抵抗素子23とインダクタ素子32の直列接続に容量素子41を接続した回路(図18)であっても同様の効果を得ることができる。
Further, for example, the
<第2の実施形態>
図4は本実施形態に係る差動増幅器200の構成を示す回路図である。図4において、入力端子1及び2、出力端子3及び4並びにHPF113及び114を除くその他の構成要素は、差動増幅器200の基本要素120に対応する。図4の構成と上述した図2を比べると、(a)図4の差動増幅器200がカスコード構成出ない点、(b)HPF113及び114が出力端子3及び4に現れる差動出力信号SOUT及びSOUTBを出力負荷101及び103にフィードバックしている点の2点が相違している。<Second Embodiment>
FIG. 4 is a circuit diagram showing a configuration of the
図5は、出力負荷101及び102並びにHPF113及び114の具体的な回路構成を含む差動増幅器200の回路図である。
FIG. 5 is a circuit diagram of the
図5の例では、出力負荷101は、抵抗素子21とこれに並列接続された負荷トランジスタ16を含む。Pチャネル・トランジスタである負荷トランジスタ16のドレインは、抵抗素子21の一端と共に駆動トランジスタ11のドレインに接続されている。負荷トランジスタ16のソースは、電源端子5に接続されている。同様に、出力負荷102は、抵抗素子22とこれに並列接続された負荷トランジスタ17を含む。Pチャネル・トランジスタである負荷トランジスタ17のドレインは、抵抗素子22の一端と共に駆動トランジスタ12のドレインに接続されている。負荷トランジスタ17のソースは、電源端子5に接続されている。
In the example of FIG. 5, the
図5の例では、HPF113は、抵抗素子25及び容量素子43を含む。抵抗素子25と容量素子43は直列に接続され、容量素子43の他方の端子は出力端子3に接続され、抵抗素子25の他方の端子はバイアス端子8に接続される。また、抵抗素子25と容量素子43の接点はHPF113の出力として負荷トランジスタ16のゲートに接続される。同様に、図5の構成例では、HPF114は抵抗素子26及び容量素子44を含む。抵抗素子26と容量素子44は直列に接続され、容量素子44の他方の端子は出力端子4に接続され、抵抗素子26の他方の端子はバイアス端子8に接続される。また、抵抗素子26と容量素子44の接点はHPF114の出力として負荷トランジスタ17のゲートに接続される。このときHPF113及び114の通過周波数は容量素子43及び44の容量値と抵抗素子25及び26の抵抗値によって決まる。例えば、この通過周波数は、差動増幅器200の基本要素120の利得低下の始まる周波数付近であり、かつ利得変動幅が3dB程度に収まるように設定するとよい。
In the example of FIG. 5, the
つまり、本実施形態における出力負荷101は、能動素子としての負荷トランジスタ16を有しており、HPF113を介してフィードバックされた信号が負荷トランジスタ16のゲートに供給されることで能動負荷として機能する。なお、図4及び5に示した他の回路要素及びこれらの接続関係は、上述した差動増幅器100と同様であるため、ここでは重複説明を省略する。
That is, the
[動作の説明]
以下では、差動増幅器200の動作について説明する。差動増幅器200の信号入力端子1及び2に差動信号が入力されると、出力端子3及び4から増幅された信号が出力される。このとき、差動入力信号の周波数が低い状態では、負荷トランジスタ16及び17のゲートにはバイアス端子8から直流バイアスがかかっているだけある。つまり、HPF113及び114の遮断特性が働くために、出力端子4及び3からのフィードバック信号は負荷トランジスタ16及び17のゲートに入力されない。[Description of operation]
Hereinafter, the operation of the
次に、差動入力信号の周波数が上がった場合を説明する。図19Aに示すように、信号入力端子1及び2から見ると、駆動トランジスタ11及び12のゲート容量CGDを介して増幅器出力につながる負荷容量CLの影響を受けてしまい、高い周波数では駆動できなくなり利得が低下する。しかしながら、本実施の形態では、信号周波数が上がったことにより、差動出力信号がHPF113及び114を通過し、通過後の信号が負荷トランジスタ16及び17のゲートに入力される。これによって出力信号と同相でトランジスタ11及び12を流れるドレイン電流が増減するため、増幅器200の利得が上がる。また、この作用は、HPF113及び114によって、駆動トランジスタ11及び12による利得が落ち始める周波数付近から効果が発生するので、低下し始める利得を押し上げてより高い周波数まで利得を得ることができる。また、利得が落ち始めてからフィードバックの効果が生じ始めるので、発振の抑制効果もある。以上のような理由から、差動増幅器200は、より高い周波数まで動作帯域を広げることができる。Next, a case where the frequency of the differential input signal is increased will be described. As shown in FIG. 19A, when viewed from the
また、差動増幅器200は、高周波帯域での利得低下を抑制する効果を得るために新たに電流を流す必要がなく、また加えられる素子(HPF113及び114)も小さいものである。このため、消費電力の増大や著しい面積の増加を抑制しながら高周波特性を向上させることができる。
Further, the
図21は、差動増幅器200の利得の周波数特性の計算結果の一例を示すグラフである。図21のグラフL12は図22に示した増幅器700の利得の周波数特性を示している。一方、図21のグラフ32は、差動増幅器200の利得の周波数特性の一例である。本実施形態にかかる差動増幅器200は、差動増幅器700から動作帯域を大きく広げられることが計算でも示されている。
FIG. 21 is a graph showing an example of the calculation result of the frequency characteristics of the gain of the
ところで、図5に示した回路構成が一例にすぎないことは勿論である。例えば、出力負荷102は、抵抗素子21と負荷トランジスタ16の並列接続回路(図9)に限られず、負荷トランジスタ16(図8)、又はインダクタ素子31と負荷トランジスタ16の並列回路(図10)を用いた場合でも同様の効果を得ることができる。
Of course, the circuit configuration shown in FIG. 5 is merely an example. For example, the
<第3の実施形態>
図6は本実施形態にかかるカスコード型の差動増幅器300の回路図である。また、図7は、出力負荷101及び102並びにHPF111、112、113及び114の具体的な回路構成を含む差動増幅器300の回路図である。図6及び図7から明らかであるように、差動増幅器300は、上述した差動増幅器100及び200が有するフィードバック構成を組み合わせたものである。つまり、HPF111及び112は、差動出力信号をカスコードトランジスタ13及び14のゲートにフィードバックする。また、HPF113及び114は、差動出力信号を出力負荷101及び102のインピーダンスを制御するための制御端子(負荷トランジスタ16及び17のゲート)にフィードバックする。なお、図6及び7に示す各回路要素およびこれらの接続関係は、発明の実施形態1及び2に関して既に説明した通りである。<Third Embodiment>
FIG. 6 is a circuit diagram of a cascode
本実施の形態にかかる差動増幅器300は、出力負荷101及び102の制御端子へのフィードバックによって高周波での駆動力を向上させるとともに、出力負荷101及び102の制御端子へのフィードバックにより入力端子に対するミラー効果が軽減される。よって、差動増幅器300は、より高い周波数まで動作帯域を広げることができる。
The
上述した本発明の各実施の形態によれば、以下に述べる効果が得られる。すなわち、差動入力信号の周波数が差動増幅器(例えば増幅器100)の利得低下が生じ始めるような高い周波数になると、差動出力信号が第1及び第2のハイパスフィルタ(例えばHPF111及び112)を通過するようになる。つまり、差動増幅器の動作周波数の上昇によって差動対を構成する第1及び第2の駆動トランジスタ(例えばトランジスタ11及び12)の利得が低下し始めると同時に、動作周波数が上がったことで第1及び第2のハイパスフィルタを通過した差動出力信号の高周波成分が差動増幅器内にフォードバックされる。このフィードバックによって、当該差動増幅器は高周波帯域での出力を上昇させるように作用する。これにより、当該差動増幅器は、簡易な回路構成によって、利得の低下を抑制し、動作周波数帯域を拡張できる。
According to each embodiment of the present invention described above, the following effects can be obtained. That is, when the frequency of the differential input signal becomes a high frequency at which the gain of the differential amplifier (eg, amplifier 100) starts to decrease, the differential output signal passes through the first and second high-pass filters (eg,
上述した第1〜第3の実施形態では、単純な差動増幅器に関する例を述べたが、折り返し型差動増幅器やシングルエンド増幅器でも同様にハイパスフィルタを用いたフィードバックで動作帯域を広げることができる。 In the above-described first to third embodiments, examples related to simple differential amplifiers have been described. However, even in a folded differential amplifier or a single-ended amplifier, the operating band can be expanded by feedback using a high-pass filter. .
シングルエンド増幅器に適用する場合以下のように構成すればよい。シングルエンド増幅器の出力は一般的に入力と反対位相になるが、HPF111、113等を介したフィードバックには入力信号と同相の信号が必要である。よって、シングルエンド増幅器の出力信号から同相信号を生成する回路を配置し、当該回路の出力をHPF111、113等を介してシングルエンド増幅器内にフィードバックすればよい。例えば、2つのシングルエンド増幅器を並列配置し、位相差がπラジアンである2つの信号を2つのシングルエンド増幅器に入力し、2つの出力信号をそれぞれ他の一方のシングルエンド増幅器内にHPF111又は113を介してフィードバックすればよい。シングルエンド増幅器内へのフィードバック先は、駆動トランジスタのドレイン電流を制御することが可能なカスコードトランジスタの制御端子又は出力負荷の制御端子とすればよい。
When applied to a single-ended amplifier, the following configuration may be adopted. The output of a single-ended amplifier is generally in the opposite phase to the input, but a signal in phase with the input signal is required for feedback via the
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。 Furthermore, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present invention described above.
この出願は、2008年9月2日に出願された日本出願 特願2008−225087を基礎とする優先権を主張し、その開示の全てをここに取り込む。 This application claims the priority on the basis of Japanese application Japanese Patent Application No. 2008-225087 for which it applied on September 2, 2008, and takes in those the indications of all here.
1、2 入力端子
3、4 出力端子
5、6、7、8 バイアス端子
10 電流源
11〜17 トランジスタ
21〜26 抵抗素子
31、32 インダクタ素子
41〜44 容量素子
100、200、300 差動増幅器
101、102 出力負荷
111〜114 ハイパスフィルタ(HPF)1, 2
Claims (8)
前記差動入力信号のうち他方が供給されるゲートを有し、前記第1の駆動トランジスタと共に差動対を構成する第2の駆動トランジスタと、
前記差動対によって増幅された後の差動出力信号が出力される第1及び第2の出力端子と、
前記第1の駆動トランジスタのソース・ドレイン経路及び前記第1の出力端子が接続された配線上に配置され、前記第1の駆動トランジスタを流れるドレイン電流を調整可能な第1の制御端子を有する第1の回路であって、前記第1の駆動トランジスタのドレイン及び電源電位の間に接続される一対の端子および前記第1の制御端子を有する三端子の第1の出力負荷を含む第1の回路と、
前記第2の駆動トランジスタのソース・ドレイン経路及び前記第2の出力端子が接続された配線上に配置され、前記第2の駆動トランジスタを流れるドレイン電流を調整可能な第2の制御端子を有する第2の回路であって、前記第2の駆動トランジスタのドレイン及び前記電源電位の間に接続される一対の端子および前記第2の制御端子を有する三端子の第2の出力負荷を含む第2の回路と、
前記第2の出力端子と前記第1の制御端子の間に接続され、前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第1の制御端子の制御電位としてフィードバックする第1のハイパスフィルタと、
前記第1の出力端子と前記第2の制御端子の間に接続され、前記差動出力信号のうち他方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第2の制御端子の制御電位としてフィードバックする第2のハイパスフィルタと、
ソースが前記第1の駆動トランジスタのドレインに接続され、ドレインが前記第1の出力端子及び前記第1の出力負荷に接続される第1のカスコードトランジスタと、
ソースが前記第2の駆動トランジスタのドレインに接続され、ドレインが前記第2の出力端子及び前記第2の出力負荷に接続される第2のカスコードトランジスタと、
前記第1のカスコードトランジスタのゲートと前記第2の出力端子との間に接続され、前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第1のカスコードトランジスタのゲートの制御電位としてフィードバックする第3のハイパスフィルタと、
前記第2のカスコードトランジスタのゲートと前記第1の出力端子との間に接続され、前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第2のカスコードトランジスタのゲートの制御電位としてフィードバックする第4のハイパスフィルタと、
を備える差動増幅器。 A first drive transistor having a gate to which one of the differential input signals is supplied;
A second drive transistor having a gate to which the other one of the differential input signals is supplied and constituting a differential pair together with the first drive transistor;
First and second output terminals from which a differential output signal amplified by the differential pair is output;
A first control terminal is provided on the wiring connected to the source / drain path of the first driving transistor and the first output terminal, and has a first control terminal capable of adjusting a drain current flowing through the first driving transistor. A first circuit including a three-terminal first output load having a pair of terminals connected between a drain of the first driving transistor and a power supply potential and the first control terminal. When,
A second control terminal disposed on a wiring to which the source / drain path of the second drive transistor and the second output terminal are connected, and having a second control terminal capable of adjusting a drain current flowing through the second drive transistor; And a second output load including a three-terminal second output load having a pair of terminals connected between the drain of the second driving transistor and the power supply potential and the second control terminal. Circuit ,
Connected between the second output terminal and the first control terminal, one of the differential output signals is input to selectively transmit a high frequency component, and the transmitted signal is transmitted to the first output terminal. A first high-pass filter that feeds back as a control potential of the control terminal;
Connected between the first output terminal and the second control terminal, the other of the differential output signals is input to selectively transmit a high-frequency component, and the signal after transmission is transmitted to the second output terminal. A second high-pass filter that feeds back as a control potential of the control terminal;
A first cascode transistor having a source connected to the drain of the first drive transistor and a drain connected to the first output terminal and the first output load;
A second cascode transistor having a source connected to the drain of the second drive transistor and a drain connected to the second output terminal and the second output load;
The first cascode transistor is connected between the gate and the second output terminal, and one of the differential output signals is input to selectively transmit a high-frequency component, and the transmitted signal is transmitted through the first cascode transistor. A third high-pass filter that feeds back as a control potential of the gate of the first cascode transistor;
The second cascode transistor is connected between the gate and the first output terminal, and one of the differential output signals is input to selectively transmit high-frequency components, and the signal after transmission is transmitted to the first cascode transistor. A fourth high-pass filter that feeds back as a control potential of the gate of the second cascode transistor;
A differential amplifier.
前記第2の出力負荷は、前記一対の端子の一方に接続されたドレインと、前記一対の端子の他方に接続されたソースと、前記第2の制御端子に接続されたゲートを有する第2の負荷トランジスタを含む、請求項1記載の差動増幅器。 The first output load includes a drain connected to one of the pair of terminals, a source connected to the other of the pair of terminals, and a gate connected to the first control terminal. Including a load transistor,
The second output load includes a drain connected to one of the pair of terminals, a source connected to the other of the pair of terminals, and a gate connected to the second control terminal. including a load transistor, according to claim 1, wherein the differential amplifier.
前記第2の出力負荷は、前記第2の負荷トランジスタのソース・ドレイン間に並列に接続された抵抗素子をさらに含む、請求項2記載の差動増幅器。 The first output load further includes a resistance element connected in parallel between the source and drain of the first load transistor,
The second output load, the second between the source and the drain of the load transistor further comprises a resistor connected in parallel, according to claim 2, wherein the differential amplifier.
前記第2の出力負荷は、前記第2の負荷トランジスタのソース・ドレイン間に並列に接続されたインダクタ素子をさらに含む、請求項2記載の差動増幅器。 The first output load further includes an inductor element connected in parallel between the source and drain of the first load transistor,
The second output load, the second between the source and the drain of the load transistor further including an inductor connected elements in parallel, according to claim 2, wherein the differential amplifier.
一方の端子が前記第2の出力端子に接続され、他方の端子が第1の制御端子に接続される第1の容量素子と、
前記第1の容量素子の前記他方の端子と前記第1の制御端子に供給されるバイアス電圧の供給端子との間に接続される抵抗素子を含み、
前記第2のハイパスフィルタは、
一方の端子が前記第1の出力端子に接続され、他方の端子が第2の制御端子に接続される第2の容量素子と、
前記第2の容量素子の前記他方の端子と前記第2の制御端子に供給されるバイアス電圧の供給端子との間に接続される抵抗素子を含む、請求項1乃至4のいずれか1項に記載の差動増幅器。 The first high-pass filter is
A first capacitive element having one terminal connected to the second output terminal and the other terminal connected to the first control terminal;
A resistance element connected between the other terminal of the first capacitive element and a supply terminal of a bias voltage supplied to the first control terminal;
The second high pass filter is:
A second capacitive element having one terminal connected to the first output terminal and the other terminal connected to a second control terminal;
And a resistance element connected between the supply terminal of the other terminal and the second bias voltage supplied to the control terminal of the second capacitor, to any one of claims 1 to 4 The differential amplifier described.
一方の端子が前記第2の出力端子に接続され、他方の端子が第1の制御端子に接続される第1の容量素子と、
前記第1の容量素子の前記他方の端子と前記第1の制御端子に供給されるバイアス電圧の供給端子との間に接続されるインダクタ素子を含み、
前記第2のハイパスフィルタは、
一方の端子が前記第1の出力端子に接続され、他方の端子が第2の制御端子に接続される第2の容量素子と、
前記第2の容量素子の前記他方の端子と前記第2の制御端子に供給されるバイアス電圧の供給端子との間に接続されるインダクタ素子を含む、請求項1乃至4のいずれか1項に記載の差動増幅器。 The first high-pass filter is
A first capacitive element having one terminal connected to the second output terminal and the other terminal connected to the first control terminal;
An inductor element connected between the other terminal of the first capacitive element and a supply terminal of a bias voltage supplied to the first control terminal;
The second high pass filter is:
A second capacitive element having one terminal connected to the first output terminal and the other terminal connected to a second control terminal;
An inductor element connected between the supply terminal of the bias voltage supplied to the other terminal and the second control terminal of the second capacitor, to any one of claims 1 to 4 The differential amplifier described.
一方の端子が前記第2の出力端子に接続され、他方の端子が第1の制御端子に接続される第1の容量素子と、
前記第1の容量素子の前記他方の端子と前記第1の制御端子に供給されるバイアス電圧の供給端子との間に直列に接続された抵抗素子及びインダクタ素子を含み、
前記第2のハイパスフィルタは、
一方の端子が前記第1の出力端子に接続され、他方の端子が第2の制御端子に接続される第2の容量素子と、
前記第2の容量素子の前記他方の端子と前記第2の制御端子に供給されるバイアス電圧の供給端子との間に直列に接続された抵抗素子及びインダクタ素子を含む、請求項1乃至4のいずれか1項に記載の差動増幅器。 The first high-pass filter is
A first capacitive element having one terminal connected to the second output terminal and the other terminal connected to the first control terminal;
A resistor element and an inductor element connected in series between the other terminal of the first capacitive element and a supply terminal of a bias voltage supplied to the first control terminal;
The second high pass filter is:
A second capacitive element having one terminal connected to the first output terminal and the other terminal connected to a second control terminal;
And a resistance element and an inductor element connected in series between a supply terminal of the other terminal and the bias voltage supplied to said second control terminal of the second capacitor, according to claim 1 to 4 The differential amplifier according to any one of the above.
前記差動入力信号のうち他方が供給されるゲートを有し、前記第1の駆動トランジスタと共に差動対を構成する第2の駆動トランジスタを配置し、
前記第1の駆動トランジスタを流れるドレイン電流を調整するための第1の制御端子を有する第1の回路を、前記第1の駆動トランジスタのソース・ドレイン経路及び第1の出力端子が接続された配線上に配置し、ここで、前記第1の回路は、前記第1の駆動トランジスタのドレイン及び電源電位の間に接続される一対の端子と、前記第1の制御端子とを有する三端子の第1の出力負荷を含み、
前記第2の駆動トランジスタを流れるドレイン電流を調整するための第2の制御端子を有する第2の回路を、前記第2の駆動トランジスタのソース・ドレイン経路及び第2の出力端子が接続された配線上に配置し、ここで、前記第2の回路は、前記第2の駆動トランジスタのドレイン及び前記電源電位の間に接続される一対の端子と、前記第2の制御端子とを有する三端子の第2の出力負荷を含み、
前記差動対によって増幅された後の差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第1の制御端子の制御電位としてフィードバックする第1のハイパスフィルタを、前記差動出力信号が出力される前記第1及び第2の出力端子のうち前記第2の出力端子と前記第1の制御端子の間に接続し、
前記差動出力信号のうち他方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第2の制御端子の制御電位としてフィードバックする第2のハイパスフィルタを、前記第1の出力端子と前記第2の制御端子の間に接続し、
第1のカスコードトランジスタのソースを前記第1の駆動トランジスタのドレインに接続し、前記第1のカスコードトランジスタのドレインを前記第1の出力端子及び前記第1の出力負荷に接続し、
第2のカスコードトランジスタのソースを前記第1の駆動トランジスタのドレインに接続し、前記第1のカスコードトランジスタのドレインを前記第1の出力端子及び前記第1の出力負荷に接続し、
前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第1のカスコードトランジスタのゲートの制御電位としてフィードバックする第3のハイパスフィルタを、前記第1のカスコードトランジスタのゲートと前記第2の出力端子との間に接続し、
前記差動出力信号のうち一方を入力して高周波成分を選択的に透過させるとともに、透過後の信号を前記第2のカスコードトランジスタのゲートの制御電位としてフィードバックする第4のハイパスフィルタを、前記第2のカスコードトランジスタのゲートと前記第1の出力端子との間に接続する、
差動増幅器の構成方法。 A first driving transistor having a gate to which one of the differential input signals is supplied;
A second driving transistor having a gate to which the other one of the differential input signals is supplied and constituting a differential pair together with the first driving transistor;
The first circuit having the first control terminal for adjusting the drain current flowing through the first driving transistor is connected to the source / drain path of the first driving transistor and the first output terminal. Wherein the first circuit is a three-terminal first having a pair of terminals connected between a drain of the first driving transistor and a power supply potential, and the first control terminal. Including one output load,
A second circuit having a second control terminal for adjusting a drain current flowing through the second drive transistor is connected to a source / drain path of the second drive transistor and a second output terminal. Wherein the second circuit is a three-terminal device having a pair of terminals connected between the drain of the second driving transistor and the power supply potential, and the second control terminal. Including a second output load;
A first one of the differential output signals amplified by the differential pair is input to selectively transmit a high-frequency component, and the transmitted signal is fed back as a control potential of the first control terminal. the high-pass filter, connected between said first control terminal and the second output terminal of said first and second output terminals the differential output signal is outputted,
A second high-pass filter that inputs the other of the differential output signals and selectively transmits a high-frequency component, and feeds back the signal after transmission as a control potential of the second control terminal; connected between said output terminal and the second control terminal,
Connecting the source of the first cascode transistor to the drain of the first drive transistor, connecting the drain of the first cascode transistor to the first output terminal and the first output load;
Connecting the source of a second cascode transistor to the drain of the first drive transistor, connecting the drain of the first cascode transistor to the first output terminal and the first output load;
A third high-pass filter that inputs one of the differential output signals to selectively transmit a high-frequency component and feeds back the transmitted signal as a control potential of the gate of the first cascode transistor; Connected between the gate of one cascode transistor and the second output terminal;
A fourth high-pass filter that inputs one of the differential output signals to selectively transmit a high-frequency component and feeds back the transmitted signal as a control potential of the gate of the second cascode transistor; Connected between the gate of the two cascode transistors and the first output terminal;
Configuration method of differential amplifier.
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