JP5443439B2

JP5443439B2 - Semiconductor device

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Publication number: JP5443439B2
Application number: JP2011128582A
Authority: JP
Inventors: 洋介上田
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2011-06-08
Filing date: 2011-06-08
Publication date: 2014-03-19
Anticipated expiration: 2031-06-08
Also published as: JP2012257056A

Description

本発明は、一つのシングルエンド入力信号から２つの平衡出力信号を発生させるシングルエンド−差動変換器を備える半導体装置に関する。 The present invention relates to a semiconductor device including a single-ended-to-differential converter that generates two balanced output signals from one single-ended input signal.

シングルエンド−差動変換器は、一つのシングルエンド入力信号を、２つの平衡出力信号からなる差動信号に変換する回路であり、例えば、図７に示す回路構成を有するシングルエンド−差動変換器１が提案されている（例えば、特許文献１参照）。
このシングルエンド−差動変換器１は、例えば、電圧−電流変換素子としてのゲート接地のＭＯＳトランジスタＭ１と、ソース接地のＭＯＳトランジスタＭ２とを備えている。ゲート接地のＭＯＳトランジスタＭ１のドレインはＭＯＳトランジスタＭ３を介して電源Ｖｄｄに接続され、ＭＯＳトランジスタＭ１のソースは入力端子Ｔin１０１に接続される。ＭＯＳトランジスタＭ１のゲートはバイアス端子Ｔｂ１に接続される。ソース接地のＭＯＳトランジスタＭ２のドレインはＭＯＳトランジスタＭ４を介して電源Ｖｄｄに接続され、ＭＯトランジスタＭ２のソースは電源端子Ｔgndに接続される。ＭＯＳトランジスタＭ２のゲートは抵抗Ｒ１を介してバイアス端子Ｔｂ２に接続されるとともに、コンデンサＣ１を介して入力端子Ｔin１０１に接続される。 The single-ended-to-differential converter is a circuit that converts one single-ended input signal into a differential signal composed of two balanced output signals. For example, the single-ended-to-differential converter has a circuit configuration shown in FIG. A device 1 has been proposed (see, for example, Patent Document 1).
The single-ended-to-differential converter 1 includes, for example, a gate-grounded MOS transistor M1 and a source-grounded MOS transistor M2 as voltage-current conversion elements. The drain of the grounded MOS transistor M1 is connected to the power supply Vdd via the MOS transistor M3, and the source of the MOS transistor M1 is connected to the input terminal Tin101. The gate of the MOS transistor M1 is connected to the bias terminal Tb1. The drain of the grounded MOS transistor M2 is connected to the power supply Vdd via the MOS transistor M4, and the source of the MO transistor M2 is connected to the power supply terminal Tgnd. The gate of the MOS transistor M2 is connected to the bias terminal Tb2 through the resistor R1, and is connected to the input terminal Tin101 through the capacitor C1.

そして、ＭＯＳトランジスタＭ１およびＭ３間が出力端子Ｔout１に接続されるとともにコンデンサＣ２を介して接地される。またＭＯＳトランジスタＭ２およびＭ４間が出力端子Ｔout２に接続されるとともにコンデンサＣ３を介して接地される。
前記出力端子Ｔout１、Ｔout２が差動電流出力端子となる。
また、前記バイアス端子Ｔｂ１およびＴｂ２には、それぞれＭＯＳトランジスタＭ１およびＭ２が、電圧−電流変換素子として動作するために必要な電圧が供給される。
このようなシングルエンド−差動変換器１は、例えば、図７に示すように、チップ２上に作り込まれ、さらにチップ２がパッケージ３で保護されて半導体装置として作製される。 The MOS transistors M1 and M3 are connected to the output terminal Tout1 and grounded via the capacitor C2. Further, the MOS transistors M2 and M4 are connected to the output terminal Tout2 and grounded through the capacitor C3.
The output terminals Tout1 and Tout2 are differential current output terminals.
The bias terminals Tb1 and Tb2 are supplied with voltages necessary for the MOS transistors M1 and M2 to operate as voltage-current conversion elements, respectively.
Such a single-ended-to-differential converter 1 is fabricated on a chip 2 as shown in FIG. 7, for example, and the chip 2 is protected by a package 3 to be fabricated as a semiconductor device.

前記シングルエンド−差動変換器１の入力端子Ｔin１０１は、内部配線などによりチップ２の入力端子としてのＰＡＤ１０１に接続され、さらにＰＡＤ１０１はボンティングワイヤＷｉｒｅ１０１を介してパッケージ３の外部電極ＰＩＮ１０１に接続される。また、シングルエンド−差動変換器１の電源端子Ｔgndは、内部配線などによりチップ２の電源端子としてのＰＡＤ１０２に接続され、さらにＰＡＤ１０２はボンディングワイヤＷｉｒｅ１０２を介してパッケージ３の外部電極ＰＩＮ１０２に接続される。この外部電極ＰＩＮ１０２は通常グランドに接続される。 An input terminal Tin101 of the single-ended-to-differential converter 1 is connected to a PAD101 as an input terminal of the chip 2 by an internal wiring or the like, and the PAD101 is further connected to an external electrode PIN101 of the package 3 through a bonding wire Wire101. The Further, the power supply terminal Tgnd of the single-ended-to-differential converter 1 is connected to the PAD 102 as the power supply terminal of the chip 2 by an internal wiring or the like, and the PAD 102 is further connected to the external electrode PIN102 of the package 3 through the bonding wire Wire102. The The external electrode PIN102 is normally connected to the ground.

これによって、シングルエンド−差動変換器１への入力信号は、パッケージ３の外部電極ＰＩＮ１０１、ボンディングワイヤＷｉｒｅ１０１、チップ２の入力端子ＰＡＤ１０１を経てシングルエンド−差動変換器１の入力端子Ｔin１０１に伝達される。また、シングルエンド−差動変換器１の電源端子Ｔgndは、チップ２のＰＡＤ１０２、ボンディングワイヤＷｉｒｅ１０２、パッケージ３の外部電極ＰＩＮ１０２を経てグランドに接続される。 As a result, an input signal to the single-ended-to-differential converter 1 is transmitted to the input terminal Tin101 of the single-ended-to-differential converter 1 via the external electrode PIN101 of the package 3, the bonding wire Wire101, and the input terminal PAD101 of the chip 2. Is done. The power terminal Tgnd of the single-ended-to-differential converter 1 is connected to the ground through the PAD 102 of the chip 2, the bonding wire Wire 102, and the external electrode PIN 102 of the package 3.

そして、シングルエンド−差動変換器１の入力端子Ｔin１０１に伝達された電圧信号からなる入力信号は、ゲート接地のＭＯＳトランジスタＭ１とソース接地のＭＯＳトランジスタＭ２とにより、それぞれ同一振幅で位相差が１８０度の電流信号Ｉｄｓ＿Ｍ１、Ｉｄｓ＿Ｍ２にそれぞれ変換される。この動作により、シングルエンド電圧信号が差動電流信号に変換される。 The input signal composed of the voltage signal transmitted to the input terminal Tin101 of the single-ended-to-differential converter 1 has the same amplitude and a phase difference of 180 by the gate-grounded MOS transistor M1 and the source-grounded MOS transistor M2. Current signals Ids_M1 and Ids_M2 respectively. By this operation, the single-ended voltage signal is converted into a differential current signal.

特開平６−２３２６５５号公報JP-A-6-232655

ここで、前記ゲート接地のＭＯＳトランジスタＭ１とソース接地のＭＯＳトランジスタＭ２の電流信号Ｉｄｓ＿Ｍ１、Ｉｄｓ＿Ｍ２はそれぞれ次式（１）、（２）で表すことができる。
Ｉｄｓ＿Ｍ１＝−ｇｍ×Ｖinｍ ……（１）
Ｉｄｓ＿Ｍ２＝＋ｇｍ×Ｖinｍ ……（２）
Ｉｄｓ＿Ｍ１：ゲート接地のＭＯＳトランジスタＭ１のドレイン電流
Ｉｄｓ＿Ｍ２：ソース接地のＭＯＳトランジスタＭ２のドレイン電流
ｇｍ：トランジスタのトランスコンダクタンス
Ｖinｍ：ＭＯＳトランジスタへの入力電圧 Here, the current signals Ids_M1 and Ids_M2 of the gate-grounded MOS transistor M1 and the source-grounded MOS transistor M2 can be expressed by the following equations (1) and (2), respectively.
Ids_M1 = −gm × Vinm (1)
Ids_M2 = + gm × Vinm (2)
Ids_M1: Drain current of the MOS transistor M1 with common gate Ids_M2: Drain current of the MOS transistor M2 with common source
gm: transistor transconductance
Vinm: Input voltage to the MOS transistor

ところで、図７の回路図において示されるボンディングワイヤＷｉｒｅ１０１、Ｗｉｒｅ１０２は、通常インダクタンスを有しており、高周波動作の際に寄生インダクタンスとして回路特性に影響を与える。
ボンディングワイヤＷｉｒｅ１０１、Ｗｉｒｅ１０２のインダクタンスをＬ、パッケージ３の外部電極ＰＩＮ１０１への入力信号を入力電圧Ｖinとすると、シングルエンド-差動変換器１の入力端子Ｔin１０１の入力端子電圧Ｖin１は、次式（３）で表すことができる。
Ｖin１＝｛＋１／（１＋ｊ×ω×ｇｍ×Ｌ）｝×Ｖin ……（３） Incidentally, the bonding wires Wire 101 and Wire 102 shown in the circuit diagram of FIG. 7 usually have inductance, and influence circuit characteristics as parasitic inductance during high-frequency operation.
Assuming that the inductance of the bonding wires Wire 101 and Wire 102 is L and the input signal to the external electrode PIN 101 of the package 3 is the input voltage Vin, the input terminal voltage Vin1 of the input terminal Tin101 of the single-ended-to-differential converter 1 is ).
Vin1 = {+ 1 / (1 + j × ω × gm × L)} × Vin (3)

ソース接地のＭＯＳトランジスタＭ２に入力されるゲート電圧すなわちＶin１と、ドレイン電流Ｉｄｓ＿Ｍ２のトランスコンダクタンス特性ｇｍとの関係は、次式（４）で表すことができる。
（ＩｄｓＭ２／Ｖin１）＝｛（＋ｇｍ）／（１＋ｊ×ω×ｇｍ×Ｌ）｝ ……（４） The relationship between the gate voltage input to the source-grounded MOS transistor M2, that is, Vin1, and the transconductance characteristic gm of the drain current Ids_M2 can be expressed by the following equation (4).
(IdsM2 / Vin1) = {(+ gm) / (1 + j × ω × gm × L)} (4)

入力端子電圧Ｖin１に対するゲート接地のＭＯＳトランジスタＭ１のトランスコンダクタンス特性を前記（１）式、（３）式より計算すると、次式（５）で表すことができる。
同様に、入力端子電圧Ｖin１に対するソース接地のＭＯＳトランジスタＭ２のトランスコンダクタンス特性を前記（２）式、（３）式、（４）式より計算すると、次式（６）で表すことができる。
（Ｉｄｓ＿Ｍ１／Ｖin）＝｛（−ｇｍ）／（１＋ｊ×ω×ｇｍ×Ｌ）｝ ……（５）
（Ｉｄｓ＿Ｍ２／Ｖin）＝｛（＋ｇｍ）／（１＋ｊ×ω×ｇｍ×Ｌ）²｝ ……（６） When the transconductance characteristic of the gate-grounded MOS transistor M1 with respect to the input terminal voltage Vin1 is calculated from the equations (1) and (3), it can be expressed by the following equation (5).
Similarly, when the transconductance characteristic of the source-grounded MOS transistor M2 with respect to the input terminal voltage Vin1 is calculated from the expressions (2), (3), and (4), it can be expressed by the following expression (6).
(Ids_M1 / Vin) = {(− gm) / (1 + j × ω × gm × L)} (5)
(Ids_M2 / Vin) = {(+ gm) / (1 + j × ω × gm × L) ² } (6)

この（５）式および（６）式で表されるトランスコンダクタンス特性を図８および図９に示す。
図８は、トランスコンダクタンス振幅特性を示した特性図であって、横軸は周波数〔Ｈｚ〕であり、後述のｐｏｌｅの周波数ｆｐで規格化している。縦軸は、振幅〔ｄＢ〕である。ＭＯＳトランジスタＭ１のトランスコンダクタンス振幅特性（Ｉｄｓ＿Ｍ１／Ｖin）とＭＯＳトランジスタＭ２のトランスコンダクタンス振幅特性（Ｉｄｓ＿Ｍ２／Ｖin）とは、比較的低周波数領域では一致するが、高周波数領域において両者に差が生じることがわかる。 8 and 9 show the transconductance characteristics represented by the equations (5) and (6).
FIG. 8 is a characteristic diagram showing transconductance amplitude characteristics, where the horizontal axis is the frequency [Hz] and is normalized by the frequency fp of the pole described later. The vertical axis represents the amplitude [dB]. The transconductance amplitude characteristic (Ids_M1 / Vin) of the MOS transistor M1 and the transconductance amplitude characteristic (Ids_M2 / Vin) of the MOS transistor M2 coincide in a relatively low frequency region, but there is a difference between them in the high frequency region. I understand.

また、図９は、トランスコンダクタンス位相特性を示した特性図であって、横軸は周波数〔Ｈｚ〕であり、後述のｐｏｌｅの周波数ｆｐで規格化している。縦軸は、位相〔ｄｅｇ〕である。ＭＯＳトランジスタＭ１のトランスコンダクタンス位相特性（Ｉｄｓ＿Ｍ１／Ｖin）とＭＯＳトランジスタＭ２のトランスコンダクタンス位相特性（Ｉｄｓ＿Ｍ２／Ｖin）とは、比較的低周波数領域ではほぼ１８０度の位相差を有するが、高周波数領域において位相差が小さくなっていることがわかる。 FIG. 9 is a characteristic diagram showing the transconductance phase characteristic, where the horizontal axis is the frequency [Hz] and is normalized by the frequency fp of the pole described later. The vertical axis represents the phase [deg]. The transconductance phase characteristic (Ids_M1 / Vin) of the MOS transistor M1 and the transconductance phase characteristic (Ids_M2 / Vin) of the MOS transistor M2 have a phase difference of about 180 degrees in the relatively low frequency region, but in the high frequency region. It can be seen that the phase difference is small.

前記（５）式および（６）式から、ボンディングワイヤのインダクタンスＬの影響で、次式（７）で表される周波数にｐｏｌｅを有することがわかる。ｐｏｌｅの個数は、（５）式が１個、（６）式が２個である。
ｆｐ＝１／（２×π×ｇｍ×Ｌ） ……（７）
ｆｐ：ｐｏｌｅ周波数
ここで、図１０は、前記（５）式および（６）式で表されるトランスコンダクタンス特性の振幅特性差、すなわち出力差動電流の差動間振幅差を表したものである。横軸は周波数〔Ｈｚ〕であって、ｐｏｌｅの周波数ｆｐで規格化している。縦軸は振幅差〔ｄＢ〕である。 From the above formulas (5) and (6), it is understood that the frequency represented by the following formula (7) has pole due to the influence of the inductance L of the bonding wire. The number of poles is one for equation (5) and two for equation (6).
fp = 1 / (2 × π × gm × L) (7)
fp: pole frequency Here, FIG. 10 shows the amplitude characteristic difference of the transconductance characteristics expressed by the above-described equations (5) and (6), that is, the differential amplitude difference between the output differential currents. . The horizontal axis is the frequency [Hz] and is normalized by the frequency fp of pole. The vertical axis represents the amplitude difference [dB].

また、図１１は、前記（５）式および（６）式で表されるトランスコンダクタンス特性の位相誤差、すなわち出力差動電流の差動間位相差を表したものであって、位相差１８０度を理想とした場合の誤差を示している。横軸は周波数〔Ｈｚ〕であって、ｐｏｌｅの周波数ｆｐで規格化している。縦軸は位相誤差〔ｄｅｇ〕である。
図１０に示すように振幅差は、ある周波数（ｆｐ／１０程度）を超えた時点から増加している。また、図１１に示すように位相誤差〔ｄｅｇ〕は、ある周波数（ｆｐ／１０程度）を超えた時点から増加している。その結果、シングルエンド−差動変換器１の差動出力電流特性は高周波数領域において理想から剥離する。 FIG. 11 shows the phase error of the transconductance characteristics expressed by the above equations (5) and (6), that is, the phase difference between the differentials of the output differential current, and the phase difference is 180 degrees. The error is shown in the case where is ideal. The horizontal axis is the frequency [Hz] and is normalized by the frequency fp of pole. The vertical axis represents the phase error [deg].
As shown in FIG. 10, the amplitude difference increases from a point in time exceeding a certain frequency (about fp / 10). Further, as shown in FIG. 11, the phase error [deg] increases from the time when it exceeds a certain frequency (about fp / 10). As a result, the differential output current characteristic of the single-ended-to-differential converter 1 is separated from the ideal in the high frequency region.

つまり、図７に示す構成により、パッケージ３の外部電極からシングルエンド−差動変換器１の各端子までを接続する場合、ボンディングワイヤＷｉｒｅ１０１によるインダクタンスの影響で、理想的な出力差動電流特性を得ることのできる周波数の上限が制限されることになる。
本発明は、上記した点を鑑みてなされたものであり、理想的な出力差動電流特性が得られる周波数の上限を向上させることの可能なシングルエンド−差動変換器を備えた半導体装置を提供することを目的としている。 That is, with the configuration shown in FIG. 7, when connecting from the external electrode of the package 3 to each terminal of the single-ended-to-differential converter 1, the ideal output differential current characteristic is obtained due to the influence of the inductance by the bonding wire Wire 101. The upper limit of the frequency that can be obtained is limited.
The present invention has been made in view of the above points, and provides a semiconductor device including a single-ended-to-differential converter capable of improving the upper limit of the frequency at which an ideal output differential current characteristic can be obtained. It is intended to provide.

本発明の請求項１にかかる半導体装置は、電圧−電流変換素子としてのゲート接地型の第１のＭＯＳトランジスタとソース接地型の第２のＭＯＳトランジスタとを備え、前記第１のＭＯＳトランジスタのドレイン信号と当該ドレイン信号とは逆位相となる前記第２のＭＯＳトランジスタのドレイン信号とを一の入力信号の差動信号として出力するシングルエンド−差動変換器を備える半導体装置であって、前記入力信号を第１のボンディング部材を介して前記第１のＭＯＳトランジスタのソースに入力するとともに前記入力信号を前記第１のボンディング部材とは別の第２のボンディング部材を介して前記第２のＭＯＳトランジスタのゲートに入力することを特徴としている。 According to a first aspect of the present invention, there is provided a semiconductor device comprising a grounded-gate first MOS transistor and a grounded-source second MOS transistor as voltage-current conversion elements, and a drain of the first MOS transistor. A semiconductor device comprising a single-ended-to-differential converter that outputs a signal and a drain signal of the second MOS transistor, which has an opposite phase to the drain signal, as a differential signal of one input signal, A signal is input to the source of the first MOS transistor via a first bonding member, and the input signal is input to the second MOS transistor via a second bonding member different from the first bonding member. It is characterized by being input to the gate.

請求項２にかかる半導体装置は、前記シングルエンド−差動変換器と、前記第１のＭＯＳトランジスタのソースに電気的に接続される第１の接続部と、前記第２のＭＯＳトランジスタのゲートに電気的に接続される第２の接続部と、が形成された半導体チップと、当該半導体チップを内包する半導体パッケージと、を有し、当該半導体パッケージは前記入力信号が入力される入力部を備え、前記第１のボンディング部材は前記第１の接続部および前記前記入力部間に接続され、前記第２のボンディング部材は前記第２の接続部および前記入力部間に接続されることを特徴としている。 According to a second aspect of the present invention, there is provided a semiconductor device comprising: the single-ended-to-differential converter; a first connection portion electrically connected to a source of the first MOS transistor; and a gate of the second MOS transistor. A semiconductor chip having a second connection portion electrically connected thereto, and a semiconductor package including the semiconductor chip, and the semiconductor package includes an input portion to which the input signal is input. The first bonding member is connected between the first connection part and the input part, and the second bonding member is connected between the second connection part and the input part. Yes.

請求項３にかかる半導体装置は、前記シングルエンド−差動変換器と、前記第１のＭＯＳトランジスタのソースに電気的に接続される第１の接続部と、前記第２のＭＯＳトランジスタのゲートに電気的に接続される第２の接続部と、が形成された半導体チップと、当該半導体チップを内包する半導体パッケージと、を有し、当該半導体パッケージは前記入力信号が個別に入力される第１の入力部および第２の入力部と、を備え、前記第１のボンディング部材は前記第１の接続部および前記第１の入力部間に接続され、前記第２のボンディング部材は前記第２の接続部および前記第２の入力部間に接続されることを特徴としている。
請求項４にかかる半導体装置は、第１のボンディング部材および前記第２のボンディング部材はボンディングワイヤであることを特徴としている。 According to a third aspect of the present invention, there is provided a semiconductor device comprising: the single-ended-to-differential converter; a first connection portion electrically connected to a source of the first MOS transistor; and a gate of the second MOS transistor. A semiconductor chip formed with a second connection portion to be electrically connected; and a semiconductor package including the semiconductor chip, wherein the semiconductor package receives the input signals individually. The first bonding member is connected between the first connection portion and the first input portion, and the second bonding member is the second input member. It is connected between a connection part and the said 2nd input part, It is characterized by the above-mentioned.
The semiconductor device according to a fourth aspect is characterized in that the first bonding member and the second bonding member are bonding wires.

本発明によれば、増幅対象の入力信号を第１のボンディング部材を介して前記第１のＭＯＳトランジスタのソースに入力するとともに前記入力信号を前記第１のボンディング部材とは別の第２のボンディング部材を介して前記第２のＭＯＳトランジスタのゲートに入力する構成としたため、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのトランスコンダクタンス特性におけるｐｏｌｅの数を同一にすることができる。その結果、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタにおけるトランスコンダクタンス特性を比較的高い周波数領域に至るまで近似させることができ、すなわち、より高い周波数まで良好に動作する周波数特性に秀でたシングルエンド−差動変換器を備えた半導体装置を実現することができる。 According to the present invention, the input signal to be amplified is input to the source of the first MOS transistor via the first bonding member, and the input signal is input to the second bonding different from the first bonding member. Since it is configured to input to the gate of the second MOS transistor through the member, the number of poles in the transconductance characteristics of the first MOS transistor and the second MOS transistor can be made the same. As a result, the transconductance characteristics of the first MOS transistor and the second MOS transistor can be approximated to a relatively high frequency range, that is, a single having excellent frequency characteristics that operate well up to a higher frequency. A semiconductor device including an end-to-differential converter can be realized.

本発明の第１の実施の形態におけるシングルエンド−差動変換器を有する半導体装置の概略構成を示す回路図である。1 is a circuit diagram showing a schematic configuration of a semiconductor device having a single-ended-to-differential converter in a first embodiment of the present invention. シングルエンド−差動変換器を有する半導体装置のトランスコンダクタンス振幅特性を示す特性図である。It is a characteristic view which shows the transconductance amplitude characteristic of the semiconductor device which has a single end-differential converter. シングルエンド−差動変換器を有する半導体装置のトランスコンダクタンス位相特性を示す特性図である。It is a characteristic view which shows the transconductance phase characteristic of the semiconductor device which has a single end-differential converter. シングルエンド−差動変換器を有する半導体装置の出力差動電流の差動間振幅差を示す特性図である。It is a characteristic view which shows the amplitude difference between the differentials of the output differential current of the semiconductor device which has a single end-differential converter. シングルエンド−差動変換器を有する半導体装置の出力差動電流の差動間位相誤差を示す特性図である。It is a characteristic view which shows the differential phase error of the output differential current of the semiconductor device which has a single end-differential converter. 本発明の第２の実施の形態におけるシングルエンド−差動変換器を有する半導体装置の概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of the semiconductor device which has the single end-differential converter in the 2nd Embodiment of this invention. 従来のシングルエンド−差動変換器を有する半導体装置の概略構成を示す回路図の一例である。It is an example of the circuit diagram which shows schematic structure of the semiconductor device which has the conventional single end-differential converter. 従来のシングルエンド−差動変換器を有する半導体装置のトランスコンダクタンス振幅特性を示す特性図である。It is a characteristic view which shows the transconductance amplitude characteristic of the semiconductor device which has the conventional single end-differential converter. 従来のシングルエンド−差動変換器を有する半導体装置のトランスコンダクタンス位相特性を示す特性図である。It is a characteristic view which shows the transconductance phase characteristic of the semiconductor device which has the conventional single end-differential converter. 従来のシングルエンド−差動変換器を有する半導体装置の出力差動電流の差動間振幅差を示す特性図である。It is a characteristic view which shows the amplitude difference between the differentials of the output differential current of the semiconductor device which has the conventional single end-differential converter. 従来のシングルエンド−差動変換器を有する半導体装置の出力差動電流の差動間位相誤差を示す特性図である。It is a characteristic view which shows the differential phase error of the output differential current of the semiconductor device which has the conventional single end-differential converter.

以下、図面を参照して本発明の実施の形態を説明する。
（第１の実施の形態）
まず、第１の実施の形態を説明する。
（回路構成）
図１は、第１の実施の形態におけるシングルエンド−差動変換器１がパッケージ化されてなる半導体装置１００の構成の一部を示す図である。 Embodiments of the present invention will be described below with reference to the drawings.
(First embodiment)
First, a first embodiment will be described.
(Circuit configuration)
FIG. 1 is a diagram showing a part of the configuration of a semiconductor device 100 in which the single-ended-to-differential converter 1 according to the first embodiment is packaged.

この第１の実施の形態における半導体装置１００は、シングルエンド−差動変換器１がチップ２上に作り込まれており、さらにチップ２はパッケージ３で保護されている。
シングルエンド−差動変換器１は、前記従来のシングルエンド−差動変換器１と同一の機能構成を有するが、この第１の実施の形態におけるシングルエンド−差動変換器１は入力端子として２つの入力端子Ｔin１、Ｔin２を備えている。なお、前記従来のシングルエンド−差動変換器１と同一構成部には同一符号を付与し、その詳細な説明は省略する。 In the semiconductor device 100 according to the first embodiment, the single-ended-to-differential converter 1 is built on the chip 2, and the chip 2 is further protected by the package 3.
The single-ended-to-differential converter 1 has the same functional configuration as the conventional single-ended-to-differential converter 1, but the single-ended-to-differential converter 1 in the first embodiment is used as an input terminal. Two input terminals Tin1 and Tin2 are provided. In addition, the same code | symbol is provided to the same component as the said conventional single end-differential converter 1, and the detailed description is abbreviate | omitted.

シングルエンド−差動変換器１は、図１に示すように、同一の入力信号が入力される入力端子Ｔin１およびＴin２を備えている。
また、シングルエンド−差動変換器１は、図１に示すように、前記図７に示す従来のシングルエンド−差動変換器１と同様に、電圧−電流変換素子としてのゲート接地のＭＯＳトランジスタＭ１とソース接地のＭＯＳトランジスタＭ２とを備える。 As shown in FIG. 1, the single-ended-to-differential converter 1 includes input terminals Tin1 and Tin2 to which the same input signal is input.
Further, as shown in FIG. 1, the single-ended-to-differential converter 1 is a gate-grounded MOS transistor as a voltage-current converting element, like the conventional single-ended-to-differential converter 1 shown in FIG. M1 and a common source MOS transistor M2 are provided.

そして、ＭＯＳトランジスタＭ１のゲートがバイアス端子Ｔｂ１と接続され、ソースは入力端子Ｔin１と接続される。また、ＭＯＳトランジスタＭ２のゲートが抵抗Ｒ１を介してバイアス端子Ｔｂ２に接続されるとともに、コンデンサＣ１を介して入力端子Ｔin２に接続される。ＭＯＳトランジスタＭ２のソースは電源端子Ｔgndに接続される。
前記バイアス端子Ｔｂ１およびＴｂ２にはＭＯＳトランジスタＭ１およびＭ２がそれぞれ電圧−電流変換素子として動作するために必要なバイアス電圧が供給される。
そして、ゲート接地のＭＯＳトランジスタＭ１のドレイン側が出力端子Ｔout１に接続されソース接地のＭＯＳトランジスタＭ２のドレイン側が出力端子Ｔout２に接続され、これらが出力端子Ｔout１およびＴout２が差動電流出力端子となる。 The gate of the MOS transistor M1 is connected to the bias terminal Tb1, and the source is connected to the input terminal Tin1. The gate of the MOS transistor M2 is connected to the bias terminal Tb2 through the resistor R1, and is connected to the input terminal Tin2 through the capacitor C1. The source of the MOS transistor M2 is connected to the power supply terminal Tgnd.
Bias voltages necessary for the MOS transistors M1 and M2 to operate as voltage-current conversion elements are supplied to the bias terminals Tb1 and Tb2, respectively.
The drain side of the grounded MOS transistor M1 is connected to the output terminal Tout1, the drain side of the grounded MOS transistor M2 is connected to the output terminal Tout2, and these output terminals Tout1 and Tout2 serve as differential current output terminals.

前記シングルエンド−差動変換器１の入力端子Ｔin１は、内部配線などによりチップ２の入力端子ＰＡＤ１に接続され、さらに入力端子ＰＡＤ１はボンティングワイヤＷｉｒｅ１を介してパッケージ３の外部電極ＰＩＮ１に接続される。また、シングルエンド−差動変換器１の入力端子Ｔin２は、内部配線などによりチップ２の入力端子ＰＡＤ２に接続され、さらに入力端子ＰＡＤ２はボンディングワイヤＷｉｒｅ２を介してパッケージ３の外部電極ＰＩＮ１に接続される。また、シングルエンド−差動変換器１の電源端子Ｔgndは、内部配線などによりチップ２の電源端子ＰＡＤ３に接続され、さらに電源端子ＰＡＤ３はボンディングワイヤＷｉｒｅ３を介して外部電極ＰＩＮ２に接続される。この外部電極ＰＩＮ２は通常グランドに接続される。 The input terminal Tin1 of the single-ended-to-differential converter 1 is connected to the input terminal PAD1 of the chip 2 by an internal wiring or the like, and the input terminal PAD1 is further connected to the external electrode PIN1 of the package 3 through the bonding wire Wire1. The Further, the input terminal Tin2 of the single-ended-to-differential converter 1 is connected to the input terminal PAD2 of the chip 2 by an internal wiring or the like, and further the input terminal PAD2 is connected to the external electrode PIN1 of the package 3 through the bonding wire Wire2. The The power terminal Tgnd of the single-ended-to-differential converter 1 is connected to the power terminal PAD3 of the chip 2 by an internal wiring or the like, and the power terminal PAD3 is further connected to the external electrode PIN2 through the bonding wire Wire3. The external electrode PIN2 is normally connected to the ground.

これによって、シングルエンド−差動変換器１への入力信号は、パッケージ３の外部電極ＰＩＮ１、ボンディングワイヤＷｉｒｅ１、チップ２の入力端子ＰＡＤ１、シングルエンド−差動変換器１の入力端子Ｔin１を経てＭＯＳトランジスタＭ１のソースに伝達される。同様に、パッケージ３の外部電極ＰＩＮ１、ボンディングワイヤＷｉｒｅ２、チップ２の入力端子ＰＡＤ２、シングルエンド−差動変換器１の入力端子Ｔin２を経てＭＯＳトランジスタＭ２のゲートに伝達される。 As a result, the input signal to the single-ended-to-differential converter 1 passes through the external electrode PIN1 of the package 3, the bonding wire Wire1, the input terminal PAD1 of the chip 2, and the input terminal Tin1 of the single-ended-to-differential converter 1. It is transmitted to the source of the transistor M1. Similarly, the signal is transmitted to the gate of the MOS transistor M2 through the external electrode PIN1 of the package 3, the bonding wire Wire2, the input terminal PAD2 of the chip 2, and the input terminal Tin2 of the single-ended-to-differential converter 1.

これにより、シングルエンド−差動変換器１のパッケージ３の外部電極ＰＩＮ１に入力された入力信号は、ボンディングワイヤＷｉｒｅ１、Ｗｉｒｅ２で２系統にわかれ、それぞれチップ２の入力端子ＰＡＤ１、ＰＡＤ２を介してゲート接地のＭＯＳトランジスタＭ１とソース接地のＭＯＳトランジスタＭ２とに伝達され、これらにより、それぞれ同一振幅で位相差が１８０度の電流信号Ｉｄｓ＿Ｍ１、Ｉｄｓ＿Ｍ２に変換される。この動作により、シングルエンド電圧信号である入力信号が差動電流信号に変換される。 As a result, the input signal input to the external electrode PIN1 of the package 3 of the single-ended-to-differential converter 1 is divided into two systems by the bonding wires Wire1 and Wire2, and gated via the input terminals PAD1 and PAD2 of the chip 2, respectively. The signal is transmitted to the grounded MOS transistor M1 and the source-grounded MOS transistor M2, and thereby converted into current signals Ids_M1 and Ids_M2 having the same amplitude and a phase difference of 180 degrees. By this operation, an input signal that is a single-ended voltage signal is converted into a differential current signal.

（動作）
次に、第１の実施の形態におけるシングルエンド−差動変換器１の動作を説明する。
図１に示すように、シングルエンド−差動変換器１のパッケージ３の外部電極ＰＩＮ１に入力された入力電圧Ｖinは、外部電極ＰＩＮ１から、Ｗｉｒｅ１、チップ２の入力端子ＰＡＤ１を介してシングルエンド−差動変換器１の入力端子Ｔin１に入力される。これとともに、入力電圧Ｖinは外部電極ＰＩＮ１から、Ｗｉｒｅ２、チップ２の入力端子ＰＡＤ２を介してシングルエンド−差動変換器１の入力端子Ｔin２に入力される。また、シングルエンド−差動変換器１の電源端子Ｔgndは、チップ２の電源端子ＰＡＤ３、ボンディングワイヤＷｉｒｅ３、パッケージ３の外部電極ＰＩＮ３を介してグランドに接続される。 (Operation)
Next, the operation of the single-ended-to-differential converter 1 in the first embodiment will be described.
As shown in FIG. 1, the input voltage Vin input to the external electrode PIN1 of the package 3 of the single-ended-to-differential converter 1 is single-ended from the external electrode PIN1 via the wire 1 and the input terminal PAD1 of the chip 2. The signal is input to the input terminal Tin1 of the differential converter 1. At the same time, the input voltage Vin is input from the external electrode PIN1 to the input terminal Tin2 of the single-ended-to-differential converter 1 via the wire 2 and the input terminal PAD2 of the chip 2. The power terminal Tgnd of the single-ended-to-differential converter 1 is connected to the ground via the power terminal PAD3 of the chip 2, the bonding wire Wire3, and the external electrode PIN3 of the package 3.

ここで、ボンディングワイヤＷｉｒｅ１、Ｗｉｒｅ２のインダクタンスをＬとすると、シングルエンド−差動変換器１の入力端子Ｔin１の入力端子電圧Ｖin１は、次式（８）で表すことができる。
Ｖin１＝｛＋１／（１＋ｊ×ω×ｇｍ×Ｌ）｝×Ｖin ……（８）
また、シングルエンド−差動変換器１の入力端子Ｔin２の入力端子電圧Ｖin２は、次式（９）で表すことができる。
Ｖin２＝Ｖin ……（９） Here, if the inductance of the bonding wires Wire1 and Wire2 is L, the input terminal voltage Vin1 of the input terminal Tin1 of the single-ended-to-differential converter 1 can be expressed by the following equation (8).
Vin1 = {+ 1 / (1 + j × ω × gm × L)} × Vin (8)
Further, the input terminal voltage Vin2 of the input terminal Tin2 of the single-ended-to-differential converter 1 can be expressed by the following equation (9).
Vin2 = Vin (9)

つまり、チップ２に、パッケージ３の外部電極ＰＩＮ１と接続される入力端子ＰＡＤ１およびＰＡＤ２を設け、ボンディングワイヤＷｉｒｅ１とＷｉｒｅ２との２系統によりパッケージ３とチップ２とを接続している。ＰＡＤ２にはゲート接地のＭＯＳトランジスタＭ１が接続されないためインピーダンスが十分高くなる。そのため、入力端子電圧Ｖin２は前記（９）式で表すことができる。
さらに、ソース接地のＭＯＳトランジスタＭ２のゲート電圧、つまり入力端子電圧Ｖin２と電流信号（ドレイン電流）Ｉｄｓ＿Ｍ２の周波数特性は次式（１０）で表すことができる。
（Ｉｄｓ＿Ｍ２／Ｖin２）＝（＋ｇｍ）／（１＋ｊ×ω×ｇｍ×Ｌ） ……（１０） That is, input terminals PAD1 and PAD2 connected to the external electrode PIN1 of the package 3 are provided on the chip 2, and the package 3 and the chip 2 are connected by two systems of bonding wires Wire1 and Wire2. Since the gate-grounded MOS transistor M1 is not connected to the PAD2, the impedance becomes sufficiently high. Therefore, the input terminal voltage Vin2 can be expressed by the above equation (9).
Furthermore, the frequency characteristics of the gate voltage of the source-source MOS transistor M2, that is, the input terminal voltage Vin2, and the current signal (drain current) Ids_M2 can be expressed by the following equation (10).
(Ids_M2 / Vin2) = (+ gm) / (1 + j × ω × gm × L) (10)

また、入力電圧Ｖinに対するゲート接地のＭＯＳトランジスタＭ１のトランスコンダクタンス特性を前記（１）式および（８）式から計算すると、（１１）式で表すことができる。同様に、入力電圧Ｖinに対するソース接地のＭＯＳトランジスタＭ２のトランスコンダクタンス特性を前記（２）式、（９）式、（１０）式から計算すると（１２）式で表すことができる。
（Ｉｄｓ＿Ｍ１／Ｖin）＝｛（−ｇｍ）／（１＋ｊ×ω×ｇｍ×Ｌ）｝……（１１）
（Ｉｄｓ＿Ｍ２／Ｖin）＝｛（＋ｇｍ）／（１＋ｊ×ω×ｇｍ×Ｌ）｝……（１２） Further, when the transconductance characteristic of the gate-grounded MOS transistor M1 with respect to the input voltage Vin is calculated from the equations (1) and (8), it can be expressed by the equation (11). Similarly, when the transconductance characteristic of the source-grounded MOS transistor M2 with respect to the input voltage Vin is calculated from the equations (2), (9), and (10), it can be expressed by the following equation (12).
(Ids_M1 / Vin) = {(− gm) / (1 + j × ω × gm × L)} (11)
(Ids_M2 / Vin) = {(+ gm) / (1 + j × ω × gm × L)} (12)

（１１）式、（１２）式から、ボンディングワイヤのインダクタンスＬの影響で、ＭＯＳトランジスタＭ１およびＭ２ともに、次式（１３）で表される周波数にｐｏｌｅを１個有することがわかる。
ｆｐ＝１／（２×π×ｇｍ×Ｌ） ……（１３）
ｆｐ：ｐｏｌｅ周波数 From the equations (11) and (12), it can be seen that both the MOS transistors M1 and M2 have one pole at the frequency represented by the following equation (13) due to the influence of the inductance L of the bonding wire.
fp = 1 / (2 × π × gm × L) (13)
fp: pole frequency

この（１１）式および（１２）式で表されるトランスコンダクタンス特性を図２および図３に示す。
図２は、トランスコンダクタンス振幅特性を示したものであって、横軸は周波数〔Ｈｚ〕であり、後述のｐｏｌｅの周波数ｆｐで規格化している。縦軸は、振幅〔ｄＢ〕である。図３は、トランスコンダクタンス位相特性を示したものであって、横軸は周波数〔Ｈｚ〕であり、後述のｐｏｌｅの周波数ｆｐで規格化している。縦軸は、位相〔ｄｅｇ〕である。 The transconductance characteristics represented by the equations (11) and (12) are shown in FIGS.
FIG. 2 shows the transconductance amplitude characteristic, where the horizontal axis is the frequency [Hz] and is normalized by the frequency fp of the pole described later. The vertical axis represents the amplitude [dB]. FIG. 3 shows the transconductance phase characteristics, where the horizontal axis is the frequency [Hz] and is normalized by the frequency fp of the pole described later. The vertical axis represents the phase [deg].

図２から、ゲート接地のＭＯＳトランジスタＭ１のトランスコンダクタンス振幅特性（Ｉｄｓ＿Ｍ１／Ｖin）と、ソース接地のＭＯＳトランジスタＭ２のトランスコンダクタンス振幅特性（Ｉｄｓ＿Ｍ２／Ｖin）とは略同一であることがわかる。また、図３から、ゲート接地のＭＯＳトランジスタＭ１のトランスコンダクタンス位相特性（Ｉｄｓ＿Ｍ１／Ｖin）とソース接地のＭＯＳトランジスタＭ２のトランスコンダクタンス位相特性（Ｉｄｓ＿Ｍ２／Ｖin）とは全周波数領域において略１８０度の位相差を有することがわかる。 FIG. 2 shows that the transconductance amplitude characteristic (Ids_M1 / Vin) of the grounded MOS transistor M1 and the transconductance amplitude characteristic (Ids_M2 / Vin) of the grounded MOS transistor M2 are substantially the same. Further, from FIG. 3, the transconductance phase characteristic (Ids_M1 / Vin) of the MOS transistor M1 having a common gate and the transconductance phase characteristic (Ids_M2 / Vin) of the MOS transistor M2 having a common source are approximately 180 degrees in the entire frequency region. It can be seen that there is a phase difference.

図４は、（１１）式および（１２）式で表されるトランスコンダクタンス特性の振幅特性差、すなわち出力差動電流の差動間振幅を表したものである。横軸は周波数〔Ｈｚ〕であって、ｐｏｌｅの周波数ｆｐで規格化している。縦軸は振幅差〔ｄＢ〕である。
また、図５は、（１１）式および（１２）式で表されるトランスコンダクタンス特性の位相誤差、すなわち出力差動電流の差動間位相誤差を表したものであって、位相差１８０度を理想としている。横軸は周波数〔Ｈｚ〕であって、ｐｏｌｅの周波数ｆｐで規格化している。縦軸は位相誤差〔ｄｅｇ〕である。 FIG. 4 shows the amplitude characteristic difference between the transconductance characteristics expressed by the equations (11) and (12), that is, the differential amplitude of the output differential current. The horizontal axis is the frequency [Hz] and is normalized by the frequency fp of pole. The vertical axis represents the amplitude difference [dB].
FIG. 5 shows the phase error of the transconductance characteristics expressed by the equations (11) and (12), that is, the differential phase error of the output differential current, and the phase difference is 180 degrees. It is ideal. The horizontal axis is the frequency [Hz] and is normalized by the pole frequency fp. The vertical axis represents the phase error [deg].

前述のように、前記（１１）式および（１２）式はともに、ｐｏｌｅ周波数および個数が等しいことから、全周波数帯において振幅特性は等しく（図４）、位相差も１８０度に保たれる（図５）ことがわかる。
このようなシングルエンド-差動変換器１によれば、全周波数帯において理想的な差動出力電流が実現される。つまり、従来に比較して理想的な出力差動電流特性が得られる周波数の上限を向上させることができる。 As described above, since both the equation (11) and the equation (12) have the same pole frequency and the same number, the amplitude characteristics are the same in all frequency bands (FIG. 4), and the phase difference is also maintained at 180 degrees ( FIG. 5).
According to such a single-ended-to-differential converter 1, an ideal differential output current is realized in the entire frequency band. That is, it is possible to improve the upper limit of the frequency at which an ideal output differential current characteristic can be obtained as compared with the conventional case.

なお、図１に示すシングルエンド−差動変換器１において、理想的な差動出力電流を得ることのできる周波数の上限は、ボンディングワイヤＷｉｒｅ１とＷｉｒｅ２のインダクタンスの等しさに依存する。第１の実施の形態においては、ボンディングワイヤＷｉｒｅ１とＷｉｒｅ２のインダクタンスをともにＬとして、両者のインダクタンスが等しい場合について説明しているが、両者のインダクタンスが異なる場合であっても、ｐｏｌｅの数は同一となりＭＯＳトランジスタＭ１およびＭＯＳトランジスタＭ２のトランスコンダクタンス特性はｐｏｌｅ数が異なる場合に比較してより近似しているため、比較的高周波数まで差動間位相誤差および差動間振幅誤差を一致させることができる。そのため、図７に示す従来のように同一の入力端子Ｔin１０１にＭＯＳトランジスタＭ１およびＭ２をともに接続する場合に比較して、理想的な差動電流を得ることのできる周波数の上限を改善することができる。 In the single-ended-to-differential converter 1 shown in FIG. 1, the upper limit of the frequency at which an ideal differential output current can be obtained depends on the equalities of the inductances of the bonding wires Wire1 and Wire2. In the first embodiment, the case where the inductances of the bonding wires Wire1 and Wire2 are both set to L and the inductances of both are equal is described. However, even if the inductances of the two are different, the number of poles is the same. Since the transconductance characteristics of the MOS transistor M1 and the MOS transistor M2 are more approximate than when the number of poles is different, the differential phase error and the differential amplitude error can be matched up to a relatively high frequency. it can. Therefore, the upper limit of the frequency at which an ideal differential current can be obtained can be improved as compared with the case where MOS transistors M1 and M2 are connected together to the same input terminal Tin101 as in the prior art shown in FIG. it can.

（第２の実施形態）
次に、本発明の第２の実施の形態を説明する。
（回路構成）
図６は、第２の実施の形態におけるシングルエンド−差動変換器１がパッケージ化されてなる半導体装置１００の構成の一部を示す図である。
この第２の実施の形態における半導体装置１００は、上記第１の実施の形態における半導体装置１００においてパッケージ３ａが入力信号を入力する２つの外部電極ＰＩＮ１ａおよびＰＩＮ１ｂを備え、それぞれにボンディングワイヤＷｉｒｅ１、Ｗｉｒｅ２を接続すること以外は同様であるので、同一部には同一符号を付与し、その詳細な説明は省略する。 (Second Embodiment)
Next, a second embodiment of the present invention will be described.
(Circuit configuration)
FIG. 6 is a diagram illustrating a part of the configuration of the semiconductor device 100 in which the single-ended-to-differential converter 1 according to the second embodiment is packaged.
In the semiconductor device 100 according to the second embodiment, the package 3a includes two external electrodes PIN1a and PIN1b that receive input signals in the semiconductor device 100 according to the first embodiment, and bonding wires Wire1 and Wire2 are respectively provided. Therefore, the same reference numerals are given to the same parts, and detailed description thereof is omitted.

この第２の実施の形態における半導体装置１００は、シングルエンド−差動変換器１がチップ２上に作り込まれており、さらにチップ２はパッケージ３ａで保護されている。
そして、パッケージ３ａの外部電極ＰＩＮ１ａがボンディングワイヤＷｉｒｅ１によってチップ２の入力端子ＰＡＤ１に接続され、外部電極ＰＩＮ１ｂがボンディングワイヤＷｉｒｅ２によってチップ２の入力端子ＰＡＤ２に接続される。 In the semiconductor device 100 according to the second embodiment, the single-ended-to-differential converter 1 is built on the chip 2, and the chip 2 is further protected by a package 3a.
The external electrode PIN1a of the package 3a is connected to the input terminal PAD1 of the chip 2 by the bonding wire Wire1, and the external electrode PIN1b is connected to the input terminal PAD2 of the chip 2 by the bonding wire Wire2.

これにより、半導体装置１００に入力されるシングルエンド−差動変換器１への入力電圧Ｖinは、パッケージ３ａの外部電極ＰＩＮ１ａとＰＩＮ１ｂとのそれぞれに入力され、外部電極ＰＩＮ１ａからボンディングワイヤＷｉｒｅ１、チップ２の入力端子ＰＡＤ１、シングルエンド−差動変換器１の入力端子Ｔin１を介してＭＯＳトランジスタＭ１のソースに伝達されるとともに、外部電極ＰＩＮ１ｂからボンディングワイヤＷｉｒｅ２、チップ２の入力端子ＰＡＤ２、シングルエンド−差動変換器１の入力端子Ｔin２を介してＭＯＳトランジスタＭ２のゲートに伝達される。 Thereby, the input voltage Vin to the single-ended-to-differential converter 1 input to the semiconductor device 100 is input to each of the external electrodes PIN1a and PIN1b of the package 3a, and the bonding wire Wire1 and the chip 2 are input from the external electrode PIN1a. Is transmitted to the source of the MOS transistor M1 through the input terminal PAD1 of the single-ended-to-differential converter 1, and to the source of the MOS transistor M1 from the external electrode PIN1b, the input terminal PAD2 of the chip 2, the single-ended-difference The signal is transmitted to the gate of the MOS transistor M2 via the input terminal Tin2 of the dynamic converter 1.

そして、ＭＯＳトランジスタＭ２のドレインは、シングルエンド−差動変換器１の電源端子Ｔgnd、チップ２の電源端子ＰＡＤ３、ボンディングワイヤＷｉｒｅ３、パッケージ３ａの外部電極ＰＩＮ２を介して接地される。
このように、パッケージ３ａの外部電極ＰＩＮ１ａ、ＰＩＮ１ｂと、チップ２の入力端子ＰＡＤ１、ＰＡＤ２とをボンディングワイヤＷｉｒｅ１、Ｗｉｒｅ２により接続する構成とした場合も、上記第１の実施の形態と同等の作用効果を得ることができる。 The drain of the MOS transistor M2 is grounded via the power terminal Tgnd of the single-ended-to-differential converter 1, the power terminal PAD3 of the chip 2, the bonding wire Wire3, and the external electrode PIN2 of the package 3a.
As described above, even when the external electrodes PIN1a and PIN1b of the package 3a and the input terminals PAD1 and PAD2 of the chip 2 are connected by the bonding wires Wire1 and Wire2, the same effect as the first embodiment is obtained. Can be obtained.

なお、上記各実施の形態においては、シングルエンド−差動変換器１として、図７に示す構成のシングルエンド−差動変換器に適用した場合について説明したが、これに限るものではなく、電圧−電流変換素子としてのゲート接地型のＭＯＳトランジスタＭ１とソース接地型のＭＯＳトランジスタＭ２とを備え、入力信号をＭＯＳトランジスタＭ１のソースと第２のＭＯＳトランジスタＭ２のゲートとに供給するようになっているシングルエンド−差動変換器であれば適用することができる。 In each of the above embodiments, the case where the single-end-to-differential converter 1 is applied to the single-end-to-differential converter having the configuration shown in FIG. 7 has been described. However, the present invention is not limited to this. -A grounded-gate MOS transistor M1 and a grounded-source MOS transistor M2 as current conversion elements are provided, and an input signal is supplied to the source of the MOS transistor M1 and the gate of the second MOS transistor M2. Any single-ended to differential converter can be applied.

また、上記各実施の形態においては、パッケージ３とチップ２とをボンディングワイヤＷｉｒｅ１、Ｗｉｒｅ２により接続する場合について説明したが、ボンディングワイヤに限るものではない。例えば、フリップチップボンディング（ＦＣＢ）、或いはテープ・オートメーテッド・ボンディング（ＴＡＢ）で接続する場合であっても適用することができ、要は、パッケージ３とチップ２とをボンディング部材で接続する構成であれば適用することができる。 In each of the above embodiments, the case where the package 3 and the chip 2 are connected by the bonding wires Wire1 and Wire2 has been described. However, the present invention is not limited to the bonding wires. For example, it can be applied even when connecting by flip chip bonding (FCB) or tape automated bonding (TAB). In short, the package 3 and the chip 2 are connected by a bonding member. Can be applied if present.

ここで、上記実施の形態において、ＭＯＳトランジスタＭ１が第１のＭＯＳトランジスタに対応し、ＭＯＳトランジスタＭ２が第２のＭＯＳトランジスタに対応し、ボンディングワイヤＷｉｒｅ１が第１のボンディング部材に対応し、ボンディングワイヤＷｉｒｅ２が第２のボンディング部材に対応している。
また、チップ２が半導体チップに対応し、半導体パッケージ３、３ａが半導体パッケージに対応し、入力端子ＰＡＤ１が第１の接続部に対応し、入力端子ＰＡＤ２が第２の接続部に対応し、外部電極ＰＩＮ１が入力部に対応している。
また、第２の実施の形態において、外部電極ＰＩＮ１ａが第１の入力部に対応し、外部電極ＰＩＮ１ｂが第２の入力部に対応している。 In the above embodiment, the MOS transistor M1 corresponds to the first MOS transistor, the MOS transistor M2 corresponds to the second MOS transistor, the bonding wire Wire1 corresponds to the first bonding member, and the bonding wire. Wire2 corresponds to the second bonding member.
The chip 2 corresponds to the semiconductor chip, the semiconductor packages 3 and 3a correspond to the semiconductor package, the input terminal PAD1 corresponds to the first connection portion, the input terminal PAD2 corresponds to the second connection portion, and the external The electrode PIN1 corresponds to the input unit.
In the second embodiment, the external electrode PIN1a corresponds to the first input unit, and the external electrode PIN1b corresponds to the second input unit.

１シングルエンド−差動変換器
２チップ
３パッケージ
ＰＡＤ１、ＰＡＤ２入力端子
ＰＡＤ３電源端子
ＰＩＮ１、１ａ、１ｂ、２外部電極
Ｔgnd 電源端子
Ｔin１、Ｔin２入力端子
Ｗｉｒｅ１〜Ｗｉｒｅ３ボンディングワイヤ 1 Single-ended to differential converter 2 Chip 3 Package PAD1, PAD2 Input terminal PAD3 Power terminal PIN1, 1a, 1b, 2 External electrode Tgnd Power terminal Tin1, Tin2 Input terminal Wire1 to Wire3 Bonding wire

Claims

A gate-grounded first MOS transistor and a source-grounded second MOS transistor as voltage-current conversion elements;
A single-end-to-differential converter that outputs a drain signal of the first MOS transistor and a drain signal of the second MOS transistor having a phase opposite to that of the drain signal as a differential signal of one input signal; A semiconductor device,
The input signal is input to the source of the first MOS transistor via a first bonding member, and the input signal is input to the second MOS via a second bonding member different from the first bonding member. A semiconductor device characterized by being input to the gate of a MOS transistor.

The single-ended to differential converter;
A first connection portion electrically connected to a source of the first MOS transistor;
A semiconductor chip formed with a second connection portion electrically connected to the gate of the second MOS transistor;
A semiconductor package containing the semiconductor chip, and the semiconductor package includes an input unit to which the input signal is input,
The first bonding member is connected between the first connection portion and the input portion, and the second bonding member is connected between the second connection portion and the input portion. The semiconductor device according to claim 1.

The single-ended to differential converter;
A first connection portion electrically connected to a source of the first MOS transistor;
A semiconductor chip formed with a second connection portion electrically connected to the gate of the second MOS transistor;
A semiconductor package containing the semiconductor chip, and the semiconductor package includes a first input unit and a second input unit to which the input signals are individually input,
The first bonding member is connected between the first connection portion and the first input portion, and the second bonding member is connected between the second connection portion and the second input portion. The semiconductor device according to claim 1.

4. The semiconductor device according to claim 1, wherein the first bonding member and the second bonding member are bonding wires. 5.