JP5413597B2 - Wiring board - Google Patents

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Description

本発明は、配線基板に関し、特に、半導体チップが実装される配線基板に適用して有効な技術に関する。   The present invention relates to a wiring board, and more particularly to a technique effective when applied to a wiring board on which a semiconductor chip is mounted.

特開２０００−３１６２１号公報（特許文献１）には、異方導電性基板に関する技術が開示されている。この異方導電性基板は、複数の同一または異なる種類の導通路が、互いに絶縁された状態で、かつ基板の厚み方向に貫通した状態で配置され、各導通部の両端が当該基板の裏表に露出している。   Japanese Unexamined Patent Publication No. 2000-31621 (Patent Document 1) discloses a technique related to an anisotropic conductive substrate. This anisotropic conductive substrate is arranged with a plurality of same or different kinds of conductive paths insulated from each other and penetrated in the thickness direction of the substrate, and both ends of each conductive portion are on the front and back of the substrate. Exposed.

特開２００９−１４７２４１号公報（特許文献２）には、配線基板に関する技術が開示されている。この配線基板は、ポーラスアルミナ基板と、スルーホール導体と、基板の両面に設けられた絶縁層および配線とを有し、配線は少なくとも複数のスルーホール導体により互いに導電接続されている。   Japanese Unexamined Patent Publication No. 2009-147241 (Patent Document 2) discloses a technique related to a wiring board. This wiring board has a porous alumina substrate, through-hole conductors, insulating layers and wirings provided on both surfaces of the board, and the wirings are conductively connected to each other by at least a plurality of through-hole conductors.

特開２００４−２７３４８０号公報（特許文献３）には、配線基板に関する技術が開示されている。この配線基板は、貫通孔が多数形成されている多孔質金属酸化膜からなる基板と、基板の電極が配置される位置に形成されている貫通孔の内部を埋め込む導電材料と、導電材料が埋め込まれた以外の貫通孔の内部を埋め込む絶縁材料とを備えている。   Japanese Unexamined Patent Application Publication No. 2004-273480 (Patent Document 3) discloses a technique related to a wiring board. This wiring board includes a substrate made of a porous metal oxide film in which a large number of through holes are formed, a conductive material that fills the inside of the through holes formed at positions where electrodes of the substrate are disposed, and a conductive material embedded therein And an insulating material for embedding the inside of the through hole other than the above.

特開２０００−３１６２１号公報JP 2000-31621 A 特開２００９−１４７２４１号公報JP 2009-147241 A 特開２００４−２７３４８０号公報JP 2004-273480 A

半導体装置の小型化、高機能化に伴い、例えばペリフェラル状やアレイ状に配置された半導体チップの端子部も狭ピッチ化、微細化してきている。このように狭ピッチ化、微細化された端子部を有する半導体チップを、配線基板（実装基板）上に実装する場合、半導体チップの端子部（例えば、導電バンプ）と、それに対応する配線基板の端子部（例えば、接続パッド）とが直接接続（接合）される。   With the downsizing and higher functionality of semiconductor devices, for example, the terminal portions of semiconductor chips arranged in a peripheral form or an array form are becoming narrower and finer. When mounting a semiconductor chip having such a narrowed and fine terminal portion on a wiring board (mounting board), the terminal part (for example, conductive bump) of the semiconductor chip and the wiring board corresponding thereto Terminal portions (for example, connection pads) are directly connected (joined).

このような配線基板では、端子部は、例えば、最上の配線層に形成されており、ここからある程度、半導体チップの端子部のピッチ変換が行われる。例えば、配線基板では、端子部が形成された配線層（配線）が引き回されて、接続部（例えば、ブラインドヴィア、貫通孔）を介して下層の配線層に展開され、配線基板の外部接続用の端子部と電気的に接続される。   In such a wiring board, the terminal portion is formed, for example, in the uppermost wiring layer, and the pitch conversion of the terminal portion of the semiconductor chip is performed to some extent from here. For example, in a wiring board, a wiring layer (wiring) in which a terminal portion is formed is routed and expanded to a lower wiring layer via a connection portion (for example, a blind via or a through hole), and externally connected to the wiring board. It is electrically connected to the terminal part.

図１は、例えばアディティブ法やサブトラクティブ法によって形成された配線基板１０１に半導体チップ１０２が実装された状態を模式的に示す要部断面図である。半導体チップ１０２の端子部１０３（例えば、導電バンプ）が配線基板１０１の端子部１０４（例えば、接続パッド）と直接接続（接合）されて、配線基板１０１に半導体チップ１０２が実装されている。なお、半導体チップ１０２では、その内部回路に対応して、端子部１０３が、例えば、信号用、電源用、接地用となる。   FIG. 1 is a main part sectional view schematically showing a state in which a semiconductor chip 102 is mounted on a wiring board 101 formed by, for example, an additive method or a subtractive method. The terminal portion 103 (for example, conductive bump) of the semiconductor chip 102 is directly connected (bonded) to the terminal portion 104 (for example, connection pad) of the wiring substrate 101, and the semiconductor chip 102 is mounted on the wiring substrate 101. In the semiconductor chip 102, corresponding to the internal circuit, the terminal portion 103 is for signal, power supply, and ground, for example.

配線基板１０１は、絶縁層１０５によって互いに電気的に分離された配線層１０６ａ、１０６ｂ、１０６ｃおよびそれら配線層間を電気的に接続する接続部１０７（例えば、ヴィア）を有し、最表面に形成された絶縁層１０８（例えば、ソルダレジスト）によって保護されている。この絶縁層１０８から露出する配線層１０６ａの部分が端子部１０４として形成されている。なお、端子部１０４上には、端子部１０４の保護や、端子部１０３との接続性を向上する金属膜（図示しない）が形成される。   The wiring substrate 101 has wiring layers 106a, 106b, 106c electrically separated from each other by an insulating layer 105, and a connecting portion 107 (for example, via) that electrically connects these wiring layers, and is formed on the outermost surface. It is protected by an insulating layer 108 (for example, solder resist). A portion of the wiring layer 106 a exposed from the insulating layer 108 is formed as the terminal portion 104. Note that a metal film (not shown) that protects the terminal portion 104 and improves the connectivity with the terminal portion 103 is formed on the terminal portion 104.

この配線基板１０１では、配線層１０６ａは端子部１０４から配線層１０６ｂと電気的に接続された接続部１０７まで引き回されて形成されている。さらに、接続部１０７からは、下層の配線層（例えば配線層１０６ｂ、１０６ｃなど）や別の接続部によって展開されて外部接続用の端子部（図示しない）まで電気的に接続される。すなわち、配線基板１０１では、例えば、接続部１０７を形成することができる領域が確保されるまで、配線層１０６ａが引き回される。   In the wiring substrate 101, the wiring layer 106a is formed by being routed from the terminal portion 104 to the connection portion 107 that is electrically connected to the wiring layer 106b. Further, the connection portion 107 is expanded by a lower wiring layer (for example, the wiring layers 106b and 106c) or another connection portion and is electrically connected to a terminal portion (not shown) for external connection. That is, in the wiring substrate 101, for example, the wiring layer 106a is routed until a region where the connection portion 107 can be formed is secured.

このように、アディティブ法などによって形成された配線基板では、接続部（例えば、ヴィア、貫通孔）や端子部の加工能力によって、半導体チップの実装密度向上の妨げとなってしまうことがある。また、引き回した配線層を形成するために、工程数が増えてしまうことがある。さらに、これらの設計ルールによっては、各端子部（例えば、接続パッド）間のピッチにも制約が発生してしまい、配線基板の設計自由度が低減してしまうことがある。   As described above, in the wiring board formed by the additive method or the like, the processing capacity of the connection portion (for example, via or through hole) or the terminal portion may hinder improvement of the mounting density of the semiconductor chip. In addition, the number of processes may increase in order to form a routed wiring layer. Furthermore, depending on these design rules, restrictions may be imposed on the pitch between the terminal portions (for example, connection pads), and the design freedom of the wiring board may be reduced.

本発明の目的は、実装される半導体チップの端子部の狭ピッチ化に対応した配線基板を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   An object of the present invention is to provide a wiring board that can cope with a narrow pitch of terminal portions of a semiconductor chip to be mounted. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

なお、本発明者らは、発明した結果に基づき、半導体チップが実装される配線基板において、半導体チップの端子部のピッチと同一ピッチで線状あるいは柱状の導体が形成される観点、および陽極酸化によって形成された貫通孔に充填された導体を有する観点で先行技術調査を行った。その結果、特許文献１〜３が抽出された。   Note that, based on the results of the invention, the inventors of the present invention have the viewpoint that a linear or columnar conductor is formed at the same pitch as the pitch of the terminal portions of the semiconductor chip on the wiring board on which the semiconductor chip is mounted, and anodic oxidation. The prior art was investigated from the viewpoint of having a conductor filled in the through hole formed by the above. As a result, Patent Documents 1 to 3 were extracted.

特許文献１の技術は、細線に接着性絶縁材料からなる被覆層を形成した絶縁導線として、この絶縁導線を芯材にロール状に巻く工程を含んで基板が製造されるため、半導体チップの端子部のピッチと同一ピッチで導通路（導体）を形成することができないと考えられる。すなわち、特許文献１で開示されたような配線基板では、端子部が狭ピッチ化された半導体チップを実装することができない。   In the technique of Patent Document 1, since a substrate is manufactured by including a step of winding this insulating conductive wire around a core material as an insulating conductive wire in which a coating layer made of an adhesive insulating material is formed on a thin wire, a terminal of a semiconductor chip It is considered that a conduction path (conductor) cannot be formed at the same pitch as the pitch of the part. That is, in the wiring board as disclosed in Patent Document 1, it is not possible to mount a semiconductor chip having terminal portions with a narrow pitch.

また、特許文献２の技術は、陽極酸化によって形成された貫通孔に充填された導体を有する配線基板（回路基板）に対して、基板の両面に設けられた配線同士を安定して接続させるものである。このため、特許文献２の技術は、実装される半導体チップとの関係において配線基板が改良されたものではない。   Further, the technique of Patent Document 2 stably connects wirings provided on both surfaces of a substrate to a wiring substrate (circuit substrate) having a conductor filled in a through hole formed by anodization. It is. For this reason, the technique of Patent Document 2 is not an improvement of the wiring board in relation to the mounted semiconductor chip.

また、特許文献３の技術は、陽極酸化によって形成された貫通孔に充填された導体を有する配線基板に対して、導体間の短絡を防止するものである。このため、特許文献３の技術は、実装される半導体チップとの関係において配線基板が改良されたものではない。   Moreover, the technique of patent document 3 prevents the short circuit between conductors with respect to the wiring board which has the conductor with which the through-hole formed by the anodic oxidation was filled. For this reason, the technique of Patent Document 3 is not an improvement of the wiring board in relation to the mounted semiconductor chip.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

半導体チップが実装される配線基板であって、厚さ方向に互いに並行して延在する複数の貫通孔が形成された陽極酸化層と、前記複数の貫通孔のうち導体で充たすように設けられた第１、第２および第３貫通導体部と、前記陽極酸化層の第１面上に形成された第１絶縁層と、前記陽極酸化層の第１面とは反対側の第２面上に形成された第１配線層と、前記第１配線層を覆うように前記第２面上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２配線層と、前記第２絶縁層に形成され、前記第２配線層と電気的に接続された接続部と、前記第１絶縁層に前記陽極酸化層を露出して形成された複数の開口部と、前記複数の開口部のうち導体で充たすように設けられた第１、第２および第３端子部とを備えており、前記第１絶縁層の表面は、前記半導体チップが実装される面であり、前記第１、第２および第３端子部は、前記第１絶縁層の表面上に前記半導体チップが実装される実装領域でペリフェラル状に設けられており、前記第１端子部は、前記半導体チップの電源用の端子部と接合されるものであり、前記第２端子部は、前記半導体チップの接地用の端子部と接合されるものであり、前記第３端子部は、前記半導体チップの信号用の端子部と接合されるものであり、前記第１配線層は、ペリフェラル状に設けられた前記第１、第２および第３端子部で囲まれる領域内側に電源用の配線層がベタにパターニングされており、領域外側に接地用の配線層がベタにパターニングされており、前記接続部は、前記電源用の配線層および前記接地用の配線層で囲まれており、前記第１貫通導体部は、一端部が前記第１端子部と接合され、他端部が前記電源用の配線層と接合され、前記第１端子部および前記電源用の配線層と電気的に接続されており、前記第２貫通導体部は、一端部が前記第２端子部と接合され、他端部が前記接地用の配線層と接合され、前記第２端子部および前記接地用の配線層と電気的に接続されており、前記第３貫通導体部は、一端部が前記第３端子部と接合され、他端部が前記接続部と接合され、前記第３端子部および前記接続部と電気的に接続されている。なお、配線基板における「貫通導体」は、その形状が線状であるため、以下では「線状導体」として記す。 A wiring board on which a semiconductor chip is mounted, and is provided so as to be filled with an anodized layer in which a plurality of through holes extending in parallel with each other in the thickness direction are formed, and a conductor among the plurality of through holes The first, second, and third through conductor portions, the first insulating layer formed on the first surface of the anodized layer, and the second surface opposite to the first surface of the anodized layer A first wiring layer formed on the second insulating layer formed on the second surface so as to cover the first wiring layer, a second wiring layer formed on the second insulating layer, A plurality of openings formed in the second insulating layer and electrically connected to the second wiring layer; a plurality of openings formed by exposing the anodized layer in the first insulating layer; 1st, 2nd, and 3rd terminal parts provided so that it may be filled up with a conductor among opening parts of the above-mentioned, The table of the 1st insulating layer Is a surface on which the semiconductor chip is mounted, and the first, second and third terminal portions are provided in a peripheral shape on the surface of the first insulating layer in a mounting region where the semiconductor chip is mounted. The first terminal portion is joined to a power supply terminal portion of the semiconductor chip, and the second terminal portion is joined to a ground terminal portion of the semiconductor chip. The third terminal portion is joined to the signal terminal portion of the semiconductor chip, and the first wiring layer is the first, second and third terminal portions provided in a peripheral shape. The power wiring layer is solidly patterned inside the surrounded area, and the ground wiring layer is solidly patterned outside the area, and the connection portion includes the power wiring layer and the grounding layer. Surrounded by a wiring layer, One through conductor portion has one end joined to the first terminal portion, the other end joined to the power supply wiring layer, and electrically connected to the first terminal portion and the power supply wiring layer. The second through conductor portion has one end joined to the second terminal portion, the other end joined to the grounding wiring layer, and the second terminal portion and the grounding wiring layer. The third through conductor portion is electrically connected, and one end portion of the third through conductor portion is joined to the third terminal portion, the other end portion is joined to the connection portion, and the third terminal portion and the connection portion are electrically connected. Connected. In addition, since the shape of the “through conductor” in the wiring board is linear, it is referred to as “linear conductor” below.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、実装される半導体チップの端子部の狭ピッチ化に対応した配線基板を提供することができる。   The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described, and a wiring board corresponding to a narrow pitch of terminal portions of a semiconductor chip to be mounted can be provided.

本発明者らが検討した配線基板に半導体チップが実装された状態を模式的に示す要部断面図である。It is principal part sectional drawing which shows typically the state by which the semiconductor chip was mounted in the wiring board which the present inventors examined. 本発明の一実施形態における配線基板を模式的に示す平面図である。It is a top view which shows typically the wiring board in one Embodiment of this invention. 図２のＸ１−Ｘ１線における配線基板を模式的に示す断面図である。It is sectional drawing which shows typically the wiring board in the X1-X1 line | wire of FIG. 図２のＸ２−Ｘ２線における配線基板を模式的に示す断面図である。It is sectional drawing which shows typically the wiring board in the X2-X2 line | wire of FIG. 図２のＸ３−Ｘ３線における配線基板を模式的に示す断面図である。It is sectional drawing which shows typically the wiring board in the X3-X3 line | wire of FIG. 本発明の一実施形態における配線基板に半導体チップが実装された半導体装置を模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor device by which the semiconductor chip was mounted in the wiring board in one Embodiment of this invention. 本発明の一実施形態における製造工程中の実装基板の断面図である。It is sectional drawing of the mounting substrate in the manufacturing process in one Embodiment of this invention. 図７に続く製造工程中の配線基板の断面図である。FIG. 8 is a cross-sectional view of the wiring board in the manufacturing process subsequent to FIG. 7. 図８に続く製造工程中の配線基板の断面図である。FIG. 9 is a cross-sectional view of the wiring board in the manufacturing process subsequent to FIG. 8. 図９に続く製造工程中の配線基板の断面図である。FIG. 10 is a cross-sectional view of the wiring board during the manufacturing process subsequent to FIG. 9. 図１０に続く製造工程中の配線基板の断面図である。It is sectional drawing of the wiring board in the manufacturing process following FIG. 図１１に続く製造工程中の配線基板の断面図である。FIG. 12 is a cross-sectional view of the wiring board in the manufacturing process subsequent to FIG. 11. 図１２に続く製造工程中の配線基板の断面図である。It is sectional drawing of the wiring board in the manufacturing process following FIG. 本発明の他の実施形態における配線基板を平面視したとき、端子部とそれに接続される第１および第２配線層との配置関係を説明するための図である。When the wiring board in other embodiment of this invention is planarly viewed, it is a figure for demonstrating the arrangement | positioning relationship between a terminal part and the 1st and 2nd wiring layer connected to it. 図１４に示す第１配線層の配置を説明するための図である。It is a figure for demonstrating arrangement | positioning of the 1st wiring layer shown in FIG. 図１４に示す第２配線層の配置を説明するための図である。It is a figure for demonstrating arrangement | positioning of the 2nd wiring layer shown in FIG. 本発明の他の実施形態における配線基板を平面視したとき、端子部とそれに接続される第１および第２配線層との配置関係を説明するための図である。When the wiring board in other embodiment of this invention is planarly viewed, it is a figure for demonstrating the arrangement | positioning relationship between a terminal part and the 1st and 2nd wiring layer connected to it.

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof may be omitted.

（実施形態１）
まず、本実施形態における配線基板の構造について説明する。この配線基板は、端子部が狭ピッチ化された半導体チップが実装されるものである。 (Embodiment 1)
First, the structure of the wiring board in this embodiment will be described. This wiring board is mounted with a semiconductor chip having terminal portions with a narrow pitch.

図２は本実施形態における配線基板１の平面図、図３は図２のＸ１−Ｘ１線における配線基板１の断面図、図４は図２のＸ２−Ｘ２線における配線基板１の断面図、および図５は図２のＸ３−Ｘ３線における配線基板１の断面図である。また、図６は配線基板１に半導体チップ２が実装された半導体装置の断面図であり、図２のＸ１−Ｘ１線に対応したものである。   2 is a plan view of the wiring board 1 in the present embodiment, FIG. 3 is a cross-sectional view of the wiring board 1 taken along line X1-X1 in FIG. 2, and FIG. 4 is a cross-sectional view of the wiring board 1 taken along line X2-X2 in FIG. FIG. 5 is a cross-sectional view of the wiring board 1 taken along the line X3-X3 of FIG. FIG. 6 is a cross-sectional view of the semiconductor device in which the semiconductor chip 2 is mounted on the wiring board 1, and corresponds to the X1-X1 line in FIG.

配線基板１は、絶縁層１７上に半導体チップ２が実装される実装領域３（図２では破線で示している。）を有している。この実装領域３内では、実装領域３の周囲に沿うように半導体チップ２の外部接続用の端子部３６と接合される端子部４が配置されており、この端子部４が配線基板１の最表面（絶縁層１７）から露出している。端子部４は、実装領域３で半導体チップ２のペリフェラル状の端子部３６に対応して、ペリフェラル状に設けられている。   The wiring board 1 has a mounting region 3 (shown by a broken line in FIG. 2) on which the semiconductor chip 2 is mounted on the insulating layer 17. In the mounting region 3, a terminal portion 4 joined to the external connection terminal portion 36 of the semiconductor chip 2 is disposed along the periphery of the mounting region 3, and this terminal portion 4 is the outermost portion of the wiring substrate 1. It is exposed from the surface (insulating layer 17). The terminal portion 4 is provided in a peripheral shape corresponding to the peripheral terminal portion 36 of the semiconductor chip 2 in the mounting region 3.

図３〜図５に示すように、配線基板１は、厚さ方向に互いに並行して延在する複数の貫通孔１１が形成された陽極酸化層１２を備えている。陽極酸化層１２は、配線基板１の基材として設けられている。このような陽極酸化層１２は、例えば、金属としてアルミニウム（Ａｌ）を用いた場合、それを陽極酸化することによって、厚さ方向に互いに並行して延在する複数の貫通孔１１を有する酸化アルミニウムから形成される。   As shown in FIGS. 3 to 5, the wiring board 1 includes an anodized layer 12 in which a plurality of through holes 11 extending in parallel with each other in the thickness direction are formed. The anodized layer 12 is provided as a base material for the wiring board 1. For example, when aluminum (Al) is used as a metal, such an anodized layer 12 is formed by anodizing an aluminum oxide having a plurality of through holes 11 extending in parallel with each other in the thickness direction. Formed from.

アルミニウムの陽極酸化では、アルミニウムの表面が電気化学的に酸化され、酸化アルミニウムの層が形成される。この陽極酸化では、電解液の種類、電圧、時間などの条件により、陽極酸化層１２の厚さ、貫通孔１１の径やピッチを調整することができる。   In anodization of aluminum, the surface of aluminum is electrochemically oxidized to form an aluminum oxide layer. In this anodization, the thickness of the anodized layer 12 and the diameter and pitch of the through holes 11 can be adjusted according to conditions such as the type of electrolyte, voltage, and time.

例えば、陽極酸化層１２の厚さ（貫通孔１１の深さ）を７０μｍ以上１８０μｍ以下とし、貫通孔１１の径を３０ｎｍ以上１０００ｎｍ以下、貫通孔１１のピッチを４０ｎｍ以上１２００ｎｍ以下とすることができる。このように、陽極酸化層１２では、貫通孔１１のアスペクト比（孔深さと孔径の比）は高いものとなっている。   For example, the thickness of the anodized layer 12 (depth of the through hole 11) can be set to 70 μm to 180 μm, the diameter of the through hole 11 can be set to 30 nm to 1000 nm, and the pitch of the through holes 11 can be set to 40 nm to 1200 nm. . Thus, in the anodic oxide layer 12, the aspect ratio (the ratio of the hole depth and the hole diameter) of the through hole 11 is high.

陽極酸化層１２では、酸化アルミニウムの厚さ方向に互いに並行して延在する複数の貫通孔１１のそれぞれに導体で充たすように設けられた複数の線状導体１３が形成されている。この陽極酸化層１２に形成された複数の線状導体１３のうちの数本の線状導体１３によって線状導体部１４、１５、１６が構成されている。   In the anodized layer 12, a plurality of linear conductors 13 are formed so as to be filled with conductors in the plurality of through holes 11 extending in parallel with each other in the thickness direction of the aluminum oxide. Of the plurality of linear conductors 13 formed on the anodized layer 12, several linear conductors 13 constitute linear conductor portions 14, 15, and 16.

線状導体１３は、前述した貫通孔１１に導体が充たされてなるので、例えば、線状導体１３の長さは７０μｍ以上１８０μｍ以下、線状導体１３の径は３０ｎｍ以上１０００ｎｍ以下、線状導体１３のピッチを４０ｎｍ以上１２００ｎｍ以下とすることができる。   Since the linear conductor 13 is formed by filling the above-described through hole 11 with a conductor, for example, the length of the linear conductor 13 is 70 μm or more and 180 μm or less, the diameter of the linear conductor 13 is 30 nm or more and 1000 nm or less, linear The pitch of the conductor 13 can be 40 nm or more and 1200 nm or less.

また、配線基板１は、陽極酸化層１２の主面（半導体チップ２が実装される側の面）上に形成された絶縁層１７を備えている。この絶縁層１７は、配線基板１（陽極酸化層１２）の表面を保護する保護層となっている。このような絶縁層１７は、例えば、エポキシ樹脂からなる。   In addition, the wiring substrate 1 includes an insulating layer 17 formed on the main surface of the anodized layer 12 (the surface on the side where the semiconductor chip 2 is mounted). The insulating layer 17 is a protective layer that protects the surface of the wiring board 1 (anodized layer 12). Such an insulating layer 17 is made of, for example, an epoxy resin.

また、配線基板１は、陽極酸化層１２の主面とは反対側の裏面上にパターニングして形成され、線状導体部１５、１６と電気的に接続された配線層１８を備えている。この配線層１８は、半導体チップ２の電源用の配線パターン１８ａと、接地（グラウンド）用の配線パターン１８ｂとを構成している。このような配線層１８は、例えば、スパッタリングによって形成された銅（Ｃｕ）などの導体からなる。なお、配線層１８は、めっき法によって形成しても良い。   The wiring board 1 includes a wiring layer 18 that is formed by patterning on the back surface opposite to the main surface of the anodized layer 12 and is electrically connected to the linear conductor portions 15 and 16. The wiring layer 18 constitutes a wiring pattern 18a for power supply of the semiconductor chip 2 and a wiring pattern 18b for grounding (ground). Such a wiring layer 18 is made of a conductor such as copper (Cu) formed by sputtering, for example. The wiring layer 18 may be formed by a plating method.

また、配線基板１は、配線層１８を覆うように陽極酸化層１２の裏面上に形成された絶縁層２１を備えている。この絶縁層２１は、陽極酸化層１２の裏面を保護する保護層となっている。このような絶縁層２１は、例えば、エポキシ樹脂からなる。   In addition, the wiring board 1 includes an insulating layer 21 formed on the back surface of the anodized layer 12 so as to cover the wiring layer 18. The insulating layer 21 is a protective layer that protects the back surface of the anodized layer 12. Such an insulating layer 21 is made of, for example, an epoxy resin.

また、配線基板１は、絶縁層２１上にパターニングして形成された配線層２３を備えている。この配線層２３は、半導体チップ２の電源用の配線パターン２３ａと、接地用の配線パターン２３ｂと、信用号の配線パターン２３ｃとを構成している。このような配線層２３は、例えば、スパッタリングによって形成された銅（Ｃｕ）などの導体からなる。なお、配線層２３は、めっき法によって形成しても良い。   In addition, the wiring board 1 includes a wiring layer 23 formed by patterning on the insulating layer 21. This wiring layer 23 constitutes a wiring pattern 23a for power supply, a wiring pattern 23b for grounding, and a wiring pattern 23c for credit. Such a wiring layer 23 is made of a conductor such as copper (Cu) formed by sputtering, for example. The wiring layer 23 may be formed by a plating method.

陽極酸化層１２に形成された複数の線状導体１３のうちの数本の線状導体１３によって形成された線状導体部１４は、絶縁層２１に形成された接続部２２を介して配線層２３の配線パターン２３ｃと電気的に接続されている（図３参照）。接続部２２は、例えば、レーザによるドライエッチングによって絶縁層２１に形成された接続孔に、例えば、めっきによって形成された銅（Ｃｕ）などの導体からなる。なお、本実施形態では、接続部２２は、線状導体部１４と直接接続（接合）されているが、配線層１８をパターニングしてなる配線パターンを介して線状導体部１４と接続されても良い。   The linear conductor portion 14 formed by several linear conductors 13 among the plurality of linear conductors 13 formed on the anodized layer 12 is connected to the wiring layer via the connection portion 22 formed in the insulating layer 21. 23 is electrically connected to the wiring pattern 23c (see FIG. 3). The connection portion 22 is made of, for example, a conductor such as copper (Cu) formed by plating in a connection hole formed in the insulating layer 21 by dry etching using a laser. In the present embodiment, the connection portion 22 is directly connected (joined) to the linear conductor portion 14, but is connected to the linear conductor portion 14 via a wiring pattern formed by patterning the wiring layer 18. Also good.

この接続部２２と同様に、絶縁層２１には、接続部２４、２５が形成されている。接続部２４は、配線層１８の配線パターン１８ｂと、配線層２３の配線パターン２３ｂと接合されている（図４参照）。また、接続部２５は、配線層１８の配線パターン１８ａと、配線層２３の配線パターン２３ａと接合されている（図５参照）。   Similar to the connection portion 22, connection portions 24 and 25 are formed in the insulating layer 21. The connecting portion 24 is joined to the wiring pattern 18b of the wiring layer 18 and the wiring pattern 23b of the wiring layer 23 (see FIG. 4). The connecting portion 25 is joined to the wiring pattern 18a of the wiring layer 18 and the wiring pattern 23a of the wiring layer 23 (see FIG. 5).

また、配線基板１は、配線層２３を覆うように絶縁層２１に形成された絶縁層２６を備えている。この絶縁層２６は、配線基板１の裏面表面を保護する保護層となっている。このような絶縁層２６は、例えば、エポキシ樹脂からなる。   In addition, the wiring substrate 1 includes an insulating layer 26 formed on the insulating layer 21 so as to cover the wiring layer 23. The insulating layer 26 is a protective layer that protects the back surface of the wiring board 1. Such an insulating layer 26 is made of, for example, an epoxy resin.

また、配線基板１は、その裏面側で、絶縁層２６に形成された開口部２７に設けられた端子部２８を備えている。端子部２８は、配線基板１が外部（例えば、他の配線基板）との接続のために設けられたものである。端子部２８は、例えば、めっきによって形成された銅（Ｃｕ）などの導体からなる。なお、半導体装置を他の配線基板に実装するために、端子部２８上に外部接続用の端子部３１が設けられても良い（図６参照）。   In addition, the wiring substrate 1 includes a terminal portion 28 provided in an opening 27 formed in the insulating layer 26 on the back surface side. The terminal portion 28 is provided for connecting the wiring board 1 to the outside (for example, another wiring board). The terminal part 28 consists of conductors, such as copper (Cu) formed by plating, for example. In order to mount the semiconductor device on another wiring board, an external connection terminal portion 31 may be provided on the terminal portion 28 (see FIG. 6).

また、配線基板１は、その主面側で、絶縁層１７に陽極酸化層１２を露出して形成される複数の開口部３２と、この複数の開口部３２のうち導体で充たすように設けられた端子部４とを備えている。端子部４は、例えば、配線基板１において半導体チップ２をフリップチップ実装する際に、半導体チップ２の外部接続用の端子部３６と接合されるものである。   Further, the wiring substrate 1 is provided on the main surface side so as to be filled with a plurality of openings 32 formed by exposing the anodized layer 12 to the insulating layer 17 and a conductor among the plurality of openings 32. Terminal portion 4. For example, when the semiconductor chip 2 is flip-chip mounted on the wiring substrate 1, the terminal portion 4 is joined to the external connection terminal portion 36 of the semiconductor chip 2.

この端子部４は、半導体チップ２の電源用の端子部３３と、接地用の端子部３４と、信用号の端子部３５とを構成している。このような端子部４は、例えば、めっきによって形成された銅（Ｃｕ）などの導体からなる。 The terminal portion 4 constitutes a power source terminal portion 33, a grounding terminal portion 34, and a credit terminal portion 35 of the semiconductor chip 2. Such a terminal part 4 consists of conductors, such as copper (Cu) formed by plating, for example.

このような配線基板１において、線状導体部１４は、一端部が端子部３５と接合され、他端部が接続部２２と接合されている（図３参照）。すなわち、端子部３５および接続部２２に対して、複数の線状導体１３が束になって接合されている。このため、端子部３５と接続部２２とを電気的に接続する線状導体１３は、いわゆるヴィア（Ｖｉａ）としての機能を有しているといえる。また、端子部３５、線状導体部１４、接続部２２は、配線基板１（陽極酸化層１２）の平面視で同位置に設けられていることとなる。   In such a wiring substrate 1, the linear conductor portion 14 has one end joined to the terminal portion 35 and the other end joined to the connecting portion 22 (see FIG. 3). That is, the plurality of linear conductors 13 are bundled and joined to the terminal portion 35 and the connection portion 22. For this reason, it can be said that the linear conductor 13 that electrically connects the terminal portion 35 and the connection portion 22 has a function as a so-called via. Moreover, the terminal part 35, the linear conductor part 14, and the connection part 22 are provided in the same position by planar view of the wiring board 1 (anodized layer 12).

また、配線基板１において、線状導体部１５は、一端部が端子部３４と接合され、他端部が配線層１８の配線パターン１８ｂと接合されている（図４参照）。すなわち、端子部３４および配線パターン１８ｂに対して、複数の線状導体１３が束になって接合されている。このため、端子部３４と配線パターン１８ｂとを電気的に接続する線状導体１３は、いわゆるヴィア（Ｖｉａ）としての機能を有しているといえる。また、端子部３４、線状導体部１５は、配線基板１（陽極酸化層１２）の平面視で同位置に設けられていることとなる。   In the wiring board 1, the linear conductor portion 15 has one end joined to the terminal portion 34 and the other end joined to the wiring pattern 18b of the wiring layer 18 (see FIG. 4). In other words, the plurality of linear conductors 13 are bundled and joined to the terminal portion 34 and the wiring pattern 18b. For this reason, it can be said that the linear conductor 13 that electrically connects the terminal portion 34 and the wiring pattern 18b has a function as a so-called via. Moreover, the terminal part 34 and the linear conductor part 15 will be provided in the same position by planar view of the wiring board 1 (anodized layer 12).

また、配線基板１において、線状導体部１６は、一端部が端子部３３と接合され、他端部が配線層１８の配線パターン１８ａと接合されている（図５参照）。すなわち、端子部３３および配線パターン１８ａに対して、複数の線状導体１３が束になって接合されている。このため、端子部３３と配線パターン１８ａとを電気的に接続する線状導体１３は、いわゆるヴィア（Ｖｉａ）としての機能を有しているといえる。また、端子部３３、線状導体部１６は、配線基板１（陽極酸化層１２）の平面視で同位置に設けられていることとなる。   In the wiring board 1, the linear conductor portion 16 has one end joined to the terminal portion 33 and the other end joined to the wiring pattern 18a of the wiring layer 18 (see FIG. 5). That is, the plurality of linear conductors 13 are bundled and joined to the terminal portion 33 and the wiring pattern 18a. For this reason, it can be said that the linear conductor 13 that electrically connects the terminal portion 33 and the wiring pattern 18a has a function as a so-called via. Moreover, the terminal part 33 and the linear conductor part 16 are provided in the same position by planar view of the wiring board 1 (anodized layer 12).

本実施形態では、線状導体１３は、陽極酸化層１２の面内において、径が３０ｎｍ以上１０００ｎｍ以下で、ピッチが４０ｎｍ以上１２００ｎｍ以下のように設けることができる。すなわち、陽極酸化層１２の面内において、多数の線状導体１３がその直径よりも小さなピッチ（間隔）で相互に並行に密に配置されている。このような陽極酸化層１２を用いることによって、配線基板１は高密度化された半導体実装基板を実現することができる。すなわち、配線基板１は実装される半導体チップ２の端子部３６の狭ピッチ化に対応したものとすることができる。   In the present embodiment, the linear conductor 13 can be provided in the plane of the anodic oxide layer 12 so that the diameter is 30 nm to 1000 nm and the pitch is 40 nm to 1200 nm. That is, in the plane of the anodized layer 12, a large number of linear conductors 13 are densely arranged in parallel with each other at a pitch (interval) smaller than its diameter. By using such an anodized layer 12, the wiring board 1 can realize a high-density semiconductor mounting board. That is, the wiring board 1 can be adapted to the narrow pitch of the terminal portions 36 of the semiconductor chip 2 to be mounted.

図１で示した配線基板１０１は、実装される半導体チップ１０２の狭ピッチ化された端子部１０３や、配線基板１０１の接続部１０７の設計寸法などを考慮して、例えば、端子部１０４と接続部１０７との間で配線層１０６ａ（配線）を引き回す構造となっている。これは半導体チップ１０２の端子部１０３のピッチを変換するためでもある。   The wiring substrate 101 shown in FIG. 1 is connected to the terminal portion 104, for example, in consideration of the design dimensions of the terminal portion 103 with the narrowed pitch of the semiconductor chip 102 to be mounted and the connecting portion 107 of the wiring substrate 101. The wiring layer 106a (wiring) is routed between the portion 107 and the portion 107. This is also for converting the pitch of the terminal portions 103 of the semiconductor chip 102.

この点において、本実施形態で示す配線基板１では、配線層を引き回す構造ではない。これは、配線基板１では、厚さ方向に互いに並行して延在する複数の線状導体１３が密に形成されているので、配線基板１の端子部４（３３、３４、３５）と接合した線状導体１３自体がヴィアとなり、ピッチ変換をしなくとも接続部２２、２４、２５を構成することができるからである。   In this respect, the wiring board 1 shown in this embodiment does not have a structure in which a wiring layer is routed. This is because, in the wiring board 1, a plurality of linear conductors 13 extending in parallel with each other in the thickness direction are densely formed, and thus bonded to the terminal portions 4 (33, 34, 35) of the wiring board 1. This is because the linear conductor 13 itself becomes a via, and the connecting portions 22, 24, and 25 can be configured without pitch conversion.

このため、図１で示した配線基板１０１より、配線基板１の内部では配線距離を短くすることができる。また、配線距離を短くすることでインダクタンス成分も減少するので、配線基板１では、例えば、高周波特性に優れた半導体チップ２を実装することもできる。   Therefore, the wiring distance can be shortened inside the wiring substrate 1 as compared with the wiring substrate 101 shown in FIG. In addition, since the inductance component is reduced by shortening the wiring distance, for example, the semiconductor chip 2 having excellent high frequency characteristics can be mounted on the wiring board 1.

次に、本実施形態における配線基板の製造方法について、図７〜図１１および図３を参照して説明する。なお、図７〜図１１は製造工程中の配線基板を模式的に示す断面図であり、図３と同様に図２のＸ１−Ｘ１線に対応したものである。   Next, the manufacturing method of the wiring board in this embodiment is demonstrated with reference to FIGS. 7-11 and FIG. 7 to 11 are cross-sectional views schematically showing the wiring substrate in the manufacturing process, and correspond to the X1-X1 line of FIG. 2 as in FIG.

図７に示すように、金属を陽極酸化することによって、厚さ方向に互いに並行して延在する複数の貫通孔１１が密に形成された陽極酸化層１２を準備する。金属としてアルミニウム（Ａｌ）を用いた場合、それを陽極酸化することによって陽極酸化層１２として無機絶縁層である酸化アルミニウムが形成されることとなる。   As shown in FIG. 7, an anodized layer 12 in which a plurality of through-holes 11 extending in parallel with each other in the thickness direction is densely prepared by anodizing a metal is prepared. When aluminum (Al) is used as a metal, anodization of aluminum (Al) results in formation of aluminum oxide, which is an inorganic insulating layer, as the anodized layer 12.

このような陽極酸化層１２の形成について具体的に説明する。まず、例えば、アルミニウム板の一方を絶縁被膜したものを用意し、このアルミニウム板の表面を洗浄する。次いで、硫酸水溶液やシュウ酸水溶液などの電解液中にそのアルミニウム板を浸漬させて陽極とし、また、これに対向して配置される白金（Ｐｄ）板を陰極として通電（パルス電圧を印加）することで、アルミニウム板の表面に多孔質層（貫通孔１１となる）を形成することができる。   The formation of such an anodized layer 12 will be specifically described. First, for example, an aluminum plate having an insulating coating is prepared, and the surface of the aluminum plate is cleaned. Next, the aluminum plate is immersed in an electrolyte such as a sulfuric acid aqueous solution or an oxalic acid aqueous solution to serve as an anode, and a platinum (Pd) plate disposed opposite thereto is energized (pulse voltage is applied). Thereby, a porous layer (becomes the through-hole 11) can be formed on the surface of the aluminum plate.

次いで、例えば切断することによって、残存するアルミニウム板から孔が貫通するように多孔質層を分離する。これによって、厚さ方向に延在する多孔、すなわち複数の微細な貫通孔１１が形成された陽極酸化層１２が得られる。   Next, for example, by cutting, the porous layer is separated so that the holes penetrate from the remaining aluminum plate. As a result, a porous layer extending in the thickness direction, that is, an anodized layer 12 having a plurality of fine through-holes 11 is obtained.

続いて、図８に示すように、複数の貫通孔１１のそれぞれに導体を充填することによって、複数の線状導体１３を形成する。その後、陽極酸化層１２の表面平坦性や、線状導体１３の長さの均一性を確保するため、陽極酸化層１２の表面を研磨する。   Subsequently, as shown in FIG. 8, a plurality of linear conductors 13 are formed by filling the plurality of through holes 11 with a conductor. Thereafter, the surface of the anodized layer 12 is polished to ensure the surface flatness of the anodized layer 12 and the uniformity of the length of the linear conductor 13.

例えば、陽極酸化層１２の片側面に電極を設けた電解めっき法によって、微細な貫通孔１１にも導体を充填することができ、その導体を含んでなる線状導体１３を形成することができる。導体としては、電気伝導性、耐食性などを考慮して、銅（Ｃｕ）、ニッケル（Ｎｉ）などが用いられる。   For example, the fine through hole 11 can be filled with a conductor by an electroplating method in which an electrode is provided on one side of the anodized layer 12, and a linear conductor 13 including the conductor can be formed. . As the conductor, copper (Cu), nickel (Ni), or the like is used in consideration of electrical conductivity, corrosion resistance, and the like.

これにより、厚さ方向に互いに並行して延在する複数の線状導体１３が設けられた陽極酸化層１２が形成される。なお、陽極酸化層１２の耐食性を向上するために、貫通孔１１の内部をバリア膜で覆った後、銅などの導体を充填しても良い。   Thereby, the anodized layer 12 provided with a plurality of linear conductors 13 extending in parallel with each other in the thickness direction is formed. In order to improve the corrosion resistance of the anodized layer 12, the inside of the through hole 11 may be covered with a barrier film and then filled with a conductor such as copper.

このように、陽極酸化層１２には、複数の線状導体１３が形成される。このため、陽極酸化層１２を備えた配線基板１は、一般的な多層配線基板に比べて熱伝導性が高いものとなる。   Thus, a plurality of linear conductors 13 are formed on the anodized layer 12. For this reason, the wiring board 1 provided with the anodized layer 12 has higher thermal conductivity than a general multilayer wiring board.

続いて、図９に示すように、陽極酸化層１２の主面上に絶縁層１７を形成した後、絶縁層１７に陽極酸化層１２の表面を露出する複数の開口部３２を形成する。絶縁層１７は、例えばエポキシ樹脂を塗布、加熱することによって形成される。開口部３２は、例えばドライエッチングによって絶縁層１７に形成される。なお、複数の開口部３２のそれぞれからは、複数の線状導体１３の端部表面が露出することとなる。   Subsequently, as shown in FIG. 9, after the insulating layer 17 is formed on the main surface of the anodic oxide layer 12, a plurality of openings 32 exposing the surface of the anodic oxide layer 12 are formed in the insulating layer 17. The insulating layer 17 is formed by applying and heating an epoxy resin, for example. The opening 32 is formed in the insulating layer 17 by dry etching, for example. The end surfaces of the plurality of linear conductors 13 are exposed from each of the plurality of openings 32.

続いて、図１０に示すように、開口部３２に導体を埋め込んで端子部４を形成する。端子部４は、例えばめっき法によって開口部３２に銅を埋め込んで形成される。この端子部４は、半導体チップ２の実装時に（図６参照）、半導体チップ２の端子部３６と接合されるため、端子部３６のピッチに対応したピッチで形成される。   Subsequently, as shown in FIG. 10, the terminal portion 4 is formed by embedding a conductor in the opening 32. The terminal portion 4 is formed by embedding copper in the opening 32 by, for example, a plating method. Since the terminal portions 4 are joined to the terminal portions 36 of the semiconductor chip 2 when the semiconductor chip 2 is mounted (see FIG. 6), the terminal portions 4 are formed at a pitch corresponding to the pitch of the terminal portions 36.

また、端子部４が形成されることによって、開口部３２で露出している線状導体１３の端部と端子部４は接続されることとなる。なお、前述したが、端子部４の面内位置が定められることによって、線状導体部１４、１５、１６（ヴィア）の位置を任意に選択されることとなる。   Further, by forming the terminal portion 4, the end portion of the linear conductor 13 exposed at the opening 32 and the terminal portion 4 are connected. As described above, the position of the linear conductor portions 14, 15, 16 (via) is arbitrarily selected by determining the in-plane position of the terminal portion 4.

一方、図１１に示すように、陽極酸化層１２の裏面上に配線層１８を形成する。配線層１８は、例えば、銅（Ｃｕ）などの導体をスパッタリングすることによって、形成される。このスパッタリングの際、マスクを用いることによって、配線パターン１８ａ、１８ｂが形成される。これにより、配線パターン１８ａ、１８ｂは、線状導体１３と接合される。なお、配線層１８は、めっき法によって形成しても良い。   On the other hand, a wiring layer 18 is formed on the back surface of the anodized layer 12 as shown in FIG. The wiring layer 18 is formed, for example, by sputtering a conductor such as copper (Cu). The wiring patterns 18a and 18b are formed by using a mask during the sputtering. Thereby, the wiring patterns 18 a and 18 b are joined to the linear conductor 13. The wiring layer 18 may be formed by a plating method.

続いて、図１２に示すように、配線層１８を覆うように陽極酸化層１２の裏面上に絶縁層２１を形成する。絶縁層２１は、例えばエポキシ樹脂を塗布、加熱することによって形成される。次いで、絶縁層２１に陽極酸化層１２の表面を露出する複数の開口部３７ａを形成する。また、絶縁層２１に配線層１８の表面を露出する複数の開口部３７ｂを形成する。開口部３７ａ、３７ｂは、例えばドライエッチングによって絶縁層２１に形成される。   Subsequently, as shown in FIG. 12, an insulating layer 21 is formed on the back surface of the anodized layer 12 so as to cover the wiring layer 18. The insulating layer 21 is formed by applying and heating an epoxy resin, for example. Next, a plurality of openings 37 a that expose the surface of the anodic oxide layer 12 are formed in the insulating layer 21. Further, a plurality of openings 37 b that expose the surface of the wiring layer 18 are formed in the insulating layer 21. The openings 37a and 37b are formed in the insulating layer 21 by dry etching, for example.

次いで、開口部３７ａ、３７ｂに導体を埋め込んで接続部２２、２４を形成する。接続部２２、２４は、例えばめっき法によって開口部３７ａ、３７ｂに銅を埋め込んで形成される。これにより、接続部２２は、線状導体１３と接合され、接続部２４は、配線層１８と接合される。なお、同様にして、絶縁層２１に配線層１８の表面を露出する複数の開口部を形成し、その開口部に導体を埋め込んで、接続部２５が形成される（図５参照）。   Subsequently, a conductor is embedded in the openings 37a and 37b to form the connection portions 22 and 24. The connection parts 22 and 24 are formed by embedding copper in the openings 37a and 37b by, for example, a plating method. Thereby, the connection part 22 is joined to the linear conductor 13, and the connection part 24 is joined to the wiring layer 18. Similarly, a plurality of openings that expose the surface of the wiring layer 18 are formed in the insulating layer 21, and a conductor is embedded in the openings to form the connection portion 25 (see FIG. 5).

続いて、図１３に示すように、絶縁層２１上に配線層２３を形成する。配線層２３は、例えば、銅（Ｃｕ）などの導体をスパッタリングすることによって、形成される。このスパッタリングの際、マスクを用いることによって、配線パターン２３ｂ、２３ｃが形成される。これにより、配線パターン２３ｂは、接続部２４と接合され、配線パターン２３ｃは、接続部２２と接合される。なお、同様にして、配線パターン２３ａも形成される（図５参照）。また、配線層２３は、めっき法によって形成しても良い。   Subsequently, as shown in FIG. 13, a wiring layer 23 is formed on the insulating layer 21. The wiring layer 23 is formed, for example, by sputtering a conductor such as copper (Cu). The wiring patterns 23b and 23c are formed by using a mask during the sputtering. As a result, the wiring pattern 23 b is joined to the connection portion 24, and the wiring pattern 23 c is joined to the connection portion 22. Similarly, the wiring pattern 23a is also formed (see FIG. 5). Further, the wiring layer 23 may be formed by a plating method.

続いて、図３に示すように、配線層２３を覆うように絶縁層２１上に絶縁層２６を形成し、絶縁層２６に配線層２３の表面を露出する複数の開口部２７を形成した後、開口部２７に導体を埋め込んで端子部２８を形成する。この工程は、図１２を参照して説明した工程と同様の工程を用いることができる。   Subsequently, as shown in FIG. 3, the insulating layer 26 is formed on the insulating layer 21 so as to cover the wiring layer 23, and the plurality of openings 27 that expose the surface of the wiring layer 23 are formed in the insulating layer 26. A terminal portion 28 is formed by embedding a conductor in the opening 27. For this step, a step similar to the step described with reference to FIG. 12 can be used.

このようにして、配線基板１を製造（形成）することができる。本実施形態では、端子部３５および接続部２２は、陽極酸化層１２（配線基板１）の平面視で同位置となるようにしている。このため、端子部３５が形成される開口部３２および接続部２２が形成される開口部３７ａは、同じフォトマスクを用いることができる。このため、配線基板１を形成するにあたり製造コストを低減することができる。 In this way, the wiring board 1 can be manufactured (formed). In the present embodiment, the terminal portion 35 and the connecting portion 22 are located at the same position in plan view of the anodized layer 12 (wiring substrate 1). For this reason, the same photomask can be used for the opening part 32 in which the terminal part 35 is formed and the opening part 37a in which the connection part 22 is formed. For this reason, manufacturing cost can be reduced in forming the wiring board 1.

また、配線基板１では、端子部４の面内位置が定められることによって、接続部２２、２４、２５（ヴィア）の位置を任意に選択できる。言い換えると、配線基板１において、端子部４の位置が定まれば、その面内で接続部２２、２４、２５の位置を定める必要がない。   In the wiring board 1, the position of the connection portions 22, 24, and 25 (via) can be arbitrarily selected by determining the in-plane position of the terminal portion 4. In other words, if the position of the terminal portion 4 is determined in the wiring board 1, it is not necessary to determine the positions of the connection portions 22, 24, and 25 within the plane.

このため、接続部２２、２４、２５の設計において、配線基板１の設計自由度を向上することができる。また、端子部４を形成すれば接続部２２、２４、２５も形成されることとなるので、配線基板１の製造時間を短縮することができ、また、工程数を減らすことができる。この点においては、図１で示したような配線基板１０１よりは、配線基板１を安価に製造することができる。   For this reason, the design freedom of the wiring board 1 can be improved in the design of the connection portions 22, 24, 25. Further, if the terminal portion 4 is formed, the connection portions 22, 24, and 25 are also formed, so that the manufacturing time of the wiring board 1 can be shortened and the number of steps can be reduced. In this respect, the wiring board 1 can be manufactured at a lower cost than the wiring board 101 as shown in FIG.

また、配線基板１は、配線基板１０１のように配線層を引き回して、その先に接続部が形成される構造ではないため、高額なフォトマスクを用いる必要もなく、製造コストを低減することができる。すなわち、本実施形態によれば、半導体チップを実装する配線基板を安価に提供することができる。   Further, since the wiring board 1 does not have a structure in which a wiring layer is routed like the wiring board 101 and a connection portion is formed on the wiring layer 101, it is not necessary to use an expensive photomask, and the manufacturing cost can be reduced. it can. That is, according to this embodiment, a wiring board on which a semiconductor chip is mounted can be provided at a low cost.

その後、配線基板１を用いて図６に示すような半導体装置を製造することができる。例えば、半導体チップ２が実装される実装領域３（図２参照）に、配線基板１（絶縁層１７）上に半導体チップ２を実装する。この際、半導体チップ２の端子部３６と配線基板１の端子部４とが接合される。次いで、配線基板１と半導体チップ２との間に、絶縁性の接着樹脂３８を注入する。   Thereafter, a semiconductor device as shown in FIG. 6 can be manufactured using the wiring substrate 1. For example, the semiconductor chip 2 is mounted on the wiring substrate 1 (insulating layer 17) in the mounting region 3 (see FIG. 2) where the semiconductor chip 2 is mounted. At this time, the terminal portion 36 of the semiconductor chip 2 and the terminal portion 4 of the wiring substrate 1 are joined. Next, an insulating adhesive resin 38 is injected between the wiring substrate 1 and the semiconductor chip 2.

このようにして形成された半導体装置は、例えば、配線基板１の端子部４（３５、３４、３３）が、配線基板１の平面視で、線状導体部１４、１５、１６と同位置となるため、小型化を図ることができる。また、前述したように、半導体チップ２を実装する配線基板１を安価に提供することができるので、半導体装置の製造コストを低減することができる。   In the semiconductor device formed in this way, for example, the terminal portions 4 (35, 34, 33) of the wiring board 1 are located at the same positions as the linear conductor portions 14, 15, 16 in a plan view of the wiring board 1. Therefore, downsizing can be achieved. Further, as described above, since the wiring substrate 1 on which the semiconductor chip 2 is mounted can be provided at low cost, the manufacturing cost of the semiconductor device can be reduced.

（実施形態２）
本実施形態では、実装される半導体チップ２の端子部３６の狭ピッチ化に対応するための、配線基板１の配線パターン（配線層１８、２３）について説明する。なお、前記実施形態１と重複する説明は省略する場合がある。 (Embodiment 2)
In the present embodiment, a wiring pattern (wiring layers 18 and 23) of the wiring board 1 to cope with a narrow pitch of the terminal portions 36 of the semiconductor chip 2 to be mounted will be described. In addition, the description which overlaps with the said Embodiment 1 may be abbreviate | omitted.

図１４は配線基板１を平面視したとき、端子部４とそれに接続される配線層１８および配線層２３との配置関係を説明するための図である。図１５は図１４に示す配線層１８の配置を説明するための図であり、図１６は１４に示す配線層２３の配置を説明するための図である。なお、説明を容易にするために、図１４では端子部４に、図１５では配線層１８および接続部２２に、図１６では配線層２３にハッチングを付している。   FIG. 14 is a diagram for explaining the positional relationship between the terminal portion 4 and the wiring layer 18 and wiring layer 23 connected thereto when the wiring board 1 is viewed in plan. 15 is a diagram for explaining the arrangement of the wiring layer 18 shown in FIG. 14, and FIG. 16 is a diagram for explaining the arrangement of the wiring layer 23 shown in FIG. For ease of explanation, the terminal portion 4 is hatched in FIG. 14, the wiring layer 18 and the connecting portion 22 are hatched in FIG. 15, and the wiring layer 23 is hatched in FIG.

配線基板１では、図１４に示すように、配線基板１の端子部４のうち、端子部３３は半導体チップの電源用の端子部と接合されるものであり、端子部３４は半導体チップの接地用の端子部と接合されるものである。また、配線基板１の端子部４のうち、端子部３５は半導体チップの信号用の端子部と接合されるものである。   In the wiring board 1, as shown in FIG. 14, among the terminal portions 4 of the wiring substrate 1, the terminal portion 33 is joined to the power supply terminal portion of the semiconductor chip, and the terminal portion 34 is grounded of the semiconductor chip. It is joined to the terminal part for use. Of the terminal portions 4 of the wiring board 1, the terminal portions 35 are joined to signal terminal portions of the semiconductor chip.

配線基板１では、図１５に示すように、配線層１８が配線基板１面に広がってパターニング（ベタにパターニング）されている。この配線層１８のうち、電源用の配線パターン１８ａがベタにパターニングされており、接地用の配線パターン１８ｂもベタにパターニングされている。また、配線基板１では、図１６に示すように、配線層２３のうち、信号用の配線パターン２３ｃが接続部２２から基板外側へ引き回されるようにパターニングされている。 In the wiring board 1, as shown in FIG. 15, the wiring layer 18 spreads on the surface of the wiring board 1 and is patterned (solid patterning). In this wiring layer 18, the power supply wiring pattern 18a is solidly patterned, and the grounding wiring pattern 18b is also solidly patterned. Further, in the wiring substrate 1, as shown in FIG. 16, in the wiring layer 23 is patterned so as wiring patterns 23c for signal is routed from the connection 22 to the substrate outward.

配線基板１に実装される半導体チップの動作周波数がマイクロ波の場合、例えば、図１４に示したように、接地用の配線パターン１８ｂ上に、信号用の配線パターン２３ｃが配置されてマイクロストリップラインが構成される。本実施形態では、配線パターン１８ｂが形成される配線層１８と、配線パターン２３ｃが形成される配線層２３とは別の層であるため、接地用の配線パターン１８ｂと信号用の配線パターン２３ｃとの距離をある程度保つことができ、特性インピーダンスの影響を低減することができる。 When the operating frequency of the semiconductor chip mounted on the wiring board 1 is a microwave, for example, as shown in FIG. 14, a signal wiring pattern 23c is arranged on the grounding wiring pattern 18b and the microstrip line is arranged. Is configured. In the present embodiment, since the wiring layer 18 in which the wiring pattern 18b is formed and the wiring layer 23 in which the wiring pattern 23c is formed are different layers, the grounding wiring pattern 18b and the signal wiring pattern 23c distance can one Doho extent that the, it is possible to reduce the influence of the characteristic impedance.

また、半導体チップの動作周波数が高くなると、信号用の線幅が影響してくる。この点、配線基板１では、狭ピッチ化、微細化された半導体チップの端子部に対して、そのままの配置で線状導体部１４を形成できる。すなわち、配線基板１では、微細な線状導体部１４に対応した配線パターン２３ｃを形成することができるので、半導体チップの動作周波数が高い場合でも、対応することができる。   Further, when the operating frequency of the semiconductor chip is increased, the signal line width is affected. In this respect, in the wiring substrate 1, the linear conductor portion 14 can be formed as it is with respect to the terminal portion of the semiconductor chip which is narrowed and miniaturized. That is, in the wiring board 1, since the wiring pattern 23c corresponding to the fine linear conductor portion 14 can be formed, even when the operating frequency of the semiconductor chip is high, it is possible to cope with it.

また、ベタ状に形成された接地用の配線パターン１８ｂが、線状導体１３と接続していることにより、信号用の配線パターン２３ｃを含む信号線の周囲を外部ノイズからシールドする効果を得ることができる。   Further, since the grounding wiring pattern 18b formed in a solid shape is connected to the linear conductor 13, an effect of shielding the periphery of the signal line including the signal wiring pattern 23c from external noise can be obtained. Can do.

また、図１４に示すように、配線基板１では、信号用の端子部３５は、電源用の端子部３３と接地用の端子部３４とに交互に配置されており、端子部３５および端子部３３、３４が交互に配置されてペリフェラル状に配置されている。また、図１５に示すように、接続部２２が、パターニングされた配線層１８（配線パターン１８ａ、１８ｂ）で囲まれている。また、配線層１８は、ペリフェラル状に設けられた端子部４で囲まれる領域内側に電源用の配線層（配線パターン１８ａ）がベタにパターニングされており、領域外側に接地用の配線層（配線パターン１８ｂ）がベタにパターニングされている。   Further, as shown in FIG. 14, in the wiring board 1, the signal terminal portions 35 are alternately arranged in the power supply terminal portions 33 and the grounding terminal portions 34, and the terminal portions 35 and the terminal portions are arranged. 33 and 34 are alternately arranged in a peripheral shape. Further, as shown in FIG. 15, the connection portion 22 is surrounded by the patterned wiring layer 18 (wiring patterns 18a and 18b). The wiring layer 18 has a power wiring layer (wiring pattern 18a) patterned inside the area surrounded by the terminal portions 4 provided in a peripheral shape, and the ground wiring layer (wiring pattern) outside the area. The pattern 18b) is solidly patterned.

また、信号用の、端子部３５および接続部２２に対して、線状導体部１４の一端部および他端部が接合されている。また、電源用の、端子部３３および配線パターン１８ａに対して、線状導体部１６の一端部および他端部が接合されている。また、接地用の、端子部３４および配線パターン１８ｂに対して、線状導体部１５の一端部および他端部が接合されている。   One end and the other end of the linear conductor portion 14 are joined to the signal terminal portion 35 and the connection portion 22. Moreover, the one end part and other end part of the linear conductor part 16 are joined with respect to the terminal part 33 and the wiring pattern 18a for power supplies. Further, one end and the other end of the linear conductor portion 15 are joined to the terminal portion 34 and the wiring pattern 18b for grounding.

配線基板１は、狭ピッチ化された端子部を有する半導体チップに対応して、配線基板１の端子部４も狭ピッチ化されたものとなる。このため、信号用の端子部４（端子部３５）と接合される線状導体部１４においては、信号間の容量結合が増加し、クロストークしてしまうことも考えられる。そこで、図１５に示すように、線状導体部１４と接合される接続部２２を、電源用の配線パターン１８ａおよび接地用の配線パターン１８ｂで囲むことによって、信号間の容量結合を低減している。また、各線状導体部１４間に接地用の配線パターン１８ｂが突き出した形状とすることもできる。 The wiring board 1 corresponds to a semiconductor chip having terminal portions with a narrow pitch, and the terminal portions 4 of the wiring board 1 are also narrowed with a pitch. For this reason, in the linear conductor part 14 joined to the signal terminal part 4 (terminal part 35), capacitive coupling between signals increases, and crosstalk may occur. Therefore, as shown in FIG. 15, a connecting section 22 which is joined to the linear conductor portion 14, by surrounding the wiring patterns 18a and the wiring pattern 18b for grounding the power source to reduce the capacitive coupling between signal ing. Moreover, it can also be set as the shape where the wiring pattern 18b for earth | grounding protruded between each linear conductor part 14. FIG.

なお、本実施形態では、配線基板１のペリフェラル状に設けられた端子部４が直線状に配置された場合について説明したが、千鳥状に配置されても良い。図１７は配線基板１を平面視したとき、千鳥状に配置された端子部４とそれに接続される配線層１８および配線層２３との配置関係を説明するための図である。   In the present embodiment, the case where the terminal portions 4 provided in the peripheral shape of the wiring board 1 are arranged in a straight line has been described, but they may be arranged in a staggered manner. FIG. 17 is a diagram for explaining an arrangement relationship between the terminal portions 4 arranged in a staggered pattern and the wiring layers 18 and 23 connected thereto when the wiring board 1 is viewed in plan.

図１７に示すような配線基板１の端子部４を千鳥配置することで、端子部が千鳥状に配置された半導体チップを実装することができる。陽極酸化層１２に形成された線状導体１３をヴィアのような接続部として用いることで、千鳥配置による実装密度を向上する効果を得ることができる。   By arranging the terminal portions 4 of the wiring substrate 1 as shown in FIG. 17 in a staggered manner, it is possible to mount semiconductor chips in which the terminal portions are arranged in a staggered manner. By using the linear conductor 13 formed on the anodized layer 12 as a connection portion such as a via, an effect of improving the mounting density by the staggered arrangement can be obtained.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、前記実施の形態では、フリップチップ接続される半導体チップに適用した場合について説明したが、さらにワイヤボンドされる半導体チップにも適用することができる。例えば、半導体チップの裏面（配線基板に実装される側の表面）では電源用または接地用の端子部がペリフェラル状に配置し、主面（半導体素子形成面）では信号用の端子部が配置された半導体チップにも適用することができる。   For example, in the above-described embodiment, the case where the present invention is applied to a semiconductor chip to be flip-chip connected has been described. However, the present invention can also be applied to a semiconductor chip to be wire bonded. For example, power supply or grounding terminal portions are arranged in a peripheral shape on the back surface (surface mounted on the wiring board) of the semiconductor chip, and signal terminal portions are arranged on the main surface (semiconductor element formation surface). It can also be applied to other semiconductor chips.

また、例えば、絶縁層１７と陽極酸化層１２との間であって、電源用の配線パターン１８ａ（ベタパターン）の形成領域に対応した箇所に、金属層（ベタパターン）を形成しても良い。これにより、電源配線に用いられる金属量が増加し、より多くの電流を流すことができることとなる。また、通電による発熱も抑制する効果がある。   Further, for example, a metal layer (solid pattern) may be formed between the insulating layer 17 and the anodic oxide layer 12 at a location corresponding to the region where the power supply wiring pattern 18a (solid pattern) is formed. . As a result, the amount of metal used for the power supply wiring increases, and a larger amount of current can flow. In addition, there is an effect of suppressing heat generation due to energization.

１ 配線基板
２ 半導体チップ
３ 実装領域
４ 端子部
１１ 貫通孔
１２ 陽極酸化層
１３ 線状導体
１４、１５、１６ 線状導体部
１７ 絶縁層
１８ 配線層
１８ａ、１８ｂ 配線パターン
２１ 絶縁層
２２ 接続部
２３ 配線層
２３ａ、２３ｂ、２３ｃ 配線パターン
２４、２５ 接続部
２６ 絶縁層
２７ 開口部
２８ 端子部
３１ 端子部
３２ 開口部
３３、３４、３５ 端子部
３６ 端子部
３７ａ、３７ｂ 開口部
３８ 接着樹脂
１０１ 配線基板
１０２ 半導体チップ
１０３ 端子部
１０４ 端子部
１０５ 絶縁層
１０６ａ、１０６ｂ、１０６ｃ 配線層
１０７ 接続部
１０８ 絶縁層 DESCRIPTION OF SYMBOLS 1 Wiring board 2 Semiconductor chip 3 Mounting area | region 4 Terminal part 11 Through-hole 12 Anodized layer 13 Linear conductors 14, 15, 16 Linear conductor part 17 Insulating layer 18 Wiring layers 18a and 18b Wiring pattern 21 Insulating layer 22 Connection part 23 Wiring layer 23a, 23b, 23c Wiring pattern 24, 25 Connection part 26 Insulating layer 27 Opening part 28 Terminal part 31 Terminal part 32 Opening part 33, 34, 35 Terminal part 36 Terminal part 37a, 37b Opening part 38 Adhesive resin 101 Wiring board 102 Semiconductor chip 103 Terminal portion 104 Terminal portion 105 Insulating layers 106a, 106b, 106c Wiring layer 107 Connecting portion 108 Insulating layer

Claims (2)

半導体チップが実装される配線基板であって、
厚さ方向に互いに並行して延在する複数の貫通孔が形成された陽極酸化層と、
前記複数の貫通孔のうち導体で充たすように設けられた第１、第２および第３貫通導体部と、
前記陽極酸化層の第１面上に形成された第１絶縁層と、
前記陽極酸化層の第１面とは反対側の第２面上に形成された第１配線層と、
前記第１配線層を覆うように前記第２面上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２配線層と、
前記第２絶縁層に形成され、前記第２配線層と電気的に接続された接続部と、
前記第１絶縁層に前記陽極酸化層を露出して形成された複数の開口部と、
前記複数の開口部のうち導体で充たすように設けられた第１、第２および第３端子部とを備えており、
前記第１絶縁層の表面は、前記半導体チップが実装される面であり、
前記第１、第２および第３端子部は、前記第１絶縁層の表面上に前記半導体チップが実装される実装領域でペリフェラル状に設けられており、
前記第１端子部は、前記半導体チップの電源用の端子部と接合されるものであり、
前記第２端子部は、前記半導体チップの接地用の端子部と接合されるものであり、
前記第３端子部は、前記半導体チップの信号用の端子部と接合されるものであり、
前記第１配線層は、ペリフェラル状に設けられた前記第１、第２および第３端子部で囲まれる領域内側に電源用の配線層がベタにパターニングされており、領域外側に接地用の配線層がベタにパターニングされており、
前記接続部は、前記電源用の配線層および前記接地用の配線層で囲まれており、
前記第１貫通導体部は、一端部が前記第１端子部と接合され、他端部が前記電源用の配線層と接合され、前記第１端子部および前記電源用の配線層と電気的に接続されており、
前記第２貫通導体部は、一端部が前記第２端子部と接合され、他端部が前記接地用の配線層と接合され、前記第２端子部および前記接地用の配線層と電気的に接続されており、
前記第３貫通導体部は、一端部が前記第３端子部と接合され、他端部が前記接続部と接合され、前記第３端子部および前記接続部と電気的に接続されていることを特徴とする配線基板。 A wiring board on which a semiconductor chip is mounted,
An anodized layer having a plurality of through-holes extending in parallel with each other in the thickness direction;
First , second, and third through conductor portions provided so as to be filled with a conductor among the plurality of through holes;
A first insulating layer formed on the first surface of the anodized layer;
A first wiring layer and the first surface of the anodized layer formed on the second surface opposite,
A second insulating layer formed on the second surface so as to cover the first wiring layer;
A second wiring layer formed on the second insulating layer,
It is formed on the second insulating layer, and the front Stories second wiring layer and electrically connected to the connecting portion,
A plurality of openings formed by exposing the anodized layer in the first insulating layer;
A first terminal, a second terminal part, and a third terminal part provided so as to be filled with a conductor among the plurality of openings;
The surface of the first insulating layer is a surface on which the semiconductor chip is mounted,
The first, second and third terminal portions are provided in a peripheral shape in a mounting region where the semiconductor chip is mounted on the surface of the first insulating layer,
Wherein the first terminal portion, which is joined to the terminal portion of the power supply of the semiconductor chip,
The second terminal portion is joined to a grounding terminal portion of the semiconductor chip,
The third terminal portion is joined to a signal terminal portion of the semiconductor chip,
The first wiring layer has a solid wiring pattern for power supply inside a region surrounded by the first, second and third terminal portions provided in a peripheral shape, and a grounding wiring outside the region. The layer is solidly patterned,
The connection portion is surrounded by the power supply wiring layer and the ground wiring layer,
It said first through conductor portion is bonded one end and the first terminal portion and the other end is joined to the wiring layer for the power supply, the first terminal portion and the wiring layer for the power supply and the electrically Connected ,
The second through conductor portion has one end joined to the second terminal portion, the other end joined to the grounding wiring layer, and electrically connected to the second terminal portion and the grounding wiring layer. Connected,
The third through conductor portion has one end joined to the third terminal portion, the other end joined to the connection portion, and electrically connected to the third terminal portion and the connection portion. A characteristic wiring board. 請求項１記載の配線基板において、
ペリフェラル状に設けられた前記第１、第２および第３端子部が千鳥状に配置されていることを特徴とする配線基板。 The wiring board according to claim 1 ,
A wiring board , wherein the first, second, and third terminal portions provided in a peripheral shape are arranged in a staggered manner.
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* Cited by examiner, † Cited by third party
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JP2002217240A (en) * 2001-01-19 2002-08-02 Nec Tohoku Ltd Flip chip mounting structure and wiring method therefor
JP3872712B2 (en) * 2002-04-18 2007-01-24 日本特殊陶業株式会社 Multilayer wiring board
JP2004273480A (en) * 2003-03-05 2004-09-30 Sony Corp Wiring board, its manufacturing method, and semiconductor device

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