JP5408677B2 - コンピュータシステム - Google Patents
コンピュータシステム Download PDFInfo
- Publication number
- JP5408677B2 JP5408677B2 JP2011243285A JP2011243285A JP5408677B2 JP 5408677 B2 JP5408677 B2 JP 5408677B2 JP 2011243285 A JP2011243285 A JP 2011243285A JP 2011243285 A JP2011243285 A JP 2011243285A JP 5408677 B2 JP5408677 B2 JP 5408677B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- computer system
- high density
- slots
- logic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1663—Access to shared memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
本発明は、2010年11月5日出願の米国仮出願61/410,676号明細書の優先権を主張するものであり、前記出願の内容は、参照により本明細書に組み込まれる。
Claims (19)
- ユーザによって変更されない固定ロジックを有し、少なくとも1つの高密度ロジックデバイスと、
前記少なくとも1つの高密度ロジックデバイスを他のプロセッサ及びメモリバスに接続するコントローラと、
前記メモリバスと接続された複数のメモリスロットと、
接続されたメモリをそれぞれ含み、前記複数のメモリスロットのうちの少なくとも2つと関連付けられているアダプタポートと、
前記アダプタポートのうちの少なくとも1つと接続されている再構築可能なダイレクト・エクセキューション・ロジック要素とを備え、
前記メモリは、前記少なくとも1つの高密度ロジックデバイス及び前記ダイレクト・エクセキューション・ロジック要素によって選択的にアクセス可能であって、
前記メモリは、前記高密度ロジックデバイスと前記ダイレクト・エクセキューション・ロジック要素との間に配置されているコンピュータシステム。 - 前記複数のメモリスロットは、LR−DIMMメモリモジュールスロットを含む請求項1に記載のコンピュータシステム。
- 前記複数のメモリスロット及び前記メモリバスは、1以上のアイソレーションメモリバッファを使用して接続されている請求項1または2に記載のコンピュータシステム。
- 前記アダプタポートは、メモリバッファを有する請求項1から3のいずれか1項に記載のコンピュータシステム。
- ユーザによって変更されない固定ロジックを有し、少なくとも1つの高密度ロジックデバイスと、
前記少なくとも1つの高密度ロジックデバイスを1以上のメモリバスに接続する少なくとも1つのコントローラと、
前記1以上のメモリバスと接続された複数のメモリスロットと、
接続されたメモリをそれぞれ含み、前記1以上のメモリバスと接続されている前記複数のメモリスロットのうちの少なくとも1つと関連付けられている1以上のアダプタポートと、
前記アダプタポートの少なくとも1つと接続されている再構築可能なダイレクト・エクセキューション・ロジック要素とを備え、
前記メモリは、前記少なくとも1つの高密度ロジックデバイス及び前記ダイレクト・エクセキューション・ロジック要素によって選択的にアクセス可能であって、
前記メモリは、前記高密度ロジックデバイスと前記ダイレクト・エクセキューション・ロジック要素との間に配置されているコンピュータシステム。 - 前記1以上のメモリバスと接続された前記1以上のメモリスロットは、少なくとも1つのLR−DIMMメモリモジュールスロットを含む請求項5に記載のコンピュータシステム。
- 前記複数のメモリスロット及び前記1以上のメモリバスは、1以上のアイソレーションメモリバッファを使用して接続されている請求項5または6に記載のコンピュータシステム。
- 前記少なくとも1つのアダプタポートは、メモリバッファを有する請求項5から7のいずれか1項に記載のコンピュータシステム。
- ユーザによって変更されない固定ロジックを有し、少なくとも1つの高密度ロジックデバイスと、
前記少なくとも1つの高密度ロジックデバイスを他のプロセッサ及び1ランクのメモリをサポートするメモリバスに接続する少なくとも1つのコントローラと、
前記メモリバスと接続されたアイソレーションメモリバッファと、
前記アイソレーションメモリバッファと接続されているその他の複数のメモリバスと、
接続されたメモリをそれぞれ含み、前記その他の複数のメモリバスのうちの少なくとも1つと関連付けられている1以上のアダプタポートと、
前記アダプタポートの少なくとも1つと接続されている再構築可能なダイレクト・エクセキューション・ロジック要素とを備え、
前記メモリは、前記少なくとも1つの高密度ロジックデバイス及び前記ダイレクト・エクセキューション・ロジック要素によって選択的にアクセス可能であって、
前記メモリは、前記高密度ロジックデバイスと前記ダイレクト・エクセキューション・ロジック要素との間に配置されているコンピュータシステム。 - 前記メモリバスは、複数のLR−DIMMメモリモジュールスロットを有する請求項9に記載のコンピュータシステム。
- 前記メモリモジュールスロット及び前記メモリバスは、1以上のアイソレーションメモリバッファを使用して接続されている請求項10に記載のコンピュータシステム。
- 前記1以上のアダプタポートは、メモリバッファを有する請求項9から11のいずれか1項に記載のコンピュータシステム。
- ユーザによって変更されない固定ロジックを有し、少なくとも1つの高密度ロジックデバイスと、
前記少なくとも1つの高密度ロジックデバイスをメモリバスに接続するコントローラと、
前記メモリバスと接続された複数のメモリモジュールスロットと、
前記複数のメモリモジュールスロットの少なくとも1つと接続されているアダプタポートと、
前記アダプタポートと関連付けられている再構築可能なダイレクト・エクセキューション・ロジック要素と、
前記複数のメモリモジュールスロットの別の1つと関連付けられているLR−DIMMメモリモジュールとを備え、
前記LR−DIMMメモリモジュールは、前記高密度ロジックデバイスと前記ダイレクト・エクセキューション・ロジック要素との間に配置されているコンピュータシステム。 - 前記コントローラは、前記少なくとも1つの高密度ロジックデバイス及び前記アダプタポートと接続されている請求項13に記載のコンピュータシステム。
- 前記コントローラは、前記メモリバスで前記ダイレクト・エクセキューション・ロジック要素にデータが到着したことを前記高密度ロジックデバイスに知らせる請求項14に記載のコンピュータシステム。
- 前記アダプタポートは、前記複数のメモリモジュールスロットの前記少なくとも1つ内に保持するための、デユアル・インライン・メモリモジュール・スロットコネクタを有する請求項13から15のいずれか1項に記載のコンピュータシステム。
- データ接続によって、前記ダイレクト・エクセキューション・ロジック要素と接続されている外部デバイスを更に備える請求項13から16のいずれか1項に記載のコンピュータシステム。
- 前記外部デバイスは、別のコンピュータシステム、スイッチ又はネットワークのうちの1つを有する請求項17に記載のコンピュータシステム。
- 前記ダイレクト・エクセキューション・ロジック要素は、
前記メモリバス及び前記データ接続上で、提供されているオペランドに対して、特定されたアルゴリズムを実行するべく構成される少なくとも1つのフィールド・プログラマブル・ゲート・アレイを含む請求項17または18に記載のコンピュータシステム。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US41067610P | 2010-11-05 | 2010-11-05 | |
US61/410,676 | 2010-11-05 | ||
US13/286,996 | 2011-11-01 | ||
US13/286,996 US20120117318A1 (en) | 2010-11-05 | 2011-11-01 | Heterogeneous computing system comprising a switch/network adapter port interface utilizing load-reduced dual in-line memory modules (lr-dimms) incorporating isolation memory buffers |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012128838A JP2012128838A (ja) | 2012-07-05 |
JP5408677B2 true JP5408677B2 (ja) | 2014-02-05 |
Family
ID=44992632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011243285A Expired - Fee Related JP5408677B2 (ja) | 2010-11-05 | 2011-11-07 | コンピュータシステム |
Country Status (3)
Country | Link |
---|---|
US (1) | US20120117318A1 (ja) |
EP (1) | EP2450799A1 (ja) |
JP (1) | JP5408677B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9417894B1 (en) | 2011-06-15 | 2016-08-16 | Ryft Systems, Inc. | Methods and apparatus for a tablet computer system incorporating a reprogrammable circuit module |
US20130159452A1 (en) * | 2011-12-06 | 2013-06-20 | Manuel Alejandro Saldana De Fuentes | Memory Server Architecture |
US20140149650A1 (en) * | 2012-11-29 | 2014-05-29 | Jason Caulkins | Caching Program Optimization |
WO2015072983A1 (en) * | 2013-11-13 | 2015-05-21 | Hewlett-Packard Development Company, L.P. | Non-binary rank multiplication of memory module |
US9530483B2 (en) | 2014-05-27 | 2016-12-27 | Src Labs, Llc | System and method for retaining dram data when reprogramming reconfigurable devices with DRAM memory controllers incorporating a data maintenance block colocated with a memory module or subsystem |
US9153311B1 (en) | 2014-05-27 | 2015-10-06 | SRC Computers, LLC | System and method for retaining DRAM data when reprogramming reconfigurable devices with DRAM memory controllers |
US9697114B2 (en) * | 2014-08-17 | 2017-07-04 | Mikhael Lerman | Netmory |
US10103872B2 (en) * | 2014-09-26 | 2018-10-16 | Intel Corporation | Securing audio communications |
US10334334B2 (en) * | 2016-07-22 | 2019-06-25 | Intel Corporation | Storage sled and techniques for a data center |
CN106886690B (zh) * | 2017-01-25 | 2018-03-09 | 人和未来生物科技(长沙)有限公司 | 一种面向基因数据计算解读的异构平台 |
US10572430B2 (en) | 2018-10-11 | 2020-02-25 | Intel Corporation | Methods and apparatus for programming an integrated circuit using a configuration memory module |
CN112685159B (zh) * | 2020-12-30 | 2022-11-29 | 深圳致星科技有限公司 | 基于fpga异构处理系统的联邦学习计算任务处理方案 |
CN115174431B (zh) * | 2022-06-30 | 2023-09-05 | 无锡融卡科技有限公司 | 一种简易的swp全双工逻辑信号采集装置及方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0789882B1 (en) * | 1995-07-21 | 2000-10-04 | Koninklijke Philips Electronics N.V. | Multi-media processor architecture with high performance-density |
US20040236877A1 (en) * | 1997-12-17 | 2004-11-25 | Lee A. Burton | Switch/network adapter port incorporating shared memory resources selectively accessible by a direct execution logic element and one or more dense logic devices in a fully buffered dual in-line memory module format (FB-DIMM) |
US7565461B2 (en) | 1997-12-17 | 2009-07-21 | Src Computers, Inc. | Switch/network adapter port coupling a reconfigurable processing element to one or more microprocessors for use with interleaved memory controllers |
US6076152A (en) * | 1997-12-17 | 2000-06-13 | Src Computers, Inc. | Multiprocessor computer architecture incorporating a plurality of memory algorithm processors in the memory subsystem |
US7373440B2 (en) | 1997-12-17 | 2008-05-13 | Src Computers, Inc. | Switch/network adapter port for clustered computers employing a chain of multi-adaptive processors in a dual in-line memory module format |
US6996656B2 (en) | 2002-10-31 | 2006-02-07 | Src Computers, Inc. | System and method for providing an arbitrated memory bus in a hybrid computing system |
US7197575B2 (en) | 1997-12-17 | 2007-03-27 | Src Computers, Inc. | Switch/network adapter port coupling a reconfigurable processing element to one or more microprocessors for use with interleaved memory controllers |
US7424552B2 (en) | 1997-12-17 | 2008-09-09 | Src Computers, Inc. | Switch/network adapter port incorporating shared memory resources selectively accessible by a direct execution logic element and one or more dense logic devices |
US7996592B2 (en) * | 2001-05-02 | 2011-08-09 | Nvidia Corporation | Cross bar multipath resource controller system and method |
US7406573B2 (en) | 2002-05-09 | 2008-07-29 | Src Computers, Inc. | Reconfigurable processor element utilizing both coarse and fine grained reconfigurable elements |
US7124211B2 (en) | 2002-10-23 | 2006-10-17 | Src Computers, Inc. | System and method for explicit communication of messages between processes running on different nodes in a clustered multiprocessor system |
JP5473317B2 (ja) * | 2008-12-24 | 2014-04-16 | ピーエスフォー ルクスコ エスエイアールエル | メモリモジュールおよびそのレイアウト方法 |
US9026714B2 (en) * | 2010-06-04 | 2015-05-05 | Cisco Technology, Inc. | Memory expansion using rank aggregation |
-
2011
- 2011-11-01 US US13/286,996 patent/US20120117318A1/en not_active Abandoned
- 2011-11-04 EP EP11187824A patent/EP2450799A1/en not_active Withdrawn
- 2011-11-07 JP JP2011243285A patent/JP5408677B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012128838A (ja) | 2012-07-05 |
EP2450799A1 (en) | 2012-05-09 |
US20120117318A1 (en) | 2012-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5408677B2 (ja) | コンピュータシステム | |
Hajinazar et al. | SIMDRAM: A framework for bit-serial SIMD processing using DRAM | |
Asghari-Moghaddam et al. | Chameleon: Versatile and practical near-DRAM acceleration architecture for large memory systems | |
Foley et al. | Ultra-performance Pascal GPU and NVLink interconnect | |
Akin et al. | Data reorganization in memory using 3D-stacked DRAM | |
Stuecheli et al. | CAPI: A coherent accelerator processor interface | |
US11467834B2 (en) | In-memory computing with cache coherent protocol | |
US20120151232A1 (en) | CPU in Memory Cache Architecture | |
CN105431827A (zh) | 针对异构多处理器系统中的共享存储区域的动态地址协商 | |
CN103744644A (zh) | 采用四核结构搭建的四核处理器系统及数据交换方法 | |
US10922258B2 (en) | Centralized-distributed mixed organization of shared memory for neural network processing | |
US20210286755A1 (en) | High performance processor | |
EP3014420A1 (en) | On-chip mesh interconnect | |
Hazarika et al. | Survey on memory management techniques in heterogeneous computing systems | |
Li et al. | GraphIA: An in-situ accelerator for large-scale graph processing | |
Hajinazar et al. | SIMDRAM: An end-to-end framework for bit-serial SIMD computing in DRAM | |
Fakhry et al. | A review on computational storage devices and near memory computing for high performance applications | |
Hussain et al. | Memory controller for vector processor | |
Hannig et al. | System integration of tightly-coupled processor arrays using reconfigurable buffer structures | |
Lant et al. | Making the case for FPGA based HPC | |
Ciobanu et al. | The case for polymorphic registers in dataflow computing | |
HeydariGorji et al. | Leveraging Computational Storage for Power-Efficient Distributed Data Analytics | |
Bai et al. | An Analysis on Compute Express Link with Rich Protocols and Use Cases for Data Centers | |
Hajinazar | Data-Centric and Data-Aware Frameworks for Fundamentally Efficient Data Handling in Modern Computing Systems | |
Gao | Scalable Near-Data Processing Systems for Data-Intensive Applications |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130604 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130827 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131008 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131030 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5408677 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |