JP5403995B2

JP5403995B2 - 信号伝送システム及び信号変換回路

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Publication number: JP5403995B2
Application number: JP2008274350A
Authority: JP
Inventors: 晋一西村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2007-12-10
Filing date: 2008-10-24
Publication date: 2014-01-29
Anticipated expiration: 2028-10-24
Also published as: CN101889273B; US8081094B2; JP2009165103A; CN101889273A; US20100238055A1

Description

本発明は、データ信号を伝送する伝送システムに関し、パラレル信号をシリアル信号に変換して伝送する伝送システムに関するものである。

昨今のデータ信号を高速に伝送するシステムは、ＩＥＥＥ１３９４、ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ、Ｅｔｈｅｒｎｅｔ（登録商標）、等のシリアル信号伝送システムが多く使用されている。これらの伝送システムは、パラレル信号をシリアル信号に変換するシリアライザＩＣと、シリアライザＩＣで変換したシリアル信号をデシリアライザＩＣに伝送する伝送線路と、伝送線路から伝送されたシリアル信号を受信し、パラレル信号に再変換するデシリアライザＩＣとを有している。

これらのシリアル信号伝送システムにおいて、ｎビットの入力端子を有するシリアライザＩＣを使用する場合、シリアライザＩＣに入力されるパラレル信号はｎビットであるとは限らない。入力信号がｍビット（ｍはｎより小さい整数）のパラレル信号である場合には、（ｎ−ｍ）ビット分の入力端子が未使用の余剰入力端子となってしまう。このような余剰入力端子は、フローティング状態にあることからノイズの影響を受けやすく、シリアライザＩＣ内部の誤動作につながってしまう。

そこで、この余剰信号端子には、低抵抗又は高抵抗を介して、電源もしくはグラウンドのような安定した電圧レベルの配線やパターンに接続されている。このような構成により、余剰入力端子がフォローティング状態になることを解消し、外部からのノイズを抑制している。

しかしながら、このようなシリアル信号伝送システムの場合、外部からのノイズを抑制することは可能であるが、高速デジタル信号の伝送による放射ノイズを抑制することはできない。すなわち、伝送するデジタル信号の単位時間あたりの信号遷移の回数が増加すればするほど、シリアル信号の高調波成分が増加し放射ノイズが発生してしまう。

特開２００１−３６５９０号公報（特許文献１）には、ＩＥＥＥ１３９４に係わるシリアル信号伝送システムにおいて、伝送するシリアル信号の前処理として、シリアル信号を符号化する技術が提案されている。すなわち、入力されたパラレル信号をシリアル信号に変換する際、論理回路を用いて決められた法則で並べ替えて符号化することで、信号の遷移の回数を抑制することが記載されている。

しかしながら、特許文献１に記載のシリアル信号伝送システムにおいては、シリアライザＩＣに入力する前のパラレル信号に対し、論理回路によって符号化処理をする必要があった。そのため、符号化処理にはシリアライザＩＣ以外の特別な回路を付加することが必要であり、コストが非常に高く、一般的な汎用のシリアライザＩＣに対して簡便には適用することができない。
特開２００１―３６５９０号公報

前述の余剰信号端子に安定した電圧レベルの配線やパターンを接続したシリアル信号伝送システムの場合、シリアライザＩＣは、入力されたｎビットのパラレル信号を、所定の順で並び替え、時間的に連続したビットパターンのシリアル信号として送信している。そのため、余剰入力端子からのビット信号に関しても、シリアル信号に変換される。すなわち、余剰入力端子が電源に接続されていれば常に１に、またグラウンドに接続されていれば常に０に固定された信号が送信される。

従って、前述の余剰信号端子からのビット信号は一定であるため、その前後のビット信号との間で信号の遷移が生じ可能性が半分の確率で発生する。この信号の遷移は、シリアル信号伝送において基本的には不要なものであり、この信号の遷移をなくせば、シリアル信号伝送に影響を与えることなく、発生する放射ノイズを抑制することができる。

そこで本発明は、このような現状に鑑みてなされたものであり、シリアライザ手段が変換するシリアル信号内に生じ得る信号遷移を、効果的でかつ簡便な構成で抑制し得るシリアル信号伝送システムを提供することを目的とするものである。

本発明は、第１のパラレル信号配線と、第２のパラレル信号配線と、第１のパラレル信号配線と接続された、複数のパラレル信号入力端子と、前記複数のパラレル信号入力端子から入力されたパラレル信号をシリアル信号に変換するシリアル変換部と、前記変換したシリアル信号を出力するシリアル信号出力部とを有するシリアライザ手段と、前記シリアライザ手段からのシリアル信号を入力するシリアル信号入力部と、前記シリアル信号入力部から入力されたシリアル信号をパラレル信号に再変換するパラレル変換部と、前記変換したパラレル信号を第２のパラレル信号配線に出力する複数のパラレル信号出力端子とを有するデシリアライザ手段と前記シリアライザ手段とデシリアライザ手段を接続する伝送線路とを有し、前記前記パラレル信号入力端子と接続した第１のパラレル信号配線のうち、１つの配線は複数の配線に分岐し前記第１のパラレル信号配線と異なる分岐配線を形成し、該分岐配線が前記パラレル信号入力端子に接続されており、前記分岐配線から入力された各信号は、前記シリアル変換部により変換される際に、前記１つの配線から入力された信号と、時間的に連続するようにシリアル信号に変換されていることを特徴とするものである。

本発明によれば、他の高価な回路素子や部材等を付加することなく、シリアル伝送線路の放射ノイズを抑制を、極めて簡便かつ安価に実現することが可能である。また、シリアル信号伝送システム自体が、外部からのノイズの影響を受けにくくなる。また、シリアライザＩＣ内部の誤動作をも同時に防止することができる。

次に、本発明の実施の形態を、図面を使って説明する。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る信号伝送システム１００の構成を示した模式図である。

（実施例１）
図１において、信号伝送システム１００は、シリアライザＩＣ（シリアライザ手段）１０１とデシリアライザＩＣ（デシリアライザ手段）１０４とを備えている。シリアライザＩＣ１０１は、複数（ｎ個）の入力端子（パラレル信号入力端子）を有している。また、デシリアライザＩＣ１０４は、入力端子に対応してｎ個の出力端子（パラレル信号出力端子）を有している。尚、図１では、２８個の入力端子が示されている。

シリアライザＩＣ１０１には、ｎ個の入力端子から入力されたパラレル信号を、所定の順序でシリアル化したシリアル信号に変換するシリアル変換部１０５が設けられている。尚、図１では、４個のシリアル変換部１０５が設けられており、シリアル変換部のそれぞれに７つのパラレル信号が入力されている。また、シリアライザＩＣ１０１には、シリアル変換部１０５にて変換したシリアル信号を、送信する前に一旦蓄積する出力バッファ（シリアル信号出力部）１０６が設けられている。尚、図１では、４個の出力バッファ１０６が設けられている。

また、デシリアライザＩＣ１０４は、シリアライザＩＣ１０１から伝送されたシリアル信号を入力する入力バッファ（シリアル信号入力部）１０７が設けられている。尚、図１では、４個の入力バッファ１０７が設けられている。また、デシリアライザＩＣ１０４は、入力バッファ１０７で受信したシリアル信号を、ｎ個のパラレル信号に再変換するパラレル変換部１０８が設けられている。尚、図１では、４個のパラレル変換部１０８が設けられており、パラレル変換部のそれぞれから７つのパラレル信号が出力されている。

なお、シリアル変換部１０５、パラレル変換部１０８、出力バッファ１０６、入力バッファ１０７の数は、前述の値に限られるものではない。また、シリアル変換部１０５に入力パラレル信号の数、パラレル変換部１０８から出力されるパラレル信号の数も、前述の値に限られるものではない。これらは、信号伝送システムの形態に応じて、設定されるものである。

また、シリアライザＩＣ１０１とデシリアライザＩＣ１０４との間には、シリアル信号を伝送する伝送線路１０３が設けられている。図１では、伝送線路１０３を差動信号伝送線路としており、シリアライザＩＣ１０１としては、シングルエンドのパラレル信号をＬＶＤＳ（Ｌｏｗ−ＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）のシリアル信号に変換する、ＬＶＤＳドライバを使用することができる。また、デシリアライザＩＣ１０４としては、ＬＶＤＳのシリアル信号をシングルエンドのパラレル信号に変換するＬＶＤＳレシーバを使用することができる。尚、伝送線路１０３は差動信号伝送線路としているが、本発明はそれに限られたものではなく、シングル伝送線路であってもかまわない。

また、信号伝送システム１００では、クロック信号は前述のシリアル信号とは別系統で伝送される。第１のクロック信号配線は、シリアライザＩＣ１０１のクロック信号入力端子に接続されている。１０２はシリアライザＩＣ１０１とデシリアライザＩＣ１０４との間でクロック信号を伝送するクロック信号伝送線路である。第２のクロック信号配線は、デシリアライザＩＣ１０４のクロック信号出力端子に接続されている。クロック信号伝送線路１０２も、伝送線路１０３と同様に、差動信号伝送線路としている。

信号伝送システム１００では、シリアライザＩＣ１０１におけるパラレル信号のシリアル信号への変換、及びデシリアライザＩＣ１０４におけるシリアル信号のパラレル信号への変換と同期して、クロック信号は伝送される。そのためシリアライザＩＣ１０１には、マルチプレクサ等のＰＬＬ１０５ａと、クロック信号用の出力バッファ（クロック信号出力部）１０６ａも備えている。また、同様にデシリアライザＩＣ１０４は、デマルチプレクサ等のＰＬＬ１０５ａと、クロック信号用の入力バッファクロック信号入力部）１０７ａも備えている。

シリアライザＩＣ１０１の各入力端子には、ｍ個（ｍはｎよりも小さい整数）の配線をからなる第１のパラレル信号配線１０が接続されている。第１のパラレル信号配線１０からは、ｍ個のビットデータの並列信号からなるパラレル信号が入力される。従ってシリアライザＩＣ１０１のｎ個の入力端子のうちの（ｎ−ｍ）個の端子は、第１のパラレル信号配線と接続されない余剰入力端子となる。図１において第１のパラレル信号配線の配線数は２４個であり、余剰入力端子は３個である。余剰入力端子はそれぞれｉｎｂ、ｉｎｃ、ｉｎｄで示されている。また、余剰入力端子ｉｎｂ、ｉｎｃ、ｉｎｄと隣接する入力端子をｉｎａとする。尚、余剰入力端子の数は３個に限られるものではない。

第１のパラレル信号配線１０のうち、入力端子をｉｎａに接続される配線１０ａは、分岐点２０２において３つの分岐配線１０ｂ、１０ｃ、１０ｄに分岐される。分岐配線１０ｂは入力端子ｉｎｂに、分岐配線１０ｃは入力端子ｉｎｃに、分岐配線１０ｄは入力端子ｉｎｄに接続されている。尚、配線１０ａから入力端子ｉｎａに入力されるビット信号を基準ビット信号と定義し、分岐配線１０ｂ、１０ｃ、１０ｄからは余剰入力端子ｉｎｂ、ｉｎｃ、ｉｎｄに入力されるビット信号を分岐ビット信号と定義する。シリアル変換部１０５は、シリアライザＩＣ１０１から送信するシリアル信号の中で、入力端子ｉｎａから入力された基準ビット信号と、余剰入力端子ｉｎｂ，ｉｎｃ，ｉｎｄから入力された分岐ビット信号とを、時間的に連続するビットとして変換するように動作する。

デシリアライザＩＣ１０４には、ｍ個（ｍはｎよりも小さい整数）の配線をからなる第２のパラレル信号配線１１が接続されている。第２のパラレル信号配線１１からは、ｍ個のビットデータの並列信号からなるパラレル信号が出力される。従ってデシリアライザＩＣ１０４のｎ個の出力端子のうちの（ｎ−ｍ）個の端子は、第２のパラレル信号配線１１と接続されない余剰出力端子となる。図１において第２のパラレル信号配線１１の配線数は２４個であり、余剰出力端子は３個である。余剰出力端子はそれぞれｏｔｂ，ｏｔｃ，ｏｔｄで示されている。また、余剰出力端子ｏｔｂ，ｏｔｃ，ｏｔｄと隣接する出力端子をｏｔａとする。各余剰入力端子ｏｔｂ，ｏｔｃ，ｏｔｄは、第２のパラレル信号配線１１およびその他の回路素子、電源、グラウンド等とは接続されない未接続端子である。なお、余剰入力端子と隣接する入力端子をｏｔａとしている。また、余剰出力端子の数は３個に限られるものではない。

シリアル変換部１０５のうちの一つには、第１のパラレル信号配線１０からの４つの配線（配線１０ａを含む）と、配線１０ａの分岐点２０２において分岐された３つの配線１０ｂ、１０ｃ、１０ｄとが入力されている。この時の、伝送線路１０３に伝送されるシリアル信号波形を図２に示す。図２において、左から第１ビット〜第４ビットは、第１のパラレル信号配線１０からのビット信号である。第４ビットは配線１０ａからの基準ビット信号である。第５ビット〜第７ビットは、分岐された３つの配線１０ｂ、１０ｃ、１０ｄからの分岐ビット信号である。分岐ビット信号である第５ビット〜第７ビットは、基準ビット信号である第４ビット信号と同一の信号レベルに保持された波形となる。従って、第４ビット〜第７ビットの信号レベルは、常にＨｉｇｈ又はＬｏｗで等しくなり、信号遷移が発生することはない。

（比較例１）
図８は、従来の信号伝送システム３００を示した模式図である。信号伝送システム３００において、シリアライザＩＣ１０１のｉｎｂ，ｉｎｃ，ｉｎｄには、抵抗性回路素子２０１を介して、グラウンドに接続されている。これにより余剰入力端子は常にＬｏｗの信号レベルの固定信号が入力される。尚、図８において、図１と同じ部材には同じ符号を付し、その説明は省略する。

信号伝送システム３００において、シリアル変換部１０５のうちの一つには、第１のパラレル信号配線１０からの４つの配線（配線１０ａを含む）と、第１のパラレル信号配線１０とは異なる３つの配線１０ｂ、１０ｃ、１０ｄとが入力されている。この時の、伝送線路１０３に伝送されるシリアル信号波形を図９に示す。図９において、左から第１ビット〜第４ビットは、バス配線１０からのビット信号である。第４ビットは配線１０ａからのビット信号である。第５ビット〜第７ビットは、３つの配線１０ｂ、１０ｃ、１０ｄからのビット信号である。３つの配線１０ｂ、１０ｃ、１０ｄからのビット信号は、常にＬｏｗレベルに固定されている。従って、第４ビット信号がＨｉｇｈの場合、図２に示すシリアル信号波形に比べて、信号遷移が１回多く発生することとなる。

［実験例１］
図１に示す信号伝送システム１００の放射ノイズ抑制効果を立証する実験を行った。尚、実験例１は、データパターンジェネレータから、単位データ期間が５ｎｓｅｃ（遷移時間１ｎｓｅｃ含む）、振幅が１Ｖのデジタル信号のデータパターンを出力した。データパターンは、２８ビットのビットデータからなるシリアル信号である。この２８ビットのデータパターンを１と０との並びで表記すると、
１０１０１０００１０１０１１１００００１１０１１１１１１
となる。このデータパターンを繰り返し出力する設定でデータパターンジェネレータから信号を出力した。このシリアル信号をスペクトラムアナライザに入力することで、データパターンの広帯域スペクトルの一部を求めて図３に実線で示した。

［比較実験例１］
実施例１と同様にして比較例１における信号伝送システム３００の放射ノイズを測定した。比較実験例１は、データパターンジェネレータから、単位データ期間が５ｎｓｅｃ（遷移時間１ｎｓｅｃ含む）、振幅が１Ｖのデジタル信号のデータパターンを出力した。データパターンは、２８ビットのビットデータからなるシリアル信号である。この２８ビットのデータパターンを１と０との並びで表記すると、
１０１０１０００１０１０１０１００００１００１１１１１０
となる。このシリアル信号をスペクトラムアナライザに入力することで、データパターンの広帯域スペクトルの一部を求めて図３に破線で示した。

実験例１のデータパターンと、比較実験例１のデータパターンとを比較すると、１４ビット目、２８ビット目の２点が異なっている。すなわち、実験例１のデータパターンにおける７ビット目、１４ビット目、２１ビット目、２８ビット目の４点は、それらの各１つ前のビットデータ（６ビット目、１３ビット目、２０ビット目、２７ビット目）のレベルと常に同一となっている。これに対して、比較実験例１のデータパターンにおける７ビット目、１４ビット目、２１ビット目、２８ビット目の４点は常に０で固定されている。これにより、実験例１のトータルの遷移回数は、比較実験例の遷移回数に比べ２回少なくなっている。

実験例１及び比較実験例１で用いたデータパターンは広帯域のスペクトルを有するが、図３は、特に強度の強い１５０ＭＨｚを中心に４ＭＨｚ帯域幅（横軸は０．６７ＭＨｚ／１Ｄｉｖ）のスペクトル強度（縦軸は５ｄＢ／１Ｄｉｖ）を観測した結果である。なお、スペクトラムアナライザの測定条件は、ＲＢＷ＝１２０ｋＨｚ、ＶＢＷ＝３００ｋＨｚである。図３からわかるように、実験例１と比較実験例１とを比較すると、の２００ＭＨｚのピーク強度は、実験例１の測定結果（実線）は、比較実験例１の測定結果（破線）に対してそのピーク強度が約３ｄｂ減少している。この３ｄｂは放射ノイズの抑制効果としては、非常に大きな値である。

尚、図１に示した、余剰出力端子ｏｔｂ〜ｏｔｄは、図４に示すように、高抵抗の抵抗性回路素子２０４にてグラウンド又は電源に接続する構成として構わない。出力端子ｏｔｂ〜ｏｔｄから出力されるデータは、信号配線１０ａからシリアライザＩＣ１０１に入力されたビット信号であり、そのビット信号は、出力端子ｏｔａから出力される。

以上説明したように、本第１の実施の形態にかかる信号伝送システム１００によれば、他の高価な回路素子や部材等を付加することなく、シリアル伝送線路の放射ノイズを抑制を、極めて簡便かつ安価に実現することが可能である。また、シリアライザＩＣ１０１の余剰入力端子ｉｎｂ、ｉｎｃ、ｉｎｄが、パラレル信号から分岐された分岐ビット信号が入力されているため、外部からのノイズの影響を受けにくくなる。また、シリアライザＩＣ１０１内部の誤動作をも同時に防止することができるものとなる。

＜第２の実施の形態＞
次に、本発明の第２の実施の形態について図５を参照して説明する。図５は、第１の実施の形態に係る信号伝送システム２００を示す模式図である。なお、本実施の形態にかかる信号伝送システム２００は、前述した第１の実施の形態を一部変更したものであって、図５において図１と同じ部材には同じ符号を付し、その説明は省略する。

図５に示すように、信号伝送システム２００で前述の図１と異なっている点は、出力端子ｏｔａ〜ｏｔｄからの４個分のビット信号を、論理回路で構成された判定素子（選定手段）２０６を介するように構成している点である。この判定素子２０６を介した信号線は、出力ビット信号として、ｍ個のパラレル信号バス配線１１の一つとして接続されている。上記４個分のビット信号は、全て図７の分岐点２０２における、配線１０ａから入力される基本ビットデータと、配線１０ａから分岐された分岐ビット信号とに相当するため、伝送エラーが生じなかった場合には全て同一のデータが伝送される。

伝送線路１０３において外来ノイズ等の影響を受けた場合には、出力端子ｏｔａ〜ｏｔｄのうちのいずれかからのビット信号にエラーが発生する可能性がある。この時、この判定素子２０６によってこれら４個分のビット信号についてのエラー判定を行う。このエラー判定では、シリアライザＩＣ１０１にて分岐された４個のビットデータが元々全て同じビット信号であることから、これら４個のビットデータの論理和をとることによって正しいビット信号を出力させるものとする。

このように、元々同一な４個のビット信号を伝送し、該４個のビット信号を用いてエラー判定を行うことによって確実に伝送したい１個のビット信号の伝送信頼性を向上させることができるようになる。従って、本実施の形態によっては、シリアル信号の伝送における高調波抑制という効果に加えて、特定信号（ビット信号）の伝送信頼性の向上を図ることができるという効果が得られるものとなる。

なお、以上第１及び第２の実施の形態で説明した、シリアライザＩＣ１０１及びデシリアライザＩＣ１０４における、信号の入出力数、入出力方式、変換方式、分岐構造等は、特に限定されるものではない。中でも分岐構造については、例えば、図６に示すような、パラレル信号中の任意の３つのビット信号をそれぞれ２個ずつに分岐させる分岐点２０５を有するような構成としてもよい。ここで、上記任意の３つのビットデータは、基本ビットデータとして入力端子（パラレル信号入力端子）ｉｎｅ，ｉｎｆ，ｉｎｇから入力される。また、これら基本ビット信号をそれぞれ分岐した分岐データは、入力端子（パラレル信号入力端子）ｉｎｅ´，ｉｎｆ´，ｉｎｇ´から入力される。この場合、伝送線路１０３におけるシリアル信号波形は、例えば図７に示すようなものとなる。この場合も単位時間辺りの信号遷移回数は、図８に示した従来の例に比して減少するため、図３に示したグラフと同様の効果を得ることができる。

尚、本発明における、パラレル信号配線とシリアライザＩＣ１０１の接続構造は、信号変換回路として機能するものである。

以上のように、本発明にかかる伝送システムは、不要輻射を効果的に抑制する信号伝送システムに有用であり、特に、データ伝送の安定化を図ることを要する信号伝送システムに適している。

第１の実施の形態に係る伝送システムの実装構成の第１例を示した模式図。第１の実施の形態において伝送されるシリアル信号波形を示す模式図。実験例１および比較実験例１の広帯域スペクトルを示すグラフ。第１の実施の形態における他の実施例を示した模式図。第２の実施の形態における実施例を示した模式図。第２の実施の形態における他の実施例を示した模式図。第２の実施の形態において伝送されるシリアル信号波形を示す模式図。比較例１における他の実施例を示した模式図。第２の実施の形態において伝送されるシリアル信号波形を示すグラフ。

符号の説明

１０第１のパラレル信号配線
１１第２のパラレル信号配線
１００２００３００伝送システム
１０１シリアライザ手段（シリアライザＩＣ）
１０２クロック信号伝送線路
１０３伝送線路
１０４デシリアライザ手段（デシリアライザＩＣ）
１０５シリアル変換部
１０６シリアル信号出力部（出力バッファ）
１０７シリアル信号入力部（入力部）
１０８パラレル変換部
２０６選定手段（判定素子）
ｉｎａ，ｉｎｂ，ｉｎｃ，ｉｎｄパラレル信号入力端子
ｏｔａ，ｏｔｂ，ｏｔｃ，ｏｔｄパラレル信号出力端子（出力端子）

Claims

第１のパラレル信号配線と、第２のパラレル信号配線と、
第１のパラレル信号配線と接続された、複数のパラレル信号入力端子と、前記複数のパラレル信号入力端子から入力されたパラレル信号をシリアル信号に変換するシリアル変換部と、前記変換したシリアル信号を出力するシリアル信号出力部とを有するシリアライザ手段と、
前記シリアライザ手段からのシリアル信号を入力するシリアル信号入力部と、前記シリアル信号入力部から入力されたシリアル信号をパラレル信号に再変換するパラレル変換部と、前記変換したパラレル信号を第２のパラレル信号配線に出力する複数のパラレル信号出力端子とを有するデシリアライザ手段と
前記シリアライザ手段とデシリアライザ手段を接続する伝送線路とを有し、
前記パラレル信号入力端子と接続した第１のパラレル信号配線のうち、１つの配線は複数の配線に分岐し前記第１のパラレル信号配線と異なる分岐配線を形成し、該分岐配線が前記パラレル信号入力端子に接続されており、前記分岐配線から入力された各信号は、前記シリアル変換部により変換される際に、前記１つの配線から入力された信号と、時間的に連続するようにシリアル信号に変換されていることを特徴とする信号伝送システム。
前記デシリアライザ手段が有する前記パラレル信号出力端子のうち、前記分岐配線からシリアライザ手段に入力されたビットデータを出力するパラレル信号出力端子は、未接続端子であることを特徴とする請求項１に記載の信号伝送システム。
前記デシリアライザ手段が有するパラレル信号出力端子のうち、前記分岐配線からシリアライザ手段に入力されたビットデータを出力するパラレル信号出力端子は、すべて電源又はグラウンドに接続されていることを特徴とする請求項１に記載の信号伝送システム。
前記デシリアライザ手段が有するパラレル信号出力端子のうち、前記分岐配線からシリアライザ手段に入力されたビットデータを出力するパラレル信号出力端子は、該パラレル信号出力端子のうちの一つを選定して出力ビット信号とする、選定手段が接続されていることを特徴とする請求項１に記載の信号伝送システム。
前記シリアル変換部と、前記シリアル信号出力部と、前記シリアル信号入力部と、前記パラレル変換部は、すべて２つ以上の同じ数だけ設けられていることを特徴とする請求項１乃至４のいずれか１に記載の信号伝送システム。
前記伝送線路は差動信号伝送線路であることを特徴とする請求項１乃至５のいずれか１に記載の信号伝送システム。
前記シリアライザ手段は、第１のクロック信号配線が接続されるクロック信号入力端子と、前記クロック信号を変換するＰＬＬと、前記変換したクロック信号を出力するクロック信号出力部とを更に有し、
前記デシリアライザ手段は、前記シリアライザ手段からのクロック信号を入力するクロック信号入力部と、クロック信号入力部からのクロック信号を変換するＰＬＬと、第２のクロック信号配線が接続されるクロック信号出力端子とを更に有し、
前記クロック信号出力部と、前記クロック信号入力部は、クロック信号伝送線路により接続されていることを特徴とする請求項１乃至６のいずれか１に記載の信号伝送システム。
前記クロック信号伝送線路は差動信号伝送線路であることを特徴とする請求項７に記載の信号伝送システム。
パラレル信号配線と、パラレル信号配線と接続された、複数のパラレル信号入力端子と、前記複数のパラレル信号入力端子から入力されたパラレル信号をシリアル信号に変換するシリアル変換部と、前記変換したシリアル信号を出力するシリアル信号出力部とを有する信号変換回路において、
前記パラレル信号入力端子と接続したパラレル信号配線のうち、１つの配線は複数の配線に分岐し前記パラレル信号配線と異なる分岐配線が形成され、該分岐配線が前記パラレル信号入力端子に接続されており、前記分岐配線から入力された各信号は、前記シリアル変換部により変換される際に、前記１つの配線から入力された信号と、時間的に連続するようにシリアル信号に変換されていることを特徴とする信号変換回路。