JP5394604B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP5394604B2
JP5394604B2 JP2006269595A JP2006269595A JP5394604B2 JP 5394604 B2 JP5394604 B2 JP 5394604B2 JP 2006269595 A JP2006269595 A JP 2006269595A JP 2006269595 A JP2006269595 A JP 2006269595A JP 5394604 B2 JP5394604 B2 JP 5394604B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
external connection
semiconductor device
connection terminal
bottom plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006269595A
Other languages
Japanese (ja)
Other versions
JP2008091545A (en
JP2008091545A5 (en
Inventor
淳 大井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2006269595A priority Critical patent/JP5394604B2/en
Publication of JP2008091545A publication Critical patent/JP2008091545A/en
Publication of JP2008091545A5 publication Critical patent/JP2008091545A5/ja
Application granted granted Critical
Publication of JP5394604B2 publication Critical patent/JP5394604B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体装置及びその製造方法に係り、特に外部接続用パッド又は外部接続端子に対してフリップチップ接続される半導体チップと、アンダーフィル樹脂とを備えた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof , and more particularly to a semiconductor device including a semiconductor chip flip-chip connected to an external connection pad or an external connection terminal, and an underfill resin, and a manufacturing method thereof .

図１は、従来の半導体装置の断面図である。図１において、Ｊは基板本体１０６の上面１０６Ａと半導体チップ１０２との間隔（以下、「間隔Ｊ」とする）を示している。   FIG. 1 is a cross-sectional view of a conventional semiconductor device. In FIG. 1, J indicates the distance between the upper surface 106A of the substrate body 106 and the semiconductor chip 102 (hereinafter referred to as “interval J”).

図１を参照するに、従来の半導体装置１００は、配線基板１０１と、半導体チップ１０２と、アンダーフィル樹脂１０３とを有する。   Referring to FIG. 1, a conventional semiconductor device 100 includes a wiring substrate 101, a semiconductor chip 102, and an underfill resin 103.

配線基板１０１は、貫通孔１０７が形成された基板本体１０６と、貫通孔１０７に設けられた貫通ビア１０８と、基板本体１０６の上面１０６Ａに設けられた配線１０９と、基板本体１０６の下面１０６Ｂに設けられた配線１１１とを有する。配線１０９は、貫通ビア１０８を介して、配線１１１と電気的に接続されている。   The wiring substrate 101 includes a substrate body 106 in which a through hole 107 is formed, a through via 108 provided in the through hole 107, a wiring 109 provided on an upper surface 106 </ b> A of the substrate body 106, and a lower surface 106 </ b> B of the substrate body 106. And a wiring 111 provided. The wiring 109 is electrically connected to the wiring 111 through the through via 108.

半導体チップ１０２は、複数の電極パッド１１３を有する。複数の電極パッド１１３には、内部接続端子１１４（例えば、金バンプ）が設けられている。電極パッド１１３は、内部接続端子１１４を介して、配線１０９と電気的に接続されている。つまり、半導体チップ１０２は、配線１０９に対してフリップチップ接続されている。半導体チップ１０２と基板本体１０６の上面１０６Ａとの間隔Ｊは、例えば、５０μｍとすることができる。   The semiconductor chip 102 has a plurality of electrode pads 113. The plurality of electrode pads 113 are provided with internal connection terminals 114 (for example, gold bumps). The electrode pad 113 is electrically connected to the wiring 109 via the internal connection terminal 114. That is, the semiconductor chip 102 is flip-chip connected to the wiring 109. An interval J between the semiconductor chip 102 and the upper surface 106A of the substrate body 106 can be set to 50 μm, for example.

アンダーフィル樹脂１０３は、配線基板１０１と半導体チップ１０２との間を充填するように設けられている。アンダーフィル樹脂１０３は、電極パッド１１３と配線１０９との間の接続強度を補強するための樹脂である。基板本体１０６の上面１０６Ａと半導体チップ１０２との間に配置されたアンダーフィル樹脂１０３の厚さは、例えば、５０μｍとすることができる。   The underfill resin 103 is provided so as to fill a space between the wiring substrate 101 and the semiconductor chip 102. The underfill resin 103 is a resin for reinforcing the connection strength between the electrode pad 113 and the wiring 109. The thickness of the underfill resin 103 disposed between the upper surface 106A of the substrate body 106 and the semiconductor chip 102 can be set to 50 μm, for example.

このような構成とされた従来の半導体装置１００では、半導体チップ１０２及び／又は基板本体１０６の厚さが薄板化された場合、内部接続端子１１４の内側に配置された部分のアンダーフィル樹脂１０３の応力の影響により、半導体装置１００に反りが発生してしまうという問題があった。このような問題を解決する半導体装置として、例えば、図２に示すような半導体装置がある。   In the conventional semiconductor device 100 configured as described above, when the thickness of the semiconductor chip 102 and / or the substrate body 106 is reduced, the portion of the underfill resin 103 disposed inside the internal connection terminal 114 is reduced. There is a problem in that the semiconductor device 100 warps due to the influence of stress. As a semiconductor device that solves such a problem, for example, there is a semiconductor device as shown in FIG.

図２は、従来の他の半導体装置の断面図である。図２において、図１に示した半導体装置１００と同一構成部分には同一符号を付す。   FIG. 2 is a cross-sectional view of another conventional semiconductor device. 2, the same components as those of the semiconductor device 100 shown in FIG.

図２を参照するに、従来の半導体装置１２０は、配線基板１２１と、半導体チップ１０２，１２５と、アンダーフィル樹脂１０３とを有する。   Referring to FIG. 2, a conventional semiconductor device 120 includes a wiring board 121, semiconductor chips 102 and 125, and an underfill resin 103.

配線基板１２１は、基板本体１２２と、基板本体１２２の上面１２２Ａに設けられた配線１２３と、基板本体１２２の下面１２２Ｂに設けられた配線１２４とを有する。   The wiring substrate 121 includes a substrate body 122, wiring 123 provided on the upper surface 122 </ b> A of the substrate body 122, and wiring 124 provided on the lower surface 122 </ b> B of the substrate body 122.

半導体チップ１０２は、電極パッド１１３に設けられた内部接続端子１１４を介して、配線１２３と電気的に接続されている。半導体チップ１０２は、配線１２３に対してフリップチップ接続されている。   The semiconductor chip 102 is electrically connected to the wiring 123 via an internal connection terminal 114 provided on the electrode pad 113. The semiconductor chip 102 is flip-chip connected to the wiring 123.

半導体チップ１２５は、複数の電極パッド１２６を有する。複数の電極パッド１２６には、内部接続端子１１４（例えば、金バンプ）が設けられている。電極パッド１２６は、内部接続端子１１４を介して、配線１３４と電気的に接続されている。半導体チップ１２５は、配線１３４に対してフリップチップ接続されている。   The semiconductor chip 125 has a plurality of electrode pads 126. The plurality of electrode pads 126 are provided with internal connection terminals 114 (for example, gold bumps). The electrode pad 126 is electrically connected to the wiring 134 via the internal connection terminal 114. The semiconductor chip 125 is flip-chip connected to the wiring 134.

アンダーフィル樹脂１０３は、配線基板１２１と半導体チップ１０２との間、及び配線基板１２１と半導体チップ１２５との間をそれぞれ充填するように設けられている。   The underfill resin 103 is provided so as to fill between the wiring board 121 and the semiconductor chip 102 and between the wiring board 121 and the semiconductor chip 125.

このように、基板本体１２２を挟んで、対向するように２つの半導体チップ１０２，１２５を配置し、配線基板１２１と半導体チップ１０２，１２５との間にそれぞれ厚さの略等しいアンダーフィル樹脂１０３を設けることにより、基板本体１２２の両面１２２Ａ，１２２Ｂに設けられたアンダーフィル樹脂１０３の応力が相殺されるため、アンダーフィル樹脂１０３に起因する半導体基板１２０の反りを低減することができる（例えば、特許文献１参照）。
特開平１１−２６５９６７号公報 As described above, the two semiconductor chips 102 and 125 are arranged so as to face each other with the substrate body 122 interposed therebetween, and the underfill resin 103 having substantially the same thickness is provided between the wiring substrate 121 and the semiconductor chips 102 and 125. By providing the stress, the stress of the underfill resin 103 provided on both surfaces 122A and 122B of the substrate body 122 is offset, so that the warpage of the semiconductor substrate 120 caused by the underfill resin 103 can be reduced (for example, patents). Reference 1).
JP-A-11-265967

しかしながら、従来の半導体装置１２０では、反りを低減することは可能であるが、基板本体１２２の両面１２２Ａ，１２２Ｂに半導体チップ１０２，１２５を設けるため、半導体装置１２０が大型化してしまうという問題があった。   However, the conventional semiconductor device 120 can reduce the warpage, but the semiconductor device 102 and 125B are provided on both surfaces 122A and 122B of the substrate body 122, so that there is a problem that the semiconductor device 120 is increased in size. It was.

そこで本発明は、上述した問題点に鑑みなされたものであり、大型化することなく、アンダーフィル樹脂に起因する反りを低減することのできる半導体装置及びその製造方法を提供することを目的とする。 Therefore, the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a semiconductor device and a manufacturing method thereof that can reduce warpage caused by underfill resin without increasing the size. .

本発明の一観点によれば、複数の電極パッドを有する半導体チップと、前記複数の電極パッドに設けられた内部接続端子と、前記内部接続端子を介して、前記電極パッドと電気的に接続された外部接続用パッドと、アンダーフィル樹脂と、を備えた半導体装置であって、
前記複数の電極パッドが形成された側の前記半導体チップの面と対向する底板、及び前記半導体チップの側面を囲む枠体を有する半導体チップ収容体と、
前記外部接続用パッドの上面に配置され、前記内部接続端子を前記外部接続用パッド上に固定するはんだと、を設け、
前記複数の電極パッドと対向する部分の前記底板には、前記底板を貫通する貫通部が形成されており、
前記複数の電極パッドが形成されていない部分の前記半導体チップの面と前記底板の上面との第１の間隔を、前記電極パッドと前記はんだの上面との第２の間隔よりも狭くすると共に、前記半導体チップと前記底板との間、及び前記電極パッドと前記外部接続用パッドとの間に前記アンダーフィル樹脂を充填し、
前記外部接続用パッド及び前記はんだを前記貫通部に設け、前記外部接続用パッドの下面を前記底板の下面と面一にし、
前記半導体チップ収容体の熱膨張係数は前記アンダーフィル樹脂の熱膨張係数よりも小さいことを特徴とする半導体装置が提供される。 According to an aspect of the present invention, a semiconductor chip having a plurality of electrode pads, internal connection terminals provided on the plurality of electrode pads, and the electrode pads are electrically connected via the internal connection terminals. A semiconductor device comprising an external connection pad and an underfill resin,
A semiconductor chip container having a bottom plate facing the surface of the semiconductor chip on the side on which the plurality of electrode pads are formed, and a frame surrounding the side surface of the semiconductor chip;
A solder disposed on the top surface of the external connection pad and fixing the internal connection terminal on the external connection pad; and
In the bottom plate of the portion facing the plurality of electrode pads, a penetrating portion penetrating the bottom plate is formed,
The first distance between the surface of the semiconductor chip and the upper surface of the bottom plate in the portion where the plurality of electrode pads are not formed is narrower than the second distance between the electrode pad and the upper surface of the solder. Filling the underfill resin between the semiconductor chip and the bottom plate, and between the electrode pad and the external connection pad,
The external connection pad and the solder are provided in the penetrating portion, and the lower surface of the external connection pad is flush with the lower surface of the bottom plate ,
A semiconductor device is provided in which a thermal expansion coefficient of the semiconductor chip container is smaller than a thermal expansion coefficient of the underfill resin .

本発明によれば、複数の電極パッドが形成された側の半導体チップの面と対向する底板、及び半導体チップの側面を囲む枠体を備えた半導体チップ収容体と、外部接続用パッドの上面に配置され、内部接続端子を外部接続用パッド上に固定するはんだと、を設け、複数の電極パッドが形成されていない部分の半導体チップの面と底板の上面との第１の間隔を電極パッドとはんだの上面との第２の間隔よりも狭くすると共に、半導体チップと底板との間、及び電極パッドと外部接続用パッドとの間にアンダーフィル樹脂を充填したことにより、半導体チップと底板との間に設けられるアンダーフィル樹脂の厚さを従来よりも薄くすることが可能となる。これにより、半導体装置を大型化することなく、アンダーフィル樹脂に起因する半導体装置の反りを低減することができる。 According to the present invention, a bottom plate which faces the surface of the plurality of electrode pads are formed side of the semiconductor chip, and a semiconductor chip holding member having a frame body surrounding the side surface of the semiconductor chip, the upper surface of the pad for external connection And a solder for fixing the internal connection terminal on the external connection pad, and a first interval between the surface of the semiconductor chip and the upper surface of the bottom plate where the plurality of electrode pads are not formed The gap between the semiconductor chip and the bottom plate is made smaller than the second interval with the top surface of the solder, and the underfill resin is filled between the semiconductor chip and the bottom plate and between the electrode pad and the external connection pad. It becomes possible to make the thickness of the underfill resin provided therebetween thinner than before. Thereby, the curvature of the semiconductor device resulting from underfill resin can be reduced, without enlarging a semiconductor device.

本発明の他の観点によれば、複数の電極パッドを有する半導体チップと、前記複数の電極パッドに設けられた内部接続端子と、前記内部接続端子を介して、前記電極パッドと電気的に接続された外部接続端子と、アンダーフィル樹脂と、を備えた半導体装置であって、
前記複数の電極パッドが形成された側の前記半導体チップの面と対向する底板、及び前記半導体チップの側面を囲む枠体を有する半導体チップ収容体と、
前記外部接続端子の上面に配置され、前記内部接続端子を前記外部接続端子上に固定するはんだと、を設け、
前記複数の電極パッドと対向する部分の前記底板には、前記底板を貫通する貫通部が形成されており、
前記複数の電極パッドが形成されていない部分の前記半導体チップの面と前記底板の上面との第１の間隔を、前記電極パッドと前記はんだの上面との第２の間隔よりも狭くすると共に、前記半導体チップと前記底板との間、及び前記電極パッドと前記外部接続端子との間に前記アンダーフィル樹脂を充填し、
前記外部接続端子及び前記はんだを前記貫通部に設け、
前記外部接続端子の下端部は、前記底板の下面から突出し、
前記半導体チップ収容体の熱膨張係数は前記アンダーフィル樹脂の熱膨張係数よりも小さいことを特徴とする半導体装置が提供される。

According to another aspect of the present invention, a semiconductor chip having a plurality of electrode pads, internal connection terminals provided on the plurality of electrode pads, and the electrode pads are electrically connected via the internal connection terminals. A semiconductor device comprising an external connection terminal and an underfill resin,
A semiconductor chip container having a bottom plate facing the surface of the semiconductor chip on the side on which the plurality of electrode pads are formed, and a frame surrounding the side surface of the semiconductor chip;
Provided on the upper surface of the external connection terminal, and solder for fixing the internal connection terminal on the external connection terminal,
In the bottom plate of the portion facing the plurality of electrode pads, a penetrating portion penetrating the bottom plate is formed,
The first distance between the surface of the semiconductor chip and the upper surface of the bottom plate in the portion where the plurality of electrode pads are not formed is narrower than the second distance between the electrode pad and the upper surface of the solder. Filling the underfill resin between the semiconductor chip and the bottom plate, and between the electrode pad and the external connection terminal,
Providing the external connection terminal and the solder in the penetrating portion;
The lower end of the external connection terminal is projected from the lower surface of the bottom plate,
A semiconductor device is provided in which a thermal expansion coefficient of the semiconductor chip container is smaller than a thermal expansion coefficient of the underfill resin .

本発明によれば、複数の電極パッドが形成された側の半導体チップの面と対向する底板、及び半導体チップの側面を囲む枠体を有する半導体チップ収容体と、外部接続端子の上面に配置され、内部接続端子を外部接続端子上に固定するはんだと、を設け、複数の電極パッドが形成されていない部分の半導体チップの面と底板の上面との第１の間隔を電極パッドとはんだの上面との第２の間隔よりも狭くすると共に、半導体チップと底板との間、及び電極パッドと外部接続端子との間にアンダーフィル樹脂を充填したことにより、半導体チップと底板との間に配設されるアンダーフィル樹脂の厚さを従来よりも薄くすることが可能となる。これにより、半導体装置を大型化することなく、アンダーフィル樹脂に起因する半導体装置の反りを低減することができる。
本発明のその他の観点によれば、支持板となる金属板を準備する金属板準備工程と、
半導体チップに設けられた電極パッドと対向する第１の貫通部、及び該第１の貫通部と一体的に構成された第２の貫通部を有し、前記電極パッドが形成された側の前記半導体チップと対向する底板と、前記半導体チップの側面を囲む枠体と、前記半導体チップが収容されるチップ収容部と、を備えた半導体チップ収容体の形状に対応する凹部を有した金型を準備する金型準備工程と、
前記金型を前記金属板上に配置した後、前記凹部内に樹脂材を導入して、前記金属板上に前記半導体チップ収容体を形成する半導体チップ収容体形成工程と、
前記半導体チップ収容体形成工程後に、前記半導体チップ収容体から前記金型を取り外す金型取外工程と、
前記金属板を給電層とする電解めっき法により、前記第１及び第２の貫通部から露出された部分の前記金属板の上面に金属層を形成することで、前記第１の貫通部に配置された外部接続用パッドと前記第２の貫通部に配置された配線とを同時に形成する外部接続用パッド及び配線形成工程と、
前記金属層の上面にはんだを形成するはんだ形成工程と、
前記チップ収容部と、前記はんだ上に位置する前記第１及び第２の貫通部とにアンダーフィル樹脂を形成するアンダーフィル樹脂形成工程と、
前記電極パッドに前記内部接続端子が形成された前記半導体チップを、前記アンダーフィル樹脂に押圧して、前記内部接続端子と前記外部接続用パッドとを圧着させる圧着工程と、
前記圧着工程後に、前記金属板を除去する金属板除去工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明のその他の観点によれば、支持板となる金属板上に、
金型を用いて、前記金属板上に、半導体チップに設けられた電極パッドと対向する貫通部を有し、前記電極パッドが形成された側の前記半導体チップと対向する底板と、前記半導体チップの側面を囲む枠体と、前記半導体チップが収容されるチップ収容部と、を備えた半導体チップ収容体を形成する半導体チップ収容体形成工程と、
前記貫通部に露出された部分の前記金属板をエッチングして、前記金属板に凹部を形成する凹部形成工程と、
前記金属板を給電層とする電解めっき法により、前記凹部に対応する部分の前記金属板上に、金属層と、金属膜と、はんだとを順次積層させることで、前記金属層及び前記金属膜からなる外部接続端子と前記はんだとを形成する外部接続端子及びはんだ形成工程と、
前記チップ収容部と、前記はんだ上に位置する前記貫通部とにアンダーフィル樹脂を形成するアンダーフィル樹脂形成工程と、
前記電極パッドに前記内部接続端子が形成された前記半導体チップを、前記アンダーフィル樹脂に押圧して、前記内部接続端子と前記外部接続端子とを圧着させる圧着工程と、
前記圧着工程後に、前記金属板を除去する金属板除去工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

According to the present invention, the semiconductor chip container having the bottom plate facing the surface of the semiconductor chip on the side where the plurality of electrode pads are formed, and the frame surrounding the side surface of the semiconductor chip, and the upper surface of the external connection terminal are disposed. A solder for fixing the internal connection terminal on the external connection terminal, and a first interval between the surface of the semiconductor chip and the upper surface of the bottom plate where the plurality of electrode pads are not formed is defined as the upper surface of the electrode pad and the solder. Between the semiconductor chip and the bottom plate, and between the semiconductor chip and the bottom plate, and between the electrode pad and the external connection terminal, the underfill resin is filled between the semiconductor chip and the bottom plate. It becomes possible to make the thickness of the underfill resin made thinner than before. Thereby, the curvature of the semiconductor device resulting from underfill resin can be reduced, without enlarging a semiconductor device.
According to another aspect of the present invention, a metal plate preparation step of preparing a metal plate to be a support plate,
A first penetrating portion opposed to an electrode pad provided in the semiconductor chip; and a second penetrating portion configured integrally with the first penetrating portion, on the side where the electrode pad is formed A mold having a recess corresponding to the shape of a semiconductor chip container, comprising: a bottom plate facing the semiconductor chip; a frame surrounding the side surface of the semiconductor chip; and a chip housing part for housing the semiconductor chip. Mold preparation process to prepare,
A semiconductor chip container forming step for forming the semiconductor chip container on the metal plate by introducing a resin material into the recess after the mold is disposed on the metal plate;
After the semiconductor chip container forming process, a mold removing process for removing the mold from the semiconductor chip container,
A metal layer is formed on the top surface of the metal plate exposed from the first and second through portions by an electroplating method using the metal plate as a power feeding layer, and is disposed in the first through portion . An external connection pad and a wiring forming step for simultaneously forming the external connection pad and the wiring disposed in the second through portion ;
Forming a solder on the upper surface of the metal layer; and
An underfill resin forming step of forming an underfill resin in the chip housing portion and the first and second through portions located on the solder;
A crimping step of pressing the semiconductor chip in which the internal connection terminal is formed on the electrode pad against the underfill resin, and crimping the internal connection terminal and the external connection pad;
And a metal plate removing step of removing the metal plate after the crimping step.
According to the other viewpoint of this invention, on the metal plate used as a support plate,
A bottom plate opposed to the semiconductor chip on the side where the electrode pad is formed, having a penetrating portion opposed to an electrode pad provided on the semiconductor chip on the metal plate using a mold; and the semiconductor chip A semiconductor chip housing body forming step of forming a semiconductor chip housing body, comprising: a frame body that surrounds the side surface; and a chip housing portion that houses the semiconductor chip;
A recess forming step of etching a portion of the metal plate exposed in the penetrating portion to form a recess in the metal plate;
A metal layer, a metal film, and a solder are sequentially stacked on the metal plate in a portion corresponding to the recess by an electrolytic plating method using the metal plate as a power feeding layer, so that the metal layer and the metal film are stacked. An external connection terminal for forming the external connection terminal and the solder, and a solder formation step,
An underfill resin forming step of forming an underfill resin in the chip housing portion and the through portion located on the solder;
A crimping step of pressing the semiconductor chip in which the internal connection terminal is formed on the electrode pad against the underfill resin, and crimping the internal connection terminal and the external connection terminal;
And a metal plate removing step of removing the metal plate after the crimping step.

本発明によれば、半導体装置を大型化することなく、アンダーフィル樹脂に起因する半導体装置の反りを低減することができる。   ADVANTAGE OF THE INVENTION According to this invention, the curvature of the semiconductor device resulting from underfill resin can be reduced, without enlarging a semiconductor device.

次に、図面に基づいて本発明の実施の形態について説明する。   Next, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図３は、本発明の第１の実施の形態に係る半導体装置の断面図である。 (First embodiment)
FIG. 3 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention.

図３を参照するに、第１の実施の形態の半導体装置１０は、半導体チップ収容体１１と、配線１３と、外部接続用パッド１２と、半導体チップ１４と、内部接続端子１６と、はんだ１７と、アンダーフィル樹脂１８とを有する。   Referring to FIG. 3, the semiconductor device 10 according to the first embodiment includes a semiconductor chip housing 11, wiring 13, external connection pads 12, a semiconductor chip 14, internal connection terminals 16, and solder 17. And underfill resin 18.

図４は、本発明の第１の実施の形態に係る半導体チップ収容体の平面図である。図４において、図３に示す半導体装置１０と同一構成部分には同一符号を付す。   FIG. 4 is a plan view of the semiconductor chip housing according to the first embodiment of the present invention. 4, the same components as those of the semiconductor device 10 shown in FIG.

図３及び図４を参照するに、半導体チップ収容体１１は、底板２３と、枠体２４と、チップ収容部２５とを有する。底板２３は、板状とされている。底板２３は、複数の電極パッド３８が形成された側の半導体チップ１４の面１４Ａのうち、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと対向するように配置されている。   With reference to FIGS. 3 and 4, the semiconductor chip housing 11 includes a bottom plate 23, a frame body 24, and a chip housing portion 25. The bottom plate 23 has a plate shape. The bottom plate 23 is disposed so as to face the surface 14A of the semiconductor chip 14 where the electrode pads 38 are not formed in the surface 14A of the semiconductor chip 14 on the side where the plurality of electrode pads 38 are formed.

底板２３は、第１の貫通部３１と、第１の貫通部３１と一体的に形成された第２の貫通部３２とを有する。第１の貫通部３１は、半導体チップ１４に設けられた電極パッド３８と対向する部分の底板２３に形成されている。第１の貫通部３１は、第２の貫通部３２よりも幅広形状とされている。第１の貫通部３１は、外部接続用パッド１２を配設するためのものである。   The bottom plate 23 includes a first penetrating part 31 and a second penetrating part 32 formed integrally with the first penetrating part 31. The first through portion 31 is formed in the bottom plate 23 at a portion facing the electrode pad 38 provided on the semiconductor chip 14. The first penetrating portion 31 is wider than the second penetrating portion 32. The first through portion 31 is for arranging the external connection pad 12.

第２の貫通部３２は、第１の貫通部３１間に位置する底板２３に形成されている。第２の貫通部３２は、一方の端部が第１の貫通部３１と接続されており、他方の端部が他の第１の貫通部３１と接続されている。第２の貫通部３２は、配線１３を配設するためのものである。   The second penetration part 32 is formed in the bottom plate 23 located between the first penetration parts 31. The second penetrating portion 32 has one end connected to the first penetrating portion 31 and the other end connected to the other first penetrating portion 31. The second penetrating portion 32 is for arranging the wiring 13.

底板２３は、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと底板２３の上面２３Ａとの間隔Ｂを、従来の半導体装置１００，１２０の間隔Ｊ（図１及び図２参照）よりも狭くするための部材である。間隔Ｂは、例えば、１０μｍとすることができる。また、底板２３の厚さＭ１は、例えば、３０μｍとすることができる。   The bottom plate 23 has an interval B between the surface 14A of the semiconductor chip 14 where the electrode pad 38 is not formed and the upper surface 23A of the bottom plate 23 as an interval J between the conventional semiconductor devices 100 and 120 (see FIGS. 1 and 2). It is a member for making it narrower. The interval B can be set to 10 μm, for example. The thickness M1 of the bottom plate 23 can be set to 30 μm, for example.

このように、複数の電極パッド３８が形成された側の半導体チップ１４の面１４Ａと対向する底板２３を設けて、電極パッド３８が形成された側の半導体チップ１４の面１４Ａと底板２３の上面２３Ａとの間隔Ｂを狭くすることにより、半導体チップ１４と底板２３との間に設けられるアンダーフィル樹脂１８の厚さを従来よりも薄くすることが可能となるので、アンダーフィル樹脂１８に起因する半導体装置１０の反りを低減することができる。   In this way, the bottom plate 23 facing the surface 14A of the semiconductor chip 14 on the side where the plurality of electrode pads 38 are formed is provided, and the surface 14A of the semiconductor chip 14 on the side where the electrode pads 38 are formed and the top surface of the bottom plate 23. By reducing the distance B from 23A, the thickness of the underfill resin 18 provided between the semiconductor chip 14 and the bottom plate 23 can be made thinner than the conventional one. Warpage of the semiconductor device 10 can be reduced.

枠体２４は、額縁形状とされている。枠体２４は、半導体チップ１４の側面１４Ｃを囲むように、底板２３上に設けられている。枠体２４の厚さＭ２は、例えば、４０μｍ〜６０μｍとすることができる。   The frame body 24 has a frame shape. The frame body 24 is provided on the bottom plate 23 so as to surround the side surface 14 </ b> C of the semiconductor chip 14. The thickness M2 of the frame body 24 can be set to 40 μm to 60 μm, for example.

このように、底板２３上に半導体チップ１４の側面１４Ｃを囲む枠体２４を設けることにより、半導体チップ１４の側面１４Ｃと枠体２４の内壁２４Ａとの間にアンダーフィル樹脂１８を配設することが可能となる。これにより、半導体チップ１４を半導体チップ収容体１１に強固に固定することができる。   Thus, by providing the frame body 24 surrounding the side surface 14C of the semiconductor chip 14 on the bottom plate 23, the underfill resin 18 is disposed between the side surface 14C of the semiconductor chip 14 and the inner wall 24A of the frame body 24. Is possible. Thereby, the semiconductor chip 14 can be firmly fixed to the semiconductor chip housing 11.

チップ収容部２５は、底板２３の上面２３Ａと枠体２４の内壁２４Ａとにより形成される凹部である。チップ収容部２５は、半導体チップ１４を収容するための凹部である。   The chip accommodating portion 25 is a recess formed by the upper surface 23A of the bottom plate 23 and the inner wall 24A of the frame body 24. The chip housing portion 25 is a recess for housing the semiconductor chip 14.

上記半導体チップ収容体１１は、絶縁性を有する材料により構成されている。半導体チップ収容体１１の材料としては、例えば、熱可塑性樹脂を用いることができる。熱可塑性樹脂を用いることによって、一般的なアンダーフィル樹脂１８よりも熱膨張係数の小さい半導体チップ収容体１１を形成できる。   The semiconductor chip container 11 is made of an insulating material. As a material of the semiconductor chip housing 11, for example, a thermoplastic resin can be used. By using the thermoplastic resin, it is possible to form the semiconductor chip housing 11 having a smaller coefficient of thermal expansion than that of the general underfill resin 18.

このように、半導体チップ収容体１１の材料として熱膨張係数の小さい熱可塑性樹脂を用いることにより、半導体装置１０の反りを低減することができる。   Thus, the warp of the semiconductor device 10 can be reduced by using a thermoplastic resin having a small coefficient of thermal expansion as the material of the semiconductor chip housing 11.

図５は、図３に示す半導体装置をＡ視した図である。   FIG. 5 is a view of the semiconductor device shown in FIG.

図３及び図５を参照するに、外部接続用パッド１２は、第１の貫通部３１に設けられている。外部接続用パッド１２は、第１の金属層３５と、第２の金属層３６とを積層することで構成されている。第１の金属層３５は、第１及び第２の貫通部３１，３２に設けられている。第１の金属層３５の下面３５Ａは、底板２３の下面２３Ｂと略面一とされている。第１の金属層３５としては、例えば、Ａｕ層を用いることができる。第１の金属層３５の厚さは、例えば、１μｍとすることができる。   Referring to FIGS. 3 and 5, the external connection pad 12 is provided in the first through portion 31. The external connection pad 12 is configured by laminating a first metal layer 35 and a second metal layer 36. The first metal layer 35 is provided in the first and second through portions 31 and 32. The lower surface 35A of the first metal layer 35 is substantially flush with the lower surface 23B of the bottom plate 23. For example, an Au layer can be used as the first metal layer 35. The thickness of the first metal layer 35 can be set to 1 μm, for example.

第２の金属層３６は、第１の金属層３５の上面を覆うように設けられている。第２の金属層３６は、内部接続端子１６と接続されている。第２の金属層３６としては、例えば、第１の金属層３５上にＣｕ層、Ｎｉ層の順に積層されたＣｕ／Ｎｉ積層膜を用いることができる。第２の金属層３６としてＣｕ／Ｎｉ積層膜を用いた場合、Ｃｕ層の厚さは、例えば、５μｍ、Ｎｉ層の厚さは、例えば、３μｍとすることができる。   The second metal layer 36 is provided so as to cover the upper surface of the first metal layer 35. The second metal layer 36 is connected to the internal connection terminal 16. As the second metal layer 36, for example, a Cu / Ni laminated film in which a Cu layer and a Ni layer are laminated in this order on the first metal layer 35 can be used. When a Cu / Ni laminated film is used as the second metal layer 36, the thickness of the Cu layer can be set to 5 μm, for example, and the thickness of the Ni layer can be set to 3 μm, for example.

なお、半導体装置１０をマザーボード等の実装基板に接続する場合、外部接続用パッド１２の下端部（第１の金属層３５の下面）には、図示していないはんだボールが接続される。   When the semiconductor device 10 is connected to a mounting substrate such as a mother board, a solder ball (not shown) is connected to the lower end portion of the external connection pad 12 (the lower surface of the first metal layer 35).

配線１３は、第２の貫通部３２に設けられている。配線１３は、第１の金属層３５と、第２の金属層３６とが積層された構成とされている。配線１３は、複数の外部接続用パッド１２間を電気的に接続するためのものである。   The wiring 13 is provided in the second through portion 32. The wiring 13 has a configuration in which a first metal layer 35 and a second metal layer 36 are laminated. The wiring 13 is for electrically connecting the plurality of external connection pads 12.

図３を参照するに、半導体チップ１４は、半導体チップ収容体１１に形成されたチップ収容部２５に収容されている。半導体チップ１４は、半導体基板（図示せず）と、半導体基板に設けられた半導体集積回路（図示せず）と、半導体集積回路と電気的に接続された複数の電極パッド３８とを有する。電極パッド３８は、内部接続端子１６を介して、外部接続用パッド１２と電気的に接続されている。半導体チップ１４は、外部接続用パッド１２に対してフリップチップ接続されている。   Referring to FIG. 3, the semiconductor chip 14 is housed in a chip housing portion 25 formed in the semiconductor chip housing body 11. The semiconductor chip 14 includes a semiconductor substrate (not shown), a semiconductor integrated circuit (not shown) provided on the semiconductor substrate, and a plurality of electrode pads 38 electrically connected to the semiconductor integrated circuit. The electrode pad 38 is electrically connected to the external connection pad 12 through the internal connection terminal 16. The semiconductor chip 14 is flip-chip connected to the external connection pad 12.

内部接続端子１６は、複数の電極パッド３８に設けられている。内部接続端子１６の下端部は、外部接続用パッド１２と接続されている。内部接続端子１６は、半導体チップ１４と外部接続用パッド１２及び配線１３とを電気的に接続するためのものである。内部接続端子１６としては、例えば、金バンプを用いることができる。   The internal connection terminal 16 is provided on the plurality of electrode pads 38. The lower end portion of the internal connection terminal 16 is connected to the external connection pad 12. The internal connection terminal 16 is for electrically connecting the semiconductor chip 14 to the external connection pad 12 and the wiring 13. As the internal connection terminal 16, for example, a gold bump can be used.

はんだ１７は、第２の金属層３６上に設けられている。はんだ１７は、内部接続端子１６を外部接続用パッド１２上に固定するためのものである。はんだ１７としては、例えば、Ｓｎ−Ａｇはんだを用いることができる。はんだ１７の厚さは、例えば、１０μｍとすることができる。また、はんだ１７の上面から電極パッド３８までの間隔Ｃは、半導体チップ１４と底板２３との間隔Ｂよりも広くなるように設定されている。具体的には、間隔Ｂが１０μｍの場合、隙間Ｃは、例えば、３５μｍとすることができる。   The solder 17 is provided on the second metal layer 36. The solder 17 is for fixing the internal connection terminals 16 on the external connection pads 12. As the solder 17, for example, Sn-Ag solder can be used. The thickness of the solder 17 can be set to 10 μm, for example. The distance C from the upper surface of the solder 17 to the electrode pad 38 is set to be wider than the distance B between the semiconductor chip 14 and the bottom plate 23. Specifically, when the interval B is 10 μm, the gap C can be set to 35 μm, for example.

このように、はんだ１７と電極パッド３８との間隔Ｃを半導体チップ１４の面１４Ａと底板２３との間隔Ｂよりも広くすることにより、はんだ１７と電極パッド３８と間に十分な量のアンダーフィル樹脂１８を充填することが可能となる。これにより、外部接続用パッド１２と電極パッド３８との間の電気的な接続信頼性を十分に確保することができる。   As described above, by making the distance C between the solder 17 and the electrode pad 38 wider than the distance B between the surface 14A of the semiconductor chip 14 and the bottom plate 23, a sufficient amount of underfill is provided between the solder 17 and the electrode pad 38. The resin 18 can be filled. Thereby, the electrical connection reliability between the external connection pad 12 and the electrode pad 38 can be sufficiently ensured.

アンダーフィル樹脂１８は、半導体チップ１４が収容されたチップ収容部２５と、はんだ１７上に位置する第１及び第２の貫通部３１，３２とを充填するように設けられている。アンダーフィル樹脂１８としては、例えば、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））や、ペースト状の異方性導電樹脂（例えば、ＡＣＰ（Anisotropic Conductive Paste））等を用いることができる。   The underfill resin 18 is provided so as to fill the chip housing portion 25 in which the semiconductor chip 14 is housed and the first and second through portions 31 and 32 located on the solder 17. As the underfill resin 18, for example, a paste-like insulating resin (for example, NCP (Non Conductive Paste)), a paste-like anisotropic conductive resin (for example, ACP (Anisotropic Conductive Paste)), or the like can be used. .

本実施の形態の半導体装置によれば、複数の電極パッド３８が形成された側の半導体チップ１４の面１４Ａと対向する底板２３と、半導体チップ１４の側面１４Ｃを囲む枠体２４とを備えた半導体チップ収容体１１を設けると共に、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと底板２３との間隔Ｂを電極パッド３８とはんだ１７との間隔Ｃよりも狭くすることにより、半導体チップ１４の面１４Ａと底板２３との間に設けられるアンダーフィル樹脂１８の厚さを従来よりも薄くすることが可能となるため、半導体装置１０を大型化することなく、アンダーフィル樹脂１８に起因する半導体装置１０の反りを低減することができる。   According to the semiconductor device of the present embodiment, the bottom plate 23 facing the surface 14A of the semiconductor chip 14 on the side where the plurality of electrode pads 38 are formed, and the frame body 24 surrounding the side surface 14C of the semiconductor chip 14 are provided. By providing the semiconductor chip housing 11 and making the distance B between the surface 14A of the semiconductor chip 14 and the bottom plate 23 where the electrode pad 38 is not formed smaller than the distance C between the electrode pad 38 and the solder 17, Since the thickness of the underfill resin 18 provided between the surface 14A of the semiconductor chip 14 and the bottom plate 23 can be made thinner than before, the underfill resin 18 can be formed without increasing the size of the semiconductor device 10. The resulting warpage of the semiconductor device 10 can be reduced.

また、はんだ１７と電極パッド３８との間隔Ｃを半導体チップ１４の面１４Ａと底板２３との間隔Ｂよりも広くすることにより、はんだ１７と電極パッド３８との間に十分な量のアンダーフィル樹脂１８を充填することが可能となるので、電極パッド３８と外部接続用パッド１２との間の電気的な接続信頼性を十分に確保することができる。   Further, by making the interval C between the solder 17 and the electrode pad 38 wider than the interval B between the surface 14A of the semiconductor chip 14 and the bottom plate 23, a sufficient amount of underfill resin is provided between the solder 17 and the electrode pad 38. 18 can be filled, and electrical connection reliability between the electrode pad 38 and the external connection pad 12 can be sufficiently ensured.

なお、本実施の形態では、複数の外部接続用パッド１２間を電気的に接続する配線１３を備えた半導体装置１０を例に挙げてしたが、本実施の形態は、配線１３を備えていない半導体装置（半導体装置１０の構成要素から配線１３を除いた半導体装置）にも適用可能である。また、配線１３を備えていない半導体装置においても、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。   In the present embodiment, the semiconductor device 10 including the wiring 13 that electrically connects the plurality of external connection pads 12 is described as an example. However, the present embodiment does not include the wiring 13. The present invention can also be applied to a semiconductor device (a semiconductor device obtained by removing the wiring 13 from the components of the semiconductor device 10). Even in a semiconductor device not provided with the wiring 13, the same effect as that of the semiconductor device 10 of the first embodiment can be obtained.

図６〜図１３は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。図６〜図１３において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。   6 to 13 are views showing a manufacturing process of the semiconductor device according to the first embodiment of the present invention. 6 to 13, the same components as those of the semiconductor device 10 according to the first embodiment are denoted by the same reference numerals.

図６〜図１３を参照して、本発明の第１の実施の形態に係る半導体装置１０の製造方法について説明する。始めに、図６に示す工程では、半導体装置１０を製造するときの支持板となる金属板４３を準備する。金属板４３としては、例えば、Ｃｕ板を用いることができる。金属板４３としてＣｕ板を用いた場合、Ｃｕ板の厚さは、例えば、２００μｍとすることができる。   A method for manufacturing the semiconductor device 10 according to the first embodiment of the present invention will be described with reference to FIGS. First, in the process shown in FIG. 6, a metal plate 43 that serves as a support plate when manufacturing the semiconductor device 10 is prepared. As the metal plate 43, for example, a Cu plate can be used. When a Cu plate is used as the metal plate 43, the thickness of the Cu plate can be set to 200 μm, for example.

次いで、図７に示す工程では、半導体チップ収容体１１の形状に対応する凹部４５を有した金型４４を金属板４３上に配置し、その後、凹部４５内に樹脂材を導入して、金属板４３上に半導体チップ収容体１１を形成する。樹脂材としては、例えば、エポキシ系樹脂を用いることができる。半導体チップ収容体１１の底板２３の厚さＭ１は、例えば、３０μｍとすることができる。また、半導体チップ収容体１１の枠体２４の厚さＭ２は、例えば、４０μｍ〜６０μｍとすることができる。続く、図８に示す工程では、金型４４を半導体チップ収容体１１から取り外す。   Next, in the process shown in FIG. 7, a mold 44 having a recess 45 corresponding to the shape of the semiconductor chip housing 11 is placed on the metal plate 43, and then a resin material is introduced into the recess 45 to The semiconductor chip container 11 is formed on the plate 43. As the resin material, for example, an epoxy resin can be used. The thickness M1 of the bottom plate 23 of the semiconductor chip housing 11 can be set to 30 μm, for example. In addition, the thickness M2 of the frame body 24 of the semiconductor chip container 11 can be set to 40 μm to 60 μm, for example. In the subsequent step shown in FIG. 8, the mold 44 is removed from the semiconductor chip housing 11.

次いで、図９に示す工程では、金属板４３を給電層とする電解めっき法により、第１及び第２の貫通部３１，３２に露出された部分の金属板４３の上面４３Ａに第１の金属層３５と、第２の金属層３６とを順次形成する。これにより、第１の貫通部３１に第１及び第２の金属層３５，３６からなる外部接続用パッド１２と、第２の貫通部３２に第１及び第２の金属層３５，３６からなる配線１３とが同時に形成される。   Next, in the process shown in FIG. 9, the first metal is applied to the upper surface 43 </ b> A of the portion of the metal plate 43 exposed at the first and second penetrating portions 31 and 32 by an electrolytic plating method using the metal plate 43 as a power feeding layer. A layer 35 and a second metal layer 36 are sequentially formed. Accordingly, the external connection pad 12 including the first and second metal layers 35 and 36 is formed in the first through portion 31, and the first and second metal layers 35 and 36 are formed in the second through portion 32. The wiring 13 is formed at the same time.

第１の金属層３５としては、例えば、Ａｕ層を用いることができる。第１の金属層３５の厚さは、例えば、１μｍとすることができる。第２の金属層３６としては、例えば、第１の金属層３５側からＣｕ層、Ｎｉ層の順に積層されたＣｕ／Ｎｉ積層膜を用いることができる。第２の金属層３６としてＣｕ／Ｎｉ積層膜を用いた場合、Ｃｕ層の厚さは、例えば、５μｍとすることができ、Ｎｉ層の厚さは、例えば、３μｍとすることができる。   For example, an Au layer can be used as the first metal layer 35. The thickness of the first metal layer 35 can be set to 1 μm, for example. As the second metal layer 36, for example, a Cu / Ni laminated film in which a Cu layer and an Ni layer are laminated in this order from the first metal layer 35 side can be used. When a Cu / Ni laminated film is used as the second metal layer 36, the thickness of the Cu layer can be 5 μm, for example, and the thickness of the Ni layer can be 3 μm, for example.

続いて、図１０に示す工程では、金属板４３を給電層とする電解めっき法により、第２の金属層３６上にはんだ１７を形成する。はんだ１７としては、例えば、Ｓｎ−Ａｇはんだを用いることができる。はんだ１７の厚さは、例えば、１０μｍとすることができる。   Subsequently, in the step shown in FIG. 10, the solder 17 is formed on the second metal layer 36 by an electrolytic plating method using the metal plate 43 as a power feeding layer. As the solder 17, for example, Sn-Ag solder can be used. The thickness of the solder 17 can be set to 10 μm, for example.

次いで、図１１に示す工程では、チップ収容部２５及びはんだ１７上に位置する第１及び第２の貫通部３１，３２に、アンダーフィル樹脂１８を形成する。具体的には、アンダーフィル樹脂１８をディスペンスする。アンダーフィル樹脂１８としては、例えば、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））や、ペースト状の異方性導電樹脂（例えば、ＡＣＰ（Anisotropic Conductive Paste））等を用いることができる。   Next, in the process shown in FIG. 11, the underfill resin 18 is formed in the first and second through portions 31 and 32 located on the chip housing portion 25 and the solder 17. Specifically, the underfill resin 18 is dispensed. As the underfill resin 18, for example, a paste-like insulating resin (for example, NCP (Non Conductive Paste)), a paste-like anisotropic conductive resin (for example, ACP (Anisotropic Conductive Paste)), or the like can be used. .

次いで、図１２に示す工程では、電極パッド３８に内部接続端子１６が形成された半導体チップ１４を準備すると共に、図１１に示す構造体を加熱し、半導体チップ１４を図１１に示す構造体に押圧して、内部接続端子１６と外部接続用パッド１２とを圧着させる。これにより、半導体チップ１４は、外部接続用パッド１２に対してフリップチップ接続される。このとき、電極パッド３８とはんだ１７との間隔Ｃは、例えば、３５μｍとすることができる。また、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと底板２３との間隔Ｂは間隔Ｃよりも狭く、例えば、１０μｍとすることができる。   Next, in the process shown in FIG. 12, the semiconductor chip 14 in which the internal connection terminals 16 are formed on the electrode pads 38 is prepared, and the structure shown in FIG. 11 is heated to convert the semiconductor chip 14 into the structure shown in FIG. The internal connection terminal 16 and the external connection pad 12 are crimped by pressing. As a result, the semiconductor chip 14 is flip-chip connected to the external connection pad 12. At this time, the distance C between the electrode pad 38 and the solder 17 can be set to 35 μm, for example. Further, the interval B between the surface 14A of the semiconductor chip 14 and the bottom plate 23 where the electrode pad 38 is not formed is narrower than the interval C, and can be, for example, 10 μm.

このように、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと底板２３との間隔Ｂを電極パッド３８とはんだ１７との間隔Ｃよりも狭くすることにより、半導体チップ１４と底板２３との間に設けられるアンダーフィル樹脂１８の厚さを従来よりも薄くすることが可能となるので、アンダーフィル樹脂１８に起因する半導体装置１０の反りを低減することができる。   As described above, the distance B between the surface 14A of the semiconductor chip 14 and the bottom plate 23 where the electrode pad 38 is not formed is made narrower than the distance C between the electrode pad 38 and the solder 17, whereby the semiconductor chip 14 and the bottom plate 23 are formed. Since the thickness of the underfill resin 18 provided between the semiconductor device 10 and the semiconductor device 10 can be made thinner than the conventional one, warpage of the semiconductor device 10 due to the underfill resin 18 can be reduced.

次いで、図１３に示す工程では、金属板４３を除去する。具体的には、例えば、ウエットエッチングにより金属板４３を除去する。これにより、半導体装置１０が製造される。   Next, in the step shown in FIG. 13, the metal plate 43 is removed. Specifically, for example, the metal plate 43 is removed by wet etching. Thereby, the semiconductor device 10 is manufactured.

図１４〜図１７は、本発明の第１の実施の形態に係る半導体装置の他の製造工程を示す図である。図１４〜図１７において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。   14 to 17 are diagrams showing another manufacturing process of the semiconductor device according to the first embodiment of the invention. 14 to 17, the same components as those of the semiconductor device 10 according to the first embodiment are denoted by the same reference numerals.

図１４〜図１７を参照して、本発明の第１の実施の形態に係る半導体装置１０の他の製造方法について説明する。始めに、図１４に示す工程では、金属板４３上に開口部４８Ａを有したレジスト膜４８を形成する。開口部４８Ａは、外部接続用パッド１２及び配線１３の形成領域に対応する部分の金属板４３の上面４３Ａを露出するように形成する。   With reference to FIGS. 14 to 17, another method for manufacturing the semiconductor device 10 according to the first embodiment of the present invention will be described. First, in the step shown in FIG. 14, a resist film 48 having an opening 48 </ b> A is formed on the metal plate 43. The opening 48 </ b> A is formed so as to expose the upper surface 43 </ b> A of the metal plate 43 at a portion corresponding to the formation region of the external connection pad 12 and the wiring 13.

次いで、図１５に示す工程では、金属板４３を給電層とする電解めっき法により、開口部４８Ａに露出された部分の金属板４３の上面４３Ａに第１の金属層３５と、第２の金属層３６と、はんだ１７とを順次形成する。これにより、第１及び第２の金属層３５，３６からなる外部接続用パッド１２と、第１及び第２の金属層３５，３６からなる配線１３とが同時に形成される。   Next, in the step shown in FIG. 15, the first metal layer 35 and the second metal are formed on the upper surface 43 </ b> A of the metal plate 43 in the portion exposed to the opening 48 </ b> A by an electrolytic plating method using the metal plate 43 as a power feeding layer. Layer 36 and solder 17 are formed sequentially. As a result, the external connection pad 12 composed of the first and second metal layers 35 and 36 and the wiring 13 composed of the first and second metal layers 35 and 36 are simultaneously formed.

次いで、図１６に示す工程では、レジスト膜４８を除去する。次いで、図１７に示す工程では、半導体チップ収容体１１の形状に対応する凹部５１を有した金型４９を金属板４３上に配置し、その後、凹部５１内に樹脂材を導入して、金属板４３上に半導体チップ収容体１１を形成する。樹脂材としては、例えば、エポキシ系樹脂を用いることができる。半導体チップ収容体１１の底板２３の厚さＭ１は、例えば、３０μｍとすることができる。また、半導体チップ収容体１１の枠体２４の厚さＭ２は、例えば、４０μｍ〜６０μｍとすることができる。   Next, in the step shown in FIG. 16, the resist film 48 is removed. Next, in the step shown in FIG. 17, a mold 49 having a recess 51 corresponding to the shape of the semiconductor chip housing 11 is placed on the metal plate 43, and then a resin material is introduced into the recess 51, The semiconductor chip container 11 is formed on the plate 43. As the resin material, for example, an epoxy resin can be used. The thickness M1 of the bottom plate 23 of the semiconductor chip housing 11 can be set to 30 μm, for example. In addition, the thickness M2 of the frame body 24 of the semiconductor chip container 11 can be set to 40 μm to 60 μm, for example.

次いで、金型４９を除去し、その後、先に説明した図１１〜図１３に示す工程と同様な処理を行うことにより、半導体装置１０が製造される。このような手法により、半導体装置１０を製造してもよい。   Next, the mold 49 is removed, and then the semiconductor device 10 is manufactured by performing the same process as the process shown in FIGS. 11 to 13 described above. The semiconductor device 10 may be manufactured by such a method.

図１８及び図１９は、本発明の第１の実施の形態に係る半導体装置のその他の製造工程を示す図である。図１８及び図１９において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。   18 and 19 are diagrams showing other manufacturing steps of the semiconductor device according to the first embodiment of the present invention. 18 and 19, the same components as those of the semiconductor device 10 according to the first embodiment are denoted by the same reference numerals.

図１８及び図１９を参照して、本発明の第１の実施の形態に係る半導体装置１０のその他の製造方法について説明する。始めに、図１８に示す工程では、金属板４３上を覆うように樹脂層５３を形成する。具体的には、例えば、金属板４３上にシート状の熱可塑性樹脂（例えば、ポリイミド系樹脂）を貼り付けることで樹脂層５３を形成する。樹脂層５３の厚さＭ３は、例えば、１００μｍとすることができる。   With reference to FIGS. 18 and 19, another method for manufacturing the semiconductor device 10 according to the first embodiment of the present invention will be described. First, in the step shown in FIG. 18, the resin layer 53 is formed so as to cover the metal plate 43. Specifically, for example, the resin layer 53 is formed by sticking a sheet-like thermoplastic resin (for example, polyimide resin) on the metal plate 43. The thickness M3 of the resin layer 53 can be set to 100 μm, for example.

次いで、図１９に示す工程では、半導体チップ収容体１１の形状に対応する凹部４５を有した金型４４を樹脂層５３に押し当て、樹脂層５３に凹部４５の形状を転写させることで、金属板４３上に半導体チップ収容体１１を形成する。半導体チップ収容体１１の底板２３の厚さＭ１は、例えば、３０μｍとすることができる。また、半導体チップ収容体１１の枠体２４の厚さＭ２は、例えば、４０μｍ〜６０μｍとすることができる。   Next, in the process shown in FIG. 19, a metal mold 44 having a recess 45 corresponding to the shape of the semiconductor chip housing 11 is pressed against the resin layer 53, and the shape of the recess 45 is transferred to the resin layer 53. The semiconductor chip container 11 is formed on the plate 43. The thickness M1 of the bottom plate 23 of the semiconductor chip housing 11 can be set to 30 μm, for example. In addition, the thickness M2 of the frame body 24 of the semiconductor chip container 11 can be set to 40 μm to 60 μm, for example.

次いで、金型４４を半導体チップ収容体１１から取り外し、その後、先に説明した図９〜図１３に示す工程と同様な処理を行うことで、半導体装置１０が製造される。このような手法により、半導体装置１０を製造してもよい。   Next, the mold 44 is removed from the semiconductor chip housing 11, and then the semiconductor device 10 is manufactured by performing the same processing as the steps shown in FIGS. 9 to 13 described above. The semiconductor device 10 may be manufactured by such a method.

なお、本実施の形態では、１枚の金属板４３上に１つの半導体装置１０を形成する場合を例に挙げて説明したが、１枚の金属板４３上に複数の半導体装置１０を形成してもよい。また、本実施の形態では、第２の金属層３６上にはんだ１７を形成した場合を例に挙げて説明したが、はんだ１７の代わりに、電解めっき法により形成されたＡｕ層を用いてもよい。   In this embodiment, the case where one semiconductor device 10 is formed on one metal plate 43 has been described as an example. However, a plurality of semiconductor devices 10 are formed on one metal plate 43. May be. In this embodiment, the case where the solder 17 is formed on the second metal layer 36 has been described as an example. However, instead of the solder 17, an Au layer formed by an electrolytic plating method may be used. Good.

（第２の実施の形態）
図２０は、本発明の第２の実施の形態に係る半導体装置の断面図であり、図２１は、半導体チップ配設部材の平面図である。図２０及び図２１において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。 (Second Embodiment)
FIG. 20 is a cross-sectional view of a semiconductor device according to the second embodiment of the present invention, and FIG. 21 is a plan view of a semiconductor chip mounting member. 20 and 21, the same components as those of the semiconductor device 10 according to the first embodiment are denoted by the same reference numerals.

図２０及び図２１を参照するに、第２の実施の形態の半導体装置６０は、第１の実施の形態の半導体装置１０に設けられた半導体チップ収容体１１の代わりに、絶縁部材６１を設けた以外は半導体装置１０と同様に構成される。   Referring to FIGS. 20 and 21, the semiconductor device 60 of the second embodiment is provided with an insulating member 61 instead of the semiconductor chip container 11 provided in the semiconductor device 10 of the first embodiment. The configuration is the same as the semiconductor device 10 except for the above.

絶縁部材６１は、板状とされている。絶縁部材６１は、複数の第１及び第２の貫通部３１，３２を有する。第１の貫通部３１は、外部接続用パッド１２を配設するためのものである。第２の貫通部３２は、第１の貫通部３１の一体的に構成されている。第２の貫通部３２は、配線１３を配設するためのものである。絶縁部材６１は、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと対向している。また、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと絶縁部材６１の上面６１Ａとの間隔Ｄは、電極パッド３８とはんだ１７との間隔Ｅよりも狭くなるように構成されている。   The insulating member 61 is plate-shaped. The insulating member 61 has a plurality of first and second penetrating portions 31 and 32. The first through portion 31 is for arranging the external connection pad 12. The second penetrating portion 32 is configured integrally with the first penetrating portion 31. The second penetrating portion 32 is for arranging the wiring 13. The insulating member 61 faces the surface 14A of the semiconductor chip 14 where the electrode pad 38 is not formed. Further, the distance D between the surface 14A of the semiconductor chip 14 where the electrode pad 38 is not formed and the upper surface 61A of the insulating member 61 is configured to be narrower than the distance E between the electrode pad 38 and the solder 17. Yes.

このように、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと対向するように絶縁部材６１を設けると共に、半導体チップ１４と絶縁部材６１との間隔Ｄを電極パッド３８とはんだ１７との間隔Ｅよりも狭くすることにより、半導体チップ１４と絶縁部材６１との間に設けられるアンダーフィル樹脂１８の厚さを従来よりも薄くすることが可能となるので、半導体装置６０を大型化することなく、アンダーフィル樹脂１８に起因する半導体装置６０の反りを低減することができる。   As described above, the insulating member 61 is provided so as to face the surface 14A of the semiconductor chip 14 where the electrode pad 38 is not formed, and the distance D between the semiconductor chip 14 and the insulating member 61 is set to the electrode pad 38 and the solder 17. Since the thickness of the underfill resin 18 provided between the semiconductor chip 14 and the insulating member 61 can be made thinner than before, the semiconductor device 60 can be enlarged. Therefore, the warp of the semiconductor device 60 due to the underfill resin 18 can be reduced.

電極パッド３８とはんだ１７との間隔Ｅが３５μｍの場合、半導体チップ１４と絶縁部材６１との間隔Ｄは、例えば、１０μｍとすることができる。また、絶縁部材６１の厚さＭ４は、例えば、３０μｍ〜４０μｍとすることができる。   When the distance E between the electrode pad 38 and the solder 17 is 35 μm, the distance D between the semiconductor chip 14 and the insulating member 61 can be set to 10 μm, for example. Moreover, the thickness M4 of the insulating member 61 can be set to, for example, 30 μm to 40 μm.

本実施の形態の半導体装置によれば、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと対向するように絶縁部材６１を配置して、半導体チップ１４と絶縁部材６１との間隔Ｄを電極パッド３８とはんだ１７との間隔Ｅよりも狭くすることにより、半導体チップ１４と絶縁部材６１との間に設けられるアンダーフィル樹脂１８の厚さを従来よりも薄くすることが可能となるため、アンダーフィル樹脂１８に起因する半導体装置６０の反りを低減することができる。   According to the semiconductor device of the present embodiment, the insulating member 61 is disposed so as to face the surface 14A of the semiconductor chip 14 where the electrode pad 38 is not formed, and the distance between the semiconductor chip 14 and the insulating member 61 is increased. By making D smaller than the interval E between the electrode pad 38 and the solder 17, the thickness of the underfill resin 18 provided between the semiconductor chip 14 and the insulating member 61 can be made thinner than before. Therefore, warpage of the semiconductor device 60 due to the underfill resin 18 can be reduced.

なお、本実施の形態では、複数の外部接続用パッド１２間を電気的に接続する配線１３を備えた半導体装置６０を例に挙げてしたが、本実施の形態は、配線１３を備えていない半導体装置（半導体装置６０の構成要素から配線１３を除いた半導体装置）にも適用可能である。また、配線１３を備えていない半導体装置においても、第２の実施の形態の半導体装置６０と同様な効果を得ることができる。   In the present embodiment, the semiconductor device 60 including the wiring 13 that electrically connects the plurality of external connection pads 12 is described as an example. However, the present embodiment does not include the wiring 13. The present invention can also be applied to a semiconductor device (a semiconductor device obtained by removing the wiring 13 from the constituent elements of the semiconductor device 60). Even in a semiconductor device not provided with the wiring 13, the same effect as that of the semiconductor device 60 of the second embodiment can be obtained.

また、第２の実施の形態の半導体装置６０は、第１の実施の形態の半導体装置１０と同様な手法により製造することができる。   Further, the semiconductor device 60 of the second embodiment can be manufactured by the same technique as that of the semiconductor device 10 of the first embodiment.

（第３の実施の形態）
図２２は、本発明の第３の実施の形態に係る半導体装置の断面図であり、図２３は、本発明の第３の実施の形態に係る半導体チップ収容体の平面図である。図２２及び図２３において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。 (Third embodiment)
FIG. 22 is a cross-sectional view of a semiconductor device according to the third embodiment of the present invention, and FIG. 23 is a plan view of a semiconductor chip container according to the third embodiment of the present invention. 22 and 23, the same components as those of the semiconductor device 10 according to the first embodiment are denoted by the same reference numerals.

図２２及び図２３を参照するに、第３の実施の形態の半導体装置７０は、第１の実施の形態の半導体装置１０に設けられた半導体チップ収容体１１、外部接続用パッド１２、及び配線１３の代わりに、半導体チップ収容体７１及び外部接続端子７２を設けた以外は半導体装置１０と同様に構成される。   Referring to FIGS. 22 and 23, a semiconductor device 70 according to the third embodiment includes a semiconductor chip container 11, an external connection pad 12, and a wiring provided in the semiconductor device 10 according to the first embodiment. The semiconductor device 10 is configured similarly to the semiconductor device 10 except that a semiconductor chip container 71 and an external connection terminal 72 are provided instead of the semiconductor device 10.

半導体チップ収容体７１は、底板７４と、枠体７５と、チップ収容部７６とを有する。底板７４は、板状とされている。底板７４は、複数の電極パッド３８が形成された側の半導体チップ１４の面１４Ａのうち、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと対向するように配置されている。底板７４は、電極パッド３８が形成された側の半導体チップ１４の面１４Ａと底板７４の上面７４Ａとの間隔Ｆを従来の半導体装置１００，１２０の間隔Ｊ（図１及び図２参照）よりも狭くするための部材である。間隔Ｆは、はんだ１７と電極パッド３８との間隔Ｇよりも狭くなるように構成されている。間隔Ｇが３５μｍの場合、間隔Ｆは、例えば、１０μｍとすることができる。また、底板７４の厚さＭ５は、例えば、３０μｍとすることができる。   The semiconductor chip housing 71 has a bottom plate 74, a frame body 75, and a chip housing portion 76. The bottom plate 74 has a plate shape. The bottom plate 74 is disposed so as to face the surface 14A of the semiconductor chip 14 where the electrode pads 38 are not formed in the surface 14A of the semiconductor chip 14 on the side where the plurality of electrode pads 38 are formed. In the bottom plate 74, the distance F between the surface 14A of the semiconductor chip 14 on the side where the electrode pad 38 is formed and the upper surface 74A of the bottom plate 74 is larger than the distance J between the conventional semiconductor devices 100 and 120 (see FIGS. 1 and 2). It is a member for narrowing. The interval F is configured to be narrower than the interval G between the solder 17 and the electrode pad 38. When the gap G is 35 μm, the gap F can be set to 10 μm, for example. Further, the thickness M5 of the bottom plate 74 can be set to 30 μm, for example.

このように、複数の電極パッド３８が形成された側の半導体チップ１４の面１４Ａと対向するように底板７４を設けて、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと底板７４との間隔Ｆを狭くすることにより、半導体チップ１４と底板７４との間に設けられるアンダーフィル樹脂１８の厚さを従来よりも薄くすることが可能となるため、アンダーフィル樹脂１８に起因する半導体装置７０の反りを低減することができる。   Thus, the bottom plate 74 is provided so as to face the surface 14A of the semiconductor chip 14 on the side where the plurality of electrode pads 38 are formed, and the surface 14A and the bottom plate of the semiconductor chip 14 in the portion where the electrode pads 38 are not formed. Since the thickness of the underfill resin 18 provided between the semiconductor chip 14 and the bottom plate 74 can be made thinner than before by narrowing the gap F with respect to 74, this is caused by the underfill resin 18. Warpage of the semiconductor device 70 can be reduced.

底板７４は、貫通部７７を有する。貫通部７７は、半導体チップ１４に設けられた電極パッド３８と対向する部分の底板７４に形成されている。貫通部７７は、はんだ１７及び外部接続端子７２を配設するためのものである。   The bottom plate 74 has a through portion 77. The penetrating portion 77 is formed on the bottom plate 74 at a portion facing the electrode pad 38 provided on the semiconductor chip 14. The through portion 77 is for arranging the solder 17 and the external connection terminal 72.

枠体７５は、額縁形状とされている。枠体７５は、半導体チップ１４の側面１４Ｃを囲むように、底板７４上に設けられている。枠体７５の厚さＭ６は、例えば、４０μｍ〜６０μｍとすることができる。   The frame body 75 has a frame shape. The frame body 75 is provided on the bottom plate 74 so as to surround the side surface 14 </ b> C of the semiconductor chip 14. The thickness M6 of the frame 75 can be set to 40 μm to 60 μm, for example.

このように、底板７４上に半導体チップ１４の側面１４Ｃを囲む枠体７５を設けることにより、半導体チップ１４の側面１４Ｃと枠体７５の内壁７５Ａとの間にアンダーフィル樹脂１８を配置することが可能となる。これにより、半導体チップ１４を半導体チップ収容体７１に強固に固定することができる。   Thus, by providing the frame body 75 surrounding the side surface 14C of the semiconductor chip 14 on the bottom plate 74, the underfill resin 18 can be disposed between the side surface 14C of the semiconductor chip 14 and the inner wall 75A of the frame body 75. It becomes possible. Thereby, the semiconductor chip 14 can be firmly fixed to the semiconductor chip housing 71.

チップ収容部７６は、底板７４の上面７４Ａと枠体７５の内壁７５Ａとにより形成される凹部である。チップ収容部７６は、半導体チップ１４を収容するためのものである。   The chip accommodating portion 76 is a recess formed by the upper surface 74 </ b> A of the bottom plate 74 and the inner wall 75 </ b> A of the frame body 75. The chip housing portion 76 is for housing the semiconductor chip 14.

上記半導体チップ収容体７１は、絶縁性を有する材料により構成されている。半導体チップ収容体７１の材料としては、例えば、熱可塑性樹脂を用いることができる。熱可塑性樹脂を用いることにより、一般的なアンダーフィル樹脂１８よりも熱膨張係数の小さい半導体チップ収容体７１を形成できる。   The semiconductor chip container 71 is made of an insulating material. As a material of the semiconductor chip housing 71, for example, a thermoplastic resin can be used. By using the thermoplastic resin, it is possible to form the semiconductor chip housing 71 having a smaller thermal expansion coefficient than that of the general underfill resin 18.

このように、半導体チップ収容体７１の材料として熱膨張係数の小さい熱可塑性樹脂を用いることにより、半導体装置７０の反りを低減することができる。   Thus, the warp of the semiconductor device 70 can be reduced by using a thermoplastic resin having a small thermal expansion coefficient as the material of the semiconductor chip housing 71.

外部接続端子７２は、金属膜８１と、金属層８２とから構成されている。金属膜８１は、貫通部７７に設けられている。金属膜８１の上端部は、内部接続端子１６と接続されている。これにより、金属膜８１は、内部接続端子１６を介して、半導体チップ１４と電気的に接続されている。金属膜８１は、その下端部が底板７４の下面７４Ｂから突出している。金属膜８１としては、Ｃｕ層上にＮｉ層を積層させたＣｕ／Ｎｉ積層膜を用いることができる。   The external connection terminal 72 includes a metal film 81 and a metal layer 82. The metal film 81 is provided in the through portion 77. The upper end portion of the metal film 81 is connected to the internal connection terminal 16. As a result, the metal film 81 is electrically connected to the semiconductor chip 14 via the internal connection terminals 16. The lower end portion of the metal film 81 protrudes from the lower surface 74 </ b> B of the bottom plate 74. As the metal film 81, a Cu / Ni laminated film in which a Ni layer is laminated on a Cu layer can be used.

また、金属膜８１上に設けられたはんだ１７と電極パッド３８との間隔Ｇは、半導体チップ１４と底板７４との間隔Ｆよりも広くなるように構成されている。   Further, the gap G between the solder 17 provided on the metal film 81 and the electrode pad 38 is configured to be wider than the gap F between the semiconductor chip 14 and the bottom plate 74.

このように、はんだ１７と電極パッド３８との間隔Ｇを広くすることにより、はんだ１７と電極パッド３８との間に十分な量のアンダーフィル樹脂１８を配置することが可能となるため、電極パッド３８と外部接続端子７２との間の電気的な接続信頼性を十分に確保することができる。   Thus, by widening the gap G between the solder 17 and the electrode pad 38, a sufficient amount of the underfill resin 18 can be disposed between the solder 17 and the electrode pad 38. It is possible to sufficiently ensure the electrical connection reliability between the external connection terminal and the external connection terminal.

金属層８２は、底板７４の下面７４Ｂから突出した部分の金属膜８１を覆うように設けられている。金属層８２としては、例えば、Ａｕ層を用いることができる。金属層８２の厚さは、例えば、１μｍとすることができる。   The metal layer 82 is provided so as to cover a portion of the metal film 81 protruding from the lower surface 74 </ b> B of the bottom plate 74. As the metal layer 82, for example, an Au layer can be used. The thickness of the metal layer 82 can be set to 1 μm, for example.

本実施の形態の半導体装置によれば、複数の電極パッド３８が形成された側の半導体チップ１４の面１４Ａと対向する底板７４と、半導体チップ１４の側面１４Ｃを囲む枠体７５とを備えた半導体チップ収容体７１を設けると共に、電極パッド３８が形成されていない部分の半導体チップ１４の面１４Ａと底板７４との間隔Ｆを電極パッド３８とはんだ１７との間隔Ｇよりも狭くすることにより、半導体チップ１４の面１４Ａと底板７４との間に設けられるアンダーフィル樹脂１８の厚さを従来よりも薄くすることが可能となるため、半導体装置７０を大型化することなく、アンダーフィル樹脂１８に起因する半導体装置７０の反りを低減することができる。   According to the semiconductor device of the present embodiment, the bottom plate 74 facing the surface 14A of the semiconductor chip 14 on the side where the plurality of electrode pads 38 are formed, and the frame body 75 surrounding the side surface 14C of the semiconductor chip 14 are provided. By providing the semiconductor chip container 71 and making the distance F between the surface 14A of the semiconductor chip 14 and the bottom plate 74 where the electrode pad 38 is not formed smaller than the distance G between the electrode pad 38 and the solder 17, Since the thickness of the underfill resin 18 provided between the surface 14A of the semiconductor chip 14 and the bottom plate 74 can be made thinner than before, the underfill resin 18 can be formed without increasing the size of the semiconductor device 70. The resulting warpage of the semiconductor device 70 can be reduced.

また、はんだ１７と電極パッド３８との間隔Ｇを、半導体チップ１４の面１４Ａと底板７４との間隔Ｆよりも広くすることにより、はんだ１７と電極パッド３８との間に十分な量のアンダーフィル樹脂１８を充填することが可能となるため、電極パッド３８と外部接続端子７２との間の電気的な接続信頼性を十分に確保することができる。   Further, by making the gap G between the solder 17 and the electrode pad 38 wider than the gap F between the surface 14A of the semiconductor chip 14 and the bottom plate 74, a sufficient amount of underfill is provided between the solder 17 and the electrode pad 38. Since the resin 18 can be filled, electrical connection reliability between the electrode pad 38 and the external connection terminal 72 can be sufficiently ensured.

図２４〜図２９は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す図である。図２４〜図２９において、第３の実施の形態の半導体装置７０と同一構成部分には同一符号を付す。   24 to 29 are views showing manufacturing steps of the semiconductor device according to the third embodiment of the present invention. 24 to 29, the same components as those of the semiconductor device 70 according to the third embodiment are denoted by the same reference numerals.

始めに、図２４に示す工程では、第１の実施の形態で説明した図６〜図８に示す工程と同様な処理を行うことにより、金属板４３上に底板７４及び枠体７５よりなる半導体チップ収容体７１を形成する。半導体チップ収容体７１の材料としては、絶縁性を有する材料を用いることができる。具体的には、例えば、熱可塑性樹脂を用いることができる。底板７４の厚さＭ５は、例えば、３０μｍとすることができる。また、枠体７５の厚さＭ６は、例えば、４０μｍ〜６０μｍとすることができる。   First, in the process shown in FIG. 24, the same process as the process shown in FIGS. 6 to 8 described in the first embodiment is performed, so that a semiconductor composed of a bottom plate 74 and a frame 75 on the metal plate 43. A chip container 71 is formed. As a material of the semiconductor chip container 71, an insulating material can be used. Specifically, for example, a thermoplastic resin can be used. The thickness M5 of the bottom plate 74 can be set to 30 μm, for example. Further, the thickness M6 of the frame body 75 can be set to 40 μm to 60 μm, for example.

次いで、図２５に示す工程では、貫通部７７に露出された部分の金属板４３をエッチングして、金属板４３に凹部８５を形成する。   Next, in the step shown in FIG. 25, the metal plate 43 in the portion exposed at the through portion 77 is etched to form a recess 85 in the metal plate 43.

次いで、図２６に示す工程では、金属板４３を給電層とする電解めっき法により、凹部８５に対応する部分の金属板４３上に、金属層８２と、金属膜８１と、はんだ１７とを順次形成する。これにより、金属膜８１及び金属層８２からなる外部接続端子７２が形成される。   Next, in the process shown in FIG. 26, the metal layer 82, the metal film 81, and the solder 17 are sequentially formed on the metal plate 43 corresponding to the recess 85 by an electrolytic plating method using the metal plate 43 as a power feeding layer. Form. Thereby, the external connection terminal 72 composed of the metal film 81 and the metal layer 82 is formed.

次いで、図２７に示す工程では、チップ収容部７６とはんだ１７上に位置する貫通部７７とに、アンダーフィル樹脂１８を形成する。具体的には、アンダーフィル樹脂１８をディスペンスする。アンダーフィル樹脂１８としては、例えば、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））や、ペースト状の異方性導電樹脂（例えば、ＡＣＰ（Anisotropic Conductive Paste））等を用いることができる。   Next, in the process shown in FIG. 27, the underfill resin 18 is formed in the chip housing portion 76 and the through portion 77 located on the solder 17. Specifically, the underfill resin 18 is dispensed. As the underfill resin 18, for example, a paste-like insulating resin (for example, NCP (Non Conductive Paste)), a paste-like anisotropic conductive resin (for example, ACP (Anisotropic Conductive Paste)), or the like can be used. .

次いで、図２８に示す工程では、電極パッド３８に内部接続端子１６が形成された半導体チップ１４を準備すると共に、図２７に示す構造体を加熱し、半導体チップ１４を図２７に示す構造体に押圧して、内部接続端子１６と外部接続端子７２とを圧着させる。これにより、半導体チップ１４は、外部接続端子７２に対してフリップチップ接続される。このとき、半導体チップ１４と底板７４との間隔Ｆは、電極パッド３８とはんだ１７との間隔Ｇよりも狭くする。具体的には、間隔Ｇが３５μｍの場合、間隔Ｆは、例えば、１０μｍとすることができる。   Next, in the step shown in FIG. 28, the semiconductor chip 14 in which the internal connection terminals 16 are formed on the electrode pads 38 is prepared, and the structure shown in FIG. 27 is heated to convert the semiconductor chip 14 into the structure shown in FIG. The internal connection terminal 16 and the external connection terminal 72 are crimped by pressing. As a result, the semiconductor chip 14 is flip-chip connected to the external connection terminal 72. At this time, the interval F between the semiconductor chip 14 and the bottom plate 74 is made smaller than the interval G between the electrode pad 38 and the solder 17. Specifically, when the gap G is 35 μm, the gap F can be set to 10 μm, for example.

このように、半導体チップ１４と底板７４との間隔Ｆを電極パッド３８とはんだ１７との間隔Ｇよりも狭くして、半導体チップ１４と底板７４との間に配設されるアンダーフィル樹脂１８の厚さを従来よりも薄くすることにより、アンダーフィル樹脂１８に起因する半導体装置７０の反りを低減することができる。   As described above, the gap F between the semiconductor chip 14 and the bottom plate 74 is made narrower than the gap G between the electrode pad 38 and the solder 17, and the underfill resin 18 disposed between the semiconductor chip 14 and the bottom plate 74. By making the thickness thinner than before, warpage of the semiconductor device 70 due to the underfill resin 18 can be reduced.

次いで、図２９に示す工程では、金属板４３を除去する。具体的には、例えば、ウエットエッチングにより金属板４３を除去する。これにより、半導体装置７０が製造される。   Next, in the step shown in FIG. 29, the metal plate 43 is removed. Specifically, for example, the metal plate 43 is removed by wet etching. Thereby, the semiconductor device 70 is manufactured.

なお、本実施の形態では、１枚の金属板４３上に１つの半導体装置７０を形成する場合を例に挙げて説明したが、１枚の金属板４３上に複数の半導体装置７０を形成してもよい。また、本実施の形態では、金属膜８１上にはんだ１７を形成した場合を例に挙げて説明したが、はんだ１７の代わりに、電解めっき法により形成されたＡｕ層を設けてもよい。   In this embodiment, the case where one semiconductor device 70 is formed on one metal plate 43 has been described as an example. However, a plurality of semiconductor devices 70 are formed on one metal plate 43. May be. In this embodiment, the case where the solder 17 is formed on the metal film 81 has been described as an example. However, instead of the solder 17, an Au layer formed by an electrolytic plating method may be provided.

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and within the scope of the present invention described in the claims, Various modifications and changes are possible.

本発明は、外部接続用パッド又は外部接続端子に対してフリップチップ接続される半導体チップと、アンダーフィル樹脂とを備えた半導体装置及びその製造方法に適用できる。
The present invention can be applied to a semiconductor device including a semiconductor chip flip-chip connected to an external connection pad or an external connection terminal, and an underfill resin, and a manufacturing method thereof.

従来の半導体装置の断面図である。It is sectional drawing of the conventional semiconductor device. 従来の他の半導体装置の断面図である。It is sectional drawing of the other conventional semiconductor device. 本発明の第１の実施の形態に係る半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体チップ収容体の平面図である。It is a top view of the semiconductor chip container which concerns on the 1st Embodiment of this invention. 図３に示す半導体装置をＡ視した図である。It is the figure which looked at the semiconductor device shown in FIG. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）である。FIG. 6 is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the first embodiment of the invention; 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）である。FIG. 8 is a diagram (part 2) for illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention; 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）である。It is FIG. (The 3) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）である。FIG. 4 is a diagram (part 4) illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention; 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）である。It is FIG. (5) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）である。It is FIG. (6) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）である。It is FIG. (The 7) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）である。It is FIG. (The 8) which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の他の製造工程を示す図（その１）である。It is FIG. (The 1) which shows the other manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の他の製造工程を示す図（その２）である。It is FIG. (2) which shows the other manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の他の製造工程を示す図（その３）である。It is FIG. (The 3) which shows the other manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の他の製造工程を示す図（その４）である。It is FIG. (4) which shows the other manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置のその他の製造工程を示す図（その１）である。It is FIG. (The 1) which shows the other manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置のその他の製造工程を示す図（その２）である。It is FIG. (2) which shows the other manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 2nd Embodiment of this invention. 半導体チップ配設部材の平面図である。It is a top view of a semiconductor chip arrangement member. 本発明の第３の実施の形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体チップ収容体の平面図である。It is a top view of the semiconductor chip container which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その１）である。It is FIG. (1) which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その２）である。It is FIG. (2) which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その３）である。It is FIG. (The 3) which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その４）である。It is FIG. (4) which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その５）である。It is FIG. (5) which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その６）である。It is FIG. (6) which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention.

符号の説明Explanation of symbols

１０，６０，７０ 半導体装置
１１，７１ 半導体チップ収容体
１２ 外部接続用パッド
１３ 配線
１４ 半導体チップ
１４Ａ 面
１４Ｃ 側面
１６ 内部接続端子
１７ はんだ
１８ アンダーフィル樹脂
２３，７４ 底板
２３Ａ，４３Ａ，６１Ａ，７４Ａ 上面
２３Ｂ，３５Ａ，７４Ｂ 下面
２４，７５ 枠体
２４Ａ，７５Ａ 内壁
２５，７６ チップ収容部
３１ 第１の貫通部
３２ 第２の貫通部
３５ 第１の金属層
３６ 第２の金属層
３８ 電極パッド
４３ 金属板
４４，４９ 金型
４５，５１，８５ 凹部
４８ レジスト膜
４８Ａ 開口部
５３ 樹脂層
６１ 絶縁部材
７２ 外部接続端子
７７ 貫通部
８１ 金属膜
８２ 金属層
Ｂ〜Ｇ 間隔
Ｍ１〜Ｍ６ 厚さ DESCRIPTION OF SYMBOLS 10,60,70 Semiconductor device 11,71 Semiconductor chip container 12 External connection pad 13 Wiring 14 Semiconductor chip 14A surface 14C Side surface 16 Internal connection terminal 17 Solder 18 Underfill resin 23, 74 Bottom plate 23A, 43A, 61A, 74A Upper surface 23B, 35A, 74B Lower surface 24, 75 Frame body 24A, 75A Inner wall 25, 76 Chip housing portion 31 First penetration portion 32 Second penetration portion 35 First metal layer 36 Second metal layer 38 Electrode pad 43 Metal Plate 44, 49 Mold 45, 51, 85 Recess 48 Resist film 48A Opening 53 Resin layer 61 Insulating member 72 External connection terminal 77 Penetration part 81 Metal film 82 Metal layer BG spacing M1-M6 thickness

Claims (11)

複数の電極パッドを有する半導体チップと、前記複数の電極パッドに設けられた内部接続端子と、前記内部接続端子を介して、前記電極パッドと電気的に接続された外部接続用パッドと、アンダーフィル樹脂と、を備えた半導体装置であって、
前記複数の電極パッドが形成された側の前記半導体チップの面と対向する底板、及び前記半導体チップの側面を囲む枠体を有する半導体チップ収容体と、
前記外部接続用パッドの上面に配置され、前記内部接続端子を前記外部接続用パッド上に固定するはんだと、を設け、
前記複数の電極パッドと対向する部分の前記底板には、前記底板を貫通する貫通部が形成されており、
前記複数の電極パッドが形成されていない部分の前記半導体チップの面と前記底板の上面との第１の間隔を、前記電極パッドと前記はんだの上面との第２の間隔よりも狭くすると共に、前記半導体チップと前記底板との間、及び前記電極パッドと前記外部接続用パッドとの間に前記アンダーフィル樹脂を充填し、
前記外部接続用パッド及び前記はんだを前記貫通部に設け、前記外部接続用パッドの下面を前記底板の下面と面一にし、
前記半導体チップ収容体の熱膨張係数は前記アンダーフィル樹脂の熱膨張係数よりも小さいことを特徴とする半導体装置。 A semiconductor chip having a plurality of electrode pads; internal connection terminals provided on the plurality of electrode pads; external connection pads electrically connected to the electrode pads through the internal connection terminals; and underfill A semiconductor device comprising a resin,
A semiconductor chip container having a bottom plate facing the surface of the semiconductor chip on the side on which the plurality of electrode pads are formed, and a frame surrounding the side surface of the semiconductor chip;
A solder disposed on the top surface of the external connection pad and fixing the internal connection terminal on the external connection pad; and
In the bottom plate of the portion facing the plurality of electrode pads, a penetrating portion penetrating the bottom plate is formed,
The first distance between the surface of the semiconductor chip and the upper surface of the bottom plate in the portion where the plurality of electrode pads are not formed is narrower than the second distance between the electrode pad and the upper surface of the solder. Filling the underfill resin between the semiconductor chip and the bottom plate, and between the electrode pad and the external connection pad,
The external connection pad and the solder are provided in the penetrating portion, and the lower surface of the external connection pad is flush with the lower surface of the bottom plate ,
The semiconductor device according to claim 1, wherein a thermal expansion coefficient of the semiconductor chip container is smaller than a thermal expansion coefficient of the underfill resin . 前記半導体チップの側面と前記枠体との間に、前記アンダーフィル樹脂を設けたことを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the underfill resin is provided between a side surface of the semiconductor chip and the frame. 前記底板に、複数の前記外部接続用パッド間を電気的に接続する配線を設けたことを特徴とする請求項１または２記載の半導体装置。   3. The semiconductor device according to claim 1, wherein a wiring for electrically connecting the plurality of external connection pads is provided on the bottom plate. 前記半導体チップ収容体の材料は、熱可塑性樹脂であることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。   4. The semiconductor device according to claim 1, wherein a material of the semiconductor chip container is a thermoplastic resin. 複数の電極パッドを有する半導体チップと、前記複数の電極パッドに設けられた内部接続端子と、前記内部接続端子を介して、前記電極パッドと電気的に接続された外部接続端子と、アンダーフィル樹脂と、を備えた半導体装置であって、
前記複数の電極パッドが形成された側の前記半導体チップの面と対向する底板、及び前記半導体チップの側面を囲む枠体を有する半導体チップ収容体と、
前記外部接続端子の上面に配置され、前記内部接続端子を前記外部接続端子上に固定するはんだと、を設け、
前記複数の電極パッドと対向する部分の前記底板には、前記底板を貫通する貫通部が形成されており、
前記複数の電極パッドが形成されていない部分の前記半導体チップの面と前記底板の上面との第１の間隔を、前記電極パッドと前記はんだの上面との第２の間隔よりも狭くすると共に、前記半導体チップと前記底板との間、及び前記電極パッドと前記外部接続端子との間に前記アンダーフィル樹脂を充填し、
前記外部接続端子及び前記はんだを前記貫通部に設け、
前記外部接続端子の下端部は、前記底板の下面から突出し、
前記半導体チップ収容体の熱膨張係数は前記アンダーフィル樹脂の熱膨張係数よりも小さいことを特徴とする半導体装置。 A semiconductor chip having a plurality of electrode pads; an internal connection terminal provided on the plurality of electrode pads; an external connection terminal electrically connected to the electrode pad via the internal connection terminal; and an underfill resin A semiconductor device comprising:
A semiconductor chip container having a bottom plate facing the surface of the semiconductor chip on the side on which the plurality of electrode pads are formed, and a frame surrounding the side surface of the semiconductor chip;
Provided on the upper surface of the external connection terminal, and solder for fixing the internal connection terminal on the external connection terminal,
In the bottom plate of the portion facing the plurality of electrode pads, a penetrating portion penetrating the bottom plate is formed,
The first distance between the surface of the semiconductor chip and the upper surface of the bottom plate in the portion where the plurality of electrode pads are not formed is narrower than the second distance between the electrode pad and the upper surface of the solder. Filling the underfill resin between the semiconductor chip and the bottom plate, and between the electrode pad and the external connection terminal,
Providing the external connection terminal and the solder in the penetrating portion;
The lower end of the external connection terminal is projected from the lower surface of the bottom plate,
The semiconductor device according to claim 1, wherein a thermal expansion coefficient of the semiconductor chip container is smaller than a thermal expansion coefficient of the underfill resin . 前記半導体チップの側面と前記枠体との間に、前記アンダーフィル樹脂を設けたことを特徴とする請求項５記載の半導体装置。   The semiconductor device according to claim 5, wherein the underfill resin is provided between a side surface of the semiconductor chip and the frame. 前記半導体チップ収容体の材料は、熱可塑性樹脂であることを特徴とする請求項５または６記載の半導体装置。   The semiconductor device according to claim 5 or 6, wherein a material of the semiconductor chip container is a thermoplastic resin. 支持板となる金属板を準備する金属板準備工程と、
半導体チップに設けられた電極パッドと対向する第１の貫通部、及び該第１の貫通部と一体的に構成された第２の貫通部を有し、前記電極パッドが形成された側の前記半導体チップと対向する底板と、前記半導体チップの側面を囲む枠体と、前記半導体チップが収容されるチップ収容部と、を備えた半導体チップ収容体の形状に対応する凹部を有した金型を準備する金型準備工程と、
前記金型を前記金属板上に配置した後、前記凹部内に樹脂材を導入して、前記金属板上に前記半導体チップ収容体を形成する半導体チップ収容体形成工程と、
前記半導体チップ収容体形成工程後に、前記半導体チップ収容体から前記金型を取り外す金型取外工程と、
前記金属板を給電層とする電解めっき法により、前記第１及び第２の貫通部から露出された部分の前記金属板の上面に金属層を形成することで、前記第１の貫通部に配置された外部接続用パッドと前記第２の貫通部に配置された配線とを同時に形成する外部接続用パッド及び配線形成工程と、
前記金属層の上面にはんだを形成するはんだ形成工程と、
前記チップ収容部と、前記はんだ上に位置する前記第１及び第２の貫通部とにアンダーフィル樹脂を形成するアンダーフィル樹脂形成工程と、
前記電極パッドに前記内部接続端子が形成された前記半導体チップを、前記アンダーフィル樹脂に押圧して、前記内部接続端子と前記外部接続用パッドとを圧着させる圧着工程と、
前記圧着工程後に、前記金属板を除去する金属板除去工程と、を含むことを特徴とする半導体装置の製造方法。 A metal plate preparation step of preparing a metal plate to be a support plate;
A first penetrating portion opposed to an electrode pad provided in the semiconductor chip; and a second penetrating portion configured integrally with the first penetrating portion, on the side where the electrode pad is formed A mold having a recess corresponding to the shape of a semiconductor chip container, comprising: a bottom plate facing the semiconductor chip; a frame surrounding the side surface of the semiconductor chip; and a chip housing part for housing the semiconductor chip. Mold preparation process to prepare,
A semiconductor chip container forming step for forming the semiconductor chip container on the metal plate by introducing a resin material into the recess after the mold is disposed on the metal plate;
After the semiconductor chip container forming process, a mold removing process for removing the mold from the semiconductor chip container,
A metal layer is formed on the top surface of the metal plate exposed from the first and second through portions by an electroplating method using the metal plate as a power feeding layer, and is disposed in the first through portion. An external connection pad and a wiring forming step for simultaneously forming the external connection pad and the wiring disposed in the second through portion;
Forming a solder on the upper surface of the metal layer; and
An underfill resin forming step of forming an underfill resin in the chip housing portion and the first and second through portions located on the solder;
A crimping step of pressing the semiconductor chip in which the internal connection terminal is formed on the electrode pad against the underfill resin, and crimping the internal connection terminal and the external connection pad;
And a metal plate removing step of removing the metal plate after the crimping step. 前記はんだ形成工程の代わりに、電解めっき法により、前記金属層の上面にＡｕ層を形成するＡｕ層形成工程を設けたことを特徴とする請求項８記載の半導体装置の製造方法。   9. The method of manufacturing a semiconductor device according to claim 8, further comprising an Au layer forming step of forming an Au layer on the upper surface of the metal layer by electrolytic plating instead of the solder forming step. 支持板となる金属板上に、
金型を用いて、前記金属板上に、半導体チップに設けられた電極パッドと対向する貫通部を有し、前記電極パッドが形成された側の前記半導体チップと対向する底板と、前記半導体チップの側面を囲む枠体と、前記半導体チップが収容されるチップ収容部と、を備えた半導体チップ収容体を形成する半導体チップ収容体形成工程と、
前記貫通部に露出された部分の前記金属板をエッチングして、前記金属板に凹部を形成する凹部形成工程と、
前記金属板を給電層とする電解めっき法により、前記凹部に対応する部分の前記金属板上に、金属層と、金属膜と、はんだとを順次積層させることで、前記金属層及び前記金属膜からなる外部接続端子と前記はんだとを形成する外部接続端子及びはんだ形成工程と、
前記チップ収容部と、前記はんだ上に位置する前記貫通部とにアンダーフィル樹脂を形成するアンダーフィル樹脂形成工程と、
前記電極パッドに前記内部接続端子が形成された前記半導体チップを、前記アンダーフィル樹脂に押圧して、前記内部接続端子と前記外部接続端子とを圧着させる圧着工程と、
前記圧着工程後に、前記金属板を除去する金属板除去工程と、を含むことを特徴とする半導体装置の製造方法。 On the metal plate that becomes the support plate,
A bottom plate opposed to the semiconductor chip on the side where the electrode pad is formed, having a penetrating portion opposed to an electrode pad provided on the semiconductor chip on the metal plate using a mold; and the semiconductor chip A semiconductor chip housing body forming step of forming a semiconductor chip housing body, comprising: a frame body that surrounds the side surface; and a chip housing portion that houses the semiconductor chip;
A recess forming step of etching a portion of the metal plate exposed in the penetrating portion to form a recess in the metal plate;
A metal layer, a metal film, and a solder are sequentially stacked on the metal plate in a portion corresponding to the recess by an electrolytic plating method using the metal plate as a power feeding layer, so that the metal layer and the metal film are stacked. An external connection terminal for forming the external connection terminal and the solder, and a solder formation step,
An underfill resin forming step of forming an underfill resin in the chip housing portion and the through portion located on the solder;
A crimping step of pressing the semiconductor chip in which the internal connection terminal is formed on the electrode pad against the underfill resin, and crimping the internal connection terminal and the external connection terminal;
And a metal plate removing step of removing the metal plate after the crimping step. 前記外部接続端子及びはんだ形成工程の代わりに、電解めっき法により、前記凹部に対応する部分の前記金属板に、前記金属層と、前記金属膜と、Ａｕ層とを順次積層させることで、前記金属層及び前記金属膜からなる前記外部接続端子と前記Ａｕ層とを同時に形成する外部接続端子及びＡｕ層形成工程を設けたことを特徴とする請求項１０記載の半導体装置の製造方法。   Instead of the external connection terminal and the solder forming step, the metal layer, the metal film, and the Au layer are sequentially stacked on the metal plate corresponding to the concave portion by electrolytic plating, 11. The method of manufacturing a semiconductor device according to claim 10, further comprising a step of forming an external connection terminal and an Au layer for simultaneously forming the external connection terminal made of a metal layer and the metal film and the Au layer.
JP2006269595A 2006-09-29 2006-09-29 Semiconductor device and manufacturing method thereof Active JP5394604B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006269595A JP5394604B2 (en) 2006-09-29 2006-09-29 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006269595A JP5394604B2 (en) 2006-09-29 2006-09-29 Semiconductor device and manufacturing method thereof

Publications (3)

Publication Number Publication Date
JP2008091545A JP2008091545A (en) 2008-04-17
JP2008091545A5 JP2008091545A5 (en) 2009-09-03
JP5394604B2 true JP5394604B2 (en) 2014-01-22

Family

ID=39375412

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006269595A Active JP5394604B2 (en) 2006-09-29 2006-09-29 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP5394604B2 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3558498B2 (en) * 1997-07-22 2004-08-25 沖電気工業株式会社 Method for manufacturing semiconductor device
JP2001339011A (en) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP4558413B2 (en) * 2004-08-25 2010-10-06 新光電気工業株式会社 Substrate, semiconductor device, substrate manufacturing method, and semiconductor device manufacturing method

Also Published As

Publication number Publication date
JP2008091545A (en) 2008-04-17

Similar Documents

Publication Publication Date Title
JP5193898B2 (en) Semiconductor device and electronic device
US8225502B2 (en) Wiring board manufacturing method
JP4551321B2 (en) Electronic component mounting structure and manufacturing method thereof
US7370411B2 (en) Wiring board manufacturing method
US7989959B1 (en) Method of forming stacked-die integrated circuit
US20080308308A1 (en) Method of manufacturing wiring board, method of manufacturing semiconductor device and wiring board
JP5106460B2 (en) Semiconductor device, manufacturing method thereof, and electronic device
JP2009506572A (en) Microfeature assemblies including interconnect structures and methods for forming such interconnect structures
US7972149B2 (en) Board with connection terminals
US8169072B2 (en) Semiconductor device, manufacturing method thereof, and electronic device
JP2013162128A (en) Package-on-package-type semiconductor package and method of fabricating the same
US9209146B2 (en) Electronic device packages having bumps and methods of manufacturing the same
US20100320594A1 (en) Semiconductor device with reinforcement plate and method of forming same
JP2008147598A (en) Stacked package, and method for manufacturing the same
US6713880B2 (en) Semiconductor device and method for producing the same, and method for mounting semiconductor device
US7768140B2 (en) Semiconductor device
JP2002118226A (en) Semiconductor device and its manufacturing method
JP2009252942A (en) Component built-in wiring board, and method of manufacturing component built-in wiring board
JP2019050302A (en) Semiconductor device
JP6318084B2 (en) Semiconductor device and manufacturing method thereof
JP2010073838A (en) Semiconductor package and method of manufacturing the same, and semiconductor device
JP5394604B2 (en) Semiconductor device and manufacturing method thereof
JP2011009623A (en) Electronic component package and method of manufacturing the same
JP2006173234A (en) Semiconductor device and its manufacturing method
US10187979B2 (en) Wiring substrate and electronic component device

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090715

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090715

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100301

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120327

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121225

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131015

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131017

R150 Certificate of patent or registration of utility model

Ref document number: 5394604

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150