JP5394091B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法に関し、特に基板の上に半導体薄膜を形成した後分離して半導体装置を製造し、基板の再利用を可能にする半導体装置の製造方法に関する。本発明は例えば半導体薄膜により発光素子の列を形成する場合に用いられる。 The present invention relates to a method of manufacturing a semiconductor device, and manufacturing a semiconductor device in particular separated after forming a semiconductor thin film on a substrate, it relates to a method of manufacturing a semiconductor device which enables reuse of the substrate. The present invention is used, for example, when a row of light emitting elements is formed by a semiconductor thin film.
発光素子を安価に形成する方法として、サファイア基板上に中間層を形成し、その上に化合物半導体層を形成し、そこに発光部を形成する方法がある（特許文献１）。 As a method for forming a light emitting element at a low cost, there is a method in which an intermediate layer is formed on a sapphire substrate, a compound semiconductor layer is formed thereon, and a light emitting portion is formed there (Patent Document 1).
また、化合物半導体としてＧａＡｓ系の半導体を用いる場合には、図２２乃至図２３に示すように行うことが知られている。 Further, when a GaAs-based semiconductor is used as the compound semiconductor, it is known to perform as shown in FIGS.
この方法においては、まず図２２に示したように、ＧａＡｓ基板５１の上に厚さ約５μｍのＡｌ０．７Ｇａ０．３Ａｓ層５２を形成し、その上に厚さ約３０μｍのＧａＡｓ薄膜５３を形成する。
In this method, an Al 0.7 Ga 0.3 As
その後、図２３に示すように、弗酸（ＨＦ）に浸すことによって、選択的にＡｌ０．７Ｇａ０．３Ａｓ層５２をエッチング除去し、ＧａＡｓ薄膜５３をＧａＡｓ基板５１から分離することができるものである。
Thereafter, as shown in FIG. 23, the Al 0.7 Ga 0.3 As
上で述べた方法によって半導体薄膜を剥離する場合、例えば、半導体薄膜を剥離して残った半導体基板を、半導体薄膜を得るための基板として再利用できれば、材料の利用効率を向上させることができると考えられる。 When peeling the semiconductor thin film by the method described above, for example, if the semiconductor substrate remaining after peeling the semiconductor thin film can be reused as a substrate for obtaining the semiconductor thin film, the material utilization efficiency can be improved. Conceivable.
しかし、上記した剥離方法を用いて、大きな口径の基板から多数の半導体薄膜を得る方法としては、例えば図２４に示すように、エッチング溝５５の形成により多数の薄膜領域５６に分割し、この溝５５によって、剥離のための選択エッチング層（例えば上記のＡｌ０．７Ｇａ０．３Ａｓ層）５２を露出させ、選択エッチング層５２をエッチング除去して多数の半導体薄膜を得る方法が考えられる。しかし、ＧａＡｓ薄膜５３をエッチングするエッチャントにはＡｌＧａＡｓ層５２もエッチングされる。例えば、一般的によく知られている、ＧａＡｓ薄膜５３をエッチングする燐酸過水（燐酸＋過酸化水素水＋水）や硫酸過水（硫酸＋過酸化水素水＋水）は、ＧａＡｓ薄膜５３だけでなく、ＡｌＧａＡｓ層５２もエッチングする。したがって、上記の分割のための溝５５を形成する場合、エッチングがＡｌＧａＡｓ層５２を貫通してＧａＡｓ基板５１まで及ぶことがあるという問題がある。エッチングが基板５１にまで及ぶと、基板５１の再利用に先立ち、表面を平坦化するための処理が必要となり、効率的ではない。
However, as a method of obtaining a large number of semiconductor thin films from a large-diameter substrate by using the above-described peeling method, for example, as shown in FIG. A method of exposing a selective etching layer (for example, the above-described Al 0.7 Ga 0.3 As layer) 52 for peeling by 55 and removing the
本発明は、上で述べた課題を解決し、効率的に基板の再利用ができる半導体装置の製造方法を提供することを目的とする。 An object of the present invention is to solve the above-described problems and to provide a method of manufacturing a semiconductor device that can efficiently reuse a substrate.
本発明に係る半導体装置の製造方法は、
ＧａＡｓで構成される基板と、
前記基板上に設けられた（Ａｌ ｘ Ｇａ １−ｘ ） ｙ Ｉｎ １−ｙ Ｐ層（１≧ｘ≧０、１＞ｙ＞０）で表される組成を有するエッチングストッパ層と、
前記エッチングストッパ層上に設けられたＡｌ ｐ Ｇａ １−ｐ Ａｓ（１≧ｐ＞０）で表される組成を有する剥離層と、
前記剥離層上に設けられたＡｌ ｚ Ｇａ １−ｚ Ａｓ（ｐ＞ｚ≧０）で表される組成を有する半導体薄膜とを有し、
前記エッチングストッパ層は、前記半導体薄膜および前記剥離層と比較して第１のエッチング液によりエッチングされにくく、
前記剥離層は、前記エッチングストッパ層、前記半導体薄膜および前記基板と比較して第２のエッチング液によりエッチングされやすいものである積層体
を用意する工程と、
前記積層体を用意する工程の後に行われる工程であって、前記第１のエッチング液を用いて、前記半導体薄膜に、前記エッチングストッパ層まで達する溝を形成する工程と、
前記溝を形成する工程の後に行われる工程であって、前記第２のエッチング液を用いて前記剥離層を除去することにより、前記半導体薄膜を前記基板から分離する工程と
を有する。
A method for manufacturing a semiconductor device according to the present invention includes:
A substrate composed of GaAs;
An etching stopper layer having a composition represented by provided on the substrate (Al x Ga 1-x) y In 1-y P layer (1 ≧ x ≧ 0,1> y > 0),
A release layer having a composition represented by the above Al provided on the etching stopper layer on p Ga 1-p As (1 ≧ p> 0),
Have a semiconductor thin film having a composition represented by the above release layer Al provided z Ga 1-z As (p > z ≧ 0),
The etching stopper layer is less likely to be etched by the first etchant compared to the semiconductor thin film and the release layer,
The release layer is a laminate that is more easily etched by a second etchant than the etching stopper layer, the semiconductor thin film, and the substrate.
A process of preparing
A step performed after the step of preparing the stacked body, the step of forming a groove reaching the etching stopper layer in the semiconductor thin film using the first etching solution;
A step performed after the step of forming the groove, the step of separating the semiconductor thin film from the substrate by removing the release layer using the second etching solution; and
Have
以上のように、本発明によれば、基板を効率的に再利用することができる。 As described above, according to the present invention, the substrate can be efficiently reused.
以下図面を参照して本発明の実施の形態を説明する。各図は実施の形態の特徴を模式的に示したもので、寸法関係や位置関係の詳細などを限定するものではない。
以下の実施の形態の半導体薄膜は、発光ダイオードアレイ（ＬＥＤアレイ）を構成するものであり、他の半導体基板にボンディングされて当該他の半導体基板に形成された駆動回路と接続されて、上記他の基板に形成された駆動回路と、半導体薄膜内に形成された被駆動素子としてのＬＥＤアレイとから成る複合半導体装置を形成するために用いられるものである。
以下の実施の形態では、半導体薄膜が複数の層から成るが、本発明は半導体薄膜が単層で構成される場合にも適用することができる。
Embodiments of the present invention will be described below with reference to the drawings. Each drawing schematically shows the features of the embodiment, and does not limit the details of the dimensional relationship or positional relationship.
The semiconductor thin film according to the following embodiment constitutes a light emitting diode array (LED array), which is bonded to another semiconductor substrate and connected to a drive circuit formed on the other semiconductor substrate. This is used to form a composite semiconductor device comprising a drive circuit formed on a substrate and an LED array as a driven element formed in a semiconductor thin film.
In the following embodiments, the semiconductor thin film is composed of a plurality of layers, but the present invention can also be applied to a case where the semiconductor thin film is formed of a single layer.
第１の実施の形態
図１乃至図４は本発明の第１の実施の形態の製造方法を説明するための概略断面図及び概略平面図である。以下、これらの図を参照しながら第１の実施の形態について説明する。
First Embodiment FIGS. 1 to 4 are a schematic sectional view and a schematic plan view for explaining a manufacturing method according to a first embodiment of the present invention. Hereinafter, the first embodiment will be described with reference to these drawings.
最初に、図１に示すように、半導体基板、例えばｎ型ＧａＡｓ基板１１と、その上に形成された、例えばＧａＡｓバッファー層１２と、その上に形成された例えば（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３と、その上に形成された例えばＡｌＡｓ剥離層１４と、その上に形成された例えばｎ型ＧａＡｓ下側コンタクト層１５と、その上に形成された例えばｎ型ＡｌｓＧａ１−ｓＡｓ下側クラッド層１６と、その上に形成された例えばｐ型ＡｌｔＧａ１−ｔＡｓ活性層１７と、その上に形成された例えばｐ型ＡｌｕＧａ１−ｕＡｓ上側クラッド層１８と、その上に形成された例えばｐ型ＧａＡｓ上側コンタクト層１９とを有する積層体を用意する。
First, as shown in FIG. 1, a semiconductor substrate, for example, an n-
そのような積層体は、以下のようにして形成することができる。即ち、半導体基板、例えばｎ型ＧａＡｓ基板１１上に、例えばＧａＡｓバッファー層１２、例えば（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３、例えばＡｌＡｓ剥離層１４、例えばｎ型ＧａＡｓ下側コンタクト層１５、例えばｎ型ＡｌｓＧａ１−ｓＡｓ下側クラッド層１６、例えばｐ型ＡｌｔＧａ１−ｔＡｓ活性層１７、例えばｐ型ＡｌｕＧａ１−ｕＡｓ上側クラッド層１８、例えばｐ型ＧａＡｓ上側コンタクト層１９を順に形成する。
これらの層は、例えば、有機金属気相成長法（ＭＯＣＶＤ法）でエピタキシャル成長させることにより、形成することができる。
Such a laminate can be formed as follows. That is, the semiconductor substrate, for example on the n-
These layers can be formed, for example, by epitaxial growth by metal organic chemical vapor deposition (MOCVD).
ここで、下側コンタクト層１５、下側クラッド層１６、活性層１７、上側クラッド層１８、上側コンタクト層１９は、後に基板１１から剥離により分離されて、他の半導体基板にボンディングされる半導体薄膜２０を構成する。図示の例の半導体薄膜２０はＬＥＤアレイとして用いられるものであり、下側コンタクト層１５及び上側コンタクト１９は、半導体薄膜２０を剥離した後に、ＬＥＤにおける電極コンタクト層としての役割を担う。
Here, the
一方、剥離層１４は、基板１１から半導体薄膜２０を剥離により分離するために、選択的にエッチングされて溶解乃至分解されるものである。また、エッチングストッパ層１３は、後述のように、半導体薄膜２０を分割する溝を形成するためのエッチングに際し、エッチングを停止させるものである。
バッファー層１２は、基板１１と半導体薄膜２０との格子定数のミスマッチを緩和するとともに、基板１１と半導体薄膜２０の熱膨張率の差による応力を緩和するためのものである。
On the other hand, the
The
なお、活性層を上下２つの層に分け、下側の活性層をｎ型とし、上側の活性層をｐ型とすることとしても良い。
さらに、下側コンタクト層１５及び下側クラッド層１６をｐ型とし、上側のクラッド層１８及び上側コンタクト層をｎ型としても良い。この場合において、活性層を上下２つの層に分ける場合には、下側をｐ型とし、上側をｎ型とする。
The active layer may be divided into two upper and lower layers, the lower active layer may be n-type, and the upper active layer may be p-type.
Furthermore, the
なおまた、上記のようなヘテロ接合型のＬＥＤとする代わりに、ホモ接合型のＬＥＤを構成することもできる。この場合、各層をエピタキシャル成長させた後、最上層の表面から固相拡散法により不純物拡散を行って活性層内にｐｎ接合を形成する。
また、同一組成のエピタキシャル層を形成し、該エピタキシャル層内にｐｎ接合を形成したＬＥＤであってもよい。例えば、エピタキシャル半導体層として、ｎ型ＧａＡｓ層を形成し、Ｚｎを拡散してもよいし、ｎ型ＧａＡｓ層／ｐ型ＧａＡｓ層を積層してもよい。
In addition, instead of the heterojunction type LED as described above, a homojunction type LED can also be configured. In this case, after each layer is epitaxially grown, impurity diffusion is performed by the solid phase diffusion method from the surface of the uppermost layer to form a pn junction in the active layer.
Moreover, the LED which formed the epitaxial layer of the same composition and formed the pn junction in this epitaxial layer may be sufficient. For example, an n-type GaAs layer may be formed as an epitaxial semiconductor layer, Zn may be diffused, and an n-type GaAs layer / p-type GaAs layer may be laminated.
図１に示す積層体乃至は積層構造物を形成した後、素子分離（例えば発光領域以外の部分の活性層までをエッチング除去する）或いは上記の拡散領域の形成などを行うことにより、半導体素子を形成する。半導体薄膜２０は、以下に詳述するように、溝２１の形成により複数の半導体薄膜片に分割されるものであり、半導体素子は、各半導体薄膜片形成予定領域内に形成される。本実施の形態では、各半導体薄膜がＬＥＤアレイを構成する場合を想定しており、各半導体薄膜片内に複数のＬＥＤ素子から成るＬＥＤアレイが形成される。
After forming the stacked body or the stacked structure shown in FIG. 1, the semiconductor element is formed by performing element isolation (for example, etching away to the active layer other than the light emitting region) or formation of the diffusion region described above. Form. As will be described in detail below, the semiconductor
なお、本実施の形態の説明では、後述するように、各半導体薄膜片形成予定領域内に半導体素子、例えばＬＥＤアレイを形成した後、各半導体薄膜片への分離および第１の基板からの該半導体薄膜片の剥離を行う製造工程について説明しているが、次のようにしてもよい。すなわち、溝２１によって半導体薄膜片に分割した後に第１の基板から該半導体薄膜片を剥離し、第２の基板上にボンディングした後に、半導体薄膜内に半導体素子を形成（例えば、発光領域以外の部分の少なくとも活性層までをエッチング除去し、必要な層間絶縁膜形成・加工、電極形成、配線形成などを行う）することもできる。
In the description of the present embodiment, as will be described later, after forming a semiconductor element, for example, an LED array in each semiconductor thin film piece formation scheduled region, separation into each semiconductor thin film piece and the separation from the first substrate are performed. Although the manufacturing process which peels a semiconductor thin film piece is demonstrated, you may make it as follows. That is, the semiconductor thin film piece is separated from the first substrate after being divided by the
上記のように半導体素子を形成した後、図２及び図３に示すように、エッチングを行って溝２１を形成する。このエッチングは、溝２１により半導体薄膜２０を複数の半導体薄膜片に分割するために行なうものであり、それぞれの半導体薄膜片が占める領域が符号Ｒで示してある。図２では、複数の半導体薄膜片や領域Ｒのうち２つのみが示され、図３では６つのみが示されている。なお、本明細書では、混同が生じないと思われる限り、分割により得られる半導体薄膜片も半導体薄膜と呼んでいる。
After forming the semiconductor element as described above, as shown in FIGS. 2 and 3, etching is performed to form the
エッチングを行うには、まず上側コンタクト層１９の上に図示しないフォトマスクを使って、フォトレジストなどの感光性材料を使ってエッチングマスクパターンを形成し、このマスクパターンを通してエッチング液に浸す。
In order to perform etching, an etching mask pattern is first formed on the
エッチング液としては、半導体薄膜２０を構成する各層のエッチング速度が高く、半導体薄膜２０と基板１１の間に位置するストッパ層１３のエッチング速度が低いもの、例えば硫酸過水（硫酸／過酸化水素水／純水＝１６／１／１）、燐酸過水（燐酸／過酸化水素水／水＝１２／８／８０）、又はクエン酸過水を用いる。
逆に言えば、ストッパ層１３は、半導体薄膜２０のエッチングに用いられるエッチング液により比較的エッチングされにくい材料、即ち半導体薄膜２０や剥離層１４に比べ、上記のエッチング液によるエッチング速度が低い材料で構成されている。
As an etching solution, an etching rate of each layer constituting the semiconductor
In other words, the stopper layer 13 is a material that is relatively difficult to be etched by the etching solution used for etching the semiconductor
このエッチングは、図２に示すように、エッチングストッパ層１３の上面まで進行したときに終了させる。即ち、図２に示す状態では、エッチング溝２１が剥離層１４を貫通して剥離層１４をその厚さ方向において完全に露出させる一方、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３で止まっている。
上記のようなエッチング速度の違いにより、エッチング時間などのエッチング条件を厳密に制御しなくても、ストッパ層１３の上面でエッチングの進行を確実に止めることができる。
As shown in FIG. 2, this etching is terminated when the etching proceeds to the upper surface of the etching stopper layer 13. That is, in the state shown in FIG. 2, the
Due to the difference in etching rate as described above, the progress of etching can be reliably stopped on the upper surface of the stopper layer 13 without strictly controlling the etching conditions such as the etching time.
エッチング溝２１の幅Ｇｗは、例えば約５０μｍ乃至１００μｍである。エッチング液の浸透を良好にするには、溝の幅が広い方が良いが、基板１１や半導体薄膜２０の材料の有効活用の観点からは溝の幅が小さい方が良い。
分割領域Ｒの寸法Ｒａ×Ｒｂは、約１００μｍ×８ｍｍである。分割領域の大きさは適宜設計により選択することができ、例えば、約５ｍｍ×５ｍｍから１０ｍｍ×１５ｍｍのようなサイズであってもよい。
The width Gw of the
The dimension Ra × Rb of the divided region R is about 100 μm × 8 mm. The size of the divided region can be selected by design as appropriate, and may be, for example, a size of about 5 mm × 5 mm to 10 mm × 15 mm.
次にエッチングにより剥離層１４を除去することにより、基板１１から半導体薄膜２０を剥離する。
このエッチングは、図２及び図３に示す構造物を、エッチング液で満たされたエッチング液槽（図示しない）内に浸漬することにより行う。
エッチング液としては、剥離層１４のエッチング速度が高く、半導体薄膜２０及びエッチングストッパ層１３のエッチング速度が低いもの、例えば１０％の弗酸（１０％−ＨＦ）を用いる。
逆に言えば、エッチングストッパ層１３は、剥離層１４のエッチングに用いられるエッチング液により比較的エッチングされにくい材料、即ち剥離層１４に比べ、上記のエッチング液によるエッチング速度が低い材料で構成されている。
Next, the semiconductor
This etching is performed by immersing the structure shown in FIGS. 2 and 3 in an etching solution tank (not shown) filled with an etching solution.
As an etchant, an etching solution having a high etching rate for the
In other words, the etching stopper layer 13 is made of a material that is relatively difficult to be etched by the etching solution used for etching the
エッチングにより基板１１から剥離された薄膜２０は、例えば図示しない別の半導体基板（例えばＳｉ基板）にボンディングされて、複合半導体装置となる。
The
上記のようなエッチングを行って、薄膜２０を除去すると、図４に示すように、ストッパ層１３と、バッファー層１２と、基板１１が残る。
図４において、符号２３は、分割された半導体薄膜２０が除去された跡を示し、符号２２は、エッチング溝２１の領域を示す。
When the
In FIG. 4,
図４に示す構造物に対し、次に、ストッパ層１３をエッチングにより選択的に除去して、バッファー層１２の表面を露出させる。
このエッチングには、例えば塩酸（ＨＣｌ）系のエッチング液を用いる。
これにより、バッファー層１２を侵食することなくストッパ層１３を選択的にエッチングすることができる。
Next, the stopper layer 13 is selectively removed by etching to the structure shown in FIG. 4 to expose the surface of the
For this etching, for example, a hydrochloric acid (HCl) -based etching solution is used.
Thereby, the stopper layer 13 can be selectively etched without eroding the
このようにして、バッファー層１２のみが残った基板１１（即ち基板１１とバッファー層１２との組み合わせ）は、再利用される。即ち、このバッファー層１２の上に、図１で示したのと同様に、層１３乃至１９を順次形成し、その後図２乃至図４を参照して説明したのと同様の処理を繰り返すことにより、再び半導体薄膜２０を得ることができる。
In this way, the
以下、半導体薄膜２０の各層、エッチングストッパ層１３、剥離層１４の構成及びその特性、特にそのエッチング特性、格子整合性などについてさらに詳しく説明する。
Hereinafter, the configuration and characteristics of each layer of the semiconductor
半導体薄膜２０を構成する、ＧａＡｓ下側コンタクト層１５、ＡｌｓＧａ１−ｓＡｓ下側クラッド層１６、ＡｌｔＧａ１−ｔＡｓ活性層１７、ＡｌｕＧａ１−ｕＡｓクラッド層１８、ＧａＡｓ上側コンタクト層１９は例えば以下のような特徴を持つ。即ち、ＧａＡｓ下側コンタクト層１５がｎ型、ＡｌＳＧａ１−ｓＡｓ下側クラッド層１６がｎ型、ＡｌｔＧａ１−ｔＡｓ活性層１７がｐ型、ＡｌｕＧａ１−ｕＡｓ上側クラッド層１８がｐ型、ＧａＡｓ上側コンタクト層１９がｐ型であり、ＡｌＳＧａ１−ｓＡｓ下側クラッド層１６、ＡｌｔＧａ１−ｔＡｓ活性層１７、ＡｌｕＧａ１−ｕＡｓ上側クラッド層１８のＡｌ組成比の関係が、ｓ＞ｔ、ｕ＞ｔと定められており、いわゆるダブルヘテロ構造を形成しており、これにより、発光効率を高くしている。発光効率が高くなるのは、半導体薄膜２０を剥離した後にＧａＡｓ下側コンタクト層１５とＧａＡｓ上側コンタクト層１９の間に電流が流されたとき、ｐｎ接合を介して注入されたキャリアが、ヘテロエピタキシャル界面のエネルギー障壁で閉じ込められ、この結果、キャリア再結合確率が高くなるためである。
GaAs
（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３は、半導体薄膜２０にエッチング溝２１を形成する際にエッチング溝２１がＧａＡｓ基板１１へ到達するのを防ぐものである。ストッパ層１３を構成する（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰと、半導体薄膜２０の各層を構成するＧａＡｓ及びＡｌＧａＡｓとは、ＧａＡｓ及びＡｌＧａＡｓをエッチングすることができるエッチャント、例えば、硫酸過水、燐酸過水、クエン酸過水におけるエッチング速度に大きな差異があることが知られている。したがって、半導体薄膜２０にエッチング溝２１を設ける際、そのエッチング構２１はＧａＡｓ基板１１に到達することはない。言い換えると、半導体薄膜２０にエッチング溝２１を設ける際に、ＧａＡｓ基板１１へエッチング溝２１が到達することを防ぐために、エッチング条件を厳密に制御する必要がない。エッチング条件を厳密に制御する必要がないため、確実にＡｌＡｓ剥離層１４を露出するように長めのエッチング時間を設定することができる。
The (Al x Ga 1-x ) y In 1-y P etching stopper layer 13 prevents the
半導体エピタキシャル層を形成する場合、エピタキシャル層への欠陥発生を防止するためには、結晶の格子定数が整合するように材料を選択することが望ましい。例えば、ＧａＡｓ基板１１の上に、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３を設け、さらにその上に半導体素子を形成するための半導体薄膜２０を設ける場合、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３の格子定数は基板１１を構成するＧａＡｓの格子定数と等しいことが望ましい。（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰは、０．４８≦ｙ≦０．５２とすることにより、格子定数がＧａＡｓの格子定数と等しくなることが知られている。（理想状態では、ｙ＝０．５の場合にＧａＡｓと格子整合するが、分子線エピタキシー法（ＭＢＥ法）、有機金属気相成長法、液層成長法などの半導体エピタキシャル成長層の作製方法やそれらの方法によるエピタキシャル層成長条件により、格子整合する組成比ｙ（実際に分析・測定で得られるｙの値）に若干の幅が生じる。）
When forming a semiconductor epitaxial layer, it is desirable to select a material so that the lattice constant of the crystal matches in order to prevent the occurrence of defects in the epitaxial layer. For example, when the (Al x Ga 1-x ) y In 1-y P etching stopper layer 13 is provided on the
より具体的には、例えば、ｘ＝０、０．４８≦ｙ≦０．５２、即ち、ＧａｙＩｎ１−ｙＰ（０．４８≦ｙ≦０．５２）とすることができる。従って、エピタキシャル層の欠陥発生の防止の観点からは、上記のように、エッチングストッパ層１０３の組成を、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰにおいて、例えば、ｘ＝０、０．４８≦ｙ≦０．５２とし、ＧａｙＩｎ１−ｙＰ（０．４８≦ｙ≦０．５２）とすることが望ましい。 More specifically, for example, x = 0, 0.48 ≦ y ≦ 0.52, that is, Ga y In 1-y P (0.48 ≦ y ≦ 0.52). Therefore, from the viewpoint of preventing the occurrence of defects in the epitaxial layer, as described above, the composition of the etching stopper layer 103 is (Al x Ga 1-x ) y In 1-y P, for example, x = 0, 0 .48 ≦ y ≦ 0.52 and Ga y In 1-y P (0.48 ≦ y ≦ 0.52) are desirable.
上記のように、基板上のすべてのエッチング溝２１が（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３表面で止まっている場合、エッチング溝２１の深さが均一であり、ＡｌＡｓ剥離層１４の露出の程度も基板上の全領域で均一であるため、続いて行われる、半導体薄膜２０の剥離のためのＡｌＡｓ剥離層１４のエッチングが、基板全域で均一に進行し、面積が大きな基板であっても良好な半導体薄膜２０の剥離を行うことができる。
As described above, when all the
図４に示すように半導体薄膜２０の剥離後に残留している（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３は、例えば塩酸系のエッチング液によって、ＧａＡｓバッファー層１２をエッチングすることなく選択的にエッチング除去することができる。選択的に（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３をエッチング除去できるので、面積が大きい基板であっても基板表面全体にわたり、均一な状態のＧａＡｓバッファー層１２の表面を露出させることができる。
As shown in FIG. 4, the (Al x Ga 1-x ) y In 1-y P etching stopper layer 13 remaining after the semiconductor
したがって、再びＧａＡｓバッファー層上に、例えばＭＯＣＶＤ法により良好な半導体エピタキシャル層を形成することができる。 Therefore, a good semiconductor epitaxial layer can be formed again on the GaAs buffer layer by, for example, the MOCVD method.
以上詳細に説明したように、上記の第１の実施の形態では、半導体薄膜２０をＧａＡｓ基板１１から剥離するためのＡｌＡｓ層剥離１４とＧａＡｓ基板１１の間に、半導体薄膜２０を構成する各層をエッチングするエッチング液に対して非エッチング性を有する（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３を設けた積層体を形成し、これを用いて半導体装置を形成することとしたので、以下の効果が得られる。
As described above in detail, in the first embodiment, each layer constituting the semiconductor
まず、基板１１上に、半導体薄膜２０を複数の領域に分割するためのエッチング溝２１を設けても、エッチング溝２１がＧａＡｓ基板１１に到達するのを防止することができ、ＧａＡｓ基板１１を効率的に再利用することができる。
First, even if an
また、厳密なエッチング条件の制御によることなく、エッチング溝２１による剥離層１４の露出状態を基板全面で均一にすることができ、面積が大きな基板であっても基板全面で良好な半導体薄膜の剥離を行なうことができる。
Further, the exposed state of the
第１の関連技術
上記の第１の実施の形態では、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰストッパ層１３の上にＡｌＡｓ剥離層１４を形成した積層体を用いているが、図５に示すように、ストッパ層１３の上の剥離層１４を省略し、代わりにストッパ層１３の下側に剥離層２４を設けた積層体を用いても良い。言い換えると、ストッパ層１３と剥離層（１４、２４）の積層順を入れ替えても良い。
即ち、図５に示すように、半導体基板、例えばｎ型ＧａＡｓ基板１１と、その上に形成された、例えばＧａＡｓバッファー層１２と、その上に形成された例えばＡｌＡｓ剥離層２４と、その上に形成された例えば（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３と、その上に形成された例えばｎ型ＧａＡｓ下側コンタクト層１５と、その上に形成された例えばｎ型ＡｌｓＧａ１−ｓＡｓ下側クラッド層１６と、その上に形成された例えばｐ型ＡｌｔＧａ１−ｔＡｓ活性層１７と、その上に形成された例えばｐ型ＡｌｕＧａ１−ｕＡｓ上側クラッド層１８と、その上に形成された例えばｐ型ＧａＡｓ上側コンタクト層１９とを有する積層体を用意することとしても良い。
First Related Art In the first embodiment described above, a laminate in which the AlAs release
That is, as shown in FIG. 5, a semiconductor substrate, for example, an n-
上記のようにストッパ層１３と剥離層（１４、２４）の入れ替えを行った場合、図６に示すように、エッチング溝２１に形成に当たり、エッチングがストッパ層１３の上面まで進行したときにエッチングを終了させる。従って、溝２１は剥離層２４を貫通せず、剥離層２４は基板１１の周縁部以外では露出されていない。
When the stopper layer 13 and the release layers (14, 24) are exchanged as described above, the etching is performed when the etching proceeds to the upper surface of the stopper layer 13 in forming the
第１の実施の形態について述べたのと同じく、溝２１を形成するためのエッチング液として、半導体薄膜２０を構成する各層のエッチング速度が高く、ストッパ層１３のエッチング速度が低いものを用いることにより、エッチング時間などのエッチング条件を厳密に制御しなくても、エッチングをストッパ層１３の表面で停止させることができる。
As described in the first embodiment, by using an etching solution for forming the
溝２１の形成の次に、ＡｌＡｓ剥離層２４をエッチングすることにより、図７に示したように、半導体薄膜２０およびストッパ層１３を剥離する。このエッチングに際しては、エッチング液は、基板１１の周縁から中央部に向け、剥離層２４に沿って浸透する。この剥離を行うと、図７に示した通り、バッファー層１２とＧａＡｓ基板１１が残留する。
After the formation of the
ＡｌＡｓ剥離層２４のエッチングの工程ではＡｌＡｓのエッチング速度が高く、基板１１やバッファー層１２を構成するＧａＡｓのエッチング速度が低いもの（例えばエッチング速度比が約１０７倍）エッチング液（例えば弗酸）を用いるので、ＧａＡｓ基板１１上のＧａＡｓバッファー層１２の表面はほとんどエッチングの影響を受けず、再利用が容易である。即ち、ＧａＡｓ基板１１や、その上のＧａＡｓバッファー層１２の表面は、直ちに再度エピタキシャル成長させるのに支障がない程度に十分平坦で良好な状態を有する。
Etching liquid (for example, hydrofluoric acid) in which the etching rate of AlAs is high in the etching process of the AlAs release
基板１１から分離された半導体薄膜２０とストッパ層１３の組合せは、例えば塩酸系のエッチング液に浸漬することにより、選択的にストッパ層１３の全体を溶解させ、これにより、エッチング溝２１で分割されている各半導体薄膜２０を互いに分離し、図８に示したように、独立した半導体薄膜を得ることができる。
The combination of the semiconductor
なお，第１の実施の形態及び第１の関連技術では、ＧａＡｓ基板１１上にＧａＡｓバッファー層１２を設けた。バッファー層１２はその上に形成されるエピタキシャル層を良好なものとするために設けられるが、バッファー層１２を省略し、基板１１の上に直接（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰストッパ層１３又は剥離層１４を形成しても良い。
In the first embodiment and the first related technique , the
また、上記の第１の実施の形態及び第１の関連技術では、バッファー層１２が残った基板１１を再利用しているが、バッファー層１２を例えば、ケミカル・メカニカル・ポリッシュなどの方法により除去して、基板１１のみを再利用することとしても良い。この場合、基板１１上に改めてバッファー層１２を形成し、その上に層１３乃至１９を形成する。
In the first embodiment and the first related technique , the
さらに、基板１１は、ＧａＡｓ基板に限定されず、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰストッパ層１３と選択的なエッチングが可能なものであれば、他の材料の基板であっても良い。
Further, the
第１の実施の形態では、エッチングストッパ層１３について、エピタキシャル成長において格子整合が取れるような材料を用いているが、基板材料の選択によって、半導体薄膜２０とは格子整合するが、基板１１とは格子整合しないような組成を有する（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰストッパ層１３を用いてもよい。また、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰストッパ層１３の上にバッファー層を設け半導体薄膜２０との格子定数のミスマッチを緩和するようにすることできる。
In the first embodiment, the etching stopper layer 13 is made of a material that can be lattice-matched in the epitaxial growth, but is lattice-matched with the semiconductor
第２の実施の形態
第１の実施の形態では、最初に図１に示す積層体を形成したが、第２の実施の形態では、最初に図９に示す積層体を形成する。
この積層体は、半導体基板、例えばｎ型ＧａＡｓ基板１１と、その上に形成された、例えばＧａＡｓバッファー層１２と、その上に形成された例えばＡｌＡｓ剥離層３１と、その上に形成された例えば（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３と、その上に形成された例えばＡｌＡｓ剥離層１４と、その上に形成された例えばｎ型ＧａＡｓ下側コンタクト層１５と、その上に形成された例えばｎ型ＡｌｓＧａ１−ｓＡｓ下側クラッド層１６と、その上に形成された例えばｐ型ＡｌｔＧａ１−ｔＡｓ活性層１７と、その上に形成された例えばｐ型ＡｌｕＧａ１−ｕＡｓ上側クラッド層１８と、その上に形成された例えばｐ型ＧａＡｓ上側コンタクト層１９とを有する。
図１に対する図９の違いは、ストッパ層１３と、バッファー層１２の間に、第２の剥離層３１が設けられていることである。なお、剥離層１４を、第２の剥離層３１との区別のため、第１の剥離層と呼ぶ。
Second Embodiment In the first embodiment, the laminated body shown in FIG. 1 is first formed. In the second embodiment , the laminated body shown in FIG. 9 is first formed.
The stacked body includes a semiconductor substrate, for example, an n-
The difference between FIG. 9 and FIG. 9 is that a
この第２の剥離層３１は、第１の関連技術の剥離層３１と同様に例えばＡｌＡｓ層で形成される。
The
図９の積層体は、基板１１の上に、バッファー層１２、第２の剥離層３１、エッチングストッパ層１３、第１の剥離層１４、下側コンタクト層１５、下側クラッド層１６、活性層１７、上側クラッド層１８、上側コンタクト層１９を順にエピタキシャル成長させることにより得られる。
9 includes a
図９の積層体を形成した後、第１の実施の形態について説明したのと同様、エッチング溝２１を形成する（図１０）。このエッチング溝２１は、ストッパ層１３の表面に達する深さとする。こうすることで、第１の剥離層１４がその厚さ方向において完全に露出される。
After the stacked body of FIG. 9 is formed, an
エッチング溝２１を形成するためのエッチング液としては、エッチングストッパ層１３のエッチング速度が低く、薄膜２０を構成する各層のエッチング速度が高いエッチング液、例えば、第１の実施の形態で説明したのと同様、硫酸過水、燐酸過水、クエン酸過水を使用することができる。
As an etching solution for forming the
第１の実施の形態に関して説明した通り、エッチング溝２１の形成のためのエッチング時間として、例えば大面積の基板（ウエハ）全面にわたってエッチング溝２１の深さが不十分にならないように、エッチング時間を十分長くとっても、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３の表面でエッチングを停止することができる。
As described in connection with the first embodiment, the etching time for forming the
次に、図１１に示すように、半導体薄膜２０をＧａＡｓ基板１１から剥離する。これは、第１の実施の形態に関して述べたように、第１の剥離層１４を弗酸（ＨＦ）によってエッチングすることによって行われる。
Next, as shown in FIG. 11, the semiconductor
図１１に示すように、エッチング溝２１によって細分化された半導体薄膜２０下の第１の剥離層１４も細分化されているため、エッチング液はエッチング溝２１から第１の剥離層１４に高速に浸透する。
As shown in FIG. 11, since the
一方、第２の剥離層３１は、基板（ウエハ）全面にわたり（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰストッパ層１３とＧａＡｓ基板１１に挟まれているため、上下方向においてはエッチング液から遮蔽されており、基板１１の周縁から中央に向けて剥離層３１に沿ってエッチングが進行する。そのため、図１１に示したように、第１の剥離層１４のエッチング除去が終わって、半導体薄膜２０がＧａＡｓ基板１１から分離された時点では、第２の剥離層層３１は周縁付近の部分のみが除去されており、大部分が残留している。
On the other hand, the
ここで、第２の剥離層の層厚さを第１の剥離層の層厚さ以下にして第２の剥離層へのエッチング液の浸透が遅くなるようにし、第１の剥離層のエッチングの際に確実に第２の剥離層が残留するようにすることができる。また、第２の剥離層の材料を第１の剥離層の材料と同等の材料とする、あるいは第２の剥離層のエッチング速度が第１の剥離層のエッチング速度よりも遅くなるようにして、第１の剥離層のエッチングの際に確実に第２の剥離層が残留するようにすることができる。この場合には、例えば第１の剥離層の材料をＡｌｓＧａ１−ｓＡｓ（１≧ｓ＞０）、第２の剥離層の材料をＡｌｔＧａ１−ｔＡｓ（１≧ｔ＞０）として、ｓ≧ｔとすることができる。 Here, the layer thickness of the second release layer is set to be equal to or less than the layer thickness of the first release layer so that the penetration of the etchant into the second release layer is delayed, and the etching of the first release layer is performed. In this case, it is possible to ensure that the second release layer remains. Further, the second release layer is made of a material equivalent to the material of the first release layer, or the etching rate of the second release layer is lower than the etching rate of the first release layer, It is possible to ensure that the second release layer remains when the first release layer is etched. In this case, for example, the material of the first release layer is Al s Ga 1-s As (1 ≧ s> 0), and the material of the second release layer is Al t Ga 1-t As (1 ≧ t> 0). ), S ≧ t.
半導体薄膜２０を剥離した後、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３を例えば、塩酸系のエッチング液によってエッチング除去して第２の剥離層３１を露出させる（図１２）。
After the semiconductor
上記のように、第２の剥離層３１を露出させた後、例えば、１０％弗酸によって第２の剥離層３１をエッチング除去する（図１３）。
As described above, after the
弗酸による第２の剥離層３１のエッチングでは、バッファー層１２を構成するＧａＡｓの弗酸に対するエッチング速度は、剥離層３１を構成するＡｌＡｓの弗酸に対するエッチング速度と比較して極めて遅い（約１／１０７）ため、ＧａＡｓバッファー層１２はほとんど侵食されず、ＡｌＡｓ剥離層３１をエッチング除去した後のＧａＡｓバッファー層１２の表面はきわめて平滑である。
In the etching of the
なお、上記のように、図１１の構造物に対し、塩酸系のエッチング液でエッチングを行ってストッパ層１３を除去した後、その後弗酸をエッチング液として剥離層３１をエッチング除去する代りに、図１１の構造物に対し、弗酸を用いたエッチングによって第２の剥離層３１を除去することにより、第２の剥離層３１とその上にあるストッパ層１３を同時に除去することとしても良い（図１４）。この場合には、基板１１の周縁部から中心に向けて、第２の剥離層３１に沿ってエッチング液が浸透する。
As described above, the structure shown in FIG. 11 is etched with a hydrochloric acid-based etchant to remove the stopper layer 13, and then the hydrofluoric acid is used as an etchant to remove the
また、第１の剥離層１４の除去と第２の剥離層３１の除去とは同じエッチング液（弗酸）を用いて行うことができるものであり、これらを同時に（一つの工程として）行うことができる。この場合、第１の剥離層１４及び第２の剥離層３１の組成、厚さなどを適宜選択することにより、第１の剥離層１４の除去と第２の剥離層３１の除去とが略同時に完了するようにすることもできる。これについては、後に詳しく説明する。
Further, the removal of the
上記の第２の実施の形態によれば、エッチングストッパ層１３とバッファー層１２の間に第２の剥離層３１を介在させたので、第２の剥離層３１のエッチング除去の際、バッファー層１２がエッチングの影響をほとんど受けず、剥離層３１（及びストッパ層１３）の除去の後に、十分に平坦な表面を有するバッファー層１２を得ることができる。従ってバッファー層１２を備えた基板１１を再利用する際、バッファー層１２上に良好なエピタキシャル層を成長することができる。
According to the second embodiment described above, since the
なお、第２の実施の形態において、ＧａＡｓバッファー層１２を設けず、基板１１上に直接第２の剥離層３１を設けることとしても良い。その場合には、剥離層３１を剥離したときに、ＧａＡｓ基板１１の表面が極めて平坦なものとなるため、基板を再利用する際、ＧａＡｓ基板１１表面に、良好なエピタキシャル層を成長することができる。
In the second embodiment , the
第３の実施の形態
第２の実施の形態では、最初に図９に示す積層体を形成したが、代りに、図１５に示す積層体を形成することとしても良い。
この積層体は、半導体基板、例えばｎ型ＧａＡｓ基板１１と、その上に形成された、例えばＧａＡｓバッファー層１２と、その上に形成された例えばＡｌＡｓ剥離層３１と、その上に形成された例えばＧａＡｓバッファー層３３と、その上に形成された例えば（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰエッチングストッパ層１３と、その上に形成された例えばＧａＡｓバッファー層３４と、その上に形成された例えばＡｌＡｓ剥離層１４と、その上に形成された例えばｎ型ＧａＡｓ下側コンタクト層１５と、その上に形成された例えばｎ型ＡｌｓＧａ１−ｓＡｓ下側クラッド層１６と、その上に形成された例えばｐ型ＡｌｔＧａ１−ｔＡｓ活性層１７と、その上に形成された例えばｐ型ＡｌｕＧａ１−ｕＡｓ上側クラッド層１８と、その上に形成された例えばｐ型ＧａＡｓ上側コンタクト層１９とを有する。
Third embodiment
In the second embodiment, the laminated body shown in FIG. 9 is first formed, but instead, the laminated body shown in FIG. 15 may be formed.
The stacked body includes a semiconductor substrate, for example, an n-
図９に対する図１５の違いは、ストッパ層１３と、下側の剥離層３１の間に第２のバッファー層３３が設けられ、ストッパ層１３と、上側の剥離層１４の間に第３のバッファー層３４が設けられていることである。第２及び第３のバッファー層３３及び３４との区別のため、バッファー層１２を第１のバッファー層と呼ぶ。
15 differs from FIG. 15 in that a
第２のバッファー層３３及び第３のバッファー層３４はともにＧａＡｓで形成されている。
Both the
図１５の積層体は、基板１１の上にバッファー層１２、第２の剥離層３１、バッファー層３３、ストッパ層１３、バッファー層３４、第１の剥離層１４、コンタクト層１５、クラッド層１６、活性層１７、クラッド層１８、コンタクト層１９を順にエピタキシャル成長させることにより得られる。
15 includes a
図１５に示す積層体を形成した後、第１の実施の形態について説明したのと同様に、エッチング溝２１を形成し、第１の剥離層１４を露出させる（図１６）。
エッチング溝２１は、少なくともＡｌＡｓ層１４を露出する深さとする。ここに示す図では、例えば、ストッパ層１３の表面に達する深さとする。
After the stacked body shown in FIG. 15 is formed, the
The
次に、第１の剥離層１４を弗酸でエッチング除去して、半導体薄膜２０を剥離する（図１７）。
Next, the
次に、弗酸で第２の剥離層３１をエッチング除去し、ＧａＡｓバッファー層１２を露出させる（図１８）。弗酸による剥離層３１のエッチング除去の際は、エッチング液（弗酸）は、基板１１の周縁から中央に向けて第２の剥離層３１に沿って浸透する。
上記の第３の実施の形態でも上記第２の実施の形態と同様の効果が得られ、また同様の変形が可能である。
Next, the
In the third embodiment , the same effect as in the second embodiment can be obtained, and the same modification can be made.
なお、第３の実施の形態では、第２のバッファー層あるいは第３のバッファー層を設けてからストッパ層、第１の剥離層を設けるようにしたので、第１の剥離層および半導体薄膜層の品質を向上させることができ、半導体薄膜の剥離界面の状態をよりよくすることができる。また、より品質の高い半導体素子が得られる。 In the third embodiment, since the stopper layer and the first peeling layer are provided after the second buffer layer or the third buffer layer is provided, the first peeling layer and the semiconductor thin film layer are provided. Quality can be improved and the state of the peeling interface of the semiconductor thin film can be improved. Further, a higher quality semiconductor element can be obtained.
第２の関連技術
第１の実施の形態では、最初に図１に示す積層体を形成したが、代わりに図１９に示す積層体を形成することとしても良い。
この積層体は、半導体基板、例えばシリコン（Ｓｉ）基板４１と、その上に形成された、例えばＧａＡｓバッファー層１２と、その上に形成された例えばＡｌＡｓ剥離層１４と、その上に形成された例えばｎ型ＧａＡｓ下側コンタクト層１５と、その上に形成された例えばｎ型ＡｌｓＧａ１−ｓＡｓ下側クラッド層１６と、その上に形成された例えばｐ型ＡｌｔＧａ１−ｔＡｓ活性層１７と、その上に形成された例えばｐ型ＡｌｕＧａ１−ｕＡｓ上側クラッド層１８と、その上に形成された例えばｐ型ＧａＡｓ上側コンタクト層１９とを有する。
図１に対する図１９の違いは、ＧａＡｓ基板１１の代わりにシリコン（Ｓｉ）基板４１が用いられていること、ストッパ層１３が設けられていないことである。
Second Related Art In the first embodiment, the laminated body shown in FIG. 1 is first formed, but the laminated body shown in FIG. 19 may be formed instead.
The stacked body is formed on a semiconductor substrate, for example, a silicon (Si)
The difference between FIG. 19 and FIG. 19 is that a silicon (Si)
図１９の積層体は、基板４１の上に、バッファー層１２、剥離層１４、コンタクト層１５、クラッド層１６、活性層１７、クラッド層１８、コンタクト層１９を順にエピタキシャル成長させることにより得られる。
19 is obtained by epitaxially growing a
本関連技術のように、Ｓｉ基板４１上に化合物半導体の半導体薄膜を形成する場合には、半導体薄膜の欠陥密度を低減するため、バッファー層１２を比較的厚く形成する必要がある。
When a compound semiconductor semiconductor thin film is formed on the
図１９の積層体を形成した後、第１の実施の形態について説明したのと同様にして、エッチング溝２１を形成して剥離層１４を露出させる（図２０）。
エッチング溝２１はＧａＡｓバッファー層１２の途中までとする。
エッチング液としては、半導体薄膜２０、ＡｌＡｓ層１４、バッファー層１２をエッチングできるもの、例えば燐酸過水（燐酸＋過酸化水素水＋純水）を用いる。
After the stacked body of FIG. 19 is formed, an
The
As an etchant, a solution capable of etching the semiconductor
その後、例えば１０％の弗酸によって剥離層１４をエッチング除去し、半導体薄膜２０を基板４１から分離する（図２１）。
Thereafter, the
その後、Ｓｉ基板４１はエッチングされないエッチング液、例えば、燐酸過水を用いて、バッファー層１２を選択的にエッチング除去する。
その結果、表面が平坦なＳｉ基板４１が得られる（図２１）。
このＳｉ基板４１は平坦な表面を有するものであり、再利用することができる。
Thereafter, the
As a result, a
The
なお、上記の例では、図２０に示すように、エッチング溝２１をバッファー層１２の途中までとしたが、本関連技術ではバッファー層１２が比較的厚いのでエッチング時間等の制御を正確に行なわなくても、エッチングの進行をバッファー層１２の途中で止めることができる。
In the above example, as shown in FIG. 20, the
第２の関連技術では、Ｓｉ基板４１を使用したもので、基板４１上の半導体薄膜にエッチング溝２１を設け、個別半導体薄膜領域に細分化しても、エッチング溝２１はＳｉ基板４１を侵食することがなく、半導体薄膜２０剥離後に平坦なＳｉ基板４１を得ることができる。
In the second related technique , the
なお、第１の実施の形態及び第１の関連技術（図１乃至図８）について述べた変形のいくつかは、他の実施の形態にも適用可能である。 Note that some of the modifications described in the first embodiment and the first related technology (FIGS. 1 to 8) can be applied to other embodiments.
例えば、第１の実施の形態及び第１の関連技術（図１乃至図８）について述べたように、第２及び第３の実施の形態（図９乃至図１８）においても、基板１１は、ＧａＡｓ基板に限定されず、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰストッパ層１３と選択的なエッチングが可能なものであれば、他の材料の基板であっても良い。
For example, as described in the first embodiment and the first related technology (FIGS. 1 to 8), the
また、第１の実施の形態、第１の関連技術及び第２の実施の形態（図１乃至図１４）について述べたように、第３の実施の形態及び第２の関連技術（図５乃至図２１の実施の形態）においても、バッファー層１２を省略しても良い。
また、第３の実施の形態で、第２のバッファー層３３を省略してもよい。
Further, as described in the first embodiment, the first related technology, and the second embodiment (FIGS. 1 to 14), the third embodiment and the second related technology (FIGS. 5 to 5). Also in the embodiment of FIG. 21, the
In the third embodiment , the
なおまた、上記の各実施の形態では、剥離層１４として、ＡｌＡｓで形成されたものを用いているが、剥離層１４の材料は、半導体薄膜２０を構成する層と格子整合する材料であって、半導体薄膜２０を構成する層に対するエッチング速度が低いエッチング液で高速にエッチングされる材料であれば、他の材料であっても良い。
例えば、ＡｌＡｓの代りに、ＡｌｐＧａ１−ｐＡｓ（１＞ｐ＞０）を用いることができる。
なお、ＡｌＡｓは、ｐが１≧ｐ＞０の範囲の値をとり得るとすれば、ＡｌｐＧａ１−ｐＡｓ（１≧ｐ＞０）でｐ＝１とした場合と考えることもできる。
ただし、選択的エッチングのため、半導体薄膜２０の下側クラッド層１６、活性層１７、上側クラッド層１８を構成するＡｌＧａＡｓよりもＡｌの組成比を高くすることが必要である。即ち、半導体薄膜２０の下側クラッド層１６、活性層１７、上側クラッド層１８の材料をＡｌｚＧａ１−ｚＡｓで表す（下側クラッド層１６についてはｚ＝ｓ、活性層１７についてはｚ＝ｔ、上側クラッド層１８についてはｚ＝ｕ）とするとき、
ｚ＜ｐ
を満たすことが必要である。
In each of the above embodiments, the
For example, Al p Ga 1-p As (1>p> 0) can be used instead of AlAs.
Incidentally, AlAs, if a p can take a value in the range of 1 ≧ p> 0, can be considered as the case where the p = 1 in the Al p Ga 1-p As ( 1 ≧ p> 0).
However, for selective etching, it is necessary to make the Al composition ratio higher than that of AlGaAs constituting the
z <p
It is necessary to satisfy.
さらに、図９乃至図１４の実施の形態、及び図１５乃至図１８の実施の形態においては、第２の剥離層の組成をＡｌｑＧａ１−ｑＡｓ（１＞ｑ＞０）で表すとき、
ｚ＜ｑ
を満たすことが必要である。第１の剥離層のエッチングの際に第２の剥離層の大部分のエッチングが完了するためには、少なくとも以下のような条件とすることが望ましい。すなわち、ｐ＜ｑであることが望ましい。
さらに、第１の剥離層１４の層厚よりも第２の剥離層３１の層厚が大きいことが望ましい。
さらに、第２のエッチング液（弗酸）に対して、第１の剥離層１４のエッチング速度よりも第２の剥離層３１のエッチング速度が高いことが望ましい。
さらに、第１の剥離層１４のエッチング完了時間と第２の剥離層３１のエッチング完了時間をほぼ一致させて、１回のエッチングによって、第１の剥離層と第２の剥離層のエッチングを完了させることができる。
Furthermore, in the embodiment of FIGS. 9 to 14 and the embodiment of FIGS. 15 to 18, the composition of the second release layer is represented by Al q Ga 1 -q As (1>q> 0). ,
z <q
It is necessary to satisfy. In order to complete most of the etching of the second peeling layer during the etching of the first peeling layer, it is desirable to satisfy at least the following conditions. That is, it is desirable that p <q.
Furthermore, it is desirable that the thickness of the
Furthermore, it is desirable that the etching rate of the
Further, the etching completion time of the
上記の点についてさらに詳しく説明する。
剥離層１４及び３１がＡｌＧａＡｓで構成されている場合、Ａｌの組成比が大きい程、第２のエッチング液として用いられる弗酸によるエッチング速度が高くなる。そのため、第１の剥離層１４のＡｌ組成比ｐ及び第２の剥離層３１のＡｌ組成比ｑが、
ｐ＜ｑ
を満たすようにすれば、第１の剥離層１４よりも第２の剥離層３１のエッチング速度を高くすることができる。
The above point will be described in more detail.
When the peeling layers 14 and 31 are made of AlGaAs, the etching rate by hydrofluoric acid used as the second etching liquid increases as the Al composition ratio increases. Therefore, the Al composition ratio p of the
p <q
If the condition is satisfied, the etching rate of the
また、第１の剥離層１４はエッチング溝２１により個別の島状に分離された半導体薄膜２０の下に位置し、多数の溝２１に露出されているのに対し、第２の剥離層３１はエッチングストッパ層１３により被覆され、基板１１の縁部において露出されているに過ぎない。したがって、この状態で第１及び第２の剥離層１４及び３１をエッチングする場合には、弗酸が浸透しなければならない第１及び第２の剥離層１４及び３１の長さ（エッチング進行方向に沿う距離）Ｌ１及びＬ２は、
Ｌ２＞Ｌ１
の関係を有する。ここで第１及び第２の剥離層１４及び３１のエッチング速度をＳ１、Ｓ２とすると、第１及び第２の剥離層１４及び３１のエッチングに要する時間Ｔ１、Ｔ２はそれぞれ
Ｔ１＝Ｌ１／Ｓ１
Ｔ２＝Ｌ２／Ｓ２
となる。上記のように、Ｌ２＞Ｌ１の場合にはＳ２＞Ｓ１となるような条件、すなわち第１の剥離層１４に対して、第２の剥離層３１のエッチング速度が高い条件を選べば、Ｔ１とＴ２とがおよそ等しい結果を得ることができる。Ｔ１＝Ｔ２とすることができれば、第２のエッチング液による半導体薄膜２０の剥離工程において、半導体薄膜２０の剥離のみならず第２の剥離層の除去をほぼ同時に完了することができる。言い換えると、第１の剥離層１４のエッチング除去による半導体薄膜２０の剥離と第２の剥離層３１の除去を一度に行い略同時に完了することができる。
In addition, the
L2> L1
Have the relationship. Here, if the etching rates of the first and second release layers 14 and 31 are S1 and S2, the times T1 and T2 required for etching the first and second release layers 14 and 31 are T1 = L1 / S1 respectively.
T2 = L2 / S2
It becomes. As described above, if L2> L1, a condition that satisfies S2> S1, that is, a condition in which the etching rate of the
また、第１の剥離層１４よりも第２の剥離層３１を厚くすれば、第１の剥離層１４と第２の剥離層３１の材料が同じ場合、第２の剥離層３１の材料のエッチング速度Ｓ２は、第１の剥離層の材料のエッチング速度よりも速くなる。即ち、Ｓ２＞Ｓ１となる。したがって、上で説明したＡｌＧａＡｓのＡｌ組成比について
ｐ＜ｑ
とする場合と同じように、第１の剥離層のエッチング時間Ｔ１＝Ｌ１／Ｓ１と第２の剥離層のエッチング時間Ｔ２＝Ｌ２／Ｓ２を略同等となるようにすることができる。この結果、第２のエッチング液による半導体薄膜２０の剥離工程において、半導体薄膜２０の剥離のみならず第２の剥離層の除去を略同時に完了することが可能となる。言い換えると、第１の剥離層１４のエッチング除去による半導体薄膜２０の剥離と第２の剥離層３１の除去を一度に行い、略同時に完了することができる。
In addition, if the
In the same manner as described above, the etching time T1 = L1 / S1 of the first peeling layer and the etching time T2 = L2 / S2 of the second peeling layer can be made substantially equal. As a result, in the step of peeling the semiconductor
なお、上記のように、第１の剥離層１４のＡｌ組成比ｐよりも第２の剥離層３１のＡｌ組成比ｑを大きくする代わりに、ｐとｑとが互いに等しくないようにしてもよい。例えばｐ＞ｑとしてもよい。
また、上記のように、第１の剥離層１４の厚さよりも第２の剥離層３１を厚くする代わりに、第１の剥離層１４の厚さと第２の剥離層３１の厚さがが互いに等しくないようにしてもよい。例えば、第１の剥離層１４の厚さを第２の剥離層３１の厚さよりも厚くしても良い。このような場合（ｐ＞ｑや、第１の剥離層１４の厚さ＞第２の剥離層３１の厚さ、とした場合）には、第１の剥離層１４のエッチングの際に第２の剥離層３１のエッチングはほとんど進行せず、エッチングストッパ層１３を全面エッチング（ウエハ全体にわたり全面露出したエッチングストッパ層１３を全面同時にエッチング）した後、第２の剥離層３１を全面エッチング（ウエハ全面にわたり全面露出した第２の剥離層３１を全面同時にエッチング）することができる。
As described above, instead of increasing the Al composition ratio q of the
Further, as described above, instead of making the
また、上記の各実施の形態及び第１の関連技術では、エッチングストッパ層１３として（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰで形成されたものを用いた。
そして、第１の実施の形態（図１乃至図４）に関して述べたように、第１の関連技術、第２の実施の形態及び第３の実施の形態（図５乃至図１８）においても、基板１１がＧａＡｓである場合には、ＧａＡｓとの格子整合の観点からは、０．４８≦ｙ≦０．５２であるのが望ましい。より具体的には、例えばｘ＝０、０．４８≦ｙ≦０．５２である、ＧａｙＩｎ１−ｙＰ（０．４８≦ｙ≦０．５２）であるのが望ましい。
しかし、エッチングストッパ層１３の材料は、半導体薄膜２０を構成する層と選択的なエッチングが可能なものであれば、他の材料であっても良い。例えば、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｓＰなどを用い得る。
In each of the above embodiments and the first related technique , the etching stopper layer 13 made of ( Al x Ga 1-x ) y In 1-y P is used.
As described with respect to the first embodiment (FIGS. 1 to 4), also in the first related technology, the second embodiment, and the third embodiment (FIGS. 5 to 18), When the
However, the material of the etching stopper layer 13 may be another material as long as it can be selectively etched with the layers constituting the semiconductor
さらにまた、第１の実施の形態及び第２の実施の形態では、エッチング時間を調整することにより、ＡｌＡｓ剥離層１４の途中でエッチングが終わるように、即ち、ＡｌＡｓ剥離層１４をその厚さ方向の一部のみ露出させるようにすることもできる。
Furthermore, in the first embodiment and the second embodiment, by adjusting the etching time, the etching is finished in the middle of the AlAs release
また、上記の各実施の形態では、半導体薄膜２０がＬＥＤアレイとして用いられるものであるが、本発明は、これに限定されず、半導体薄膜がＬＥＤ以外の種々の素子や回路の形成に用いられる場合にも適用可能である。
In each of the above embodiments, the semiconductor
１１ 基板、 １２ バッファー層、 １３ エッチングストッパ層、 １４ 剥離層、 １５ 下側コンタクト層、 １６ 下側クラッド層、 １７ 活性層、 １８ 上側クラッド層、 １９ 上側コンタクト層、 ２０ 半導体薄膜、 ２１ 溝、 ２４ 剥離層、 ３１ 剥離層、 ３３ バッファー層、 ３４ バッファー層、 ４１ 基板。
DESCRIPTION OF
Claims (11)
前記基板上に設けられた（Ａｌ ｘ Ｇａ １−ｘ ） ｙ Ｉｎ １−ｙ Ｐ層（１≧ｘ≧０、１＞ｙ＞０）で表される組成を有するエッチングストッパ層と、
前記エッチングストッパ層上に設けられたＡｌ ｐ Ｇａ １−ｐ Ａｓ（１≧ｐ＞０）で表される組成を有する剥離層と、
前記剥離層上に設けられたＡｌ ｚ Ｇａ １−ｚ Ａｓ（ｐ＞ｚ≧０）で表される組成を有する半導体薄膜とを有し、
前記エッチングストッパ層は、前記半導体薄膜および前記剥離層と比較して第１のエッチング液によりエッチングされにくく、
前記剥離層は、前記エッチングストッパ層、前記半導体薄膜および前記基板と比較して第２のエッチング液によりエッチングされやすいものである積層体
を用意する工程と、
前記積層体を用意する工程の後に行われる工程であって、前記第１のエッチング液を用いて、前記半導体薄膜に、前記エッチングストッパ層まで達する溝を形成する工程と、
前記溝を形成する工程の後に行われる工程であって、前記第２のエッチング液を用いて前記剥離層を除去することにより、前記半導体薄膜を前記基板から分離する工程と
を有する半導体装置の製造方法。 A substrate composed of GaAs;
An etching stopper layer having a composition represented by provided on the substrate (Al x Ga 1-x) y In 1-y P layer (1 ≧ x ≧ 0,1> y > 0),
A release layer having a composition represented by the above Al provided on the etching stopper layer on p Ga 1-p As (1 ≧ p> 0),
Have a semiconductor thin film having a composition represented by the above release layer Al provided z Ga 1-z As (p > z ≧ 0),
The etching stopper layer is less likely to be etched by the first etchant compared to the semiconductor thin film and the release layer,
The release layer is a laminate that is more easily etched by a second etchant than the etching stopper layer, the semiconductor thin film, and the substrate.
A process of preparing
A step performed after the step of preparing the stacked body, the step of forming a groove reaching the etching stopper layer in the semiconductor thin film using the first etching solution;
A step performed after the step of forming the groove, the step of separating the semiconductor thin film from the substrate by removing the release layer using the second etching solution; and
A method for manufacturing a semiconductor device comprising:
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the peeling layer is AlAs.
ことを特徴とする請求項１から３までの何れか１項に記載の半導体装置の製造方法。 The composition of the etching stopper layer (Al x Ga 1-x ) y In 1-y P, wherein x = 0 and 0.48 ≦ y ≦ 0.52, wherein any one of claims 1 to 3 A method for manufacturing a semiconductor device according to claim 1 .
前記基板の上に形成されたＡｌｑＧａ１−ｑＡｓ（１≧ｑ＞０）で表される組成を有する第２の剥離層をさらに有し、
前記エッチングストッパ層は、前記第２の剥離層の上に形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。 The release layer is a first release layer,
A second release layer having a composition represented by Al q Ga 1-q As (1 ≧ q > 0 ) formed on the substrate;
The method of manufacturing a semiconductor device according to claim 1 , wherein the etching stopper layer is formed on the second peeling layer.
ｚ＜ｑであることを特徴とする請求項５に記載の半導体装置の製造方法。 Regarding the Al composition ratio z 1 of the semiconductor thin film and the Al composition ratio q of the second release layer ,
6. The method of manufacturing a semiconductor device according to claim 5 , wherein z <q.
前記基板の上に形成された第１のバッファー層をさらに含み、
前記第２の剥離層は、前記第１のバッファー層の上に形成されており、
前記第２の剥離層の上に形成された第２のバッファー層をさらに含み、
前記エッチングストッパ層は、前記第２のバッファー層の上に形成されており、
前記エッチングストッパ層の上に形成された第３のバッファー層をさらに含み、
前記第１の剥離層は、前記第３のバッファー層の上に形成されている
ことを特徴とする請求項５に記載の半導体装置の製造方法。 The laminate is
A first buffer layer formed on the substrate;
The second release layer is formed on the first buffer layer;
A second buffer layer formed on the second release layer;
The etching stopper layer is formed on the second buffer layer,
A third buffer layer formed on the etching stopper layer;
The method for manufacturing a semiconductor device according to claim 5 , wherein the first release layer is formed on the third buffer layer.
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